CN101558499B - 用于在沟槽栅极fet内形成横向延伸电介质层的结构及方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 98
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 90
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 90
- 239000010703 silicon Substances 0.000 claims abstract description 90
- 230000004888 barrier function Effects 0.000 claims abstract description 81
- 230000003647 oxidation Effects 0.000 claims abstract description 78
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 78
- 230000008569 process Effects 0.000 claims description 49
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 42
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 24
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 103
- 239000011241 protective layer Substances 0.000 abstract description 22
- 230000005669 field effect Effects 0.000 abstract description 4
- 210000000746 body region Anatomy 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000009472 formulation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000010992 reflux Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
一种场效应晶体管(FET)，按以下方法形成。在硅区域内形成沟槽。在硅区域的邻近沟槽的表面上方及沿沟槽侧壁和底部形成氧化阻挡层。在沟槽内部及外部的氧化阻挡层上方形成保护层。部分地去除该保护层，从而露出氧化阻挡层的至少沿沟槽底部延伸的部分，同时保持氧化阻挡层的在硅区域邻近沟槽的表面上方延伸的部分被保护层的剩余部分覆盖。
Description
技术领域
本发明主要涉及一种功率场效应晶体管(FET)，更具体地说，涉及一种具有改进特征的沟槽栅极FET。
背景技术
图1为传统的沟槽功率金属氧化物半导体场效应晶体管(MOSFET)的一部分的简化横截面视图。沟槽10以栅极电介质12为分界线，并填充有形成晶体管的栅极的导电材料15(诸如多晶硅)。沟槽从硅的表面开始向下穿过主体区域22延伸至衬底内并延伸至漏区16内。主体区域22是p型的，而漏区16是n型的。可以穿过晶体管的衬底(未示出)来电接触漏区16。源区14邻近于沟槽10形成，并且形成于沟槽10的相对侧上。因而，有源通道区域20在源区14与漏区16之间沿沟槽的侧壁形成于主体区域22内。
沟槽功率MOSFET中的重要参数是栅极总电荷。在传统的沟槽功率MOSFET的一些应用中(诸如DC-DC转换器)，栅极电荷越低则总体设计的效率越好。用于减少栅极电荷的一种技术是通过沿栅极沟槽的底部使用厚电介质来减少漏电容的栅极。传统的硅局部氧化(LOCOS)工艺用于形成厚底部电介质。氮化硅层一般沿沟槽侧壁形成，使得厚电介质沿沟槽底部形成。然而，用于去除沿沟槽底部的氮化硅层的一部分的各向异性蚀刻也去除了在沟槽外部的水平表面上方延伸的氮化硅层的一些部分。
当沿沟槽底部形成厚电介质时，在与沟槽相邻的硅台面上方形成类似的厚电介质。台面上方的该厚电介质引起多种问题。首先，台面上方的厚电介质通常突出(overhang)于上部沟槽角部，这可能引起栅极多晶硅无效(void)。另外，从台面上方去除厚电介质需要实质蚀刻，该实质蚀刻可能沿上部沟槽侧壁蚀刻栅极氧化物。这可导致栅极短路和产量问题。同样，在台面上方的电介质厚度的可变性引起主体植入过程中的可变性，该可变性进而引起电参数内的可变性。
另一种公知的沟槽栅极结构是屏蔽栅极结构。在该结构内的沟槽包括直接位于在栅电极下的屏蔽电极。该屏蔽电极通过通常比栅极电介质厚的屏蔽电介质与邻近的硅区域绝缘。该栅电极与屏蔽电极通过通常被称为互聚电介质或IPD的电介质层而相互绝缘。要求IPD为高质量的，并且可承受屏蔽电极与栅电极之间的电势差。形成IPD的一种方法可以是在栅极氧化工艺中热氧化屏蔽电极。然而，因为IPD与栅极氧化物同时形成，因此该方法限制了IPD的厚度。同样，在多晶硅上生长的氧化物的质量不如在单晶硅上生长的氧化物好。因此，期望屏蔽多晶硅(IPD)上的电介质比栅极电介质厚得多，从而使得IPD能够承受至少与栅极电介质能够承受的电压相同的电压。
因此，需要用于沿沟槽底部形成厚电介质、以及用于在屏蔽栅极结构内形成IPD的改进技术。
发明内容
根据本发明的实施例，如下形成场效应晶体管(FET)。在硅区域内形成沟槽。在硅区域的邻近沟槽的表面上方及沿沟槽侧壁和底部形成氧化阻挡层。在沟槽内部及外部的氧化阻挡层上方形成保护层。部分地去除该保护层，从而露出氧化阻挡层的至少沿沟槽底部延伸的部分，同时保持氧化阻挡层的在硅区域邻近沟槽的表面上方延伸的部分被保护层的剩余部分覆盖。
在一个实施例中，沿沟槽底部去除氧化阻挡层的暴露部分，并且沿沟槽的底部形成电介质层。
在另一实施例中，在形成氧化阻挡层之前，在硅区域的邻近沟槽的表面上方以及沿沟槽侧壁和底部形成绝缘层，其中，去除氧化阻挡层的暴露部分的步骤使得绝缘层的沿沟槽底部延伸的部分露出。
根据本发明的另一实施例，FET的中间物(intermediary)包括：沟槽，延伸到硅区域中；氧化阻挡层，在硅区域的邻近沟槽的表面上方及沿沟槽侧壁延伸，但是沿沟槽底部处不连续。保护层在氧化阻挡层的所有水平延伸部分的上方延伸。
在一个实施例中，绝缘层在硅区域的邻近沟槽的表面上方及沿沟槽侧壁及底部延伸。除了绝缘层的沿沟槽底部延伸的部分之外，该绝缘层被氧化阻挡层覆盖。
在另一实施中，氧化阻挡层具有基本均匀的厚度并包括氮化硅，而且保护层包括低温氧化物(LTO)。
如下的详细描述及附图为本发明的特征和优点提供更好的理解。
附图说明
图1示出了典型沟槽栅极MOSFET的简化横截面视图；
图2A-2J示出了根据本发明实施例在用于形成具有改进厚底部电介质(TBD)的沟槽栅极FET的制造过程中的各个步骤的简化横截面视图；以及
图3A-3J示出了根据本发明另一实施例在用于形成具有改进互聚电介质(IPD)的屏蔽栅极沟槽FET的制造过程中的各个步骤的简化横截面视图。
具体实施方式
根据本发明的实施例，沿沟槽栅极FET的沟槽底部形成厚电介质层，同时通过使用保护层来防止在邻近沟槽的硅台面上方形成类似的厚电介质层。在用于从沿沟槽底部去除氮化硅层的氮化硅蚀刻工艺中，该保护层用来保护氮化硅层的在硅台面上方延伸的部分。根据本发明的另一实施例，类似的技术有利地用于在屏蔽栅极沟槽FET内形成互聚电介质。
图2A-2J示出了根据本发明实施例在用于形成具有改进厚底部电介质的沟槽栅极FET的制造过程中的各个步骤的简化横截面视图。下面对工艺流程中的步骤的描述仅仅是示例性的，而且需要理解的是本发明的范围不限于这些特定的实施例。具体地说，在不背离本发明的精神的情况下，处理条件(诸如温度、压力、层厚度等)是可变化的。
图2A中，将硅区域30设置成用于形成晶体管的基底。在一个实施例中，硅区域30是在形成晶体管漏区的高度掺杂n型衬底(未示出)上方形成的n型取向附生层。进行传统的各向异性硅蚀刻，以便形成延伸入硅区域30内的沟槽32。可以进行可选择的退火处理，以便对沟槽角部倒圆并减少硅区域30的缺陷密度。
图2B中，形成电介质层40，该电介质层覆盖沟槽底部和侧壁以及硅台面的邻近沟槽的表面区域38。在一个实施例中，通过使用传统的技术，电介质层40为具有厚度在200-1,000_范围内的衬垫氧化物(pad oxide)。
图2C中，在电介质层40上方形成氧化阻挡层42。氧化阻挡层42具有基本均匀的厚度。在一个实施例中，层40由衬垫氧化物制成，层42由通过使用低压化学气相沉积(LPCVD)工艺形成的氮化硅制成。LPCVD工艺帮助获得基本均匀的氮化硅层。衬垫氧化物提高了氮化硅层的粘附性，且还用于在与图2F对应的稍后步骤中所进行的氮化物蚀刻的过程中保护沿沟槽底部的位于下方的硅。也可使用抗氧化材料(除氮外)，并且可通过改变CDV室内的气体比例、温度、压力、以及部件的间距来改变氧化阻挡层42的精确特征。
图2D中，在氧化阻挡层42上方形成保护层44。低温氧化(LTO)膜可用作保护层44。然而，也可使用呈现类似特征的其它材料。使用标准的化学气相沉积(CVD)工艺来沉积LTO膜。该过程产生不均匀的膜，该膜在台面38上最厚，并沿沟槽侧壁逐渐变薄，从而沿沟槽侧壁的下部及沿沟槽底部具有较小厚度。
图2E中，使用诸如定时湿蚀刻工艺，将保护层44均匀蚀刻回原，从而露出氧化阻挡层42的沿沟槽底部以及沟槽下侧壁延伸的部分，同时保持氧化阻挡层42的在硅台面区域38上方延伸的那些部分仍被保护层44的剩余部分覆盖。在一个实施例中，将50：1HF(氟化氢)缓冲氧化蚀刻用作蚀刻工艺，然而也可使用呈现类似特征的其它蚀刻方法。
图2F中，将氧化阻挡层42的一部分从沟槽底部去除。在氧化阻挡层42由氮化硅制成的实施例中，通过使用有高度方向性的各向异性蚀刻工艺去除氮化硅层的沿沟槽底部的部分。这样露出沿沟槽底部的衬垫氧化物层。保护层44的存在防止蚀刻工艺从硅台面38上方去除氧化阻挡层42。衬垫氧化物层40防止氮化物蚀刻侵蚀沿沟槽底部的位于下方的硅。在可替换的实施例中，可使用不同的蚀刻剂材料和蚀刻环境。可以调整蚀刻变量(诸如蚀刻工艺中的温度、压力和RF功率)，以完成期望的各向异性蚀刻工艺。
图2G中，使用另一湿蚀刻工艺来去除保护层44的剩余部分。这也将去除衬垫氧化物层40的沿沟槽底部的暴露部分，虽然这样的去除不是必须的。因而，露出沿沟槽底部的硅区域30的表面区域。在另一实施例中，将50：1HF缓冲氧化蚀刻用作蚀刻工艺，然而，也可使用呈现类似特征的其它蚀刻方法。
图2H中，通过使用传统的硅局部氧化(LOCOS)工艺，沿沟槽底部的暴露硅表面区域形成厚氧化物层48。该氧化步骤消耗暴露硅区域的一部分。在LOCOS工艺期间，氧化阻挡层42阻止沿沟槽侧壁及顶表面区域38氧化硅。在一个实施例中，通过在例如800-1250℃的温度范围内使用氧化工艺形成厚底部电介质(TBD)层48。根据氧化阻挡层42的能力，该工艺可为湿氧化或者干氧化中的任一个。可通过改变氧化工艺的参数得到所需的TBD层48的厚度。在一个实施例中，在与图2G相对应的步骤中，选择性地去除保护层44的剩余部分，从而使得沿沟槽底部的衬垫氧化物层40保持原样。这样导致形成更厚的TBD。
图2I中，执行一对传统的蚀刻工艺来去除氧化阻挡层42和衬垫氧化物40，仅留下沿沟槽底部的TBD层48。在示例性实施例中，使用传统的氮化硅蚀刻工艺来去除氮化硅层42，并且使用传统的氧化物蚀刻工艺来去除衬垫氧化物层40。氧化物蚀刻工艺还从TBD层48的顶部去除一薄层，然而，该去除量可通过在TBD层48的形成过程中修改氧化物生长配方参数(growth recipe parameters)来补偿。
在形成TBD层的情况下，可通过使用多种公知的技术中的任一种来形成沟槽FET结构的剩余部分，如下简要描述其中一种公知技术。在图2J中，沿沟槽侧壁形成栅极电介质层50。接下来在沟槽中形成例如由多晶硅制成的凹入式(recessed)栅电极52。通过使用传统的离子植入技术在硅区域30内形成P型导电性的主体区域56和n型导电性的源区54。可替换地，可在硅区域30内蚀刻沟槽之前形成源区54和主体区域56。
图2J中的横截面对应于这样的实施例，即，在该实施例中，使用开放单元(open cell)构造，该构造具有相互平行延伸的条形状的源区54和沟槽32。在这个实施例中，使用传统的技术来周期性地沿源极条纹形成p型导电性的厚重主体区域。该厚重主体区域延伸穿过源区54，并终止于主体区域56内。例如BPSG的电介质层形成于结构上方并被图案化，而回流工艺导致了在沟槽上方以及源区54的一些部分上方延伸的电介质圆顶58的形成。在整个结构上方形成用于使源区54和厚重主体区域电接触的顶部金属层60。本发明的结构及方法不限于开放单元构造。对本领域的技术人员来说，通过此公开，显然可以封闭单元(closed cell)构造的方式实施本发明。
如图2F所示，保护层44防止氮化硅层42的在硅台面上方的水平延伸部分被去除，这进而防止在硅台面上方形成厚电介质。从多个原因来说，这是有利的。首先，台面上方的厚电介质的不存在大大地减少了多晶硅无效的可能性，从而提高了制造产量。第二，不需要在蚀刻回原多晶硅层之后从硅台面上方去除厚电介质，从而减少了工艺步骤的数量，并消除了沿上部沟槽侧壁去除部分栅极电介质的可能性。第三，台面上方的厚电介质的不存在减少了在主体植入过程中的可变性，从而使得能够更好地控制植入特征，并且减少晶体管的电参数中的变量。最后，以自对准方式形成TBD。即，在引导形成TBD的工艺程序中不使用掩模层。
有利地，上述用于形成TBD的工艺步骤可以与2003年5月20日提交的题为“用于形成具有自对准特性的沟槽MOSFET的结构及方法”的普通转让专利申请No.10/442,670中所描述的工艺结合，该专利申请全部内容结合于此作为参考，以便获得具有卓越特性的FET。
有利地，可以使用与用于形成TBD层48的技术类似的技术在屏蔽栅极FET中形成互聚电介质(IPD)层。图3A-3J示出了根据本发明的另一实施例在用于形成这种屏蔽栅极FET的制造过程中的各个步骤的横截面视图。
图3A中，在硅区域130内形成沟槽132，并且使用传统技术沿沟槽侧壁和底部以及邻近于沟槽的硅表面138的上方形成屏蔽电介质层。接下来，使用公知技术在沟槽的下部中在屏蔽电介质层上方形成例如由多晶硅制成的屏蔽电极104。然后进行湿蚀刻步骤，以去除屏蔽电介质层的暴露部分(即，位于硅表面138上方的及沿沟槽侧壁的上部的部分)，从而保留凹入式屏蔽电介质102。下一步，使用与图2A-2J中用于形成TBD相类似的技术形成IPD。
图3B中，在结构上方形成电介质层140，该电介质层覆盖硅表面138并沿沟槽侧壁及屏蔽电极104的上方延伸。在一个实施例中，绝缘层140是热生长衬垫氧化物层。然后，在图3C中，在电介质层140上方形成氧化阻挡层142。可以使用氮化硅作为氧化阻挡层，然而，也可使用呈现类似抗氧化特性的其它材料。可以使用LPCVD工艺来形成基本均匀的氮化硅层。
图3D中，在氧化阻挡层142的上方形成保护层144。可以使用低温氧化(LTO)膜作为保护层144，然而也可使用呈现类似特征的其它材料。使用标准的化学气相沉积(CVD)工艺来沉积LTO膜。该工艺产生不均匀的膜，该不均匀的膜在台面138上方最厚，并向下沿沟槽侧壁逐渐变薄，从而沿沟槽侧壁的下部及在屏蔽电极104上方具有较小厚度。
图3E中，使用诸如定时湿蚀刻工艺，将保护层144均匀地蚀刻回原，从而露出氧化阻挡层142的在屏蔽电极104上方及沿沟槽的下侧壁延伸的部分，同时保持氧化阻挡层142的在硅台面区域138上方延伸的那些部分仍被保护层144的剩余部分覆盖。
图3F中，将氧化阻挡层142的一部分从屏蔽电极104上去除。在层142是由氮化硅制成的实施例中，通过使用有高度方向性的各向异性蚀刻工艺来去除氮化硅层的在屏蔽电极上方延伸的部分。这样露出了衬垫氧化物层140的在屏蔽电极上方延伸的部分。保护层144的存在防止蚀刻工艺从硅台面138上方去除氧化阻挡层142。衬垫氧化物层140防止氮化物蚀刻侵蚀位于下方的多晶硅屏蔽电极。
图3G中，使用另一湿蚀刻工艺来去除保护层144的剩余部分。这也将去除衬垫氧化物层140的沿沟槽底部的暴露部分(尽管这样的去除不是必须的)。因而，露出屏蔽电极104的顶表面。图3H中，通过使用传统的硅局部氧化(LOCOS)工艺来沿屏蔽电极104的暴露顶表面形成厚的互聚电介质(IPD)层148。该氧化步骤消耗屏蔽电极104的薄层。在LOCOS工艺期间，氧化阻挡层142阻止沿沟槽侧壁和顶部硅表面区域138氧化硅。可通过改变氧化工艺的参数得到所需的IPD层148的厚度。在一个实施例中，在与图3G相对应的步骤中，选择性地去除保护层144的剩余部分，从而使得沿沟槽底部的衬垫氧化物层140保持原状。这样导致形成更厚的IPD。
图3I中，执行一对传统的蚀刻工艺来去除氧化阻挡层142和衬垫氧化物140，仅保留位于屏蔽电极104上方的IPD层148。在示例性的实施例中，使用传统的氮化硅蚀刻工艺来去除氮化硅层142，并且使用传统的氧化物蚀刻工艺来去除衬垫氧化物层140。氧化物蚀刻工艺还从IPD层148的顶部去除一薄层。然而，该去除量可通过在IPD层148的形成过程中修改氧化物生长配方参数来补偿。
可通过使用多种公知技术中的任一种形成沟槽FET结构的剩余部分，如下简述其中一种公知技术。在图3J中，沿沟槽侧壁形成栅极电介质层150。接下来在沟槽内形成例如由多晶硅制成的凹入式栅电极152。通过使用传统的离子植入技术，在硅区域158内形成P型导电性的主体区域156及n型导电性的源区154。可替换地，可在硅区域内蚀刻沟槽之前或在形成IPD之前的一些其它工艺步骤中形成源区154和主体区域156。例如BPSG的电介质层形成于结构上方且被图案化，而回流工艺导致在沟槽上方及沿源区154的一些部分上方延伸的电介质圆顶158的形成。在整个结构上方形成顶部金属层160。通过使用传统的技术，P型导电性的厚重主体区域(未示出)形成为延伸穿过源区154，并终止于主体区域156内。根据前述的实施例，该实施例的结构及方法可以以开放单元构造或封闭单元构造的方式实施。
本发明的各种结构及方法可以与多种电荷分布技术中的一种或多种、以及2004年12月29日提交的普通转让申请No.11/026,267中公开的其它装置结构及制造工艺相接合，该申请的全部内容结合于此作为参考，以便除了其它优点和特性之外获得更低工作电阻、更高阻挡性能及更高效率。
不同实施例的横截面视图可能不成比例，同样地，这些视图的目的不是限制对相应布置设计中的可能改变。同样，可以以条状结构或者包括六边形或正方形形状的晶体管单元的细胞结构(cellulararchitecture)的形式形成不同的晶体管。
尽管上面示出并描述了多个具体实施例，但是本发明的实施例不仅限于此。例如，需要理解的是，在不背离本发明的情况下，示出的并描述的结构的掺杂极性可以相反，并且/或者不同的元件的掺杂浓度可以改变。作为另一实例，虽然以上描述的晶体管具有在达到更重掺杂的衬底之前终止的沟槽，但是它们还可延伸到并终止于衬底内。同样，虽然以上描述的不同的实施例均以传统硅的形式实施，但是，这些实施例及它们的明显变型还可以碳化硅、砷化镓、氮化镓、金刚石或其它半导体材料的形式实施。进一步，在不背离本发明范围的情况下，本发明的一个或多个实施例的特性可与本发明的其它的实施例的一个或多个特性相结合。
因此，不应参照以上描述来确定本发明的范围，相反，而应参照所附权利要求以及它们的等同物的全部范围来确定本发明的范围。
Claims (39)
1.一种形成FET的方法，包括：
在硅区域内形成沟槽；
形成氮化物抗蚀层，所述氮化物抗蚀层在所述硅区域的邻近所述沟槽的表面上方及沿所述沟槽侧壁和底部延伸；
沿所述硅区域的邻近所述沟槽的表面及沿所述沟槽的侧壁和底部在所述氮化物抗蚀层的上方形成氮化硅层，
沿着所述硅区域的邻近于所述沟槽的表面以及沿着所述沟槽的侧壁和底部，在所述氮化硅层上方形成低温氧化物层，从而使得沿所述硅区域的邻近所述沟槽的表面的所述低温氧化物层比沿所述沟槽底部的所述低温氧化物层厚；以及
均匀地蚀刻所述低温氧化物层，从而露出所述氮化硅层的沿所述沟槽底部及沿所述沟槽侧壁的至少一部分延伸的部分，同时保持所述氮化硅层的在所述硅区域的邻近所述沟槽的表面上方延伸的部分被所述低温氧化物层的剩余部分覆盖。
2.根据权利要求1所述的方法，进一步包括：
使用各向异性蚀刻工艺去除所述氮化硅层的沿所述沟槽底部的暴露部分；以及
使用硅局部氧化工艺沿所述沟槽底部形成电介质层。
3.根据权利要求2所述的方法，进一步包括：
在形成所述氮化硅层之前，形成所述氮化物抗蚀层以便在所述去除步骤中保护沿所述沟槽底部的所述硅区域。
4.根据权利要求3所述的方法，其中，所述氮化物抗蚀层包括衬垫氧化物，并且所述去除所述氮化硅层的所述暴露部分的步骤使得所述衬垫氧化物层的沿所述沟槽底部延伸的部分露出。
5.根据权利要求2所述的方法，进一步包括：
在形成所述电介质层之前，去除所述低温氧化物层的所述剩余部分。
6.根据权利要求5所述的方法，进一步包括：
去除所述氮化物层的剩余部分；
沿沟槽侧壁形成栅极氧化物；以及
在所述沟槽内的所述栅极氧化物上方形成凹入式栅电极。
7.根据权利要求1所述的方法，其中，使用低压化学气相沉积工艺形成所述氮化硅层。
8.一种形成FET的方法，包括：
在硅区域内形成沟槽；
在所述硅区域的邻近所述沟槽的表面上方及沿所述沟槽侧壁和底部形成绝缘层；
沿所述硅区域的邻近所述沟槽的表面及沿所述沟槽的侧壁和底部在所述绝缘层的上方形成氧化阻挡层；
在沿着所述沟槽侧壁和底部的所述沟槽内部、以及在位于所述硅区域的表面上方的所述沟槽外部，在所述氧化阻挡层上方形成低温氧化物层；以及
部分地去除所述低温氧化物层，从而露出所述氧化阻挡层的至少沿所述沟槽底部延伸的部分，并且保持所述氧化阻挡层的在所述硅区域的邻近所述沟槽的表面上方延伸的部分被所述低温氧化物层的剩余部分覆盖。
9.根据权利要求8所述的方法，进一步包括：
沿所述沟槽底部去除所述氧化阻挡层的所述暴露部分；以及
沿所述沟槽的底部形成电介质层。
10.根据权利要求9所述的方法，其中，所述去除所述氧化阻挡层的所述暴露部分的步骤使得所述绝缘层的沿所述沟槽底部延伸的部分露出。
11.根据权利要求9所述的方法，其中，所述氧化阻挡层包括氮化硅，且使用各向异性蚀刻工艺来执行所述去除所述氧化阻挡层的所述暴露部分的步骤。
12.根据权利要求11所述的方法，其中，使用低压化学气相沉积工艺来形成所述氮化硅层。
13.根据权利要求9所述的方法，其中，使用硅局部氧化工艺形成所述电介质层。
14.根据权利要求9所述的方法，进一步包括：
在形成所述电介质层之前，去除所述低温氧化物层的所述剩余部分。
15.根据权利要求9所述的方法，进一步包括：
去除所述氧化阻挡层的剩余部分；
沿沟槽侧壁形成栅极氧化物；以及
在所述沟槽内的所述电介质层上方形成凹入式栅电极。
16.根据权利要求8所述的方法，其中，所述低温氧化物层的沿所述硅区域的邻近所述沟槽的表面延伸的部分比所述低温氧化物层的沿所述沟槽底部延伸的部分厚。
17.根据权利要求16所述的方法，其中，所述部分地去除所述低温氧化物层的步骤包括：
均匀地蚀刻所述低温氧化物层。
18.一种在FET形成过程中的中间物结构，包括：
沟槽，延伸到硅区域中；
绝缘层，在所述硅区域的邻近所述沟槽的表面上方及沿所述沟槽侧壁和底部延伸；
氧化阻挡层，沿所述硅区域的邻近所述沟槽的表面及沿所述沟槽侧壁和底部在所述绝缘层的上方延伸；以及
低温氧化物层，在沿着所述沟槽侧壁和底部的所述沟槽内部、以及在位于所述硅区域的表面上方的所述沟槽外部，所述低温氧化物层在所述氧化阻挡层上方延伸。
19.根据权利要求18所述的结构，其中，所述氧化阻挡层具有基本均匀的厚度，并包括氮化硅。
20.一种形成FET的方法，包括：
在硅区域内形成沟槽；
在所述沟槽的底部部分内形成屏蔽电极，所述屏蔽电极通过屏蔽电介质与邻近的硅区域绝缘；
形成氮化物抗蚀层，所述氮化物抗蚀层在所述硅区域的邻近所述沟槽的表面上方及沿所述沟槽侧壁和底部延伸；
沿所述硅区域的邻近所述沟槽的表面、沿所述沟槽侧壁、以及在所述屏蔽电极和所述屏蔽电介质上方形成在所述氮化物抗蚀层上方延伸的氮化硅层；
沿着所述硅区域的邻近于所述沟槽的表面、沿着所述沟槽的侧壁、以及在屏蔽电极上方处，在所述氮化硅层上方形成低温氧化物层，从而使得所述低温氧化物层的在所述硅区域的邻近所述沟槽的表面上方延伸的那些部分比所述低温氧化物层的在所述屏蔽电极上方延伸的部分厚；以及
均匀地蚀刻所述低温氧化物层，从而露出所述氮化硅层的在所述屏蔽电极上方及沿所述沟槽侧壁的至少一部分延伸的部分，同时保持所述氮化硅层的在所述硅区域邻近所述沟槽的表面上方延伸的部保持被所述低温氧化物层的剩余部分覆盖。
21.根据权利要求20所述的方法，进一步包括：
使用各向异性蚀刻工艺去除所述氮化硅层的在所述屏蔽电极上方的暴露部分；以及
使用硅局部氧化工艺形成在所述屏蔽电极上方延伸的电介质层。
22.根据权利要求21所述的方法，其中，氮化物抗蚀层在所述去除步骤中保护所述屏蔽电极。
23.根据权利要求22所述的方法，其中，所述氮化物抗蚀层包括衬垫氧化物，并且所述去除所述氮化硅层的所述暴露部分的步骤使得所述衬垫氧化物层的沿所述沟槽底部延伸的部分露出。
24.根据权利要求21所述的方法，进一步包括：
在形成所述电介质层之前，去除所述低温氧化物层的所述剩余部分。
25.根据权利要求24所述的方法，进一步包括：
去除所述氮化物层的剩余部分；
沿上部沟槽侧壁形成栅极氧化物；以及
在所述沟槽内的所述屏蔽电极上方形成凹入式栅电极。
26.根据权利要求20所述的方法，其中，使用低压化学气相沉积工艺形成所述氮化硅层。
27.一种形成FET的方法，包括：
在硅区域内形成沟槽；
在所述沟槽的底部部分形成屏蔽电极，所述屏蔽电极通过屏蔽电介质与邻近的硅区域绝缘；
形成绝缘层，所述绝缘层在所述硅区域的邻近所述沟槽的表面上方、沿所述沟槽侧壁、以及在所述屏蔽电极上方延伸；
沿所述硅区域的邻近所述沟槽的表面、沿所述沟槽侧壁、及在所述屏蔽电极上方形成在所述绝缘层上方延伸的氧化阻挡层；
在沿着所述沟槽侧壁的以及位于所述屏蔽电极上方处的所述沟槽内部、和在位于所述硅区域的表面上方的所述沟槽外部，在所述氧化阻挡层上方形成低温氧化物层；以及
部分地去除所述低温氧化物层，从而露出所述氧化阻挡层的至少在所述屏蔽电极上方延伸的部分，并且保持所述氧化阻挡层的在所述硅区域的邻近所述沟槽的表面上方延伸的部分被所述低温氧化物层的剩余部分覆盖。
28.根据权利要求27所述的方法，进一步包括：
从所述屏蔽电极上方去除所述氧化阻挡层的暴露部分；以及
在所述屏蔽电极上方形成电介质层。
29.根据权利要求28所述的方法，其中，所述去除所述氧化阻挡层的所述暴露部分的步骤使得所述绝缘层的在所述屏蔽电极上方延伸的部分露出。
30.根据权利要求28所述的方法，其中，所述氧化阻挡层包括氮化硅，并且使用各向异性蚀刻工艺来执行所述去除所述氧化阻挡层的所述暴露部分的步骤。
31.根据权利要求30所述的方法，其中，使用低压化学气相沉积工艺形成所述氮化硅层。
32.根据权利要求28所述的方法，其中，使用硅局部氧化工艺形成所述电介质层。
33.根据权利要求28所述的方法，进一步包括：
在形成所述电介质层之前，去除所述低温氧化物层的所述剩余部分。
34.根据权利要求28所述的方法，进一步包括：
去除所述氧化阻挡层的剩余部分；
沿上部沟槽侧壁形成栅极氧化物；以及
在所述沟槽内的所述电介质层上方形成凹入式栅极电极。
35.根据权利要求27所述的方法，其中，所述低温氧化物层的沿所述硅区域邻近所述沟槽的表面延伸的部分比所述低温氧化物层的在所述屏蔽电极上方延伸的部分厚。
36.根据权利要求35所述的方法，其中，所述部分地去除所述低温氧化物层的步骤包括：
均匀地蚀刻所述低温氧化物层。
37.一种在FET形成过程中的中间物结构，包括：
沟槽，延伸到硅区域中；
屏蔽电极，凹入于所述沟槽的下部内，所述屏蔽电极通过屏蔽电介质与所述硅区域绝缘；
绝缘层，所述绝缘层在所述硅区域的邻近所述沟槽的表面上方、沿所述沟槽侧壁、以及在所述屏蔽电极上方延伸；
氧化阻挡层，沿所述硅区域的邻近所述沟槽的表面及沿所述沟槽侧壁并在所述屏蔽电极上方延伸于所述绝缘层的上方；以及
低温氧化物层，在沿着所述沟槽侧壁的以及位于所述屏蔽电极上方处的所述沟槽内部、以及在位于所述硅区域的表面上方的所述沟槽外部，所述低温氧化物层在所述氧化阻挡层上方延伸。
38.根据权利要求37所述的结构，其中，所述绝缘层被所述氧化阻挡层覆盖。
39.根据权利要求37所述的结构，其中，所述氧化阻挡层具有基本均匀的厚度，并包括氮化硅。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/166,356 US7648877B2 (en) | 2005-06-24 | 2005-06-24 | Structure and method for forming laterally extending dielectric layer in a trench-gate FET |
| US11/166,356 | 2005-06-24 | ||
| PCT/US2006/023819 WO2007001988A2 (en) | 2005-06-24 | 2006-06-19 | Structure and method for forming laterally extending dielectric layer in a trench-gate fet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101558499A CN101558499A (zh) | 2009-10-14 |
| CN101558499B true CN101558499B (zh) | 2011-12-07 |
Family
ID=37566325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006800227945A Expired - Fee Related CN101558499B (zh) | 2005-06-24 | 2006-06-19 | 用于在沟槽栅极fet内形成横向延伸电介质层的结构及方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (3) | US7648877B2 (zh) |
| JP (1) | JP2008547225A (zh) |
| KR (1) | KR101311673B1 (zh) |
| CN (1) | CN101558499B (zh) |
| AT (1) | AT504551A2 (zh) |
| DE (1) | DE112006001638T5 (zh) |
| TW (1) | TWI401748B (zh) |
| WO (1) | WO2007001988A2 (zh) |
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- 2006-06-19 DE DE112006001638T patent/DE112006001638T5/de not_active Withdrawn
- 2006-06-19 WO PCT/US2006/023819 patent/WO2007001988A2/en active Application Filing
- 2006-06-19 JP JP2008518280A patent/JP2008547225A/ja active Pending
- 2006-06-19 CN CN2006800227945A patent/CN101558499B/zh not_active Expired - Fee Related
- 2006-06-19 KR KR1020087001329A patent/KR101311673B1/ko active IP Right Grant
- 2006-06-19 AT AT0927006A patent/AT504551A2/de not_active Application Discontinuation
- 2006-06-22 TW TW095122477A patent/TWI401748B/zh active
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| Publication number | Publication date |
|---|---|
| KR20080025158A (ko) | 2008-03-19 |
| JP2008547225A (ja) | 2008-12-25 |
| US7855115B2 (en) | 2010-12-21 |
| KR101311673B1 (ko) | 2013-09-25 |
| WO2007001988A3 (en) | 2009-06-04 |
| US8278704B2 (en) | 2012-10-02 |
| US7648877B2 (en) | 2010-01-19 |
| US20060289929A1 (en) | 2006-12-28 |
| US20100029083A1 (en) | 2010-02-04 |
| TW200707589A (en) | 2007-02-16 |
| CN101558499A (zh) | 2009-10-14 |
| TWI401748B (zh) | 2013-07-11 |
| AT504551A2 (de) | 2008-06-15 |
| DE112006001638T5 (de) | 2008-05-08 |
| US20110031551A1 (en) | 2011-02-10 |
| WO2007001988A2 (en) | 2007-01-04 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |