KR101233047B1 - 빌드업 기판 - Google Patents

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KR101233047B1
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노리카즈 오자키
겐지 이이다
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 저열팽창률을 유지하면서 강성을 확보할 수 있는 빌드업 기판을 제공하는 것을 목적으로 한다.
제1 절연층(21)에는 섬유(23)가 매립된다. 섬유(23)의 작용으로 제1 및 제2 절연층(21, 22)의 열팽창률은 낮게 억제된다. 제1 및 제2 절연층(21, 22)의 열팽창률은 도전 랜드(15)의 열팽창률에 맞춰진다. 이에, 빌드업 기판(11)에서 응력 발생이 저감된다. 또한, 섬유(23)의 작용으로 빌드업 기판(11)의 강성을 높일 수 있다. 또한, 제1 절연층(21)의 표면에 적층되는 제2 절연층(22)은 수지 재료로 이루어진다. 제2 절연층(22)의 표면에서 섬유(23)의 노출은 확실하게 회피된다. 비아(16) 및 도전 랜드(15)의 형성 시에 가령 수지 재료 및 섬유(23)의 계면을 따라 제1 절연층(21) 내에 도금액이 스며들어도, 제2 절연층(22)의 표면에 도금액이 도달하는 것은 회피된다. 비아(16)와 비아(16)에 원래 접속되면 안 되는 도전 패턴과의 사이에서 도통은 확실하게 회피된다.

Description

빌드업 기판{BUILDUP PRINTED CIRCUIT BOARD}
본 발명은 절연층을 구비하는 빌드업 기판에 관한 것이다.
빌드업 기판은 널리 알려져 있다. 빌드업 기판은 순서대로 적층되는 도전성 배선층 및 절연층을 구비한다. 절연층에는 관통홀이 형성된다. 관통홀 내에는 도전 재료로 형성되는 비아가 형성된다. 비아는 절연층의 표면 및 이면의 도전성 배선층들을 접속시킨다. 절연층에는 예컨대 실리카와 같은 필러가 혼입된다. 이렇게 해서 절연층의 열팽창률은 도전성 배선층의 열팽창률에 맞춰진다.
[특허 문헌 1] 일본 특허 공개 제2005-268517호 공보
빌드업 기판은 예컨대 단일체로 이용된다. 빌드업 기판의 표면에는 예컨대 반도체 칩이 실장된다. 실장에 있어서 예컨대 땜납 범프가 이용된다. 땜납 범프는 빌드업 기판 상의 도전 패드와 반도체 칩의 도전 패드 사이에 개재된다. 그러나, 필러가 혼입된 절연층에서는 충분한 강성이 확보되지 않는다. 그 결과, 빌드업 기판과 반도체 칩과의 접합은 충분히 확보될 수 없다.
본 발명은 상기 실상을 감안하여 이루어진 것으로서, 저열팽창률을 유지하면서 강성을 확보할 수 있는 빌드업 기판을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 빌드업 기판은, 섬유 및 상기 섬유에 함침되는 수지 재료로 형성되는 제1 절연층과, 상기 제1 절연층에 적층되며, 수지 재료로 이루어진 제2 절연층과, 상기 제2 절연층의 표면에 형성되는 도전 랜드와, 상기 제1 절연층 및 상기 제2 절연층을 관통하는 관통홀 내에 충전되는 도전 재료로 형성되며, 상기 도전 랜드에 접속되는 비아를 포함하는 것을 특징으로 한다.
이러한 빌드업 기판에 따르면, 제1 절연층에는 섬유가 매립된다. 그 결과, 제1 절연층 및 제2 절연층의 열팽창률은 낮게 억제된다. 제1 절연층 및 제2 절연층의 열팽창률은 도전 랜드의 열팽창률에 맞춰진다. 이에, 빌드업 기판에서 응력 발생이 저감된다. 또한, 섬유의 작용으로 빌드업 기판의 강성을 높일 수 있다. 그 결과, 빌드업 기판 상에 예컨대 반도체 칩이 실장되어도 빌드업 기판과 반도체 칩과 의 접합은 확실하게 유지된다.
또한, 이러한 빌드업 기판에서는, 제1 절연층의 표면에 제2 절연층이 적층된다. 제2 절연층은 수지 재료로 이루어진다. 따라서, 제2 절연층의 표면에서 섬유의 노출은 확실하게 회피된다. 예컨대 비아 및 도전 랜드의 형성 시에 가령 관통홀 내에서 수지 재료 및 섬유의 계면을 따라 제1 절연층 내에 도전 재료의 도금액이 스며들어도, 제2 절연층의 표면에 도금액이 도달하는 것은 회피된다. 비아와 이 비아에 원래 접속되면 안 되는 예컨대 도전 패턴과의 사이에서 전기적 도통은 확실하게 회피된다.
빌드업 기판의 제조 방법은, 섬유 및 상기 섬유에 함침하는 수지 재료로 형성되는 제1 수지 시트에 가열 처리를 실시하는 공정과, 상기 제1 수지 시트의 표면에 수지 재료로 이루어진 제2 수지 시트를 적층하여 상기 제1 수지 시트 및 상기 제2 수지 시트에 가열 처리를 실시하는 공정과, 상기 제2 수지 시트 및 상기 제1 수지 시트를 관통하는 관통홀을 형성하는 공정과, 상기 관통홀 내에 도전 재료를 충전하여 상기 관통홀 내에 비아를 형성하고, 상기 제2 수지 시트의 표면에 상기 비아에 접속되는 도전성 배선층을 형성하는 공정을 포함하는 것을 특징으로 한다.
이러한 제조 방법에 따르면, 비아의 형성에 있어서 관통홀 내에 예컨대 도전 재료 즉 도금액이 유입된다. 관통홀 내에는 섬유가 노출되기 때문에, 예컨대 수지 재료 및 섬유의 계면을 따라 도금액이 제1 수지 시트 내에 스며드는 것을 상정할 수 있다. 제1 수지 시트에는 제2 절연층이 적층된다. 그 결과, 제2 수지 시트의 표면에서 섬유의 노출은 확실하게 회피된다. 따라서, 가령 관통홀 내에서 수지 재료 및 섬유의 계면을 따라 제1 수지 시트 내에 도금액이 스며들어도, 제2 수지 시트의 표면에 도금액이 도달하는 것은 회피된다. 비아와 이 비아에 원래 접속되면 안 되는 도전 패턴과의 사이에서 전기적 도통은 확실하게 회피된다.
이상과 같이, 빌드업 기판은 저열팽창률을 유지하면서 강성을 확보할 수 있다.
이하, 첨부 도면을 참조하면서 본 발명의 일 실시형태를 설명한다.
도 1은 본 발명의 일 구체예에 따른 빌드업 기판(11)의 단면 구조를 개략적으로 도시한다. 빌드업 기판(11)은 복수의 절연체(12) 및 도전성 배선층(13)의 적층체로 형성된다. 여기서는, 4층의 절연체(12)와 5층의 도전성 배선층(13)이 교대로 적층된다. 절연체(12)는 절연성을 갖는다. 후술하는 바와 같이, 절연체(12)에는 예컨대 1장의 유리 섬유 직물(glass fiber cloth)이 매립된다. 유리 섬유 직물은 유리 섬유사의 직포 및 부직포 중 어느 하나로 형성된다. 절연체(12)는 단일체로 형상을 유지하는 강성을 갖는다. 또한, 유리 섬유 직물 대신에 아라미드 섬유 크로스가 이용되어도 좋다.
도전성 배선층(13)은 절연체(12)의 표면에서 연장되는 도전 패턴(14)을 구비한다. 마찬가지로, 도전성 배선층(13)은 절연체(12)의 표면에 형성되는 도전 랜드(15)를 구비한다. 도전 패턴(14)은 도전 랜드(15)에 접속된다. 절연체(12)를 사이에 둔 도전 랜드(15)들은 비아(16)를 통해 전기적으로 접속된다. 비아(16)의 형 성에 있어서, 절연체(12)에는 도전 랜드(15)들 사이에 관통홀이 형성된다. 관통홀은 도전 재료로 충전된다. 도전성 배선층(13)이나 비아(16)는 Cu(구리)와 같은 도전 재료로 형성된다.
빌드업 기판(11)의 표면에는 복수의 도전 패드(17)가 노출된다. 도전 패드(17)는 도전 랜드(15)에 접속된다. 도전 패드(17)는 예컨대 Cu(구리)와 같은 도전 재료로 형성된다. 빌드업 기판(11)의 표면에서 도전 패드(17) 이외의 영역에는 오버코트층(18)이 적층된다. 오버코트층(18)에는 예컨대 수지 재료가 이용된다. 빌드업 기판(11) 표면의 도전 패드(17)는 빌드업 기판(11) 이면의 도전성 배선층(13)에 전기적으로 접속된다.
도 2에 도시된 바와 같이, 각 절연체(12)는 제1 절연층(21)과, 제1 절연층(21)의 표면에 적층되는 제2 절연층(22)을 구비한다. 제1 절연층(21)에는 유리 섬유 직물(23)이 매립된다. 여기서는, 유리 섬유 직물(23)이 직포로 형성된다. 유리 섬유 직물(23)의 섬유는 빌드업 기판(11)의 표면이나 이면을 따라 연장된다. 제1 절연층(21)의 형성에 있어서 유리 섬유 직물(23)에는 수지 재료가 함침된다. 제2 절연층(22)은 수지 재료로 이루어진다. 제2 절연층(22)에는 섬유는 포함되지 않는다. 수지 재료에는 예컨대 에폭시 수지와 같은 열경화성 수지가 이용된다. 제1 절연층(21)의 두께는 제2 절연층(22)의 두께보다 크게 설정된다. 여기서는, 제1 절연층(21)의 두께가 예컨대 40 ㎛로 설정된다. 제2 절연층(22)의 두께는 예컨대 10 ㎛로 설정된다.
다음에, 빌드업 기판(11)의 제조 방법을 설명한다. 도 3에 도시된 바와 같 이, 제1 수지 시트(31)가 준비된다. 제1 수지 시트(31)에서는 수지 재료에 유리 섬유 직물이 매립된다. 유리 섬유 직물의 섬유는 제1 수지 시트(31)의 표면이나 이면을 따라 연장된다. 제1 수지 시트(31)의 형성에 있어서 유리 섬유 직물에 에폭시 수지가 함침된다. 제1 수지 시트(31)의 이면에는 도전성 배선층(32)이 접합된다. 제1 수지 시트(31)에는 가열 처리가 행해진다. 이 때, 가열 처리의 온도는 에폭시 수지를 완전히 경화시키지 않는 온도로 설정된다. 그 결과, 제1 수지 시트(31)에서 에폭시 수지는 반경화된다. 제1 수지 시트(31)의 형상은 도전성 배선층(32)의 형상을 따른다. 제1 수지 시트(31)는 제1 절연층(21)에 해당한다. 도전성 배선층(32)은 도전성 배선층(13)에 해당한다.
도 4에 도시된 바와 같이, 제1 수지 시트(31)의 표면에는 제2 수지 시트(33)가 적층된다. 제2 수지 시트(33)는 에폭시 수지 단일체로 이루어진다. 제2 수지 시트(33)에는 유리 섬유 직물은 매립되지 않는다. 제1 수지 시트(31) 및 제2 수지 시트(33)에는 가열 처리가 실시된다. 가열 처리의 온도는 제1 수지 시트(31) 및 제2 수지 시트(33)의 에폭시 수지를 완전히 경화시키는 온도로 설정된다. 그 결과, 제1 수지 시트(31) 및 제2 수지 시트(33)의 에폭시 수지는 완전히 경화된다. 제1 수지 시트(31) 및 제2 수지 시트(33)의 적층체(34)가 형성된다. 제2 수지 시트(31)는 제2 절연층(22)에 해당한다. 적층체(34)는 절연체(12)에 해당한다.
도 5에 도시된 바와 같이, 적층체(34)에는 소정의 위치에서 관통홀(35)이 형성된다. 관통홀(35)의 형성에 있어서 예컨대 레이저가 이용된다. 관통홀(35)은 제1 수지 시트(31) 및 제2 수지 시트(33)를 관통한다. 관통홀(35)은 도전성 배선층(32) 상에 공간을 구획한다. 관통홀(35)을 형성한 후, 적층체(34)의 표면에는 디스미어(desmear) 처리가 실시된다. 디스미어 처리에 있어서 예컨대 과인산이나 과망간산칼륨이 이용된다. 이렇게 해서 관통홀(35) 내에서 스미어는 제거된다. 동시에, 제1 수지 시트(31)의 표면이나 제2 수지 시트(33)의 표면에는 조화(粗化)에 기초하여 요철이 형성된다. 관통홀(35) 내에서는 수지 재료의 용융에 기초하여 제1 수지 시트(31)의 유리 섬유 직물이 노출된다.
계속해서, 적층체(34)의 표면에는 예컨대 무전해 도금에 기초하여 도전 재료의 시드층(36)이 형성된다. 시드층(36)은 관통홀(35) 내에 형성된다. 그 후, 도 6에 도시된 바와 같이, 적층체(34)의 표면에서는 시드층(36) 상에 소정의 패턴으로 포토레지스트(37)가 형성된다. 포토레지스트(37)는 적층체(34)의 표면에 소정 패턴으로 공극(38)을 형성한다. 공극(38) 내에 관통홀(35)이 배치된다. 도 7에 도시된 바와 같이, 적층체(34)의 표면에는 도전 재료의 전해 도금이 실시된다. 그 후, 포토레지스트(37)가 제거된다. 포토레지스트(37)를 제거한 후, 적층체(34)의 표면에서는 포토레지스트(37)의 제거 영역에서 도전 재료가 예컨대 에칭에 의해 제거된다. 이렇게 해서 적층체(34)의 표면에는 전술한 도전 패턴(14)이 형성된다. 동시에, 관통홀(35)에는 비아(16)가 형성된다. 관통홀(35) 상에는 도전 랜드(15)가 형성된다.
포토레지스트(37)를 제거한 후, 적층체(34)의 표면에는 전술한 제1 수지 시트(31)가 더 적층된다. 도전성 배선층(13)은 적층체(34) 및 제1 수지 시트(31) 사이에 개재된다. 제1 수지 시트(31)에 가열 처리가 실시된다. 이렇게 해서 제1 수지 시트(31)는 적층체(34)의 표면에 접합된다. 제1 수지 시트(31)의 형상은 도전성 배선층(13)의 형상을 따른다. 그 후, 제2 수지 시트(33)의 적층, 가열 처리, 관통홀(35)의 형성, 무전해 도금, 포토레지스트(37)의 형성, 전해 도금 및 포토레지스트(37)의 제거가 반복된다. 이렇게 해서 규정된 적층수의 절연체(12) 및 도전성 배선층(13)이 형성된다. 최상층의 적층체(34)에는 전술한 도전 패드(17)나 오버코트층(18)이 형성된다. 이렇게 해서 빌드업 기판(11)이 형성된다.
이와 같은 빌드업 기판(11)에 따르면, 절연체(12)에는 유리 섬유 직물(23)이 매립된다. 그 결과, 절연체(12)의 열팽창률은 낮게 억제된다. 절연체(12)의 열팽창률은 도전성 배선층(13)의 열팽창률에 맞춰진다. 이에, 빌드업 기판(11)에서 응력 발생이 저감된다. 또한, 유리 섬유 직물(23)의 작용으로 절연체(12)의 강성을 높일 수 있다. 빌드업 기판(11)의 표면에 예컨대 반도체 칩이 실장되어도 빌드업 기판(11)과 반도체 칩과의 접합은 확실하게 유지된다.
이상과 같은 빌드업 기판(11)의 제조 시에, 시드층(36)의 형성에 있어서 관통홀(35) 내에 도금액이 유입된다. 관통홀(35) 내에는 유리 섬유 직물이 노출되기 때문에, 예컨대 수지 재료 및 유리 섬유 직물의 섬유의 계면을 따라 도금액이 제1 수지 시트(31) 내에 스며드는 것을 상정할 수 있다. 전술한 바와 같이, 제1 수지 시트(31)에는 제2 수지 시트(33)가 적층된다. 그 결과, 절연체(12)의 표면 즉 제2 수지 시트(33)의 표면에서 유리 섬유 직물의 노출은 확실하게 회피된다. 따라서, 가령 수지 재료 및 섬유의 계면을 따라 도금액이 스며들어도, 제2 수지 시트(33)의 표면에 도금액이 도달하는 것은 확실하게 회피된다. 비아(16)와 이 비아(16)에 원 래 접속되면 안 되는 도전 패턴(14)과의 사이에서 전기적 도통은 확실하게 회피된다.
한편, 예컨대 유리 섬유 직물(23)이 절연체(12)의 표면에 인접하여 매립되면, 절연체(12)의 표면에서 유리 섬유 직물이 노출되는 것을 생각할 수 있다. 이 때, 시드층의 형성에 있어서 관통홀(35) 내에 도금액이 유입되면, 수지 재료 및 유리 섬유 직물의 섬유의 계면을 따라 도금액이 절연체(12) 내에 스며드는 것을 상정할 수 있다. 도금액은 비아(16)와 제2 수지 시트(33)의 표면에 형성되는 도전성 배선층(13)을 접속시켜 버린다. 비아(16)와 이 비아(16)에 원래 접속되면 안 되는 도전 패턴(14)과의 사이에서 전기적 도통이 확립되어 버린다. 도전 패턴에 이상이 발생해 버린다. 이러한 빌드업 기판(11)은 제품으로서 사용될 수 없다.
도 1은 본 발명의 일 구체예에 따른 빌드업 기판의 단면 구조를 도시한 단면도이다.
도 2는 빌드업 기판의 확대 부분 단면도이다.
도 3은 제1 수지 시트의 이면에 도전성 배선층을 적층하는 공정을 개략적으로 도시한 도면이다.
도 4는 제1 수지 시트의 표면에 제2 수지 시트를 적층하는 공정을 개략적으로 도시한 도면이다.
도 5는 수지 시트의 적층체에 관통홀을 형성하는 공정을 개략적으로 도시한 도면이다.
도 6은 적층체의 표면에 포토레지스트를 형성하는 공정을 개략적으로 도시한 도면이다.
도 7은 적층체의 표면에 전해 도금을 실시하는 공정을 개략적으로 도시한 도면이다.
도 8은 적층체의 표면에서 포토레지스트를 제거하는 공정을 개략적으로 도시한 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 빌드업 기판 15 : 도전 랜드
16 : 비아 21 : 제1 절연층
22 : 제2 절연층 31 : 제1 수지 시트
33 : 제2 수지 시트 35 : 관통홀

Claims (4)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 유리 섬유 또는 아라미드 섬유로 이루어진 섬유, 및 상기 섬유에 함침되는 열경화성 수지 재료로 형성되는 제1 수지 시트에, 완전히 경화하지 않는 반경화 온도에서의 가열 처리를 실시하는 공정과,
    상기 제1 수지 시트의 표면에 열경화성 수지 재료 단일체로 이루어진 제2 수지 시트를 적층한 후, 상기 제1 수지 시트 및 상기 제2 수지 시트에, 경화하는 온도에서 가열 처리를 실시하는 공정과,
    상기 제2 수지 시트 및 상기 제1 수지 시트를 관통하는 관통홀을 형성하는 공정과,
    상기 관통홀 내에 도전 재료를 충전하여 상기 관통홀 내에 비아를 형성하고, 상기 제2 수지 시트의 표면에 상기 비아에 접속되는 도전 랜드를 형성하는 공정
    을 포함하는 것을 특징으로 하는 빌드업 기판 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201010557A (en) * 2008-08-22 2010-03-01 World Wiser Electronics Inc Method for fabricating a build-up printing circuit board of high fine density and its structure
KR101255892B1 (ko) 2010-10-22 2013-04-17 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2013149941A (ja) * 2011-12-22 2013-08-01 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
JP5952153B2 (ja) * 2012-09-28 2016-07-13 京セラ株式会社 積層配線基板およびそれを用いた実装構造体
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
WO2015141004A1 (ja) * 2014-03-20 2015-09-24 富士通株式会社 多層回路基板、半導体装置、及びその多層回路基板の製造方法
US9659881B2 (en) * 2014-09-19 2017-05-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure including a substrate and a semiconductor chip with matching coefficients of thermal expansion

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040027326A (ko) * 2002-09-26 2004-04-01 후지쯔 가부시끼가이샤 배선 기판
JP2004179545A (ja) * 2002-11-28 2004-06-24 Kyocera Corp 配線基板
KR20070024373A (ko) * 2005-08-25 2007-03-02 신꼬오덴기 고교 가부시키가이샤 글래스 클로스 함유 수지층을 포함하는 구조의 적층 제품및 그 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367764A (en) * 1991-12-31 1994-11-29 Tessera, Inc. Method of making a multi-layer circuit assembly
JP3290295B2 (ja) * 1994-05-13 2002-06-10 太陽インキ製造株式会社 硬化性樹脂組成物並びに該組成物を用いた多層プリント配線板及びその製造方法
JPH08172264A (ja) * 1994-12-20 1996-07-02 Hitachi Chem Co Ltd 多層配線板および金属箔張り積層板の製造法
JPH1022641A (ja) * 1996-07-03 1998-01-23 Toppan Printing Co Ltd 多層プリント配線板及びその製造方法
TW383435B (en) * 1996-11-01 2000-03-01 Hitachi Chemical Co Ltd Electronic device
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
JP2001085838A (ja) * 1999-09-14 2001-03-30 Matsushita Electric Works Ltd 多層積層板の製造方法
JP4052434B2 (ja) * 2001-02-05 2008-02-27 Tdk株式会社 多層基板及びその製造方法
JP4000796B2 (ja) * 2001-08-08 2007-10-31 株式会社豊田自動織機 ビアホールの銅メッキ方法
JP2003163453A (ja) * 2001-11-27 2003-06-06 Matsushita Electric Works Ltd 多層配線板の製造方法及び多層配線板
CN100477891C (zh) * 2003-01-16 2009-04-08 富士通株式会社 多层布线基板及其制造方法、纤维强化树脂基板制造方法
JP4394928B2 (ja) * 2003-07-30 2010-01-06 大日本印刷株式会社 多層配線基板およびその製造方法
JP2007149870A (ja) * 2005-11-25 2007-06-14 Denso Corp 回路基板及び回路基板の製造方法。
JP2007320088A (ja) * 2006-05-30 2007-12-13 Nof Corp プリプレグ及びプリント配線板用金属張り基板
JP2008124398A (ja) * 2006-11-15 2008-05-29 Shinko Electric Ind Co Ltd 半導体パッケージおよびその製造方法
JP2008159973A (ja) * 2006-12-26 2008-07-10 Nec Corp 電子部品モジュールおよびこれを内蔵した部品内蔵回路基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040027326A (ko) * 2002-09-26 2004-04-01 후지쯔 가부시끼가이샤 배선 기판
JP2004179545A (ja) * 2002-11-28 2004-06-24 Kyocera Corp 配線基板
KR20070024373A (ko) * 2005-08-25 2007-03-02 신꼬오덴기 고교 가부시키가이샤 글래스 클로스 함유 수지층을 포함하는 구조의 적층 제품및 그 제조 방법

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