KR100845781B1 - 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로 - Google Patents

반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로 Download PDF

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Abstract

본 발명은 메모리 셀의 데이터가 비트라인을 통하여 센스 앰프에 전달되는 데이터 전달 경로를 모델링하여 상기 센스 앰프가 센싱을 시작하는 센싱 타이밍에 타이밍 제어 신호를 생성하기 위한 타이밍 제어 수단, 및 상기 타이밍 제어 신호를 입력으로 하여 센스 앰프 제어 신호를 생성하는 센스 앰프 제어 신호 생성 수단을 포함하는 것을 포함한다.
센스 앰프, 비교기, 비트라인, 메모리 셀

Description

반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로{Circuit for Generating Sense Amp Control Signal of Semiconductor Memory Apparatus}
도 1은 종래 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로의 블록도,
도 2 는 본 발명에 따른 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로의 블록도,
도 3은 도 2의 타이밍 제어 수단의 회로도,
도 4는 도 3의 입력 신호 생성부의 회로도,
도 5는 본 발명에 따른 센스 앰프 제어 신호 생성 회로를 적용한 반도체 메모리 장치의 비트 라인 센싱 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100: 타이밍 제어 수단 20: 센스 앰프 제어 신호 생성 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로에 관한 것이다.
반도체 메모리 장치는 커패시터를 구비한 메모리 셀과 상기 메모리 셀의 데이터를 센스 앰프로 전달하는 비트 라인, 및 상기 데이터를 센싱하는 센스 앰프를 포함한다. 이때, 상기 커패시터에는 데이터에 따라 하이 또는 로우 전위가 저장되고 이것을 출력할 때는 비트 라인을 통하여 센스 앰프에 전달되며 센스 앰프는 상기 전위 레벨을 증폭시킨다.
이하, 데이터는 하이라고 가정하여 더 자세히 설명하고자 한다.
커패시터에 저장된 하이 전위는 비트 라인과 비트 라인바로 이루어진 한 쌍의 비트 라인을 통하여 센스 앰프에 전달된다. 데이터를 전달하지 않을 경우에는 비트 라인과 비트 라인바는 항상 비트라인 프리차지 전압(VBLP)으로 프리차지 되어 있다. 따라서 커패시터에서 출력되는 하이 전위는 비트 라인에 인가된다. 한편, 비트 라인바는 비트 라인 프리차지 전압(VBLP)을 유지한다.
결국, 센스 앰프는 비트 라인과 비트 라인바에서 전달하는 전위차를 증폭한다. 이때, 센스 앰프가 정상 센싱 동작을 수행하려면 비트 라인과 비트 라인바가 전달하는 전위차가 일정 레벨이상이 되어야 한다.
도 1은 종래 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로의 블록도이다.
종래의 반도체 메모리 장치는 메모리 셀에서 데이터가 출력되어 비트 라인을 통하여 센스 앰프에 전달되고, 센스 앰프는 일정한 시간이후에 센싱 동작을 시작한다.
종래의 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로는 액티브 신 호(ACT)를 지연시키는 지연 수단(10), 및 상기 지연 수단(10)의 출력 신호를 입력으로 하여 센스 앰프를 동작시키는 센스 앰프 제어 신호(Senamp_ctrl)를 생성하는 센스 앰프 제어 신호 생성 수단(20)을 포함한다. 이때, 상기 센스 앰프 제어 신호(Senamp_ctrl)는 풀업 신호, 풀다운 신호를 포함한다.
이렇게 종래의 반도체 메모리 장치는 액티브 신호(ACT)가 인에이블된후 워드 라인(word line)이 활성화되고 메모리 셀로부터 데이터가 출력된다. 이때, 인에이블된 상기 액티브 신호(ACT)가 상기 지연 수단(10)에 입력되고 상기 지연 수단(10)이 갖는 지연 시간 이후에 센스 앰프 제어 신호(Senamp_ctrl)가 생성되어 센스 앰프를 동작시킨다.
이와 같은 방식은 센스 앰프가 정상 센싱 동작을 수행할 수 있는 전위차가 확보된 시점에 센스 앰프가 바로 동작하지 않는 문제점이 발생한다. 이것은 액티브 명령이후 리드 또는 라이트 동작을 시작하기 위해 필요한 시간(tRCD)을 더 길게하여 반도체 메모리 장치의 응답 속도를 떨어뜨리는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 센스 앰프가 센싱 동작을 수행하는 타이밍을 종래의 센스 앰프 제어 신호 생성 회로보다 신속하고 안정적으로 생성하는 센스 앰프 제어 신호 생성 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로는 메모리 셀의 데이터가 비트라인을 통하여 센스 앰프에 전달되는 데이터 전달 경로를 모델링하여 얻어진 지연값을 이용하여 상기 센스 앰프가 센싱을 시작하는 센싱 타이밍에 타이밍 제어 신호를 생성하기 위한 타이밍 제어 수단, 및 상기 타이밍 제어 신호를 입력으로 하여 센스 앰프 제어 신호를 생성하는 센스 앰프 제어 신호 생성 수단을 포함하는 것을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로는, 액티브 신호를 입력받아, 상기 액티브 신호를 메모리 셀의 데이터가 비트라인을 통하여 센스 앰프에 전달되는 데이터 전달 경로들을 모델링하여 얻어진 지연값만큼 지연시켜, 상기 지연된 액티브 신호를 이용하여 상기 센스 앰프가 센싱을 시작하는 센싱 타이밍에 타이밍 제어 신호가 생성되도록 구성된 타이밍 제어 수단; 및 상기 타이밍 제어 신호를 입력으로 하여 센스 앰프 제어 신호를 생성하는 센스 앰프 제어 신호 생성 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 2 는 본 발명에 따른 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로의 블록도이다.
타이밍 제어 수단(100)은 센스 앰프가 정상 센싱 동작을 수행할 수 있는 전압차가 발생하는 센싱 타이밍에 타이밍 제어 신호(T_ctrl)를 생성한다. 이때, 상기 센스 앰프가 정상 센싱 동작을 수행할 수 있는 전압차라는 것은 프리 차지된 비트 라인에 메모리 셀의 커패시터 전압이 인가되고, 프리 차지된 비트 라인바와 상기 커패시터 전압을 인가 받는 상기 비트 라인의 전압차를 의미한다. 또한 상기 커패시터가 갖고 있는 전압이 상기 비트 라인에 완전히 인가될 때까지는 일정한 시간이 필요하다.
상기 타이밍 제어 수단(100)은 메모리 셀과 비트 라인, 및 센스 앰프를 모델링하여 상기 센스 앰프가 정상 센싱 동작을 수행할 수 있는 전압차가 발생하는 센싱 타이밍에 상기 타이밍 제어 신호(T_ctrl)를 생성한다.
센스 앰프 제어 신호 생성 수단(20)은 상기 타이밍 제어 신호(T_ctrl)를 입력으로 하여 센스 앰프 제어 신호(Senamp_ctrl)를 생성한다. 이때, 상기 센스 앰프 제어 신호(Senamp_ctrl)는 상기 센스 앰프의 동작을 제어하는 풀업 신호, 및 풀다운 신호를 포함한다.
도 3은 타이밍 제어 수단의 회로도이다.
타이밍 제어 수단(100)은 메모리 셀, 비트 라인, 및 센스 앰프를 모델링하여 증폭 신호(signal_p)를 생성하는 신호 증폭부(160), 및 상기 증폭 신호(signal_p)의 전위 레벨과 기준 전압(Vref)을 비교하여 타이밍 제어 신호(T_ctrl)를 생성하는 비교기(com)를 포함한다.
상기 신호 증폭부(160)는 액티브 신호(ACT)가 인에이블된후 센스 앰프가 동작하기 시작하는 시간을 모델링한 제 1 지연부(delay1), 메모리 셀을 모델링한 입력 신호 생성부(110), 메모리 셀에서 센스 앰프까지 데이터가 전달되는 시간을 모델링한 제 2 지연부(delay2)와 제 3 지연부(delay3), 및 센스 앰프를 모델링한 증폭부(120)를 포함한다. 이때, 상기 증폭 신호(signal_p)는 상기 증폭부(120)의 출력 신호이다.
따라서 상기 신호 증폭부(160)는 상기 액티브 신호(ACT)를 지연시키는 상기 제 1 지연부(delay1), 제 1 및 제 2 입력 신호(in_1, in_2)를 생성하는 상기 입력 신호 생성부(110), 상기 제 1 입력 신호(in_1)를 지연시키는 상기 제 2 지연부(delay2), 상기 제 2 입력 신호(in_2)를 지연시키는 상기 제 3 지연부(delay3), 상기 제 1 지연부(delay1)의 출력 신호로 구동하며 상기 제 2 지연부(delay2)와 상기 제 3 지연부(delay3)의 출력 신호를 증폭시켜 상기 증폭 신호(signal_p)를 생성하는 상기 증폭부(120)를 포함한다. 이때, 상기 증폭부(120)는 센스 앰프와 동일한 구조를 갖는다.
상기 비교기(com)는 상기 증폭신호(signal_p)의 전위 레벨과 기준 전압(Vref)을 비교하여 상기 타이밍 제어 신호(T_ctrl)를 생성한다. 이때, 상기 증폭 신호(signal_p)의 전위 레벨은 비트 라인 프리 차지 전압(VBLP)보다 높다.
도 4는 도 3의 입력 신호 생성부의 회로도이다.
입력 신호 생성부(110)는 메모리 셀을 모델링한 것으로 제 1 스위칭부(111), 제 2 스위칭부(112), 및 전압 인가부(113)를 포함한다.
상기 제 1 스위칭부(111)는 액티브 신호(ACT)에 응답하여 턴온과 턴오프를 하며 턴온되었을 경우 비트 라인 프리 차지 전압(VBLP)을 출력한다.
상기 전압 인가부(113)는 상기 액티브 신호(ACT)가 로우로 디스에이블되면 커패시터(cap)에 코어 전압(Vcore)을 저장하고 상기 액티브 신호(ACT)가 하이로 인에이블되면 상기 커패시터(cap)에 저장된 전압을 출력한다. 상기 코어 전압(Vcore)은 실제로 메모리 셀에 인가되는 전압이다.
상기 전압 인가부(113)는 게이트단에 상기 액티브 신호(ACT)를 입력받고 소오스단에 상기 코어 전압(Vcore)을 인가 받는 제 1 트랜지스터(P1), 일단에 상기 제 1 트랜지스터(P1)의 드레인단이 연결되고 타단이 접지단(VSS)에 연결된 상기 커패시터(cap), 및 게이트단에 상기 액티브 신호(ACT)를 입력 받고 드레인단이 상기 제 1 트랜지스터(P1)와 상기 커패시터(cap)가 연결된 노드에 연결되며 소오스단이 상기 전압 인가부(113)의 출력단인 제 2 트랜지스터(N1)를 포함한다.
상기 제 1 스위칭부(111)는 게이트단에 상기 액티브 신호(ACT)를 입력 받고 소오스단에 상기 비트 라인 프리 차지 전압(VBLP)을 인가 받으며 드레인단이 상기 전압 인가부(113)의 출력단에 연결된 제 3 트랜지스터(P2), 및 게이트단에 상기 액티브 신호(ACT)를 입력 받고 소오스단에 상기 비트 라인 프리 차지 전압(VBLP)을 인가 받는 제 4 트랜지스터(P3)를 포함한다.
상기 제 2 스위칭부(112)는 게이트단에 상기 액티브 신호(ACT)를 입력 받고 드레인단은 상기 제 2 트랜지스터(P1)와 상기 제 3 트랜지스터(P2)가 연결된 노드에 연결되며 소오스단이 상기 제 1 입력 신호(in_1)를 출력하는 제 5 트랜지스터(N2), 및 게이트단에 상기 액티브 신호(ACT)를 입력 받고 드레인단에 상기 제 4 트랜지스터(P2)의 드레인단이 연결되며 소오스단이 상기 제 2 입력 신호(in_2)를 출력하는 제 6 트랜지스터(N3)를 포함한다.
도 5는 본 발명에 따른 센스 앰프 제어 신호 생성 회로를 적용한 반도체 메모리 장치의 비트 라인 센싱 그래프이다.
액티브 신호(ACT)가 로우로 디스에이블된 상태에서는 코어 전압(Vcore)이 커패시터(cap)로 유입되고, 제 1 스위칭부(111)가 턴온되어 전압 인가부(113)와 제 2 스위칭부(112)가 연결된 노드를 비트 라인 프리 차지 전압(VBLP)으로 프리차지 시킨다.
상기 액티브 신호(ACT)가 하이로 인에이블되면 상기 제 1 스위칭부(111)가 턴오프되고 상기 제 2 스위칭부(112)는 턴온된다. 또한 상기 전압 인가부(113)의 커패시터(cap)에 저장된 전압이 제 2 트랜지스터(N1)를 통하여 출력된다.
결국, 상기 비트 라인 프리 차지 전압(VBLP)으로 프리 차지된 노드에 상기 커패시터(cap)의 저장된 전압이 유입되면서 제 1 입력 신호(in_1)의 전위 레벨은 상승하게 된다. 상기 비트 라인 프리 차지 전압(VBLP)이 제 2 입력 신호(in_2)로서 출력된다.
증폭부(120)는 상기 제 1 입력 신호(in_1)와 상기 제 2 입력 신호(in_2)를 입력으로 하여 상기 두 신호의 전위 레벨차를 증폭시킨다. 상기 증폭부(120)는 상기 제 1 입력 전압(in_1)을 증폭시킨 신호만을 증폭 신호(signal_p)로서 출력한다.
비교기(com)는 상기 증폭 신호(signal_p)와 기준 전압(Vref)을 비교하여 상기 기준 전압(Vref)보다 상기 증폭 신호(signal_p)의 레벨이 높으면 하이로 인에이블되는 타이밍 제어 신호(T_ctrl)를 생성한다. 이때, 상기 기준 전압(Vref)은 상기 비트 라인 프리 차지 전압(VBLP)에 센스 앰프가 정상 센싱 동작을 수행할 수 있는 전압차(△V)만큼 승압한 전압(VBLP+△V) 레벨이다.
본 발명에 따른 센스 앰프 제어 신호 생성 회로는 메모리 셀에서 출력된 데이터가 비트 라인을 통하여 전달되고 센스 앰프에서 데이터 센싱 동작을 수행하는 과정을 모델링하여 센스 앰프 제어 신호를 생성함으로써 실제로 데이터를 센싱하는 센스 앰프가 정상 센싱할 수 있는 전압차가 생성되면 바로 센싱 동작을 수행할 수 있도록 구현하였다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 센스 앰프 제어 신호 생성 회로를 적용한 반도체 메모리 장치는 종래의 반도체 메모리 장치보다 센스 앰프가 센싱 동작을 수행하는 타이밍이 빨라 반도체 메모리 장치의 응답 속도를 향상시키는 효과가 있다.

Claims (11)

  1. 메모리 셀의 데이터가 비트라인을 통하여 센스 앰프에 전달되는 데이터 전달 경로를 모델링하여 얻어진 지연값을 이용하여, 상기 센스 앰프가 센싱을 시작하는 센싱 타이밍에서 타이밍 제어 신호가 생성되도록 구성되는 타이밍 제어 수단; 및
    상기 타이밍 제어 신호를 입력으로 하여 센스 앰프 제어 신호를 생성하는 센스 앰프 제어 신호 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 타이밍 제어 수단은
    액티브 신호를 입력으로 하여 상기 센싱 타이밍을 감지하기 위한 증폭 신호를 생성하는 신호 증폭부, 및
    상기 증폭 신호와 기준 전압을 비교하여 상기 타이밍 제어 신호를 생성하는 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로.
  3. 제 2 항에 있어서,
    상기 신호 증폭부는
    상기 액티브 신호를 지연시키는 제 1 지연부,
    상기 액티브 신호가 인에이블되면 전압 레벨이 다른 제 1 및 제 2 입력 신호를 생성하는 입력 신호 생성부,
    상기 제 1 입력 신호를 지연시키는 제 2 지연부,
    상기 제 2 입력 신호를 지연시키는 제 3 지연부,
    상기 제 1 지연부의 출력 신호에 응답하여 상기 제 2 지연부 및 제 3 지연부의 출력 신호의 전위 레벨을 증폭시켜 상기 증폭 신호로서 출력하는 증폭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 제 1 지연부는 상기 액티브 신호가 인에이블되어 상기 센스 앰프가 동작하기 시작하는 시간을 모델링하여 얻어진 지연값을 가지며,
    상기 제 2 지연부 및 상기 제 3 지연부는 상기 메모리 셀로부터 상기 센스 앰프에 전달되는 데이터의 지연시간을 모델링하여 얻어진 지연값을 갖는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로.
  5. 제 3 항에 있어서,
    상기 증폭부는
    센스 앰프인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로.
  6. 제 3 항에 있어서,
    상기 입력 신호 생성부는
    상기 액티브 신호에 응답하여 커패시터에 코어 전압을 유입시키거나 상기 커패시터에 저장된 전압을 상기 제 1 입력 신호로서 출력하기 위한 전압 인가부,
    상기 액티브 신호에 응답하여 상기 전압 인가부와 제 2 스위칭부의 제 1 입력단이 연결된 노드, 및 상기 제 2 스위칭부의 제 2 입력단에 비트 라인 프리 차지 전압을 인가 하기 위한 제 1 스위칭부, 및
    상기 액티브 신호에 응답하여 상기 비트 라인 프리 차지 전압에 상기 저장된 전압이 인가된 전압 레벨을 상기 제 1 입력 신호로서 출력하고 상기 비트 라인 프리 차지 전압 레벨을 제 2 입력 신호로서 출력하기 위한 제 2 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로.
  7. 제 6 항에 있어서,
    상기 제 1 스위칭부와 상기 제 2 스위칭부는 상기 액티브 신호에 응답하여 턴온과 턴오프가 서로 다른 타이밍에 일어나는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로.
  8. 제 7 항에 있어서,
    상기 제 1 스위칭부와 상기 제 2 스위칭부는
    트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 신 호 생성 회로.
  9. 액티브 신호를 입력받아, 상기 액티브 신호를 메모리 셀의 데이터가 비트라인을 통하여 센스 앰프에 전달되는 데이터 전달 경로들을 모델링하여 얻어진 지연값만큼 지연시켜, 상기 지연된 액티브 신호를 이용하여 상기 센스 앰프가 센싱을 시작하는 센싱 타이밍에 타이밍 제어 신호가 생성되도록 구성된 타이밍 제어 수단; 및
    상기 타이밍 제어 신호를 입력으로 하여 센스 앰프 제어 신호를 생성하는 센스 앰프 제어 신호 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로.
  10. 제 9 항에 있어서,
    상기 타이밍 제어 수단은
    상기 지연된 액티브 신호를 제공받아, 상기 센싱 타이밍을 감지하기 위한 증폭 신호를 생성하는 신호 증폭부, 및
    상기 증폭 신호와 기준 전압을 비교하여 상기 타이밍 제어 신호를 생성하는 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로.
  11. 제 10 항에 있어서,
    상기 신호 증폭부는
    상기 액티브 신호를 상기 액티브 신호가 인에이블된 후 상기 센스 앰프에 전달되기 까지의 지연 시간만큼 지연시키는 제 1 지연부,
    상기 액티브 신호가 인에이블되면 전압 레벨이 다른 제 1 및 제 2 입력 신호를 생성하는 입력 신호 생성부,
    상기 제 1 입력 신호를 지연시키는 제 2 지연부,
    상기 제 2 입력 신호를 지연시키는 제 3 지연부,
    상기 제 1 지연부의 출력 신호에 응답하여 상기 제 2 지연부 및 제 3 지연부의 출력 신호의 전위 레벨을 증폭시켜 상기 증폭 신호로서 출력하는 증폭부를 포함하며,
    상기 제 2 지연부 및 제 3 지연부는 상기 메모리 셀로부터 상기 센스 앰프에 전달되는 데이터의 지연시간만큼의 지연값을 갖는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 신호 생성 회로.
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