KR100753400B1 - 래치를 갖는 반도체 메모리 장치의 센스 앰프 - Google Patents

래치를 갖는 반도체 메모리 장치의 센스 앰프 Download PDF

Info

Publication number
KR100753400B1
KR100753400B1 KR1020010025515A KR20010025515A KR100753400B1 KR 100753400 B1 KR100753400 B1 KR 100753400B1 KR 1020010025515 A KR1020010025515 A KR 1020010025515A KR 20010025515 A KR20010025515 A KR 20010025515A KR 100753400 B1 KR100753400 B1 KR 100753400B1
Authority
KR
South Korea
Prior art keywords
bit line
signal
data
node
sense amplifier
Prior art date
Application number
KR1020010025515A
Other languages
English (en)
Other versions
KR20020085952A (ko
Inventor
심재욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010025515A priority Critical patent/KR100753400B1/ko
Publication of KR20020085952A publication Critical patent/KR20020085952A/ko
Application granted granted Critical
Publication of KR100753400B1 publication Critical patent/KR100753400B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

본 발명은 래치를 갖는 반도체 메모리 장치의 센스 앰프에 관한 것으로, 센스 앰프의 비트 라인에 래치 회로를 추가하여, 버스트 리드 동작시 센스 앰프의 데이터를 래치에 저장하고 있다가 리드 동작시 상기 래치 회로에 저장된 데이타를 읽고, 연속적인 리드 동작을 수행하는 동안 비트 라인을 프리차지 할 수 있도록 하므로써, 버스트 리드 종료후 동일 뱅크 또는 이웃하는 뱅크의 다른 워드 라인을 활성화 할 경우 시간 지연 없이 곧바로 컬럼 동작을 수행할 수 있는 잇점이 있다. 이를 위한, 본 발명의 래치를 갖는 반도체 메모리 장치의 센스 앰프는 비트 라인과 비트바 라인으로 전송된 데이타를 수신하여 감지 증폭된 신호를 상기 비트 라인과 비트바 라인으로 출력하는 비트라인 센스앰프부와, 상기 비트 라인과 비트바 라인에 연결되며 제어 신호에 의해 수신된 리드 또는 라이트 데이타를 저장하는 데이타 래치부와, 상기 데이타 래치부에 저장된 데이타를 컬럼디코더출력신호에 의해 데이타 라인과 데이타바 라인으로 출력하거나 상기 데이타 라인과 데이타바 라인에서 수신된 데이타를 상기 데이타 래치부로 출력하는 제 1 및 제 2 컬럼패스게이트를 구비한 것을 특징으로 한다.

Description

래치를 갖는 반도체 메모리 장치의 센스 앰프{LATCHED SENSE AMPLIFIER}
도 1은 종래의 램버스 디램의 폴디드 비트라인 센스앰프의 회로도
도 2a는 종래의 로오 및 컬럼 동작 관련 타이밍도
도 2b는 도 1에 도시된 종래의 센스 앰프 사용시 로오 및 컬럼 동작에 관련된 타이밍도
도 3은 본 발명에 의한 래치를 갖는 반도체 메모리 장치의 센스 앰프의 회로도
도 4는 도 3에 도시된 제어 신호 발생 회로도
도 5는 도 3에 도시된 본 발명의 센스 앰프 사용시 로오 및 컬럼 동작에 관련된 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 센스 앰프부 20 : 래치 회로부
32 : 딜레이부 34 : 펄스 발생부
본 발명은 반도체 메모리 장치의 센스 앰프에 관한 것으로, 특히 2개의 래치 를 갖는 반도체 메모리 장치의 센스 앰프에 관한 것이다.
일반적으로, 램버스 디램(RDRAM)은 하나의 뱅크 내부의 셀 매트릭스에서 한 컬럼(column)을 구성하는 셀들이 하나의 비트 라인을 공유하고, 각 비트 라인마다 센스 앰프가 달려 있는 구조를 가지고 있다. 그러면, 종래의 비트라인 센스앰프의 구성 및 동작에 대해 도 1을 참조하여 설명하기로 한다.
도 1에 도시된 바와 같이, 비트라인 센스앰프부(10)는 액티브 동작시 풀업 바이어스 신호(SPC)와 풀다운 바이어스 신호(SNCB)에 의해 비트 라인(BL)과 비트바 라인(/BL)에 실린 데이타를 감지·증폭하며, 2개의 메모리 셀 어레이 블럭(도시되지 않음)을 공유하고 있다.
2개의 메모리 셀 어레이 블럭중 비트라인 센스앰프부(10)의 윗쪽에 위치한 제 1 메모리 셀 어레이 블럭(도시되지 않음)과 상기 비트라인 센스앰프부(10) 사이에는, 스탠바이 동작시 블럭선택신호(BSj)에 의해 상기 비트 라인(BL)과 비트바 라인(/BL)을 상기 비트라인 센스앰프부(10)와 분리시키는 비트라인 분리 트랜지스터(N8,N9)와, 스탠바이 동작시 비트라인 프리차지 신호(BLP)에 의해 상기 비트 라인(BL)과 비트바 라인(/BL)을 반전위(1/2Vcc)로 프리차지시키는 프리차지용 트랜지스터(N5∼N7)와, 컬럼 디코더(도시되지 않음) 출력 신호(Yi)에 의해 상기 비트 라인(BL)과 비트바 라인(/BL)을 데이타 라인(DB)과 데이타바 라인(/DB)과 연결시켜 주는 패스 트랜지스터(N3,N4)가 구성되어 있다.
그리고, 상기 비트라인 센스앰프부(10)와 상기 비트라인 센스앰프부(10)의 아랫쪽에 위치한 제 2 메모리 셀 어레이 블럭(도시되지 않음) 사이에는, 스탠바이 동작시 블럭선택신호(BSi)에 의해 상기 비트 라인(BL)과 비트바 라인(/BL)을 상기 비트라인 센스앰프부(10)와 분리시키는 비트라인 분리 트랜지스터(N11,N12)와, 스탠바이 동작시 비트라인 이퀄라이징 신호(BLEQi)에 의해 상기 비트 라인(BL)과 비트바 라인(/BL)을 이퀄라이징 시키는 비트라인 이퀄라이징 트랜지스터(N13)가 구성되어 있다.
상기 비트라인 센스앰프부(10)의 윗쪽에 있는 제 1 셀 어레이 블럭(도시되지 않음)이 선택되면, 비트라인 분리신호(BSj)는 '로직하이(VPP)' 상태가 되어 비트라인 분리 트랜지스터(N8, N9)를 턴온시키고, 반면 비트라인 분리신호(BSi)는 '로직로우(GND)' 상태가 되어 비트라인 분리 트랜지스터(N11, N12)를 턴오프시킨다. 이때, 상기 프리차지용 트랜지스터(N5-N7)는 상기 비트라인 센스앰프부(10)가 동작하는 액티브 동작에서 프리차지 신호(BLP)가 디스에이블 상태(GND)에 있기 때문에 동작을 하지 않는다.
그후, 워드 라인(WL)이 고전압(Vpp)으로 인에이블되고 센스앰프 풀업 바이어스 신호(SPC)가 프리차지 전압(Vblp)에서 전원전압(Vdd)으로, 센스앰프 풀다운 바이어스 신호(/S)가 프리차지 전압(Vblp)에서 접지전압(GND)으로 전이됨으로써, 상기 비트라인 센스앰프부(10)는 비트 라인(BL)과 비트바 라인(/BL)에 실린 미세한 전압차를 감지한 후 이를 차동 증폭한 신호를 비트 라인(BL)과 비트바 라인(/BL)으로 각각 출력한다.
도 2a는 종래의 로오 및 컬럼 관련 동작 타이밍도이고, 도 2b는 종래의 비트라인센스앰프 사용시 로오 및 컬럼 관련 동작 타이밍를 나타낸 것이다.
먼저, 디램(DRAM)의 로오 제어 블록(row control block)에서는 수신된 로오 명령(row command)에 의해 로오 동작(row operation: BSENSE)을 수행한다. 상기 로오 동작(BSENSE)에 의해 메모리 셀 어레이의 워드 라인이 활성화되면, 활성화된 워드 라인의 데이터는 각 컬럼(column)(또는, 비트 라인)의 비트라인센스앰프에서 센싱되고, 컬럼 명령(리드/라이트)에 의해 데이타 버스 라인으로 데이타 경로가 열리면 센싱된 데이타가 출력되거나 센스 앰프를 통해 셀에 저장된다. 이러한 일련의 동작을 수행하기 위해 로오 제어 블록은 로오 동작(BSENSE)으로부터 비트라인이퀄라이징신호(BLEQ), 블럭선택신호(BS), 비트라인센스앰프의 풀업/풀다운 바이어스 신호(SPC/SNCB), 비트라인프리차지신호(BLP)를 생성하여 비트라인센스앰프에 인가하고 워드 라인을 활성화한다. 한편, 비트라인센스앰프는 상기 비트라인이퀄라이징신호(BLEQ), 블럭선택신호(BS), 비트라인센스앰프의 풀업/풀다운 바이어스 신호(SPC/SNCB), 비트라인프리차지신호(BLP)를 수신하여 비트 라인을 프리차지 레벨로 이퀄라이징 시키는 비트라인이퀄라이징트랜지스터들을 턴오프하고, 활성화된 워드 라인에 연결된 셀의 데이터를 센싱함과 동시에 셀의 데이터를 리프레시 한다. 그 후 컬럼 동작(column operation: COLCYC) 신호가 들어오면, 컬럼 제어 블럭에서 컬럼 어드레스를 디코딩한 선택 신호(Yi)로 데이타 라인과 연결된 경로를 열어 센싱된 데이터를 출력하거나 비트라인센스앰프로 데이터를 입력한다. 그 다음, 컬럼 동작 종료후, 로오 제어 블럭에서 수신된 프리페치 신호(PRECH)에 의해 생성된 비트라인 프리차지 신호(BLP)에 의해 비트 라인은 프리차지 된다.
따라서, 도 2에 도시된 바와 같이, 로오 동작(BSENSE) 신호에 의해 셀 데이 터가 비트라인센스앰프에 의해 센싱된 다음, 셀이 다시 리프레시 될 때까지는 최소의 라스 액티브 시간(tRAS,min) 만큼의 시간이 필요하다. 이 시간이 지난 후에 비트 라인은 프리차지 된다. 그리고, 안정된 데이터 동작을 위해서 컬럼 동작이 완료된 후에 비트 라인이 프리차지된다. 따라서, 비트라인 프리차지 신호(PRECH)는 컬럼 동작 신호(COLCYC)로부터 카스 프리차지 신호(tCPS) 이후에 입력된다. 또한, 다음에 입력되는 로오 동작 신호(BSENSE)는 비트 라인이 프리차지 전압(Vblp) 레벨로 안정된 이후, 즉 라스 프리차지 시간(tRP) 이후에 인가된다.
따라서, 동일 뱅크에 대하여 워드 라인을 연속적으로 활성화 시킬 경우, 먼저 활성화된 워드 라인이 프리차지된 이후에 다음 워드 라인이 활성화 될 수 있으므로, 뒤에 입력되는 로오 동작 신호(BSENSE)는 선행 동작의 마지막 컬럼 동작(COLCYC) 후, '카스 프리차지 시간(tCPS) + 라스 프리차지 시간(tRP)' 이후에 입력된다.
또한, 뒤에 입력되는 컬럼 동작 신호(COLCYC)는 로오 동작 신호(BSENSE)가 입력되고 난 다음, 라스(/RAS) 명령후 카스(/CAS) 명령이 발생되는데 걸리는 시간(tRCD) 이후에 입력가능하므로, 컬럼 경로에는 'tCPS+tRP+tRCD'의 시간 공백이 있다.
이와 같이, 종래의 램버스 디램은 하나의 뱅크 내부의 셀 매트릭스에서 한 컬럼(column)을 구성하는 셀들이 하나의 비트 라인을 공유하고, 각 비트 라인마다 센스 앰프가 달려 있는 구조를 가지고 있다. 따라서, 동시에 두 개의 워드 라인을 활성화하면 서로 다른 셀이 하나의 비트 라인을 구동하려 하여 데이터간의 충돌이 생기기 때문에 하나의 뱅크에서 하나의 워드 라인만을 활성화 할 수 있고, 독립된 구조의 경우 서로 이웃하는 뱅크의 워드 라인도 동시에 활성화 할 수 없다. 이로 인해 서로 이웃하지 않는 다른 뱅크의 셀에 읽기/쓰기 동작을 수행 할 경우 시간 지연 없이 연속적으로 워드 라인을 활성화(로오 동작: BSENSE)하고 읽기/쓰기 동작(컬럼 동작: COLCYC)을 수행할 수 있으나, 동일 뱅크 또는 이웃하는 뱅크간에 서로 다른 워드 라인의 셀들을 연속적으로 액세스할 경우 하나의 워드 라인 동작(로오 동작: BSENSE)을 종료 후 다른 워드 라인을 활성화 하기 전에 비트 라인 프리차지가 선행되어야 한다. 따라서 도 2a 및 도 2b와 같이, 다른 워드 라인을 활성화하기 전에 카스 프리차지 시간(tCPS) + 라스 프리차지 시간(tRP) 만큼의 시간을 대기해야 하며, 새로운 워드 라인의 셀을 액세스하기 위해서는 라스(/RAS) 명령후 카스(/CAS) 명령이 발생되는데 걸리는 시간(tRCD)만큼의 추가적인 지연이 불가피하였다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 버스트 리드(burst read) 동작시 후속의 로오 동작이 동일 뱅크 또는 이웃하는 뱅크일 경우 리드 동작이 수행되는 동안 다음 워드 라인을 활성화 할 수 있도록 하므로써, 시간 지연을 줄일 수 있는 래치를 갖는 반도체 메모리 장치의 센스 앰프를 제공하는데 있다.
또한, 본 발명의 다른 목적은 센스 앰프의 비트 라인에 래치(latch) 회로를 추가하여, 버스트 리드 동작시 센스 앰프의 데이터를 래치에 저장하고 있다가 리드 동작시 상기 래치 회로에 저장된 데이타를 읽고, 연속적인 리드 동작을 수행하는 동안 비트 라인을 프리차지 할 수 있도록 하므로써, 버스트 리드 종료후 동일 뱅크 또는 이웃하는 뱅크의 다른 워드 라인을 활성화 할 경우 시간 지연 없이 곧바로 컬럼 동작을 수행할 수 있는 래치를 갖는 반도체 메모리 장치의 센스 앰프를 제공하는데 있다.
또한, 본 발명의 또다른 목적은 리드 동작시 셀과 데이타 버스 라인 사이에 경로(path)를 끊어 줌으로써, 데이타 버스 라인에서 발생된 바운싱이 셀에 직접 영향을 주지 않도록 하여 바운싱에 의한 노이즈를 줄인 래치를 갖는 반도체 메모리 장치의 센스 앰프를 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명의 래치를 갖는 반도체 메모리 장치의 센스 앰프는 비트 라인과 비트바 라인으로 전송된 데이타를 수신하여 감지 증폭된 신호를 상기 비트 라인과 비트바 라인으로 출력하는 비트라인 센스앰프부와, 상기 비트 라인과 비트바 라인에 연결되며 제어 신호에 의해 수신된 리드 또는 라이트 데이타를 저장하는 데이타 래치부와, 상기 데이타 래치부에 저장된 데이타를 컬럼디코더출력신호에 의해 데이타 라인과 데이타바 라인으로 출력하거나 상기 데이타 라인과 데이타바 라인에서 수신된 데이타를 상기 데이타 래치부로 출력하는 제 1 및 제 2 컬럼패스게이트를 구비한 것을 특징으로 한다.
상기 데이타 래치부는 제 1 노드와 제 2 노드로부터 수신된 신호를 래치시켜 상기 제 1 노드와 제 2 노드로 출력하는 래치부와, 상기 제어 신호에 의해 상기 제 1 노드와 상기 비트 라인을 스위칭하는 제 1 래치입력패스게이트와, 상기 제어 신호에 의해 상기 제 2 노드와 상기 비트바 라인을 스위칭하는 제 2 래치입력패스게이트로 구성된 것을 특징으로 한다.
상기 래치부는 상기 제 1 노드와 제 2 노드로 수신된 신호를 감지 증폭하는 크로스 커플드 구조의 센스 앰프로 구성된 것을 특징으로 한다.
상기 센스 앰프는 전원전압(Vcc)과 상기 제 1 노드 사이에 접속되며 상기 제 2 노드에 의해 제어되는 제 1 PMOS 트랜지스터와, 상기 제 1 노드와 접지전압(Vss) 사이에 접속되며 상기 제 2 노드에 의해 제어되는 제 1 NMOS 트랜지스터와, 상기 전원전압(Vcc)과 상기 제 2 노드 사이에 접속되며 상기 제 1 노드에 의해 제어되는 제 2 PMOS 트랜지스터와, 상기 제 2 노드와 접지전압(Vss) 사이에 접속되며 상기 제 1 노드에 의해 제어되는 제 2 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 1 및 제 2 래치입력패스게이트는 NMOS 트랜지스터로 구성된 것을 특징으로 하다.
상기 제어 신호를 발생하는 제어신호 발생회로는 상기 비트라인 센스앰프의 풀업 바이어스 신호를 수신하여 일정 시간 지연된 신호를 출력하는 딜레이부와, 상기 딜레이부에서 수신된 신호에 의해 비트라인 센스앰프에서 센싱된 데이타를 래치시키기 위한 신호를 발생하는 펄스 발생부와, 상기 컬럼 디코더 출력 신호와 라이트 동작을 알리는 신호를 수신하여 논리곱 연산을 수행한 신호를 출력하는 앤드(AND) 게이트와, 상기 펄스 발생부에서 수신된 신호와 상기 앤드(AND) 게이트에서 수신된 신호를 논리합 연산하여 상기 제어 신호를 발생하는 오아(OR) 게이트 로 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위한, 본 발명의 다른 래치를 갖는 반도체 메모리 장치의 센스 앰프는, 제 1 메모리 셀 어레이 블록과 제 2 메모리 셀 어레이 블록을 공유하는 비트라인 센스앰프부를 구비한 반도체 메모리 장치에 있어서, 상기 제 1 메모리 셀 어레이 블럭과 상기 비트라인 센스앰프부 사이에, 비트 라인과 비트바 라인을 제 1 비트라인 이퀄라이징 신호에 의해 이퀄라이징시키는 제 1 비트라인 이퀄라이징부와, 상기 비트라인 센스앰프부를 제 1 블럭선택신호에 의해 상기 비트 라인과 비트바 라인으로부터 분리시키는 제 1 비트라인 분리부와, 상기 비트 라인과 비트바 라인을 비트라인 프리차지 신호에 의해 프리차지시키는 비트라인 프리차지부와, 상기 비트 라인과 비트바 라인에 연결되며 제어 신호에 의해 수신된 리드 또는 라이트 데이타를 저장하는 데이타 래치부와, 상기 데이타 래치부에 저장된 데이타를 컬럼디코더출력신호에 의해 데이타 라인과 데이타바 라인으로 출력하거나 상기 데이타 라인과 데이타바 라인에서 수신된 데이타를 상기 데이타 래치부로 출력하는 제 1 및 제 2 컬럼패스게이트를 구비하고, 상기 비트라인 센스앰프부와 상기 제 2 메모리 셀 어레이 블럭 사이에, 상기 비트라인 센스앰프부를 제 2 블럭선택신호에 의해 상기 비트 라인과 비트바 라인으로부터 분리시키는 제 2 비트라인 분리부와, 상기 비트 라인과 비트바 라인을 제 2 비트라인 이퀄라이징 신호에 의해 이퀄라이징시키는 제 2 비트라인 이퀄라이징부를 구비한 것을 특징으로 한다.
상기 제 1 및 제 2 비트라인 이퀄라이징부는 각각 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 1 및 제 2 비트라인 분리부는 각각 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 1 및 제 2 비트라인 프리차지부는 각각 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 1 및 제 2 컬럼패스게이트는 각각 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 래치를 갖는 반도체 메모리 장치의 센스 앰프의 회로도이다.
도 3에 도시된 바와 같이, 비트라인 센스앰프부(10)는 액티브 동작시 풀업 바이어스 신호(SPC)와 풀다운 바이어스 신호(SNCB)에 의해 비트 라인(BL)과 비트바 라인(/BL)에 실린 데이타를 감지·증폭하며, 2개의 메모리 셀 어레이 블럭(도시되지 않음)을 공유하고 있다.
2개의 메모리 셀 어레이 블럭중 비트라인 센스앰프부(10)의 윗쪽에 위치한 제 1 메모리 셀 어레이 블럭(도시되지 않음)과 상기 비트라인 센스앰프부(10) 사이에는, 스탠바이 동작시 블럭선택신호(BSj)에 의해 상기 비트 라인(BL)과 비트바 라인(/BL)을 상기 비트라인 센스앰프부(10)와 분리시키는 비트라인 분리 트랜지스터(N8,N9)와, 스탠바이 동작시 비트라인 프리차지 신호(BLP)에 의해 상기 비트 라인(BL)과 비트바 라인(/BL)을 반전위(1/2Vcc)로 프리차지시키는 프리차지용 트랜지스터(N5∼N7)와, 제어 신호(SDL)에 의해 상기 비트 라인(BL)과 비트바 라인(/BL)에 연결되며 수신된 리드 또는 라이트 데이타를 저장하는 래치 회로부(20)와, 컬럼 디코더(도시되지 않음) 출력 신호(Yi)에 의해 상기 래치 회로부로부터 입/출력되는 단자를 데이타 라인(DB)과 데이타바 라인(/DB)에 각각 연결시켜 주는 NMOS 트랜지스터로 구성된 제 1 및 제 2 컬럼패스게이트(N25)(N26)를 구비한다. 여기서, 상기 래치 회로부(20)는 노드(Nd1)와 노드(Nd2)로부터 수신된 신호를 래치시켜 상기 노드(Nd1)와 노드(Nd2)로 출력하는 래치부(22)와, 상기 제어 신호(SDL)에 의해 상기 노드(Nd1)와 비트 라인(BL)을 스위칭하는 NMOS 트랜지스터로 구성된 제 1 래치입력패스게이트(N23)와, 상기 제어 신호(SDL)에 의해 상기 노드(Nd2)와 비트바 라인(/BL)을 스위칭하는 NMOS 트랜지스터로 구성된 제 2 래치입력패스게이트(N24)로 구성된다. 상기 래치부(22)는 상기 노드(Nd1)와 노드(Nd2)로 수신된 신호를 감지 증폭하는 크로스 커플드 구조의 센스 앰프로 구성된다. 상기 래치부(22)는 전원전압(Vcc)과 상기 노드(Nd1) 사이에 접속되며 상기 노드(Nd2)에 의해 제어되는 PMOS 트랜지스터(P21)와, 상기 노드(Nd1)와 접지전압(Vss) 사이에 접속되며 상기 노드(Nd2)에 의해 제어되는 NMOS 트랜지스터(N21)와, 상기 전원전압(Vcc)과 상기 노드(Nd2) 사이에 접속되며 상기 노드(Nd1)에 의해 제어되는 PMOS 트랜지스터(P22)와, 상기 노드(Nd2)와 접지전압(Vss) 사이에 접속되며 상기 노드(Nd1)에 의해 제어되는 NMOS 트랜지스터(N22)로 구성된다.
그리고, 상기 비트라인 센스앰프부(10)와 상기 비트라인 센스앰프부(10)의 아랫쪽에 위치한 제 2 메모리 셀 어레이 블럭(도시되지 않음) 사이에는, 스탠바이 동작시 블럭선택신호(BSi)에 의해 상기 비트 라인(BL)과 비트바 라인(/BL)을 상기 비트라인 센스앰프부(10)와 분리시키는 비트라인 분리 트랜지스터(N11,N12)와, 스탠바이 동작시 비트라인 이퀄라이징 신호(BLEQi)에 의해 상기 비트 라인(BL)과 비트바 라인(/BL)을 이퀄라이징 시키는 비트라인 이퀄라이징 트랜지스터(N13)를 구비한다.
도 4는 도 3에 도시된 제어 신호(SDL)를 발생하기 위한 제어 신호(SDL) 발생 회로도로서, 센스앰프 풀업 바이어스 신호(SPC)를 수신하여 일정 시간 지연된 신호를 출력하는 딜레이부(32)와, 상기 딜레이부(32)에서 수신된 신호에 의해 비트라인 센스앰프에서 센싱된 데이타를 래치하기 위한 신호(A)를 발생하는 펄스 발생부(34)와, 라이트 동작을 알리는 신호(WRITE)와 컬럼 디코더(도시되지 않음)에서 디코딩된 신호(Yi)를 수신하여 논리곱 연산을 수행한 신호(B)를 출력하는 앤드(AND) 게이트(36)와, 상기 펄스 발생부(34)에서 수신된 신호(A)와 상기 앤드(AND) 게이트(36)에서 수신된 신호를 논리합 연산하여 상기 제어 신호(SDL)를 발생하는 오아(OR) 게이트(38)로 구성된다.
상기 제어 신호(SDL) 발생회로는 상기 센스앰프 풀업 바이어스 신호(SPC)가 입력되면 상기 딜레이부(32)를 통해 딜레이된 신호를 발생하고, 상기 딜레이부(32)에서 딜레이된 신호를 수신하는 상기 펄스 발생부(34)에 의해 센스 앰프에서 센싱된 데이타를 래치하기 위한 펄스 신호(A)를 발생한다. 그리고, 라이트 동작시(WRITE = '하이' 상태) 데이타 버스 라인으로부터 입력되는 데이타를 비트라 인 센스앰프로 전달하기 위해 컬럼 디코더 출력 신호(Yi)는 '하이' 상태가 된다. 따라서, 상기 앤드(AND) 게이트(36)의 출력 신호(B)는 '하이' 상태가 되므로, 라이트 동작시 상기 제어 신호(SDL)는 '하이' 상태가 된다.
그러면, 상기 구성을 갖는 본 발명의 래치를 갖는 반도체 메모리 장치의 센스 앰프에 대해 설명하기로 한다.
먼저, 본 발명의 센스 앰프의 동작은 비트라인 프리차지 동작, 리드 및 라이트 동작, 버스트 리드 동작의 3가지 경우로 나뉠 수 있다.
첫째, 비트라인 프리차지 동작에서는 상기 제어 신호(SDL)가 '로우' 상태이므로 상기 제 1 및 제 2 래치입력패스게이트(N23)(N24)는 턴 오프되어 비트라인(BL)과 비트바 라인(/BL)을 상기 래치부(22)와 분리시키게 된다. 이때, 상기 래치부(22)는 비트라인 프리차지 동작 이전에 수신된 리드 또는 라이트된 값을 저장하게 된다.
둘째, 노멀 동작의 리드 및 라이트 동작에서의 상기 제어 신호(SDL)는 비트라인 프리차지 동작시 '로우' 상태를 유지하고 있다가 상기 센스앰프 풀업 바이어스 신호(SPC)와 풀다운 바이어스 신호(/SNC)에 의해 상기 비트라인 센스앰프(10)가 동작된 이후 컬럼 동작(COLCYC)이 시작되기 전에 '하이' 상태로 된 다음, 상기 비트 라인(BL)과 비트바 라인(/BL)에서 수신된 데이터가 상기 래치부(20)에 래치된 이후에 곧바로 '로우' 상태로 된다. 그 이후, 수신된 컬럼 명령이 리드 명령이면 상기 컬럼디코더출력신호(Yi)('하이')에 의해 상기 제 1 및 제 2 컬럼패스게이트(N25)(N26)가 턴온되어 상기 래치부(22)에 래치된 데이타를 데이타 버스라인(DB)과 데이타버스바라인(/DB)으로 출력하고, 수신된 컬럼 명령이 라이트 명령이면 상기 제어 신호(SDL)가 '하이' 상태가 되어 상기 래치부(22)에 저장된 데이타를 상기 비트 라인(BL)과 비트바 라인(/BL)를 통해 상기 비트라인 센스앰프(10)로 추력하게 된다. 이때, 비트라인 센스앰프(10)에서 증폭된 라이트 데이타가 로오 어드레스에 의해 선택된 메모리 셀에 저장되게 된다.
셋째, 버스트 리드 동작에서의 상기 제어 신호(SDL)는 노멀 동작에서의 리드 동작과 같이, 비트라인 프리차지 동작시 '로우' 상태를 유지하고 있다가 상기 센스앰프 풀업 바이어스 신호(SPC)와 풀다운 바이어스 신호(/SNC)에 의해 상기 비트라인 센스앰프(10)가 동작된 이후 컬럼 동작(COLCYC)이 시작되기 전에 '하이' 상태로 된 다음, 상기 비트 라인(BL)과 비트바 라인(/BL)에서 수신된 데이터가 상기 래치부(20)에 래치된 이후에 곧바로 '로우' 상태로 된다. 그 다음, 버스트 리드 동작 이후 동일한 워드 라인에 대해서 라이트 동작이 수행되지 않을 경우, 컬럼 동작(COLCYC)에 의해 일련의 리드 동작이 수행되는 동안 라스 펄스폭(tRAS)을 만족하면 곧바로 비트 라인을 프리차지시키고, 다음에 선택될 워드 라인을 활성화시킨다. 이때, 버스트 리드 동작 후 라이트 동작이 수행되야 할 경우, 워드 라인을 프리차지시키지 않고, 노멀 동작에서의 리드 동작과 같이 동작하게 된다. 이러한 동작들은 메모리 컨트롤러(도시되지 않음)에서 제어하게 된다.
도 5는 본 발명의 센스 앰프 사용시 로오 및 컬럼 동작에 관련된 타이밍을 도시한 것이다.
대략적으로, 라스 액티브 시간(tRAS)이 40㎱, 라스 프리차지 시간(tRP)이 20 ㎱, 라스(/RAS) 명령후 카스(/CAS) 명령이 발생되는데 걸리는 시간(tRCD)이 20㎱, 카스 프리차지 시간(tCP)이 10㎱라 할 때 버스트 길이(burst length)가 4이상이면, 프리차지에 의한 지연 없이 로오 동작(BSENSE) 신호의 입력이 가능하고, 버스트 길이가 6이상이면 새로운 워드 라인에 대하여 시간지연 없이 컬럼 동작(COLCYC)을 수행할 수 있음을 알 수 있다.
이상에서는 램버스 디램을 기준으로 하였으나, 싱크로노스 디램, 디디알 디램(DDR DRAM) 등에서도 본 발명의 래치를 갖는 반도체 메모리 장치의 센스 앰프를 사용하여 동작시킬 수 있다. 다만, 이 경우에서는 각 디램의 리드 및 라이트 동작 특성에 맞도록 제어 신호(SDL) 발생회로를 구성하여 동작시킬 수 있다.
또한, 본 발명에 의한 래치를 갖는 반도체 메모리 장치의 센스 앰프는 워드 라인을 활성화하고 센스 앰프를 사용하여 데이터를 센싱하는 반도체 메모리 장치에 적용하여 동일한 효과를 얻을 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 래치를 갖는 반도체 메모리 장치의 센스 앰프는 다음과 같은 효과가 있다.
첫째, 두 개의 래치를 갖는 구조의 센스 앰프를 사용하여 버스트 리드 동작시 다음의 로오 동작이 동일 뱅크 또는 이웃하는 뱅크일 경우 리드 동작이 수행되는 동안 다음 워드 라인을 활성화 할 수 있도록 하므로써, 버스트 길이에 따라 'tCPS + tRP' 또는 'tCPS + tRP + tRCD' 만큼의 시간 지연을 줄일 수 있다.
둘째, 센스 앰프의 비트 라인에 래치(latch) 회로를 추가하여, 버스트 리드 동작시 센스 앰프의 데이터를 래치에 저장하고 있다가 리드 동작시 상기 래치 회로에 저장된 데이타를 읽고, 연속적인 리드 동작을 수행하는 동안 비트 라인을 프리차지 할 수 있도록 하므로써, 버스트 리드 종료후 동일 뱅크 또는 이웃하는 뱅크의 다른 워드 라인을 활성화 할 경우 시간 지연 없이 곧바로 컬럼 동작을 수행할 수 있어 전력소모를 줄일 수 있다.
세째, 종래의 센스 앰프의 구조에서는 리드 동작시 데이타 버스 라인의 바운싱(bouncing)이 셀의 데이터에 영향을 줄 수 있었으나, 본 발명에서는 리드 동작시 셀과 데이타 버스 라인 사이에 경로(path)가 끊겨 있으므로, 데이타 버스 라인에서 발생된 바운싱이 셀에 직접 영향을 주지 않는다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (16)

  1. 반도체 메모리 장치에 있어서,
    비트 라인과 비트바 라인으로 전송된 데이타를 수신하여 감지 증폭된 신호를 상기 비트 라인과 비트바 라인으로 출력하는 비트라인 센스앰프부와,
    상기 비트 라인과 비트바 라인에 연결되며 제어 신호에 의해 수신된 리드 또는 라이트 데이타를 저장하는 데이타 래치부와,
    상기 데이타 래치부에 저장된 데이타를 컬럼 디코더 출력신호에 의해 데이타 라인과 데이타바 라인으로 출력하거나 상기 데이타 라인과 데이타바 라인에서 수신된 데이타를 상기 데이타 래치부로 출력하는 제 1 및 제 2 컬럼패스게이트와,
    상기 센스앰프 풀업 바이어스 신호, 라이트 동작을 알리는 신호 및 디코더에서 디코딩된 신호에 의해 생성하고, 상기 제 1 및 제 2 컬럼패스게이트를 제어하는 제어신호를 생성하는 제어신호 발생회로를 포함하는 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  2. 제 1 항에 있어서, 상기 데이타 래치부는,
    제 1 노드와 제 2 노드로부터 수신된 신호를 래치시켜 상기 제 1 노드와 제 2 노드로 출력하는 래치부와,
    상기 제어 신호에 의해 상기 제 1 노드와 상기 비트 라인을 스위칭하는 제 1 래치입력패스게이트와,
    상기 제어 신호에 의해 상기 제 2 노드와 상기 비트바 라인을 스위칭하는 제 2 래치입력패스게이트로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  3. 제 2 항에 있어서, 상기 래치부는,
    상기 제 1 노드와 제 2 노드로 수신된 신호를 감지 증폭하는 크로스 커플드 구조의 센스 앰프로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  4. 제 3 항에 있어서, 상기 센스 앰프는,
    전원전압(Vcc)과 상기 제 1 노드 사이에 접속되며 상기 제 2 노드에 의해 제어되는 제 1 PMOS 트랜지스터와, 상기 제 1 노드와 접지전압(Vss) 사이에 접속되며 상기 제 2 노드에 의해 제어되는 제 1 NMOS 트랜지스터와, 상기 전원전압(Vcc)과 상기 제 2 노드 사이에 접속되며 상기 제 1 노드에 의해 제어되는 제 2 PMOS 트랜지스터와, 상기 제 2 노드와 접지전압(Vss) 사이에 접속되며 상기 제 1 노드에 의해 제어되는 제 2 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  5. 제 2 항에 있어서,
    상기 제 1 및 제 2 래치입력패스게이트는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  6. 제 1 항에 있어서, 상기 제어 신호를 발생하는 제어신호 발생회로는,
    상기 비트라인 센스앰프의 풀업 바이어스 신호를 수신하여 일정 시간 지연된 신호를 출력하는 딜레이부와,
    상기 딜레이부에서 수신된 신호에 의해 비트라인 센스앰프에서 센싱된 데이타를 래치시키기 위한 신호를 발생하는 펄스 발생부와,
    상기 컬럼 디코더 출력 신호와 라이트 동작을 알리는 신호를 수신하여 논리곱 연산을 수행한 신호를 출력하는 앤드(AND) 게이트와,
    상기 펄스 발생부에서 수신된 신호와 상기 앤드(AND) 게이트에서 수신된 신호를 논리합 연산하여 상기 제어 신호를 발생하는 오아(OR) 게이트로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  7. 제 1 메모리 셀 어레이 블록과 제 2 메모리 셀 어레이 블록을 공유하는 비트라인 센스앰프부를 구비한 반도체 메모리 장치에 있어서,
    상기 제 1 메모리 셀 어레이 블럭과 상기 비트라인 센스앰프부 사이에,
    비트 라인과 비트바 라인을 제 1 비트라인 이퀄라이징 신호에 의해 이퀄라이징시키는 제 1 비트라인 이퀄라이징부와,
    상기 비트라인 센스앰프부를 제 1 블럭선택신호에 의해 상기 비트 라인과 비트바 라인으로부터 분리시키는 제 1 비트라인 분리부와,
    상기 비트 라인과 비트바 라인을 비트라인 프리차지 신호에 의해 프리차지시키는 비트라인 프리차지부와,
    상기 비트 라인과 비트바 라인에 연결되며 제어 신호에 의해 수신된 리드 또는 라이트 데이타를 저장하는 데이타 래치부와,
    상기 데이타 래치부에 저장된 데이타를 컬럼디코더출력신호에 의해 데이타 라인과 데이타바 라인으로 출력하거나 상기 데이타 라인과 데이타바 라인에서 수신된 데이타를 상기 데이타 래치부로 출력하는 제 1 및 제 2 컬럼패스게이트와,
    상기 센스앰프 풀업 바이어스 신호, 라이트 동작을 알리는 신호 및 디코더에서 디코딩된 신호에 의해 생성하고, 상기 제 1 및 제 2 컬럼패스게이트를 제어하는 제어신호를 생성하는 제어신호 발생회로와,
    상기 비트라인 센스앰프부와 상기 제 2 메모리 셀 어레이 블럭 사이에,
    상기 비트라인 센스앰프부를 제 2 블럭선택신호에 의해 상기 비트 라인과 비트바 라인으로부터 분리시키는 제 2 비트라인 분리부와,
    상기 비트 라인과 비트바 라인을 제 2 비트라인 이퀄라이징 신호에 의해 이퀄라이징시키는 제 2 비트라인 이퀄라이징부를 구비한 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  8. 제 7 항에 있어서, 상기 데이타 래치부는,
    제 1 노드와 제 2 노드로부터 수신된 신호를 래치시켜 상기 제 1 노드와 제 2 노드로 출력하는 래치부와,
    상기 제어 신호에 의해 상기 제 1 노드와 상기 비트 라인을 스위칭하는 제 1 래치입력패스게이트와,
    상기 제어 신호에 의해 상기 제 2 노드와 상기 비트바 라인을 스위칭하는 제 2 래치입력패스게이트로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  9. 제 8 항에 있어서, 상기 래치부는,
    상기 제 1 노드와 제 2 노드로 수신된 신호를 감지 증폭하는 크로스 커플드 구조의 센스 앰프로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  10. 제 9 항에 있어서, 상기 센스 앰프는,
    전원전압(Vcc)과 상기 제 1 노드 사이에 접속되며 상기 제 2 노드에 의해 제어되는 제 1 PMOS 트랜지스터와, 상기 제 1 노드와 접지전압(Vss) 사이에 접속되며 상기 제 2 노드에 의해 제어되는 제 1 NMOS 트랜지스터와, 상기 전원전압(Vcc)과 상기 제 2 노드 사이에 접속되며 상기 제 1 노드에 의해 제어되는 제 2 PMOS 트랜지스터와, 상기 제 2 노드와 접지전압(Vss) 사이에 접속되며 상기 제 1 노드에 의해 제어되는 제 2 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  11. 제 8 항에 있어서,
    상기 제 1 및 제 2 래치입력패스게이트는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  12. 제 7 항에 있어서, 상기 제어 신호를 발생하는 제어신호 발생회로는,
    상기 비트라인 센스앰프의 풀업 바이어스 신호를 수신하여 일정 시간 지연된 신호를 출력하는 딜레이부와,
    상기 딜레이부에서 수신된 신호에 의해 비트라인 센스앰프에서 센싱된 데이타를 래치시키기 위한 신호를 발생하는 펄스 발생부와,
    상기 컬럼 디코더 출력 신호와 라이트 동작을 알리는 신호를 수신하여 논리곱 연산을 수행한 신호를 출력하는 앤드(AND) 게이트와,
    상기 펄스 발생부에서 수신된 신호와 상기 앤드(AND) 게이트에서 수신된 신호를 논리합 연산하여 상기 제어 신호를 발생하는 오아(OR) 게이트로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  13. 제 7 항에 있어서,
    상기 제 1 및 제 2 비트라인 이퀄라이징부는 각각 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  14. 제 7 항에 있어서,
    상기 제 1 및 제 2 비트라인 분리부는 각각 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  15. 제 7 항에 있어서,
    상기 제 1 및 제 2 비트라인 프리차지부는 각각 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
  16. 제 7 항에 있어서,
    상기 제 1 및 제 2 컬럼패스게이트는 각각 NMOS 트랜지스터로 구성된 것을 특징으로 하는 래치를 갖는 반도체 메모리 장치의 센스 앰프.
KR1020010025515A 2001-05-10 2001-05-10 래치를 갖는 반도체 메모리 장치의 센스 앰프 KR100753400B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010025515A KR100753400B1 (ko) 2001-05-10 2001-05-10 래치를 갖는 반도체 메모리 장치의 센스 앰프

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010025515A KR100753400B1 (ko) 2001-05-10 2001-05-10 래치를 갖는 반도체 메모리 장치의 센스 앰프

Publications (2)

Publication Number Publication Date
KR20020085952A KR20020085952A (ko) 2002-11-18
KR100753400B1 true KR100753400B1 (ko) 2007-08-30

Family

ID=27704419

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010025515A KR100753400B1 (ko) 2001-05-10 2001-05-10 래치를 갖는 반도체 메모리 장치의 센스 앰프

Country Status (1)

Country Link
KR (1) KR100753400B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049534B2 (en) 2019-09-05 2021-06-29 SK Hynix Inc. Column control circuit and semiconductor device including the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613462B1 (ko) * 2005-06-29 2006-08-17 주식회사 하이닉스반도체 반도체 장치의 센스앰프
KR100834746B1 (ko) 2007-02-14 2008-06-05 삼성전자주식회사 센스 앰프를 포함하는 반도체 소자
US11462263B2 (en) * 2020-12-22 2022-10-04 Qualcomm Incorporated Burst-mode memory with column multiplexer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051375A (ko) * 1995-12-29 1997-07-29 김주용 플래쉬 메모리 장치
KR19980085565A (ko) * 1997-05-29 1998-12-05 문정환 반도체 메모리
KR19990064902A (ko) * 1999-05-20 1999-08-05 김태진 리프레쉬를 자동수행하는 반도체 메모리 장치
KR20010047532A (ko) * 1999-11-22 2001-06-15 박종섭 반도체 메모리장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051375A (ko) * 1995-12-29 1997-07-29 김주용 플래쉬 메모리 장치
KR19980085565A (ko) * 1997-05-29 1998-12-05 문정환 반도체 메모리
KR19990064902A (ko) * 1999-05-20 1999-08-05 김태진 리프레쉬를 자동수행하는 반도체 메모리 장치
KR20010047532A (ko) * 1999-11-22 2001-06-15 박종섭 반도체 메모리장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049534B2 (en) 2019-09-05 2021-06-29 SK Hynix Inc. Column control circuit and semiconductor device including the same
US11527273B2 (en) 2019-09-05 2022-12-13 SK Hynix Inc. Column control circuit and semiconductor device including the same

Also Published As

Publication number Publication date
KR20020085952A (ko) 2002-11-18

Similar Documents

Publication Publication Date Title
JP3903674B2 (ja) 半導体メモリ装置
CN106067315B (zh) 感测放大器及包括其的半导体器件
KR100848058B1 (ko) 셀프 타이밍 회로를 구비하는 정적 기억 장치
US7986578B2 (en) Low voltage sense amplifier and sensing method
KR100571648B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
KR100295041B1 (ko) 프리차지제어회로를구비하는반도체장치및프리차지방법
KR100776612B1 (ko) 반도체 기억 장치
KR20040038449A (ko) 계층구조의 데이터 입출력 라인을 갖는 반도체 메모리장치및 그 프리차지방법
JP2000163956A (ja) 半導体記憶装置
JPH05325540A (ja) 半導体記憶回路
KR100746615B1 (ko) 센스앰프 제어회로 및 반도체 장치
KR20100052885A (ko) 반도체 메모리 장치
KR102471418B1 (ko) 센싱 회로 및 이를 포함하는 반도체 장치
KR100259577B1 (ko) 반도체 메모리
KR100753400B1 (ko) 래치를 갖는 반도체 메모리 장치의 센스 앰프
EP0788107B1 (en) Semiconductor memory device
US7054210B2 (en) Write/precharge flag signal generation circuit and circuit for driving bit line isolation circuit in sense amplifier using the same
KR100422289B1 (ko) 반도체 기억 장치
US6643201B2 (en) Memory device having read charge control, write charge control and floating or precharge circuits
US7046567B2 (en) Sense amplifying circuit and bit comparator with the sense amplifying circuit
JP2003196981A (ja) 半導体記憶装置
KR100772541B1 (ko) 반도체 메모리 소자 및 그 구동방법
KR100449272B1 (ko) 기입 동작시 펄스된 워드 라인 기능을 갖는 스태틱 램
KR100724517B1 (ko) 반도체 기억 장치
JP3766710B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee