KR101191632B1 - 대형 나노 인에이블 매크로전자 기판 및 그 사용 - Google Patents

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천밍 니우
스티븐 엠페도클스
린다 티. 로마노
지안 첸
비젠드라 사히
로렌스 복
데이비드 스텀보
제이. 왈리스 파르세
제이 엘. 골드만
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나노시스, 인크.
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Abstract

복수의 반도체 장치를 갖는 전자 기판에 대한 방법 및 장치를 설명한다. 나노 선 박막은 기판상에 형성된다. 이 나노 선 박막은 충분한 밀도의 나노 선을 구비하여 동작 전류 레벨을 달성하도록 형성된다. 복수의 반도체 영역이 상기 나노 선 박막에 한정된다. 반도체 장치 영역에서 콘택트가 형성되어 복수의 반도체 장치에 전기 접속을 제공한다. 또한, p 도핑 나노 선과 n 도핑 나노 선, 나노 선 이종구조, 발광 나노 선 이종구조, 기판에 나노 선을 위치이동하는 플로우 마스크를 포함하는 나노 선 박막을 제공하는 다양한 재료, 나노 선을 증착하는 나노 선 스프레이 기술, 나노 선에서 전자의 광자 산란을 저감 또는 제거하는 기술, 및 나노 선의 표면 준위를 저감하는 기술을 설명한다.
매크로전자 기판, 나노 선, 동작 전류 레벨, 광자 산란, 전기 콘택트

Description

대형 나노 인에이블 매크로전자 기판 및 그 사용{LARGE-AREA NANOENABLED MACROELECTRONIC SUBSTRATES AND USES THEREFOR}
본 발명은 반도체 장치에 관한 것이므로, 특히, 반도체 장치에서 나노 선(nano wire)의 박막의 사용에 관한 것이다.
저가 전자제품의 구현, 특히, 저가의 대형 전기 장치를 구현하는 관심이 업계에 존재한다. 이러한 대형 전기 장치의 가용성은 민간 내지 군대 애플리케이션에 걸쳐 다양한 기술을 혁신할 수 있다. 이러한 장치에 대한 애플리케이션 예는 능동 행렬 액정 디스플레이(LCD)에 대한 구동 회로 및 다른 유형의 행렬 디스플레이, 스마트 라이브러리, 신용 카드, 스마트 가격에 대한 무선 주파수 식별 태그 및 재고 태그, 보안 선별/감독 또는 고속도로 교통 관리 시스템, 대형 센서 어레이 등을 포함한다.
전자 제품의 발달은 물리적 크기에 있어서 두 개의 극단을 향해 이동하고 있다. 무어의 법칙에 따른 마이크로전자제품의 급속한 소형화는 컴퓨팅 전력을 증가하면서 동시에 가격을 낮출 수 있게 한다. 동시에, 매크로전자제품 영역에서는 전기 장치가 (예를 들면, 제곱미터로 측정되는 크기를 갖는) 대형 기판상에 집적되는 발전이 이루어져 왔다. 현재 매크로전자제품은 주로 비정질 실리콘(a-Si) 또는 유 리 상의 다결정 실리콘(p-Si) 박막 트랜지스터에 기초하며 평면 패널 디스플레이(FPD), 태양 전지, 이미지 센서 어레이 및 디지털 x레이 이미저에 기초한다.
그러나 현재 기술은 적용될 수 있는 애플리케이션 대상에 제한된다. 예를 들면, 유연성, 충격 저항, 가벼운 중량, 및 저렴한 가격 등 플라스틱의 여러 이점으로 인해 매크로전자제품용 기판으로서 플라스틱 사용에 대한 관심이 증가하고 있다. 그러나 플라스틱 상의 고성능 TFT의 제작은 프로세스 단계가 플라스틱의 유리 전이 온도 이하에서 수행되어야 하기 때문에 어렵다. 플라스틱 상의 TFT에 적합한 새로운 제작 전략 또는 새로운 재료에 대한 상당한 노력이 행해졌지만, 단지 제한된 성공만이 있을 뿐이다. 유기 TFT는 플라스틱 기판상에서 롤 대 롤(roll-to-roll) 제작 프로세스에 대한 가능성을 갖지만, 약 1cm2/Vㆍs(볼트 초 당 제곱 센티미터)의 제한된 캐리어 이동도를 갖는다. 재료 및/또는 기판 처리 온도(특히 플라스틱 상에서)에 부과된 이러한 제한은 낮은 장치 성능을 야기하여, 장치를 저주파 애플리케이션에 제한한다. 따라서, 심지어 적당한 계산, 제어, 또는 통신 기능을 요구하는 애플리케이션도 기존 TFT 기술에 의해 해결될 수 없다.
개별 반도체 나노 선(NW)과 단일 장벽 탄소 나노튜브가 고품질의 단결정 재료에 상당하고 일부 경우 이에 넘어서는 전자 성능을 갖는 나노스케일 전계 효과 트랜지스터(FET)를 제작하는데 사용될 수 있다. 특히, 300cm2/Vㆍs의 캐리어 이동도는 p-Si NW에 대하여 나타내고, n 인듐 NW에 대해서는 2000 내지 4000cm2/Vㆍs, 및 단일 장벽 카본 나노튜브에 대해서는 20,000cm2/Vㆍs까지 나타낸다. 이들 나노 FET는 무어의 법칙을 분자 레벨로 확장하고 있다. 그러나 장치 제작 프로세스의 복잡성과 한정된 스케일가능성으로 인해 생성-스케일 나노전자(production-scale nanoelectronics)를 구현하기는 현재 어렵다.
따라서, 보다 높은 성능의 도전성 또는 반도체 재료 및 장치, 저비용 고성능 전자 장치 및 컴포넌트를 생성하는 방법 및 시스템이 필요하다.
또한, 낮은 프로세스 온도를 요구하는 플라스틱 및 다른 기판에 적용될 수 있는 고성능 TFT가 필요하다.
또한, 고성능 TFT로서 사용될 수 있는 것보다 나노스케일 반도체 장치의 제작에 대한 제작 스케일가능 방법이 필요하다.
하나 이상의 반도체 장치가 형성된 전자 기판에 대한 방법, 시스템 및 장치를 설명한다. 반도체 나노 선 박막이 기판상에 형성된다. 나노 선 박막은 충분한 밀도의 나노 선을 구비하도록 형성되어 동작 전류 레벨을 달성한다. 복수의 반도체 영역이 나노 선 박막에 한정된다. 반도체 장치 영역에서 콘택트가 형성되어 복수의 반도체 장치에 전기 접속을 제공한다.
본 발명의 제1 양태에서, 반도체 장치가 형성된다. 복수의 나노 선이 박막으로 기판상에 증착된다. 제1 및 제2 전기 콘택트가 기판상에 형성된다. 나노 선 중 적어도 하나가 제1 전기 콘택트를 제2 전기 콘택트에 결합한다. 본 발명의 양태에서, 증착된 나노 선은 반도체, 자기, 강절연성, 열전, 압전, 금속성 또는 전이 금속 산화물 나노 선일 수 있다.
본 발명의 다른 양태에서, 하나 이상의 반도체 장치에서 사용되는 박막이 제작된다. p 도핑된 제1 복수의 나노 선이 형성된다. n 도핑된 제2 복수의 나노 선이 형성된다. 제1 복수의 나노 선과 제2 복수의 나노 선은 기판상에 증착되어 n 도핑되고 p 도핑된 나노 선을 포함하는 나노 선 박막을 형성한다. 나노 선 박막은 n 도핑 나노 선과 p 도핑 나노 선 모두의 특성을 나타낸다.
본 발명의 다른 양태에서, 나노 선 이종구조를 포함하는 전기 장치가 형성된다. 각 나노 선이 그 장축에 따라 제1 도펀트로 도핑된 적어도 하나의 제1 부위와 제2 도펀트로 도핑된 적어도 하나의 제2 부위를 갖는 복수의 나노 선이 형성된다. 각각의 나노 선은 제1 및 제2 부위의 연속 접합 간의 간격이 제1 거리와 거의 동일하다. 전기 콘택트 쌍이 기판상에 형성된다. 전기 콘택트 간의 거리는 제1 거리와 대략 동일하다. 복수의 나노 선은 기판상에 증착된다. 복수의 나노 선 중 적어도 하나의 나노 선은 제1 전기 콘택트를 제2 전기 콘택트에 결합한다.
본 발명의 다른 양태에서, 나노 선 이종구조를 포함하는 발광 박막이 제작된다. 적어도 하나의 발광 반도체 재료가 선택된다. 복수의 나노 선은 선택된 적어도 하나의 반도체 재료로 이루어진다. 각 나노 선은 적어도 하나의 P-N 접합을 포함하도록 도핑된다. 복수의 나노 선은 기판상에 증착된다.
본 발명의 또 다른 양태에서, 나노 선이 타겟 표면상에 배치된다. 플로우 마스크의 제1 표면은 플로우 마스크의 제1 표현에 형성된 적어도 하나의 채널이 타겟 표면의 일부를 커버하도록 타겟 표면에 일치된다. 복수의 나노 선을 포함하는 액체는 적어도 하나의 채널을 통해 흐르게 된다. 적어도 하나의 채널을 통해 흐르는 액체에 포함되는 나노 선은 적어도 하나의 채널에 의해 커버되는 타겟 표면의 일부에 배치된다.
본 발명의 또 다른 양태에서, 나노 선이 타겟 표면에 도포된다. 용액 소스는 나노 선 용액을 제공한다. 나노 선 용액은 복수의 나노 선을 포함하는 액체를 포함한다. 노즐은 용액 소스에 결합된다. 노즐은 적어도 하나의 출력 개구를 갖는다. 노즐은 타겟 표면상으로 출력 개구를 통해 나노 선 용액을 지시한다. 나노 선 용액의 나노 선은 타겟 표면에 지시되어 서로 거의 평행하게 상기 타겟 표면상에 정렬되거나, 또는 서로 랜덤 배치될 수 있다.
본 발명의 또 다른 양태에서, 높은 이동도의 전자를 갖는 도전성 나노 선이 설계된다. 반도체 재료가 선택된다. 선택된 반도체 재료로 이루어진 나노 선에 대한 최대 직경이 전자의 실질적 양자 구속을 제공하도록 결정된다.
예시적인 양태에서, 직경은 다음과 같이 최대 직경을 계산함으로써 결정된다.
Figure 112005016634212-pct00001
여기서,
ħ= 플랑크 상수= 4.14×10-15eV-sec;
meff은 선택된 반도체 재료의 유효 질량;
N은 소정의 팩터;
kb는 볼츠만 상수(=8.62×10-5eV/°K); 및
T는 동작 온도, 여기서 실온에서 kbT=0.0259eV.
본 발명의 또 다른 양태에서, 전자를 나노 선에서 전자의 광자 산란을 거의 저감하거나 완전히 제거하도록 도전성 캐리어로서 사용하도록 나노 선이 구성된다. 일 양태에서, 나노 선은 n 형 도펀트 재료로 도핑되어 도전성 캐리어로서 전자를 사용하도록 구성된다. 다른 양태에서, 나노 선은 p 형 도펀트 재료로 도핑된다. 나노 선은 충분한 바이어스 전압을 나노 선 박막에 인가하여 전자가 도전성 캐리어로서 사용되도록 함으로써 반전 모드에서 동작한다.
본 발명의 또 다른 양태에서, 표면 산란이 감소한 나노 선이 제작된다. 반도체 재료가 선택된다. 복수의 나노 선이 선택된 반도체 재료로 형성된다. 복수의 나노 선 중 각 나노 선의 원주 표면은 절연층으로 코팅된다.
본 발명의 또 다른 양태에서, 표면 산란이 감소한 나노 선이 제작된다. 반도체 재료가 선택된다. 복수의 나노 선은 선택된 반도체 재료로 형성된다. 복수의 나노 선 중 각 나노 선은 각 나노 선이 코어 쉘 구조를 포함하도록 도핑된다. 쉘은 각각의 코어를 둘러싼 각 나노 선의 도핑된 외부층이다. 각 나노 선의 캐리어는 동작 동안 코어에 실질적으로 구속된다.
다른 양태에서, 본 발명은 나노 선, 나노 막대, 또는 나노 리본을 사용한 박막 트랜지스터 및 다양한 기판상의 트랜지스터를 생성하는 제작 스케일가능 방법에 관한 것이다. 특히, 지향 반도체 나노 선 또는 나노리본 박막을 사용하여 배선(wire)/리본 축에 평행한 도전성 채널을 갖는 박막 트랜지스터(TFT)를 생성함으로써 매크로전자제품의 완전히 새로운 개념이 구현된다. 이들 새로운 TFT는 병렬인 다수의 단결정 나노 선(통나무 다리와 같이) 또는 단결정 나노리본에 의해 형성되는 도전성 채널을 구비하여, 높은 캐리어 이동도를 위해 소스 드레인 전극 전체를 가로지른다.
본 발명의 다른 양태에서, 고온 능동 반도체 재료 합성 프로세스(예를 들어, 나노 선 또는 나노 리본을 형성하는데 사용)가 능동 반도체 재료가 장치 기판에 적용되기 전에 실행되는 NW-TFT 제작 방법이 제공된다. 그 후, 형성된 NW-TFT는 용액 조립 프로세스를 통해 장치 기판에 도포되어, 임의의 반도체 재료를 플라스틱 기판 등의 임의의 반도체 유형에 도포하는 일반 기술을 제공한다.
본 발명의 양태에 따르면, p 채널 및 n 채널 TFT가 형성된다. 예시적인 양태에서, 나노 선 및 나노리본의 조합을 사용하여 p 채널 및 n 채널 TFT로부터 조립된 상보형 인버터가 여기서 설명된다.
본 발명의 다른 양태에 따르면, 성능을 더욱 개선하는 시스템 및 방법을 설명한다. 예를 들면, 본 발명의 양태는 NW-TFT 성능이 벌크 단결정 재료와 일치하거나 이보다 우수하게 한다. 예시적인 양태에서, 신규한 코어-쉘 NW 구조를 제작하고 감소된 직경에서 양자 전자 효과를 완전히 이용함으로써, 캐리어 이동도가 벌크 단결정 재료보다 우수하도록 개선될 수 있다. 또한, 본 발명의 양태에 따른, NW-TFT를 제작하는 접근법은 다양한 매크로전자 애플리케이션에 대한 일반 플랫폼을 나타낸다. 본 발명의 양태에서, 다양한 밴드갭을 갖는 광학적으로 활성인 재료로 이루어진 NW은 다수의 색 고체상태 발광 다이오드(LED) 디스플레이를 위한 고성능의 광학적으로 활성인 재료를 생성하는데 사용된다. 또한, 본 발명의 양태에 따르면, NW-TFT는, 예를 들면, 마이크로콘택트 또는 잉크젯 인쇄 기술을 포함하는 저비용 저온 프로세스를 사용하여 대형 기판으로 용액에서 증착될 수 있다.
본 발명의 다른 양태에서, 전기 장치가 다수의 나노 선 박막 층을 포함하는 구조를 사용하여 형성될 수 있다. 제1 복수의 나노 선은 기반 상에 증착되고 제1 나노 선 박막 층을 형성한다. 제2 복수의 나노 선은 제1 나노 선 박막 층 상에 증착되어 제2 나노 선 박막 층을 형성한다. p-n 접합 등의 접합은 이에 의해 제1 및 제2 박막 층의 나노 선 사이의 교차점에서 형성된다. 콘택트가 형성되어 접합의 속성에 따라 전기 장치를 생성한다. 제1 박막 층의 나노 선은 서로 평행하게 정렬된 것이 바람직하고, 제2 박막 층의 나노 선은 서로 평행하게 정렬되는 것이 바람직하다. 그러나 다른 양태에서, 제1 및/또는 제2 박막 층의 나노 선은 랜덤하게 지향될 수 있다.
본 발명의 다른 양태에서, 하이브리드 나노 선 단결정 반도체 구조를 포함하는 전기 장치가 형성된다. 단결정 반도체 스트립/박막이 형성된다. 복수의 나노 선은 스트립의 상부에 증착된다. p-n 접합과 같은 접합은 나노 선과 단결정 반도체 스트립 사이의 교차점에서 형성된다. 콘택트가 형성되어 이들 접합의 속성에 따라 전기 장치를 생성한다. 복수의 나노 선 중 나노 선은 서로 평행하게 정렬되는 것이 바람직하지만, 다르게는 랜덤하게 지향될 수 있다.
본 발명의 다른 양태에서, 하이브리드 나노 선-비정질/다결정 반도체 구조를 포함하는 전기 장치가 형성된다. 비정질 또는 다결정 반도체 박막이 기판상에 증착된다. 복수의 나노 선이 박막 패턴 상에 증착된다. p-n 접합과 같은 접합은 나노 선과 비정질/다결정 반도체 박막 패턴 간의 교차점에서 형성된다. 콘택트가 형성되어 이들 접합의 속성에 따라 전기 장치를 생성할 수 있다. 복수의 나노 선 중 나노 선은 서로 평행하게 정렬된 것이 바람직하지만, 다르게는 랜덤하게 지향될 수 있다.
본 발명의 다른 양태에서, 적색, 녹색 및 청색광을 소정의 비율로 발광하는 반도체 나노 선은 용액 내에 혼합될 수 있다. 배선 혼합물은 단결정, 비정질, 또는 다결정 반도체 스트립/박막에 걸쳐 흐른다. 콘택트는 발광 전기 장치를 생성하도록 형성된다. 발광 나노 선의 혼합에 따라, 임의의 빛의 색이 백색광 등의 발광 전기 장치에 의해 발광될 수 있다.
따라서, 본 발명의 양태에 따르면, 나노 선, 나노 막대, 나노리본 및 나노튜브 박막은 다양한 새로운 성능을 가능하게 한다. 상기 양태에서, 단결정 기판으로부터 유리 및 플라스틱 기판으로 마이크로전자를 이동하는 단계; 장치 레벨에서 매크로전자, 마이크로전자, 및 나노전자를 통합하는 단계; 및 단일 기판상에 상이한 반도체 재료를 통합하는 단계를 포함한다. 본 발명의 이들 양태는 평판 패널 디스플레이서 이미지 센서 어레이까지 광범위한 기존 애플리케이션에 영향을 미치며, 계산, 저장 및 통신을 위한 일반적인 플렉서블하고, 착용가능 및 처분가능한 완전한 새로운 범위의 전자제품을 가능하게 한다.
이들 및 다른 목적, 이점 및 특징은 본 발명의 후술하는 상세한 설명을 참조하여 용이하게 명확해질 것이다.
여기서 포함되고 명세서의 일부를 구성하는 첨부 도면은 명세서와 함께 본 발명을 나타내며, 본 발명의 원리를 설명하는 기능을 하고 당업자가 본 발명의 제작 및 사용할 수 있게 한다.
도 1은 본 발명의 일 실시예에 따른 나노 선 박막의 일부를 나타내는 도면.
도 2는 본 발명의 일 실시예에 따른 나노 선 박막을 포함하는 반도체 장치를 나타내는 도면.
도 3A 내지 도 3D는 본 발명의 다양한 실시예에 따라 도핑되는 나노 선을 나타내는 도면.
도 4A 및 도 4B는 본 발명의 도핑 실시예에 따라 도핑되는 반도체 장치의 예를 나타내는 도면.
도 5는 본 발명의 일 실시예에 따라 복수의 반도체 장치를 제작하는 예시적인 단계를 제공하는 흐름도.
도 6A 내지 도 6F은 본 발명의 일 실시예에 따른, 복수의 반도체 장치가 형성된 기판을 제작하는 다양한 단계를 나타내는 도면.
도 7은 본 발명의 일 실시예에 따라 본 발명의 나노 선 박막을 포함하는 전기 장치를 제작하는 예시적인 단계를 제공하는 흐름도.
도 8A는 본 발명의 일 실시예에 따라 n 도핑 나노 선 및 p 도핑 나노 선의 동종 혼합물을 포함하는 나노 선 박막의 예시적인 부위의 근접 도면.
도 8B는 n 도핑 나노 선 및 p 도핑 나노 선을 포함하는 나노 선 박막의 예시적인 부위를 나타내는 도면.
도 8C는 n 도핑 나노 선 및 p 도핑 나노 선을 포함하는 나노 선 박막을 나타내는 도면.
도 9는 본 발명의 일 실시예에 따라 본 발명의 나노 선 박막을 제작하는 예시적인 단계를 제공하는 흐름도.
도 10은 본 발명의 일 실시예에 따른 나노 선 이종구조인 나노 선을 나타내는 도면.
도 11A는 본 발명의 일 실시예에 따른, 복수의 나노 선을 포함하는 2 단자 전기 장치 예를 나타내는 도면.
도 11B는 나노 선 이종구조를 포함하는 p-n-p 트랜지스터 예를 나타내는 도면.
도 12는 본 발명의 일 실시예에 따른, 나노 선 이종구조를 포함하는 전기 장치를 제작하는 예시적인 단계를 제공하는 흐름도.
도 13A는 본 발명의 일 실시예에 따른, 전극 쌍, 제1 전기 콘택트 및 제2 전기 콘택트를 갖는 개별 화소 또는 광원을 나타내는 도면.
도 13B는 본 발명의 일 실시예에 따른, 화소 또는 광원에 각각 유사한 개별 화소 또는 광원의 칼럼을 나타내는 도면.
도 13C는 본 발명의 일 실시예에 따른, 복수의 광원 칼럼을 포함하는 대형 광원을 나타내는 도면.
도 14는 본 발명의 일 실시예에 따른, 발광 나노 선 이종구조를 포함하는 발광 장치를 제작하는 예시적인 단계를 제공하는 흐름도.
도 15A 및 도 15B는 본 발명의 일 실시예에 따른, 플로우 마스크의 예의 저면도 및 단면도.
도 16은 본 발명의 일 실시예에 따른, 플로우 마스크를 포함하는 나노 선 위치이동 시스템을 나타내는 도면.
도 17A 및 도 17B는 본 발명의 일 실시예에 따른, 플로우 마스크를 통해 흐르는 나노 선 흐름의 평면도 및 단면도.
도 18A는 본 발명의 일 실시예에 따라 플로우 마스크에 일치된 반도체 웨이퍼의 예를 나타내는 도면.
도 18B는 본 발명의 동작으로 인해 나노 선이 상부에 위치한, 도 18A의 웨이퍼의 표면의 일부를 나타내는 도면.
도 18C는 본 발명의 동작으로 인해 나노 선이 상부에 위치한, 웨이퍼 상에 형성된 집적 회로 어레이를 나타내는 도면.
도 19A는 본 발명의 일 실시예에 따라 도 18C에 도시한 웨이퍼의 집적 회로의 일 예일 수 있는 집적회로를 나타내는 도면.
도 19B는 본 발명의 일 실시예에 따라 전기적 도전성 트레이스 예의 세부사항을 나타내는, 도 19A의 집적 회로의 일부의 근접 도면.
도 19C는 본 발명의 플로우 마스크의 예의 동작에 의해, 도 19B의 집적 회로 부위 상에 증착된 나노 선을 나타내는 도면.
도 19D는 본 발명의 일 실시예에 따른, 도 18C에 도시한 웨이퍼의 집적 회로의 일 예일 수 있는 집적 회로를 나타내는 도면.
도 19E는 본 발명의 일 실시예에 따른, 전기적 도전성 트레이스 예의 세부사항을 나타내는, 도 19D의 집적 회로의 일부의 근접 도면.
도 19F는 본 발명의 플로우 마스크의 예의 동작에 의해, 도 19E의 집적 회로 부위 상에 증착된 나노 선을 나타내는 도면.
도 20A는 도 19A 내지 도 19C에 관한 그래프를 나타내는 도면.
도 20B는 도 19D 내지 도 19F에 관한 그래프를 나타내는 도면.
도 21은 본 발명의 일 실시예에 따른, 플로우 마스크를 사용하여 타겟 표면상의 나노 선을 위치이동하는 예시적인 단계를 제공하는 흐름도.
도 22는 본 발명의 일 실시예에 따른, 나노 선 스프레이 애플리케이션 시스템의 예의 블록도.
도 23은 본 발명의 일 실시예에 따른, 타겟 표면의 예로 나노 선 흐름을 출력하는 노즐의 상세도.
도 24 및 도 25는 본 발명의 동작으로 인해, 복수의 나노 선을 상부에 위치한 타겟 표면의 평면도.
도 26은 본 발명의 일 실시예에 따른, 나노 선에 전기적으로 콘택트하고 상부에 복수의 전기 콘택트를 갖는 타겟 표면의 평면도.
도 27은 본 발명의 일 실시예에 따른, 스프레이 기술을 사용하여 타겟 표면상에 나노 선을 위치이동하는 예시적인 단계를 제공하는 흐름도.
도 28은 본 발명의 일 실시예에 따른, 반도체 재료에 대한 최대 허용 직경과 유효 질량(meff) 간의 관계를 나타내는 그래프.
도 29는 다양한 반도체 재료 예에 관한 테이블 리스트 정보를 나타내는 도면.
도 30은 본 발명의 일 실시예에 따른, 높은 이동도의 전자를 갖는 도전성 나노 선을 설계하는 예시적인 단계를 제공하는 흐름도.
도 31은 III-V 반도체 유형 재료에 대한 테이블 리스트 정보를 나타내는 도면.
도 32 및 도 33은 본 발명의 일 실시예에 따른, 표면 산란이 감소한 나노 선을 제작하는 예시적인 단계를 제공하는 흐름도.
도 34A는 비정질 또는 다결정 Si TFT의 도면.
도 34B는 본 발명의 일 실시예에 따른 나노 선 TFT의 도면.
도 34C는 본 발명의 일 실시예에 따른 나노리본 TFT의 도면.
도 35A는 본 발명의 일 실시예에 따른 NW-TFT 제작에 대한 방법의 흐름도.
도 35의 (b)는 본 발명의 일 실시예에 따른 NW 박막의 광학 현미경 사진.
도 35의 (c)는 본 발명의 일 실시예에 따른 금 전극을 사용한 NW-TFT의 도면.
도 35의 (d)는 본 발명의 일 실시예에 따른, 소스 대 드레인 전극을 연결하는 NW의 병렬 어레이를 구비한 NW-TFT의 광학 현미경 사진.
도 36A는 본 발명의 일 실시예에 따른, NW-TFT에 대한 1 볼트(V)의 단계의 상이한 게이트 전압(VGS)에서 통상의 드레인 전류(IDS) 대 드레인 소스 바이어스 전압(VDS) 관계를 나타내는 차트.
도 36B는 본 발명의 일 실시예에 따른, NW-TFT에 대하여 IDS 대 VGS의 플롯을 나타내는 도면.
도 36C는 본 발명의 일 실시예에 따른, NW-TFT에 대하여 임계치 전압 분포의 히스토그램을 나타내는 차트.
도 36D는 본 발명의 일 실시예에 따른, NW-TFT에 대하여 장치가 온되는 경우(Vgs=-10V) 드레인 전류에 대한 선형 스케일 관계를 나타내는 차트.
도 37A는 본 발명의 일 실시예에 따른 플라스틱 기판상의 NW-TFT의 도면.
도 37B는 본 발명의 일 실시예에 따른 플라스틱 기판상의 여러 NW-TFT의 도면.
도 37C는 본 발명의 일 실시예에 따른, 플라스틱 기판상의 NW-TFT에 대한 1 볼트(V)의 단계의 상이한 게이트 전압(VGS)에서 드레인 전류(IDS) 대 드레인 소스 바이어스 전압(VDS) 관계를 나타내는 차트.
도 37D는 본 발명의 일 실시예에 따른, 플라스틱 기판의 약간의 굽힘 전후에 동일한 NW-TFT의 이송 특성을 나타내는 도면.
도 38A는 본 발명의 일 실시예에 따른, 전해 용액 게이트를 갖는 플라스틱 기판상의 NW-TFT의 도면.
도 38B는 본 발명의 일 실시예에 따른, 플라스틱 기판상의 NW-TFT에 대한 여러 전해 용액 게이트 전압의 함수로서 IDS-VDS 관계의 차트.
도 38C는 본 발명의 일 실시예에 따른, 전해 용액 게이트를 갖는 플라스틱 기판상의 NW-TFT에 대하여 10㎷의 VDS에 대한 IDS-VGS 관계의 차트.
도 39A는 본 발명의 일 실시예에 따른 CdS 나노리본 TFT의 도면.
도 39B는 본 발명의 일 실시예에 따른, CdS 나노리본 TFT에 대한 여러 게이트 전압의 함수로서 IDS-VDS 관계의 차트.
도 39C는 본 발명의 일 실시예에 따른, CdS 나노리본 TFT에 대한 1V의 VDS에서 IDS-VGS 관계의 차트.
도 40은 본 발명의 일 실시예에 따른, 이득 특성과 함께 p 채널 NW-TFT 및 n 채널 CdS 나노리본 TFT로 이루어진 상보형 인버터의 도면.
도 41A는 본 발명의 일 실시예에 따른 합성된 실리콘 나노 선의 주사 전자 현미경 이미지를 나타내는 도면.
도 41B는 본 발명의 일 실시예에 따른 개별 Si 나노 선의 격자형 투사 전자 현미경 이미지를 나타내는 도면.
도 42는 본 발명의 일 실시예에 따른, 높은 이동도의 나노 선 박막 트랜지스터를 합성하고 구현하는 프로세스의 흐름도.
도 43은 본 발명의 일 실시예에 따른, 단결정 코어 및 절연체 오버코딩을 구비한 실리콘 나노 선 코어 쉘 구조를 나타내는 도면.
도 44A 내지 도 44C는 비정질 실리콘, 폴리실리콘, 및 정렬된 나노 선 박막으로 제작된 박막 트랜지스터(TFT)의 개략도.
도 45는 본 발명의 일 실시예에 따라 대면적 상에서 나노 선을 정렬하는 유체 셀을 나타내는 도면.
도 46은 본 발명의 일 실시예에 따른, 랭뮤어-블로젯(Langmuir-Blodgett) 막을 사용하여 대면적 상에서 나노 선의 정렬을 나타내는 도면.
도 47은 본 발명의 일 실시예에 따라 단일 나노 선 전계 효과 트랜지스터를 나타내는 평면도 및 사시도.
도 48A 및 도 48B는 본 발명의 실시예에 따라 국부 게이트 나노 선 박막 트랜지스터를 나타내는 사시도.
본 발명은 첨부 도면을 참조하여 이하 설명한다. 도면에서, 동일 참조 부호는 동일 또는 기능적으로 유사한 요소를 나타낸다. 또한, 참조 부호의 최좌측 자릿수는 참조 부호가 처음 나타나는 도면을 식별한다.
여기서 도시하고 설명하는 특정 구현은 본 발명의 예로서 임의의 방식으로 본 발명의 범위를 한정하려는 것이 아님이 이해되어야 한다. 즉, 간이함을 위해 서, 종래의 전자, 제작, 반도체 장치, 및 나노 선(NW), 나노 막대, 나노튜브 및 나노리본 기술 및 시스템의 다른 기능 양태(시스템의 개별 동작 컴포넌트의 컴포넌트)가 여기서는 상세히 설명하지 않는다. 또한, 간이함을 위해서, 본 발명은 나노 선 및 반도체 트랜지스터 장치에 관한 것으로 자주 설명한다. 더욱이, 나노 선의 개수와 이들 나노 선의 간격은 특성 구현예에 대하여 제공되지만, 이 구현예는 한정적이 아니며, 광범위한 나노 선의 개수 및 간격이 또한 사용될 수 있다. 나노 선이 자주 언급되지만, 여기서 설명하는 기술은 또한 나노 막대, 나노튜브 및 나노리본에 이용가능함이 이해돼야 한다. 또한, 여기서 설명하는 제작 기술은 임의의 반도체 장치 유형 및 다른 전자 컴포넌트 유형을 생성하는데 사용될 수 있음이 이해되어야 한다. 또한, 이 기술은 전자 시스템, 광학 시스템, 소비자 전자제품, 산업 전자제품, 무선 시스템에서의 애플리케이션, 우주 애플리케이션, 또는 임의의 다른 애플리케이션에 적합할 수 있다.
여기서 설명하는 바와 같이, "나노 선(nano wire)"이라는 용어는 통상 500㎚ 이하의, 바람직하게는 100㎚보다 작은 적어도 하나의 단면 직경을 포함하고 10보다 큰, 바람직하게는 50보다 큰 종횡비(길이:폭)를 갖는 임의의 연장된 도체 또는 반도체 재료(또는 여기서 설명하는 다른 재료)를 의미한다. 이러한 나노 선의 예는 국제 특허출원 공보 WO 02/17362, WO 02/48701, 및 01/03208에서 설명한 반도체 나노 선 및 카본 나노튜브, 및 다른 연장된 유사 직경의 도체 또는 반도체 구조를 포함한다.
여기서 설명하는 바와 같이, "나노 막대"라는 용어는 나노 선과 유사하지만 나노 선보다 작은 종횡비(길이:폭)를 갖는 임의의 연장된 도체 또는 반도체 재료(또는 여기서 설명하는 다른 재료)를 통상 의미한다. 둘 이상의 나노 막대가 종축에 따라 결합되어 결합된 나노 막대가 전극들 사이 전체에 확장할 수 있다. 다르게는, 둘 이상의 나노 막대는 이들의 종축에 따라 거의 정렬될 수 있지만, 함께 결합되지 않으며, 둘 이상의 나노 막대의 말단 사이에 작은 갭이 존재한다. 이 경우, 하나의 나노 막대에서 다른 것으로 반사하여 작은 갭을 횡단함으로써 하나의 나노 막대에서 다른 나노 막대로 흐를 수 있다. 둘 이상의 나노 막대는 전자가 전극 사이에 이동할 수 있음으로써 경로를 형성하도록 거의 정렬될 수 있다.
여기서 설명하는 구현예는 CdS와 Si를 사용하지만, 나노 선 및 나노리본에 대한 다른 유형의 재료는 예를 들면 Si, Ge, Sn, Se, Te, B, C(다이아몬드 포함), P, B-C, B-P(BP6), B-Si, Si-C, Si-Ge, Si-Sn, 및 Ge-Sn, SiC, BN/BP/BAs, AlN/AlP/AlAs/AlSb, GaN/GaP/GaAs/GaSb, InN/InP/InAs/InSb, BN/BP/BAs, AlN/AlP/AlAs/AlSb, GaN/GaP/GaAs/GaSb, InN/InP/InAs/InSb, ZnO/ZnS/ZnSe/ZnTe, CdS/CdSe/CdTe, HgS/HgSe/HgTe, BeS/BeSe/BeTe/MgS/MgSe, GeS, GeSe, GeTe, SnS, SnSe, SnTe, PbO, PbS, PbSe, PbTe, CuF, CuCl, CuBr, CuI, AgF, AgCl, AgBr, AgI, BeSiN2, CaCN2, ZnGeP2, CdSnAs2, ZnSnSb2, CuGeP3, CuSi2P3, (Cu, Ag)(Al, Ga, In, Tl, Fe)(S, Se, Te)2, Si3N4, Ge3N4, Al2O3, (Al, Ga, In)2(S,Se,Te)3, Al2CO 및 둘 이상의 반도체의 적절한 조합으로부터 선택된 반도체 재료로 이루어지는 반도체 나노 선 또는 나노리본 등이 사용될 수 있다.
특정 양태에서, 반도체는 주기율표의 III족의 p형 도펀트; 주기율표의 V족의 n형 도펀트; B, Al 및 In으로 이루어진 그룹에서 선택된 p형 도펀트; P, As 및 Sb로 이루어진 그룹에서 선택된 n형 도펀트; 주기율표의 II족에서의 p형 도펀트; Mg, Zn, Cd 및 Hg로 이루어진 그룹에서 선택된 p형 도펀트; C 및 Si로 이루어진 그룹에서 선택된 p형 도펀트; 또는 Si, Ge, Sn, S, Se 및 Te로 이루어진 그룹에서 선택된 n형으로 우리어진 그룹으로부터 선택된 도펀트를 포함할 수 있다.
또한, 나노 선 또는 나노리본은 카본 나노튜브 또는 도체 또는 반도체 유기 고분자 재료(예를 들면, 펜타신(pentacene) 및 전이 금속 산화물)로 형성된 나노튜브를 포함할 수 있다.
따라서, "나노 선(nano wire)"이라는 용어는 여기서 설명의 목적으로 전체 명세서에 사용되고 있으며, 또한 나노튜브의 용도(예를 들면, 축에 따라 형성된 할로우 튜브를 갖는 나노 선 유어 구조물)를 포함하려는 것이다. 나노튜브는 단독으로 또는 나노 선과 결합하여, 나노 선에 대하여 설명된 바와 같이 나노 선의 조합/박막으로 형성되어 여기서 설명하는 속성 및 이점을 제공한다.
또한, 본 발명의 나노 선의 박막은 "이종" 막일 수 있으며, 이는 반도체 나노 선 및/또는 나노튜브, 및/또는 나노 막대, 및/또는 나노리본, 및/또는 상이한 조성 및/또는 구조 특성의 임의의 조합을 포함한다. 예를 들면, "이종 막"은 가변 직경, 길이를 갖는 나노 선/나노튜브 및 가변 특성을 갖는 "이종 구조"인 나노튜브 및/또는 나노튜브를 포함할 수 있다.
본 발명의 경우, 상세한 설명의 초점이 나노 선, 나노 막대, 나노튜브, 또는 플라스틱 기판상의 나노리본 박막의 사용에 관한 것이지만, 이들 나노 구조가 부착되는 기판은 균일 기판, 예를 들면, 실리콘, 유리, 수정, 고분자 등의 고체 재료의 웨이퍼; 고체 재료의 큰 강체 시트, 예를 들면, 유리, 수정, 폴리카보네이트, 폴리스티렌 등의 플라스틱을 포함하지만 이에 한정되지 않은 다른 재료를 포함할 수 있거나, 예를 들면 구조적, 조성적으로 추가 요소를 포함할 수 있다. 폴리올레핀, 폴리아미드 등과 같은 플라스틱 롤 등의 플렉서블 기판, 투명 기판, 또는 이들 특성의 조합이 사용될 수 있다. 예를 들면, 기판은 궁극적으로 원하는 장치의 일부인 다른 회로 또는 구조 요소를 포함할 수 있다. 이러한 요소의 특정 예는 전기 콘택트, 다른 배선 등의 전기 회로 요소 또는 나노 선 등의 도체 경로, 또는 다른 나노스케일 도체 요소, 광 및/또는 광전 요소(예를 들면, 레이저, LED 등) 및 구조 요소(예를 들면, 마이크로캔틸레버, 피트, 웰, 포스트 등)을 포함한다.
거의 "정렬" 또는 "지향"된다는 것은 나노 선 전체 모음 중 다수의 나노 선의 횡축이 단일 방향의 30도 내의 방향에 있다는 의미이다. 다수는 50% 보다 큰 나노 선 개수인 것으로 간주될 수 있지만, 다양한 실시예에서, 60%, 75%, 80%, 90% 또는 다른 나노 선 퍼센트가 이렇게 지향되는 다수로 간주된다. 특정 바람직한 양태에서, 다수의 나노 선은 원하는 방향의 10도 내의 방향에 있다. 추가 실시예에서, 다수의 나노 선은 랜덤 지향 또는 등방성 지향 등의 원하는 방향의 각도의 다른 수치 또는 범위에 지향될 수 있다.
여기서 설명하는 공간 설명(예를 들면, 상(above), 하(below), 위(up), 아래(down), 상부(top), 하부(bottom)는 단지 설명의 목적이며, 본 발명의 장치는 임의 의 방향 또는 방식으로 구성될 수 있다.
여기서 설명하는 나노 선에 사용되는 재료는 높은 이동도의 반도체 재료의 내재 기계적 유연성을 가지며, 플렉서블 고성능 전자제품의 제작이 가능하게 된다. 극단적으로 작은 직경과 큰 종횡비로 인해(일부 실시예에서, > 1000), 나노 선은 탁월한 기계적 유연성 및 강도를 갖는다. 개별 나노 선은 고장 전에 곡률반경 r<10㎛으로 용이하게 굽을 수 있다. 이들 고밀도 기판상의 각각의 개별 나노 선이 동일 방향으로 정렬되지만 물리적으로 주변 배선과 독립적이기 때문에, 이 유연성은 고밀도의 무기 지향성 나노 선 박막(DION 박막) 등의 본 발명의 나노 선 박막에 보유된다. 장치 내의 개별 나노 선을 굽히지 않으면서, 나노 선이 100㎛ 길이라는 사실은 육안으로 r<<1㎜ 이다.
나노 선 실시예의 박막
본 발명은 시스템 및 장치 성능을 개선하기 위해서 시스템 및 장치에서 나노 선의 사용에 관한 것이다. 예를 들면, 본 발명은 반도체 장치에서 나노 선 사용에 관한 것이다. 본 발명에 따르면, 다수의 나노 선이 높은 이동도의 박막으로 형성된다. 나노 선 박막은 전자 장치에 사용되어 장치의 성능 및 재현가능성을 개선한다.
도 1은 본 발명의 일 실시예에 따른, 나노 선(100) 박막의 근접 도면을 나타낸다. 반도체 나노 선(100)의 박막은 종래 전자 장치의 비정질 실리콘 또는 유기 박막 대신에 사용되어 개선된 장치 동작을 달성하면서, 직접적이고 저렴한 제작 프로세스를 가능하게 한다. 나노 선 박막의 사용을 통해, 본 발명은 고성능 저비용 장치를 대형 플렉서블 기판의 제작에 특히 적합하다.
여기서 설명하는 바와 같이, 나노 선(100) 박막은 광범위한 가능 표면 영역으로 형성될 수 있다. 예를 들면, 본 발명의 나노 선(100)의 박막은 1㎜2 보다 크고, 1㎝2 보다 크고, 10㎝2 보다 크고, 1m2 보다 크고 다소의 영역의 기능 영역을 갖도록 형성될 수 있다.
도 1에 도시한 바와 같이, 나노 선(100) 박막은 이게 근접 배치된 복수의 개별 나노 선을 포함한다. 나노 선(100) 박막은 단일 나노 선의 두께 이상의 다양한 두께 양을 가질 수 있다. 도 1의 예에서, 나노 선(100) 박막 중 나노 선은 이들의 장축이 서로 거의 평행하도록 정렬된다. 다른 실시예에서, 나노 선(100) 박막의 나노 선은 정렬되지 않고, 그 대신, 서로에 대하여 상이한 방향, 랜덤하게 또는 다른 방식으로 지향될 수 있다. 다른 실시예에서, 나노 선(100) 박막 중 나노 선은 등방성 지향될 수 있어, 높은 이동도가 모든 방향으로 제공된다. 나노 선(100)의 박막 중 나노 선은 특정 애플리케이션에 의해 요구된 바대로 성능을 개선시키기 위해서 전자 흐름 방향에 대한 임의의 방식으로 정렬될 수 있다.
도 2는 본 발명의 일 실시예에 따른, 나노 선(100) 박막을 포함하는 반도체 장치(200)를 나타낸다. 도 2에서, 반도체 장치(200)는 소스 전극(202), 게이트 전극(204), 드레인 전극(206)을 기판(208) 상에 형성되는 트랜지스터로서 도시되어 있다. 나노 선(100)의 박막은 게이트 전극(204)의 일부 상으로 소스 전극(202)과 드레인 전극(206) 사이에 결합된다. 나노 선(100) 박막은 반도체 장치(200)의 트 랜지스터에 대한 채널 영역으로서 동작하고 반도체(200)가 이하 더 설명하는 바와 같은 개선된 특성으로 동작할 수 있게 한다. 기판(208)에 적용가능한 다수의 기판 유형이 여기서 설명된다.
반도체 장치(200)는 예시적인 목적으로 도 2에서 트랜지스터로서 도시되어 있다. 당업자는 이의 교시로부터 나노 선(100) 박막은 다이오드 등의 트랜지스터뿐만 아니라 반도체 장치 유형 내에 포함될 수 있음을 이해하여야 한다.
실시예에서, 나노 선(100) 박막 중 나노 선은 소스 전극(202)과 드레인 전극(206) 간의 모든 방향으로 확장할 수 있는 단결정 반도체 나노 선이다. 따라서, 전기 캐리어는 단결정 나노 선을 통해 이동할 수 있어, 현재 비정질 및 폴리실리콘 기술로는 거의 획득하기 불가능한 높은 이동도를 야기한다.
상술한 바와 같이, 나노 선(100) 박막 중 나노 선은 정렬 또는 지향될 수 있다. 예를 들면, 도 2에 도시한 나노 선(100) 박막 중 나노 선은 소스 전극(202) 및 드레인 전극(206) 사이의 채널 길이에 평행하게 정렬되거나 다른 방식으로 정렬될 수 있다.
나노 선(100) 박막은 충분한 개수의 나노 선으로 형성되어 반도체 장치(200)에 원하는 특성을 제공할 수 있다. 예를 들면, 나노 선(100) 박막은 충분한 개수의 나노 선으로 형성되어 특정 반도체 장치에 대하여 원하는 전류 밀도 또는 전류 레벨을 달성할 수 있다. 예를 들면, 도 2의 트랜지스터 예에서, 나노 선(100) 박막은 약 10 나노암페어보다 큰 채널의 전류 레벨을 갖도록 형성될 수 있다.
일 실시예에서, 나노 선(100) 박막은 비대칭 이동도를 갖도록 형성될 수 있 다. 예를 들면, 이는 나노 선(100) 박막 중 나노 선을 비대칭 정렬하고 및/또는 특정 방식으로 나노 선을 도핑함으로써 달성될 수 있다. 이러한 비대칭 이동도는 제1 방향이 제2 방향보다 훨씬 크게 할 수 있다. 예를 들면, 비대칭 이동도는 제1 방향에서 10, 100, 1000 및 10000배가 제2 방향보다 크게 생성될 수 있으며, 또는 이들 값 사이, 혹은 그 보다 크거나 작은 임의의 다른 비대칭 이동도 비율을 가질 수 있다.
나노 선(100) 박막 중 나노 선은 다양한 방식으로 도핑되어 성능을 개선할 수 있다. 나노 선은 반도체 장치(200)로의 포함 이전에 또는 그 이후에 도핑될 수 있다. 또한, 나노 선은 그 장축의 일부에 따라 상이하게 도핑될 수 있고, 나노 선(100) 박막에서 다른 나노 선과 상이하게 도핑할 수 있다. 개별 나노 선에 대하여 그리고 나노 선의 박막에 대하여 도핑 방식의 일부 예가 다음과 같이 제공된다. 그러나 당업자는 여기에서의 교시로부터 나노 선 및 그 박막은 여기서 설명하는 방식의 조합으로 그리고 추가 방식으로 도핑될 수 있음이 명백할 수 있다.
도 3A는 균일 도핑 단결정 나노 선인 나노 선(300)을 나타낸다. 이러한 단결정 나노 선은 상당히 제어된 방식으로 p형 또는 n형 반도체로 도핑될 수 있다. 나노 선(300) 등의 도핑된 나노 선은 개선된 전자 속성을 나타낸다. 예를 들면, 이러한 나노 선은 다른 단결정 재료에 상당한 캐리어 이동도 레벨을 갖도록 도핑될 수 있다. 또한, 그리고 임의의 특정 동작 이론에 한정되지 않고, 나노 선 채널 내부에 횡단하는 전자파의 1차원 속성과 감소한 산란 확률로 인해, 이러한 나노 선이 벌크 단결정 재료보다 훨씬 높은 이동도를 달성할 수 있다. 1500cm2/Vㆍs 까지의 캐리어 이동도 레벨은 단일 p형 Si(실리콘) 나노 선에 대하여 도시되었고, 4000cm2/Vㆍs 까지의 캐리어 이동도 레벨이 n형 InP 나노 선에 대하여 도시되었다.
도 3B는 코어 쉘 구조에 따라 도핑된 나노 선(310)을 나타낸다. 도 3B에 도시한 바와 같이, 나노 선(310)은 도핑된 표면층(302)을 가지며, 이는 나노 선(310)의 표면상의 분자 나노레이어만을 포함하는 가변 두께 레벨을 포함할 수 있다. 이러한 표면 도핑은 나노 선의 도전성 채널로부터 불순물을 분리하여 불순물 관련 산란 이벤트를 억압할 수 있으며, 이에 따라 개선된 캐리어 이동도를 야기할 수 있다. 예를 들면, 나노 선이 코어 쉘 구조에 따라 도핑된 경우, "발리스틱(ballistic)" 이송이 나노 선 내부에서 달성될 수 있다. "발리스틱" 이송은 전기 캐리어가 거의 무저항으로 나노 선을 통해 이송되는 경우이다. 나노 선의 도핑에 대하여 이하 상세히 설명한다.
도 3C는 코어 쉘 구조의 다른 유형의 따른, 절연재 층(304)으로 균일 도핑 및 코딩되는 나노 선(320)을 나타낸다. 절연재 층(304)은 SiO2 또는 Si3N4 등의 다양한 절연재로부터 선택될 수 있다. 절연재 층(304)의 사용은 여기서 설명하는 바와 같이 반도체 장치(200)의 제작을 단순화할 수 있다. 절연재 층(304)은 이하 후술하는 바와 같이 나노 선(320) 상에 형성될 수 있다.
도 3D는 도 3B에 도시한 코어 쉘 구조에 따른 도핑된 표면층(302)으로 도핑된 나노 선(330)을 나타내고, 도 3C에 도시한 바와 같이 절연재 층(304)으로 도핑 된다.
도 4A 및 도 4B는 본 발명의 예시적인 도핑에 따른 반도체 장치(200)의 예를 나타낸다. 도 4A에서 도시한 바와 같이, 기판(208)의 상부면은 도펀트 층(402)으로 코딩된다. 도펀트 층(402)은 전자 도너 또는 전자 억셉터 도핑 재료를 포함한다. 반도체 장치(200)의 속성은 도펀트 층(402)의 도입에 의해 제어될 수 있다. 전자 도너 또는 전자 억셉터 재료는 음의 또는 양의 전하 캐리어를 나노 선에 도입하여 n 또는 p 채널 트랜지스터에 각각 도입한다. 매우 높은 이동도 레벨은 도펀트가 실제 도전성 채널로부터 분리되기 때문에 반도체 장치(200)에 대한 구성에서 달성될 수 있다.
도 4B에 도시한 바와 같이, 도펀트 층(402)은 나노 선(100) 박막 주변에 거의 로컬화된 기판(208) 영역을 커버한다. 실시예에서, 반도체 장치(200)에 인가된 도펀트 층(402)은 상이한 n 및 p 형 특성에 따라 도핑된 둘 이상의 영역을 갖도록 패턴될 수 있다. 예를 들면, 도 4B의 실시예에서, 도펀트 층(402)은 n형 특성으로 도핑된 제1 부분(404)과 p형 특성으로 도핑된 제2 부분(406)을 갖는다. 이러한 실시예에서, p-n 접합은 발광 다이오드(LED) 등의 다양한 전자 및 광전 장치에 따라 달성될 수 있다.
상술한 바와 같이, 도펀트 층(402)은 반도체 장치(200)의 실제 제작 전후에 기판(208) 상에 도입될 수 있다.
이들 재료에 제작된 나노 선의 모음은 고성능 전자제품에 대한 블럭 구축에 유용하다. 거의 동일한 방향으로 배치된 나노 선 모음은 높은 이동도 값을 가질 수 있다. 또한, 나노 선은 용액 내에 유연하게 처리되어 저렴한 제작을 가능하게 할 수 있다. 나노 선 모음은 용액에서 임의 유형의 기판상에 용이하게 조립되어 나노 선 박막을 달성할 수 있다. 예를 들면, 반도체 장치에 사용된 나노 선 박막은 2, 5, 10, 100을, 그리고 이들 양 사이의 또는 이보다 큰 임의의 다른 개수의 나노 선이 고성능 전자제품에 사용되기 위해 포함하도록 형성될 수 있다.
또한, 나노 선은 유기 반도체 재료 등의 고분자/재료를 사용하여 결합되는 경우, 임의 유형의 기판상에 유연하게 스핀 제작될 수 있는 고성능 합성 재료를 제작하는데 사용될 수 있다. 나노 선/고분자 합성물은 순수 고분자 재료보다 탁월한 성능을 제공할 수 있다. 나노 선/고분자 합성물에 대한 추가 세부사항은 아래에 제공된다.
상술한 바와 같이, 나노 선 모음 또는 박막은 서로 거의 평행하게 정렬될 수 있으며, 비정렬 또는 랜덤하게 될 수 있다. 비정렬된 나노 선 모음 또는 박막은 통상 1 내지 10cm2/Vㆍs의 범위의 이동도를 갖는 폴리실리콘 재료에 상당하거나 이보다 우수한 전자 속성을 제공한다.
정렬된 나노 선 모음 또는 박막은 단결정 재료에 상당하거나 이보다 우수한 성능을 갖는 재료를 제공한다. 또한, 정렬된 발리스틱 나노 선(예를 들면, 도 3B에 도시한 코어 쉘 나노 선)을 포함하는 나노 선 모음 또는 박막은 단결정 재료에 비해 매우 개선된 성능을 제공할 수 있다.
정렬되거나 비정렬된, 합성 또는 비합성의 나노 선 박막이 본 발명에 따라 다양한 방식으로 생성될 수 있다. 이들 나노 선 박막의 유형의 조립 및 제작을 위한 실시예는 다음과 같이 제공된다.
랜덤 지향된 나노 선 박막은 다양한 방식으로 획득될 수 있다. 예를 들면, 나노 선은 적절한 용액으로 분산될 수 있다. 그 후, 나노 선은 스핀 주조, 드롭 앤드 드라이(drop-and-dry), 플러드 앤드 드라이(flood-and-dry), 또는 딥 앤 드라이(dip-and-dry) 접근법을 사용하여 원하는 기판상에 증착될 수 있다. 이들 프로세스는 여러 번 행해져서 고도의 커버리지를 보장한다. 랜덤 지향된 나노 선/고분자 합성물 박막이 유사한 방식으로 생성될 수 있어, 나노 선이 고분자 용액에서 분산되는 용액을 제공한다.
정렬된 나노 선 박막은 다양한 방식으로 획득될 수 있다. 예를 들면, 정렬된 나노 선 박막은 다음 기술을 사용하여 생성될 수 있다: (a) 랭뮤어-블로젯 막 정렬; (b) 2002년 9월 10일에 출원되고 여기서 그 전체가 참조로서 포함되는 미국출원번호 제10/239,000호(대리인 정리번호 제01-000540호)에서 설명된 것과 같은 유체 흐름 접근법; 및 (c) 기계적 전단 응력의 적용. 예를 들면, 기계적 전단 응력은 제1 및 제2 표면 사이에 나노 선을 배치한 후 제1 및 제2 표면을 반대 방향으로 이동하여 나노 선을 정렬함으로써 사용될 수 있다. 정렬된 나노 선/고분자 복합물의 박막은 이들 기술을 사용한 후에 생성된 나노 선 박막 상으로 원하는 고분자를 스핀 주조하여 획득될 수 있다. 예를 들면, 나노 선은 액체 고분자 용액에서 증착될 수 있으며, 그 후 이들 또는 다른 정렬 프로세스 중 하나에 따라 정렬이 수행될 수 있으며, 그 후 정렬된 나노 선이 경화될 수 있다(예를 들면, UV 경화, 교 차 결합 등). 정렬된 나노 선/고분자 합성물 박막은 나노 선/고분자 합성물의 랜덤 지향 박막을 기계적으로 연장하여 획득될 수 있다.
나노 선 박막을 포함하는 전자 장치의 제작
본 발명에 따른 나노 선 박막을 포함하는 전자 장치 및 시스템을 제작하는 실시예를 이 단락에서 설명한다. 이 구현예들은 예시적인 목적으로 여기서 설명하여 한정적인 것은 아니다. 본 발명의 전자 장치 및 시스템은 본 단락에서 설명하는 바와 같이 여기에서의 교시로부터 당업자에게 명확한 바와 같이 다른 방식으로 제작될 수 있다.
도 5는 본 발명의 나노 선 박막을 포함하는 복수의 반도체 장치의 예시적인 단계를 제공하는 흐름도(500)를 나타낸다. 도 5의 단계는 여기에서의 교시에 기초하여 당업자에게 명확한 바와 같이 반드시 도시된 순서로 발생할 필요는 없다. 다른 구조적 실시예는 다음 설명에 따라 당업자에게 명확할 수 있다. 이들 단계는 이하 상세히 후술한다.
흐름도(500)는 단계 502에서 개시한다. 단계 502에서, 나노 선 박막은 충분한 밀도의 나노 선이 기판상에 형성되어 동작 전류 레벨을 달성한다. 예를 들면, 상술한 바와 같이, 나노 선 박막은 본 발명에 따라 다양한 방식으로 기판상에 형성될 수 있다. 나노 선 박막은 충분한 밀도의 나노 선으로 형성되어 동작 전류 레벨을 달성한다. 충분한 동작 전류 레벨은 통상 애플리케이션 기반으로 결정된다. 예를 들면, 전류 레벨은 2나노암페어 내외의 전류 레벨 등의 나노암페어 범위일 수 있다. 나노 선 박막은 후술하는 다양한 방식으로 형성되어 필요한 동작 전류 레벨 을 획득한다. 나노 선 박막은 정렬 또는 비정렬되거나 합성 또는 비합성물일 수 있다.
예를 들면, 필요한 동작 전류 밀도를 달성하기 위해서, 최소 개수의 나노 선이 기판상의 해당 영역에 대하여 나노 선 박막 내에 포함될 수 있다. 따라서, 각각의 형성된 반도체 장치는 충분한 개수의 나노 선을 구비하여 동작 전류 레벨에서 전류를 반송할 수 있다. 예를 들면, 단위 면적당 필요한 나노 선 개수는 1 나노 선, 2 나노 선 및 예를 들면, 5, 10, 100 또는 그 이상 등 임의의 다른 보다 큰 개수의 나노 선일 수 있다.
단계 504에서, 복수의 반도체 장치 영역이 나노 선 박막 내에 한정된다. 예를 들면, 도 2에 도시한 단일 반도체 장치(200)에 있어서, 단계 502에서 형성된 전체 나노 선 박막이 패턴되어 반도체 장치가 형성된 기판의 각 영역에 대하여 나노 선(100)의 로컬화된 박막을 형성한다. 다른 실시예에서, 나노 선 박막이 패턴될 필요가 없다. 특정 기판상에서, 반도체 장치 영역은 동일한 반도체 장치 유형을 모두 한정할 수 있거나, 둘 이상의 상이한 반도체 장치 유형을 한정할 수 있다.
단계 506에서, 반도체 장치 영역에서 콘택트(예를 들면, 전극) 영역이 형성되어, 전기 접속을 복수의 반도체 장치에 제공한다. 반도체 장치는 전기 접속을 제공하도록 형성된 임의의 필요한 개수의 콘택트 영역을 가질 수 있다. 예를 들면, 다이오드 또는 다른 2단자 장치는 애노드 및 캐소드 전극이 형성될 수 있다. 예를 들면, 도 2에 도시한 단일 반도체 장치(200)에 있어서, 소스 전극(202), 게이트 전극(204), 및 드레인 전극(206) 등 3개의 콘택트 영역이 형성된다. 다른 반도 체 장치는 다소의 콘택트 영역이 형성될 수 있다.
다양한 콘택트 영역 유형이 단계 506에서 형성될 수 있다. 콘택트 영역은 저항성 및 비 저항성(non-Ohmic)일 수 있다. 예를 들면, 비 저항성 쇼키 다이오드 배리어 콘택트가 전극으로서 사용될 수 있다. 쇼키 다이오드 배리어 콘택트는 고품질의 게이트 절연체를 제작하기 어려운 경우 III-V 반도체 재료에 통상 사용된다. 소스 전극(202), 게이트 전극(204) 및 드레인 전극(206)은 당업자에게 명확할 수 있는 바와 같이 금속, 합금, 실리사이드, 폴리실리콘 및 이 조합 등의 도전재료 형성된다.
몇몇 실시예에서, 도 5의 흐름도(500)는 나노 선을 도핑하는 단계를 포함할 수 있다. 나노 선은 박막으로 형성되기 전에 또는 박막으로 형성된 후에 도핑될 수 있다. 나노 선 박막은 기판상에 형성된 후에 도핑될 수 있다. 나노 선은 도 3A 내지 도 3D에 대하여 상술한 방식 등 다수의 방식으로 도핑될 수 있다. 예를 들면, 나노 선 코어는 도핑될 수 있거나 및/또는 나노 선의 쉘 레이어가 도핑될 수 있다. 또한, 개별 나노 선 및/또는 나노 선 박막이 개별 길이에 따라 상이한 영역에서 상이하게 도핑될 수 있다.
또한, 몇몇 실시예에서, 도 5의 흐름도(500)는 나노 선 상에 절연층을 형성하는 단계를 포함할 수 있다. 절연층은 나노 선을 산화하거나 달리 절연층을 형성함으로써 형성될 수 있다. 예를 들면, Ta2O5, TiO2, ZrO2, HfO2, Al2O3 등의 다른 비산화 고절연 상수 재료가 사용될 수 있다. 나노 선의 질화(nitridation)는 나노 선 산화에서 사용되는 것과 유사한 프로세스로 달성될 수 있다. 이들 재료는 화학적 기상 증착(CVD), 액상 오버코팅에 의해 또는 단지 적절한 선구 물질을 기판상에 스핀 코팅하여 도포될 수 있다. 다른 공지의 기술이 사용될 수 있다.
도 5의 단계는 기판상의 단일 또는 다수의 반도체 장치의 제작에 적용가능하다. 도 6A 내지 도 6F는 본 발명의 일 실시예에 따른, 복수의 반도체 장치가 상부에 형성된 기판(600)의 제작의 다양한 단계를 나타낸다. 도 5에 도시한 흐름도(500)의 단계는 도 6A 내지 도 6F에서 도시한 프로세스를 참조하여 후술한다.
도 6A는 기판(600)의 사시도를 나타낸다. 기판(600)은 실리콘, 유리, 수정, 고분자 및 여기서 설명한 또는 다른 공지된 임의의 다른 기판 등의 임의의 기판 유형일 수 있다. 기판(600)은 대면적 또는 소면적일 수 있으며 강체이거나 플렉서블 플라스틱 또는 박막 기판 유형과 같이 플렉서블할 수 있다. 기판(600)은 불투명 또는 투명일 수 있으며, 도체, 반도체 또는 비도체 물질로 이루어질 수 있다.
도 6B는 기판(600) 상에 복수의 게이트(204)의 패터닝을 나타낸다. 게이트(204)는 예를 들면 표준 포토리소그래피, 잉크젯 프린팅, 마이크로 콘택트 프린팅 프로세스 또는 다른 프로세스를 사용하여 기판(600) 상에 패턴될 수 있다. 도 6B에 도시한 복수의 게이트(204)의 패턴은 예를 들면 도 5에 도시한 흐름도(500)의 단계 506 동안 수행될 수 있다.
도 6C는 기판(600) 상에 절연층(602)의 증착을 나타낸다. 절연층(602)은 복수의 게이트(204)를 전기적으로 절연한다. 기판(600) 상의 절연층(602)의 증착은 증발, 고분자 또는 산화 절연체의 용액 주조를 사용하여 그리고 다른 프로세스에 의해 행해질 수 있다. 기판(600) 상의 절연층(602)의 증착은 기판(600) 상에 증착되는 나노 선이 자체 절연층에 의해 절연되는 경우 필요하지 않을 수 있다. 예를 들면, 도 3C 및 도 3D에 도시한 나노 선(320 및 330)은 표면상에 미리 형성된 절연층(304)을 갖는다. 절연층 없는 직접 콘택트 장치가 또한 가능하다.
도 6D는 기판(600) 상에 나노 선(604) 박막의 증착을 나타낸다. 나노 선604) 박막의 증착은 스핀 주조, 랭뮤어-블로젯 정렬, 기계적 정렬 및 플로우 정렬 기술 등 여기서 설명하는 다양한 절차를 사용하여 행해질 수 있다. 도 6D에 도시한 나노 선(604)의 박막의 증착은 예를 들면 도 5에 도시한 흐름도(500)의 단계 502 동안 수행될 수 있다.
도 6E는 복수의 나노 선(100) 박막으로 나노 선(604) 박막으로 패턴하는 것을 나타낸다. 나노 선(604) 박막의 패터닝은 리소그라피 기술을 포함하는 여러 프로세스를 사용하여 행해질 수 있다. 도 6D 및 도 6E에 도시한 바와 같이 나노 선(604) 박막의 증착 및 패터닝은 잉크젯 프린팅 또는 마이크로 콘택트 프린팅 방법 등의 다양한 프로세스를 사용하여 동시에 행해질 수 있다. 복수의 나노 선(604) 박막의 도 6E에 도시한 복수의 나노 선(100) 박막으로의 패터닝은, 예를 들면, 도 5에 도시한 흐름도(500)의 단계 504 동안 수행될 수 있다.
도 6F는 기판(600) 상에 복수의 소스(202) 및 복수의 드레인(206)을 패터닝하여 복수의 반도체 장치(200)를 형성하는 것을 나타낸다. 소스 및 드레인 전극 패터닝은 도 6B에 도시한 바와 같이 복수의 게이트(204)를 패턴하는데 사용된 것과 유사한 프로세스를 사용하여 행해질 수 있다. 도 6F에 도시한 복수의 소스 및 드 레인의 패터닝은 예를 들면 도 5에 도시한 흐름도(500)의 단계 506 동안 수행될 수 있다.
게이트(204), 소스(202), 및 드레인(206)이 패턴되는 순서가 변경될 수 있다. 예를 들면, 게이트(204), 소스(202), 및 드레인(206)이 서로 동시에 또는 상이한 시점에 패턴될 수 있다. 이들은 모두 나노 선(604) 박막의 증착 전후에 패턴될 수 있다. 소스(202) 및 드레인(206)은 나노 선(604) 박막이 증착 전에 패턴될 수 있지만, 게이트(204)는 그 후에 패턴된다. 다르게는, 게이트(204)는 나노 선(604) 박막의 증착 전에 패턴되지만 소스(202)와 드레인(206)은 그 후에 패턴된다. 소스(202)와 드레인(206)은 또한 나노 선(604) 박막의 증착 전에 패턴될 수 있지만, 다른 것은 그 후에 패턴된다.
몇몇 실시예에서, 나노 선 박막의 하나 이상의 층이 해당 영역에서 기판에 도포될 수 있다. 다수의 층이 보다 큰 전기 접속에 가능하게 할 수 있으며, 개별 반도체 장치의 전기 특성을 변형하는데 사용될 수 있다. 다수의 층은 서로 유사하거나 상이할 수 있다. 예를 들면, 둘 이상의 나노 선 박막 층은 상이한 방향으로 정렬되고 상이하게 도핑되며 및/또는 상이하게 절연된 나노 선을 구비하여 특정 반도체 장치에서 사용될 수 있다. 특정 반도체 장치의 콘택트 영역은 여러 층의 나노 선 박막 중 하나 이상의 층에 결합될 수 있다. 나노 선 박막은 나노 선의 모노레이어, 나노 선의 서브 모노레이어, 및 필요시 나노 선의 모노레이어보다 크게 형성될 수 있다.
대형 매크로전자 기판 나노 선 재료
상술한 바와 같이, 전자 및 전기광학 막이 반도체 재료로 이루어진 나노 선을 사용하여 매크로전자(즉, 대형 전자) 기판상에 형성될 수 있다. 또한, 본 발명의 실시예에 따르면, 나노 선은 다른 재료로 이루어질 수 있으며, 이들 나노 선은 반도체 재료로 이루어진 나노 선에 대한 것과 유사한 방식으로 막을 형성하는데 사용될 수 있다.
본 발명의 실시예에서, 자기 재료, 강절연성 재료, 열전 재료, 압전 재료, 금속/합금 및 전이 금속 산화물 재료 등의 재료로 나노 선이 이루어질 수 있다. 또한, 대응하는 박막이 자기 나노 선, 강절연성 나노 선, 열전 나노 선, 압전 나노 선, 금속/합금, 및 전이 금속 산화물 나노 선으로 형성될 수 있다. 따라서, 이들 박막은 대응하는 자기, 강절연성, 열전, 압전, 금속성 또는 전이 금속 산화물 재료의 속성을 나타내며 플렉서블하거나 플렉서블하지 않을 수 있는 대형 기판상에 형성될 수 있다. 따라서, 완전히 새로운 재료/장치가 본 발명에 따라 형성될 수 있다.
예를 들면, 도 3A에 도시한 나노 선(300)은 자기, 강절연성, 열전, 압전, 금속성, 또는 전이 금속 산화물 재료로 이루어진 나노 선일 수 있다. 더욱이, 도 1에 도시한 나노 선(100) 박막은 이에 따라 자기 나노 선 박막, 강절연성 나노 선 박막, 열전 나노 선 박막, 압전 나노 선 박막, 금속성 나노 선 박막, 또는 전이 금속 산화물 나노 선 박막 또는 이의 임의의 조합일 수 있다.
따라서, 도 2에 도시한 반도체 장치(200)와 같은 장치는 이들 재료 중 하나 이상으로 이루어진 나노 선 박막을 사용하여 형성될 수 있다. 이들 장치는 자기 나노 선과 같은 나노 선 재료 유형에 따라 전기 콘택트를 요구하거나 요구하지 않을 수 있다.
예를 들면, 상술한 바와 같이, 반도체 나노 선 박막이 도 2에 도시한 반도체 장치(200)와 같은 전기 장치에서 사용될 수 있다. 반도체 장치(200)는 소스 전극(202), 게이트 전극(204) 및 드레인 전극(206)을 갖는 3단자 트랜지스터 장치이다. 도 2에 도시한 바와 같이, 나노 선(100) 박막은 소스 전극(202)을 드레인 전극(206)에 결합시킨다. 게이트 전극(204)은 나노 선(100) 박막에 인접하여 형성된다. 동작 동안, 충분한 전압이 게이트 전극(204)에 인가되는 경우, 전류는 드레인 전극(206)과 소스 전극(202) 사이에 도전할 수 있다. 다른 실시예에서, 게이트 전극(204)이 존재할 필요는 없고, 장치(200)는 다이오드와 같은 2단자 장치로서 동작한다. 예를 들면, 이러한 다른 실시예에서, 소스 전극(202)과 드레인 전극(206)은 캐소드 및 애노드 전극일 수 있다.
일 실시예에서, 나노 선(100) 박막이 자기, 강절연성, 열전, 압전, 금속성 또는 전이 금속 산화물 재료 중 하나로 이루어지며, 특정 나노 선 재료의 특성 박막이 포함되는 전기 장치의 동작 동안 나타낼 수 있다.
예를 들면, 일 실시예에서, 전류가 강절연성 나노 선 박막에 인가되는 경우, 전기 극성이 영구 또는 비영구 유형의 강절연성 나노 선 박막에서 야기될 수 있다.
다른 실시예에서, 압전 나노 선 박막에 전류가 인가되는 경우, 형상 변화, 이동 및/또는 압전 나노 선 박막의 진동으로서 나타낼 수 있는 압전 나노 선 박막에서 스트레스가 생성된다. 이러한 압전 나노 선 박막은 예를 들면 나노 선 및 다 른 기술의 애플리케이션을 가질 수 있다. 전이 금속 산화물 재료는 압전 나노 선을 제작하는데 사용될 수 있는 재료의 예이다.
다른 실시예에서, 전류가 열전 나노 선 박막에 인가되는 경우, 열이 열전 나노 선의 박막에 걸쳐 전달될 수 있다. 이러한 열전 나노 선 박막은 온도 제어 및 가열 영역 등의 많은 애플리케이션, 특히, 공간적으로 로컬화된 가열 및/또는 냉각이 요구되는 애플리케이션을 가질 수 있다.
자기 나노 선은 동작을 위해 전기 콘택트에 결합될 필요가 없을 수 있다. 자기 나노 선 박막은 표면상에 형성되어 표면에 자기 속성을 전달할 수 있다. 나노 선 박막은 특정 애플리케이션에 의해 요구되는 바대로 크기가 정해질 수 있다.
금속성 나노 선은 효율적인 도체를 요구하는 애플리케이션에서 박막으로 형성될 수 있다. 또한, 인덕터, 변압기, 및 전자기 등의 전기 장치가 금속성 나노 선 박막으로 형성될 수 있다.
도 7은 본 발명의 일 실시예에 따른, 본 발명의 나노 선 박막을 포함하는 전기 장치를 제작하는 예시적인 단계를 제공하는 흐름도(700)를 나타낸다. 다른 구조적 실시예가 후술하는 설명에 기초하여 당업자에게 명확하게 될 것이다. 이들 단계는 이하 상세히 후술한다.
흐름도(700)는 단계 702에서 개시한다. 단계 702에서, 복수의 (자기, 강절연성, 열전, 압전, 금속성, 또는 전이 금속 산화물) 나노 선이 기판상에 증착된다. 예를 들면, 기판은 도 2에 도시한 기판(208)일 수 있다. 또한, 복수의 나노 선은 상술한 나노 선(100) 박막일 수 있으며, 박막의 나노 선은 자기, 강절연성, 열전, 압전, 금속/합금 또는 전이 금속 산화물 재료로 이루어질 수 있다. 나노 선은 서로 랜덤하게 정렬되거나 장축이 거의 평행이도록 기판상에 증착될 수 있다.
단계 704에서, 제1 및 제2 전기 콘택트가 기판상에 형성된다. 예를 들면, 제1 및 제2 전기 콘택트는 도 2에 도시한 바와 같이 소스 전극(202) 및 드레인 전극(206)일 수 있다. 이러한 실시예에서, 게이트 전극이 또한 기판상에 형성될 수 있다. 다르게는, 제1 및 제2 전기 콘택트는 캐소드 및 애노드 전극일 수 있다. 다른 실시예에서, 제1 및 제2 전기 콘택트는 다른 콘택트 유형일 수 있다. 또한, 다른 다수의 콘택트/추가 콘택트가 기판상에 형성될 수 있다.
단계 702 및 단계 704는 임의의 순서로 수행될 수 있다. 단계 702 및 단계 704의 효과는 적어도 하나의 나노 선이 제1 전기 콘택트를 제2 전기 콘택트에 결합한다는 점이다. 나노 선의 패터닝, 나노 선의 도핑, 나노 선을 전기 콘택트와 접촉하는 기판에 부착하게 등의 후속 처리 단계가, 이하 설명되는 것과 같이, 필요시 수행될 수 있다.
전자 및 홀을 높은 이동도로 도전하는 대형 매크로전자 재료
실리콘 등의 단일 반도체 내에 p 및 n 도펀트를 포함할 수 있지만, 두 캐리어 유형을 동일 재료에 존재함은 캐리어의 소멸 및 재결합을 야기하여 서로 열악한 이동도가 나타내게 할 수 있다. 따라서, 단일 반도체 내에서 종래 수단에 의한 p 도펀트 및 n 도펀트의 재결합은 바람직하지 않다.
본 발명의 실시예에 따르면, p 도핑 나노 선과 n 도핑 나노 선은 별도 제작되고 매크로전자 기판과 같이 동종 혼합물로 표면상에 증착될 수 있다. 매크로 레 벨에서, 결과적인 재료는 n 도펀트 및 p 도펀트 모두 고밀도로 포함하게 된다. 그러나 개별 캐리어 유형은 물리적으로 서로 분리되어(즉, 상이한 나노 선임), 그 결과, 거의 상호작용하지 않는다(즉, 캐리어는 서로 거의 소멸시키지 않는다). 따라서, 이러한 p 도핑 및 n 도핑 나노 선의 혼합을 생성함으로써, n 및 p 도핑된 것처럼 응답하는 매크로전자 장치가 제작될 수 있다. 예를 들면, n 도핑 및 p 도핑 나노 선을 포함하는 결과적인 나노 선 박막은 n 도핑 및 p 도핑 나노 선의 특성을 나타낼 수 있다.
예를 들면, 다이오드, 트랜지스터 및 후술하거나 공지된 다른 전기 장치는 p 도핑 나노 선 및 n 도핑 나노 선의 조합을 포함하도록 제작될 수 있다. 예를 들면, 도 2에 도시한 반도체 장치(200)는 p 도핑 나노 선과 n 도핑 나노 선의 조합을 포함하는 나노 선(100) 박막을 포함할 수 있다. n 도핑 나노 선과 p 도핑 나노 선은 다양한 방식으로 박막으로 결합될 수 있다. 이들 방식 중 일부를 후술한다.
예를 들면, 도 8A는 n 도핑 나노 선(802)과 p 도핑 나노 선(804)의 동종 혼합물을 포함하는 나노 선 박막(800)의 일부 예의 근접 도면을 나타낸다. 박막(800)은 다양한 전기 장치 유형에서 사용될 수 있다. 도 8A의 예에서, n 도핑 나노 선(802)과 p 도핑 나노 선(804)은 기판상으로의 증착 전에 형성 및 혼합될 수 있으며, 또는 기판상에 혼합될 수 있다. 또한, 도 8A의 나노 선이 랜덤 지향되는 것으로 도시되지만, 본 발명은 상술한 바와 같이 부분적으로 그리고 거의 평행으로의 사용을 포함한다.
다른 실시예에서, 도 8B는 n 도핑 나노 선(802)과 p 도핑 나노 선(804)을 포 함하는 나노 선 박막(810)의 일부 예를 나타낸다. 예를 들면, 박막(810)이 기판상에 형성될 수 있다. 도 8B에 도시한 바와 같이, 박막(810)의 제1 영역은 복수의 n 도핑 나노 선(802)을 포함하고, 박막(810)의 제2 영역(814)은 복수의 p 도핑 나노 선(804)을 포함한다. 도 8B의 예에서, 제1 영역(812)과 제2 영역(814)은 거의 비중첩이다. 따라서, 도 8B의 예에서 도시한 바와 같이, n 도핑 나노 선(802)과 p 도핑 나노 선(804)은 공간적으로 또는 국부적으로 분리된 방식으로, 실질적으로 또는 심지어 완전히 분리되어 기판상에 증착될 수 있다. n 도핑 및 p 도핑 나노 선은 기판상의 n 도핑 및 p 도핑 나노 선의 분리된 스트립, 스팟 등을 형성하는 등, 임의의 구성에서 공간적으로 또는 국부적으로 분리될 수 있다.
다른 실시예에서, 도 8C는 n 도핑 나노 선(802)과 p 도핑 나노 선(804)을 포함하는 나노 선 박막(820)을 나타낸다. 도 8C에 나타낸 바와 같이, 박막(820)의 제1 서브레이어(822)는 복수의 n 도핑 나노 선(802)을 포함하고, 박막(820)의 제2 서브레이어(824)는 복수의 p 도핑 나노 선(804)을 포함한다. 따라서, 도 8C의 예에서 도시한 바와 같이, n 도핑 나노 선(802)과 p 도핑 나노 선(804)은 둘 이상의 분리된 레이어로 기판상에 증착될 수 있다.
본 발명의 실시예에서, n 도핑 및 p 도핑 나노 선(802 및 804)은 혼합되거나, 레이어 내에서 국부적으로 분리되거나 및/또는 임의의 조합으로 개별 레이어로 분리될 수 있다.
도 9는 본 발명의 일 실시예에 따른, 본 발명의 나노 선 박막을 제작하는 예시적인 단계를 제공하는 흐름도(900)를 나타낸다. 도 9의 단계는 여기에서의 교시 에 기초하여 당업자에게 명확한 바와 같이 도시한 순서대로 반드시 발생할 필요는 없다. 다른 구조적 실시예가 후술하는 설명에 기초하여 당업자에게 명확하게 될 것이다. 이들 단계는 이하 상세히 설명한다.
흐름도(900)는 단계 902에서 개시한다. 단계 902에서, p 도핑된 제1 복수의 나노 선이 형성된다. 예를 들면, 제1 복수의 나노 선은 도 8A 내지 도 8C에 도시한 바와 같이 p 도핑 나노 선(804)이다. p 도핑 나노 선은 여기서 설명되거나 공지된 바와 같이 임의의 방식으로 형성될 수 있다. 예를 들면, p 도핑 나노 선은 후에 p 도핑되는 진성 나노 선으로서 성장될 수 있거나, p 도핑 반도체 재료로부터 성장될 수 있다. 또한, p 도핑 나노 선은 모두 동일한 반도체 재료(예를 들면, 모두 p 도핑된 Si)로 이루어질 수 있거나, 상이한 반도체 재료(즉, 일부 p 도핑된 나노 선과 p 도핑된 CdS 나노 선)로 이루어진 나노 선일 수 있다.
단계 904에서, n 도핑된 제2 복수의 나노 선이 형성된다. 예를 들면, 제2 복수의 나노 선이 도 8A 내지 도 8C에 도시한 바와 같이 n 도핑된 나노 선(802)이다. n 도핑된 나노 선은 여기서 설명되는 바와 같이 또는 달리 공지된 바와 같이 임의의 방식으로 형성될 수 있다. 예를 들면, n 도핑 나노 선은 후에 n 도핑되는 진성 나노 선으로서 성장될 수 있거나 n 도핑 반도체 재료로부터 성장될 수 있다. 또한, n 도핑 나노 선은 모두 동일한 반도체 재료(예를 들면, 모든 n 도핑된 Si)로 이루어질 수 있으며, 상이한 반도체 재료(즉, 일부 n 도핑 Si 나노 선과 n 도핑 CdS 나노 선)로 이루어진 나노 선일 수 있다.
단계 906에서, 제1 복수의 나노 선과 제2 복수의 나노 선은 기판상에서 증착 되어 n 도핑 및 p 도핑 나노 선을 포함하는 나노 선 박막을 형성한다. 예를 들면, 실시예에서, 제1 및 제2 복수의 나노 선은 개별적으로 또는 동시에 증착될 수 있다. 제1 및 제2 복수의 나노 선이 혼합되어 단일 또는 여러 층의 동종 혼합물을 형성할 수 있다. 다르게는, 제1 및 제2 복수의 나노 선은 둘 이상의 개별 기판 영역 및/또는 박막의 둘 이상의 개별 서브레이어에 증착될 수 있다.
일 실시예에서, n 도핑 나노 선과 p 도핑 나노 선이 개별 층인 경우, 흐름도(900)는 n 도핑 나노 선의 층과 p 도핑 나노 선 층 상이에 다른 재료의 층이 형성되는 단계를 포함하다. 예를 들면, 중간층은 플라스틱층, 유리층, 공기 층 또는 다른 절연층 유형 등의 절연층이다.
따라서, p 도핑 및 n 도핑 특성을 갖는 반도체 장치/재료가 형성될 수 있다. 일 실시예에서, 이러한 장치/재료는 팩터 X보다 큰 길이 스케일에 대하여 n 및 p 특성을 갖는 것으로 간주될 수 있으며, 여기서, X는 나노 선 크기, 나노 선 밀도 및/또는 다른 팩터에 의존한다. 본 발명 이전에는, 이러한 장치/재료가 존재하지 않았다.
나노 선 이종구조로 제작된 매크로전자 장치
본 발명의 다른 실시예에서, p-n 다이오드, 트랜지스터 및 다른 전기 장치 유형 등의 전기 장치는 나노 선 이종구조를 사용하여 제작될 수 있다. 여기서 설명하는 나노 선 이종구조는 나노 선 길이에 걸쳐 복수의 p-n 접합을 통상 포함하는 나노 선이다. 즉, 나노 선 이종구조는 길이에 걸쳐 상이한 교차 부위 또는 세그먼트를 포함한다. 예를 들면, 나노 선 이종구조는 상이하게 도핑되거나 상이한 재료 로 이루어지는 교차 부위를 가질 수 있다.
상이한 부위를 갖는 나노 선을 형성함으로써, 반도체 장치의 제작은 상당히 단순화될 수 있다. 예를 들면, 이들 부위가 상이하게 도핑되는 실시예에서, 나노 선이 도핑되기 때문에, 나노 선이 부착될 기판 영역은 종래와 같이 고가의 포토리소그래피 또는 이온 주입 프로세스를 사용하여 도핑될 필요가 없다. 또한, 기판과의 오믹 콘택트는 진성 나노 선과 비교하여 도핑된 나노 선의 사용을 통해 개선된다. 또한, 나노 선 이종구조는 기판상의 전극들 간의 거리가 통상 훨씬 크기 때문에 종래 나노 선과 비교하여 기판상에 주의하여 배치될 필요가 없다. 따라서, 보다 많이 전극들 사이에 거리를 확장할 수 있으며, 따라서, 종래 나노 선에 비해 전극과 접촉할 수 있다.
부위가 상이한 재료를 갖는 실시예로, 많은 애플리케이션이 가능하다. 예를 들면, 나노 선 이종구조는 제1 고밀도 p 도핑 실리콘 부위, 제2 고밀도 n 도핑 GaN 부위, 및 제3 고밀도 n 도핑 실리콘 부위를 포함할 수 있다. 이는 GaN LED로의 전기적 인터페이스를 단순화하는데 사용될 수 있다. 나노 선 이종구조에서 도핑 및 재료의 임의의 다른 조합이 사용될 수 있다.
제1 실시예에서, 나노 선 이종구조는 길이에 걸쳐 여러 p-n 접합을 갖도록 성장된다. (후술하는 설명은 상이한 재료 등을 포함하는 나노 선 길이에 걸쳐 다른 차이점에 적용될 수 있다. 예시의 목적으로, 설명은 상이하게 도핑된 부분에 집중한다). 예를 들면, 도 10은 본 발명의 일 실시예에 따른, 나노 선 이종구조인 나노 선(1000)을 나타낸다. 도 10에 도시한 바와 같이, 나노 선(1000)은 복수의 n 도핑 부위(1010a,b) 및 복수의 p 도핑 부위(1020a,b)를 갖는다. 따라서, 복수의 p-n 접합(1030a,b,c)은 p 도핑 부위(1010) 및 n 도핑 부위(1020)의 교차점에서 존재한다. 또한, 나노 선(1000)의 각각의 도핑된 부위는 길이(1002)를 갖는다.
실시예들에서, 나노 선(100)의 도핑된 부위의 길이는 균일하거나 균일하지 않을 수 있다. 바람직하게는, 본 발명의 나노 선 이종구조의 도핑 부위는 나노 선 이종구조가 사용될 수 있는 최종 장치에서 전극 간의 거리와 대략 동일한 길이(즉, 다시 말하면, p-n 접합이 이격됨)를 갖는다. 예를 들면, 일 실시예에서, 도핑 부위의 길이는 전극 간의 거리와 동일하거나 전극 간의 거리보다 약간 길 수 있다. 이러한 방식으로, 나노 선 이종구조가 기판상에 형성되는 경우, 평균적으로, 각 나노 선 이종구조의 단일 p-n 접합이 최종 장치의 전극 사이에 배치될 수 있으며, 각 나노 선 이종구조는 전극들 간의 거리를 확장할 수 있다. 또한, 각 나노 선에서 도핑 부위의 개수로 인해, 각 나노 선 이종구조의 전체 길이는 전극들 간의 거리보다 훨씬 클 수 있다. 이러한 속성은 각 전극 쌍 간의 효율적인 p-n 다이오드를 생성하여, 매크로전자 장치를 생성할 수 있다. 또한, 나노 선 이종구조가 필요한 적은 정확성으로 기판상에 증착될 수 있고 심지어 랜덤하게 증착될 수 있기 때문에, 제작 제한은 나노 선 이종구조를 사용하여 저감된다. 나노 선 이종구조의 반복 구조는 랜덤 증착된 나노 선 이종구조의 충분한 p-n 접합이 전기 콘택트 사이에 위치하여 동작 장치를 생성할 수 있게 한다. 이러한 나노 선 이종구조의 제작 이점은 이하 상세히 설명한다.
나노 선 이종구조를 사용하여, 매크로 이종구조화된 전자 장치가 생성될 수 있다. 예를 들면, 도 11A는 본 발명의 일 실시예에 따른, 복수의 나노 선(1000)을 포함하는 2단자 전기 장치(1100)의 예를 나타낸다. 도 11A에 나타낸 바와 같이, 나노 선(1000a 내지 1000e)은 제1 전기 콘택트(1102)와 제2 전기 콘택트(1104) 상에 비정렬 방식으로 증착된다. 예를 들면, 장치(100)는 다이오드일 수 있으며, 제1 및 제2 전기 콘택트(1102 및 1104)는 캐소드 및 애노드 전극일 수 있다. 도 11A의 실시예에서 도시한 바와 같이, 제1 전기 콘택트(1102)와 제2 전기 콘택트(1104) 간의 거리는 길이(1002)와 대략 동일하고(예를 들면, 중심 사이 또는 내부 에지 사이), 이는 나노 선(1000a 내지 1000e)의 도핑 부위의 길이이다. 또한, 나노 선1000a 내지 1000e) 각각의 전체 길이는 제1 전기 콘택트(1102) 및 제2 전기 콘택트1104) 간의 거리보다 크다. 도 11A에서 도시한 바와 같이, 나노 선(1000c, 1000d 및 1000e)은 제1 및 제2 전기 콘택트(1102 및 1104)과 결합하지 않는다. 그러나 이들 위치로 인해, 나노 선(1000a 및 1000b)은 제1 및 제2 전기 콘택트(1102 및 1104)를 결합한다. 또한, 나노 선(1000a 및 1000b)은 제1 및 제2 전기 콘택트(1102 및 1104) 사이에 위치하는 개별 p-n 접합(1030a 및 1030b)을 갖는다. 따라서, 장치(1000)는 도 11A에 구성된 바와 같이 다이오드로서 동작할 수 있다.
도 11A의 예에서, 나노 선(1000a 및 1000b)의 p-n 접합(1030a 및 1030b) 각각은 서로 대향한다. 즉, 나노 선(1000a)의 n 도핑 부위와 나노 선(1000b)의 p 도핑 부위는 제1 전기 콘택트(1102)에 접촉하고, 나노 선(1000a)의 p 도핑 부위와 나노 선(1000b)의 n 도핑 부위는 제2 전기 콘택트(1104)에 접촉한다. 따라서, 나노 선(1000a 및 1000b)의 p-n 접합(1030a 및 1030b)은 각각 도전성 및 비도전성이고 서로 대향한다. 이러한 나노 선(1000a 및 1000b)의 배치는 예를 들면 기판상의 나노 선 이종구조의 랜덤 증착 동안 발생할 수 있다. 그러나 특정 애플리케이션에서, 제1 및 제2 전기 콘택트(1102 및 1104)는 일 방향에서 전류가 흐르게 할 수 있는 전압이 인가되어, 나노 선(1000a 및 1000b)의 p-n 접합(1030a 및 1030b) 중 단지 하나 만이 동작하게 한다. 예를 들면, 나노 선(1000a 및 1000b)은 발광 나노 선일 수 있다(다음 단락에서 상세히 설명함). 따라서, 제2 전기 콘택트(1104)에 비하여 충분히 높은 전압이 제1 콘택트(1102)에 인가되는 경우, 나노 선(1000b)의 p-n 접합(1030b)은 도전하여 발광할 수 있다. 고전압이 제1 전기 콘택트(1102)로부터 제거되는 경우, 어떤 광도 나노 선(1000a 및 1000b) 중 하나에 의해 방출되지 않는다. 따라서, 이러한 애플리케이션에서, 전류 흐름과 대향인 잉여 나노 선 이종구조는 동작에 영향을 미치지 않는다. 그러나 이러한 실시예는 역방향 바이어스되는 경우(즉, p-n 접합(1030a)이 순방향 바이어스되고 p-n 접합(1030b)이 발광하지 않는 경우)에도 발광하는 새로운 유형의 발광 다이오드를 생성한다. 그러나 다른 애플리케이션에서는, 나노 선 이종구조의 대향된 p-n 접합을 갖는 것이 바람직하지 않을 수 있다. 따라서, 이러한 애플리케이션에서, 대향된 p-n 접합이 발생하지 않는 방식으로 나노 선을 증착하는 것이 바람직할 수 있다.
예를 들면, 다른 실시예에서, 나노 선(1000)은 서로에 대하여 그리고 의도된 전극 패턴에 대하여 정렬되어 이들의 p-n 접합(1000)이 정렬될 수 있다. 예를 들면, 이는 나노 선(1000)이 한정된 위치에서 접합하도록 기판을 화학적으로 패턴함으로써 달성될 수 있다. 또한, 이는 다른 방식으로 달성될 수 있다.
2단자 장치의 생성과 유사한 방식으로, p-n-p 또는 n-p-n 바이폴라 트랜지스터 등의 보다 복잡한 장치는, p-n-p 반복 세그먼트가 소스 및 드레인 전극 간의 거리와 동일한 간격이 되도록 하는 나노 선 이종구조를 생성함으로써 형성될 수 있다. 일 실시예에서, 장치당 하나 이상의 인터페이스를 갖는 장치에 있어서, 나노 선 이종구조가 전극 간의 거리와 거의 동일한 내장형 주기를 갖지만, 각 주기 내의 장치의 전체 길이는 전체 폭에 비해 작은 것이 바람직하다. 이는 중간에서 전체 p-n-p 세그먼트보다 각 단에서 p-n-p 세그먼트의 절반을 사용하여 전극 간의 갭을 연결할 수 있는 나노 선 개수를 감소하게 할 수 있다.
예를 들면, 도 11B는 나노 선 이종구조를 포함하고, 드레인 전극(1152), 게이트(1154), 및 소스 전극(1156)이 길이(1002)에 동일한 거리(예를 들면, 통상 거리는 인접 콘택트/전극에 대한 센터 대 센터임)를 갖는 p-n-p 트랜지스터(1150) 예를 나타낸다. 도 11B에 도시한 바와 같이, p-n 접합은 드레인과 게이트 전극(1152 및 1154)과 게이트 및 소스 전극(1154 및 1156) 간의 나노 선(1000a 내지 1000c) 각각에 존재한다. 일 실시예에서, 예를 들면, 게이트 전극(1154)은 절연/절연층(도 11B에 미도시)에 의해 나노 선(1000a 내지 1000c)에서 분리될 수 있다. 따라서, 전극(1152, 1154 및 1156) 상의 나노 선 이종구조의 증착을 통해, p-n-p 트랜지스터(1150)가 형성될 수 있다.
나노 선 이종구조를 사용하여, 임의의 재료로부터 임의 유형의 전자 장치를 거의 형성할 수 있다. 예를 들면, 장치는 전자, 반도체, 광학, 전기광학, 압전, 열전, 강절연성 및 기타 재료 등의 임의의 재료로부터 형성된 나노 선 이종구조를 사용하여 제작될 수 있다.
상술한 바와 같이, 나노 선 이종구조가 성장될 수 있다. 다르게는, 포토리소그래피, 이온 주입, 또는 다른 도핑 프로세스는 매크로 p-n 접합이 형성되도록 나노 선 이종구조의 상이하게 도핑된 영역을 생성하는데 사용될 수 있다. 일 실시예에서, 이 프로세스는 전극을 생성함과 함께 패터닝 프로세스의 일부로서 행해질 수 있다.
실시예에서, 나노 선 이종구조가 둘 이상의 상이한 도펀트 유형을 가질 수 있다. 예를 들면, 나노 선(1000)은 두 개의 반복 도펀트 유형 부위: n 도핑 및 p 도핑 부위(즉, 반복 n:p 도핑 패턴)를 갖는다. 또한, 나노 선 이종구조는 p:n:p, n:p:n, p:i:p, n:i:n, p+:p:n, n+:n:p, p+:n:p, n+:p:n 및 임의의 다른 반복 패턴 등의 다른 다수의 반복 도펀트 유형 부위일 수 있다.
도 12는 본 발명의 일 실시예에 따른, 나노 선 이종구조를 포함하는 전기 장치를 제작하는 예시적인 단계를 제공하는 흐름도(1200)를 나타낸다. 도 12의 단계는 여기에서의 교시에 따라 당업자에게 명확할 수 있는 바와 같이 도시한 순서로 발생할 필요는 없다. 다른 구조적 실시예가 후술하는 설명에 따라 당업자에게 명확할 수 있다. 이들 단계는 이하 상세히 설명한다.
흐름도(1200)는 단계 1202에서 개시한다. 단계 1202에서, 복수의 나노 선은, 각 나노 선이 그 장축을 따라 제1 도펀트로 도핑된 적어도 하나의 제1 부위와 제2 도펀트로 도핑된 적어도 하나의 제2 부위를 가지며 제1 및 제2 부위의 연속 접합 간의 간격이 제1 거리에 거의 동일하도록 형성된다. 예를 들면, 복수의 나노 선은 도 10의 나노 선(1000)과 유사하게 형성될 수 있다. 도 10에 도시한 바와 같이, 나노 선(1000)은 p 도핑된 부위(1010)와 n 도핑된 부위(1020)를 갖도록 형성되며, 이들 각각은 n형 및 p형 도펀트 재료를 사용하여 도핑된다. 또한, 도 10에 도시한 바와 같이, 길이(1002)의 p-n 접합(1030) 간의 간격을 갖는다. 나노 선 이종구조는 임의 개수의 교차 도핑 부위를 갖고 임의의 길이로 형성될 수 있다.
단계 1204에서, 한 쌍의 전기 콘택트가 기판상에 형성되며, 전기 콘택트 간의 거리는 제1 거리와 대략 동일하다. 예를 들면, 일 실시예에서, 전기 콘택트는 도 11A에 도시한 제1 및 제2 전기 콘택트(1102 및 1104)이다. 도 11A에 도시한 바와 같이, 제1 및 제2 전기 콘택트(1102 및 1104) 간의 거리가 길이(1002)에 대략 동일하다. 다르게는, 일 실시예에서, 한 쌍의 전기 콘택트는 도 11B에 도시한 드레인 및 게이트 전극(1152 및 1154)이다.
단계 1206에서, 복수의 나노 선은 기판상에 증착되고, 복수의 나노 선 중 적어도 하나의 나노 선은 제1 전기 콘택트를 제2 전기 콘택트에 결합한다. 예를 들면, 도 11A에 도시한 바와 같이, 복수의 나노 선(1000a 내지 1000e)이 기판상에 증착된다. 도 11B에 도시한 바와 같이, 복수의 나노 선(1000a 내지 1000c)이 기판상에 증착된다. 복수의 나노 선은 여기서 설명한 임의의 방식으로 또는 다른 공지된 방식으로 기판상에 증착될 수 있다. 그 후, 복수의 나노 선은 임의의 부착 방식에 따라 전기 콘택트에 부착될 수 있다.
나노 선 매크로전자를 사용한 발광 박막
실시예에서, 형광 반도체 재료, 인광, 전기발광, 음극발광 또는 다른 발광 재료로부터 제작된 나노 선이 유리, 플라스틱 또는 다른 기판 유형 상에 증착될 수 있으며, 저비용 대형 조명이 백색 또는 임의의 다른 색의 광이 방출할 수 있게 한다. 예를 들면, 반도체 나노 선의 정렬된 모노레이어는 이 목적을 위해 기판상에 형성될 수 있다. 이들 나노 선은 CdSe, GaN, InP 또는 임의의 다른 종래 또는 비 전통적인(non-traditional) 전기발광 반도체 재료 등의 형광 재료부터 제작될 수 있다.
그러나 발광 다이오드(LED)를 형성하기 위해서, p-n 접합은 각 전극 쌍 사이에서 각 나노 선에 존재하여야 한다. 이는 각 나노 선이 예를 들면 포스트 제작 이온 주입을 사용하여 광역으로 도핑되어야 하는 경우 제작하기 어렵고 비싸다.
따라서, 본 발명에 따르면, 나노 선은 나노 선 이종구조에 대하여 상술한 바와 유사한 방식으로 p-n 접합으로 형성/성장될 수 있다. 상술한 바와 같이, 각 나노 선은 하나 이상의 p-n 접합을 갖도록 형성될 수 있다. p-n 접합은, 최종 디스플레이/조명 장치에서 부착될 수 있는 전극들 간의 거리와 대략 동일한 거리로 이격되는 것이 바람직하다. 따라서, 상술한 바와 같이, 나노 선 이종구조의 양이 기판상에 증착되는 경우, 전극 사이에 배치된 p-n 접합이 분포할 수 있지만, 어떤 단일 p 도핑 또는 n 도핑 영역도 전극 간의 전체 거리에 확장되지는 않는다. 평균적으로, 모든 배선은 전극들 간의 거리 또는 전체 갭에 확장할 수 있고 전극들 간의 하나의 p-n 접합을 갖는다. 이는 p-n 방향이 매크로전자 LED에서의 바이어스 방향에 올바른 각 나노 선에서 효율적인 LED를 생성한다. 애노드 및 캐소드 전극의 어레이, 소스/드레인 전극의 어레이를 패턴함으로써, 이는, 필요시, 플렉서블 기판상에서 초대형으로 행해질 수 있다. 본 발명의 고유 양태는 말단 위치가 랜덤하도록 나노 선이 증착되는 경우 특정 표면상의 나노 선의 대략 절반이 적절한 방향으로 p-n 접합을 가질 수 있고 이에 따라 바이어스가 특정 방향에 인가될 때 빛을 생성할 수 있지만 나머지 절반을 그렇지 않다. 반대 방향으로 바이어스된 경우, 나노 선의 나머지 절반이 발광하고 처음 절반은 발광하지 않아서 나노 선의 상이한 배치에 대하여 역할이 반전될 수 있다. 이와 같이, 이러한 기술은 바이폴라 LED를 가능하게 한다. 상술한 바와 같이 부분 말단 정렬의 사용을 통해, 보다 종래의 단극 LED가 또한 본 발명을 사용하여 제작될 수 있다.
나노 선에 의해 방출되는 광의 색 또는 파장은, 적어도 그 일부는, 나노 선이 제작되는 재료의 유형 및 나노 선의 직경에 의존한다. 일 실시예에서, 디스플레이/조명 장치에서 사용되는 복수의 나노 선에 대하여 단일 나노 선 재료 및 나노 선 직경을 사용함으로써, 단색 광원이 생성될 수 있다. 다른 실시예에서, 상이한 재료 및/또는 상이한 직경을 갖도록 제작된 나노 선의 혼합물을 사용함으로써, 다색 광원이 생성될 수 있다. 예를 들면, 적색, 청색 및 녹색 나노 선이 혼합물이 포함되는 경우, 백색 광원이 생성될 수 있다.
본 발명의 발광 나노 선 박막은 발광의 보다 높은 품질의 색 순도가 가능하며 종래 광 이미터 보다 개선된 색 인덱스가 가능하다. 발광 나노 선 박막에 대한 이들 팩터는, 본 발명의 실시예에서, 많은 순수 색을 혼합할 능력으로 인해 박막 광 이미터의 OLED 기반의 버전보다 훨씬 클 수 있다.
나노 선의 양자 구속 효과는 직경의 함수로서 전기발광 나노 선의 발광 파장 을 제어하지만 동일한 재료 조성을 보유할 수 있는 이점을 취할 수 있다. 이는 혼합 막 내의 각각의 발광 요소의 조성이 동일하기 때문에 이러한 혼합 막으로의 전기적 인터페이스를 간략화하는데 사용될 수 있다.
디스플레이 또는 조명 패턴에 바람직한 바와 같이, 발광 나노 선 이종구조에 대한 전극이 임의의 패턴으로 배치될 수 있다. 예를 들면, 도 13A은 본 발명의 일 실시예에 따라 한 쌍의 전극, 제1 전기 콘택트(1302) 및 제2 전기 콘택트(1304)를 갖는 개별 화소 또는 광원(1300)을 나타낸다. 제1 및 제2 전기 콘택트(1302 및 1304)는 LED에 대한 애노드 및 캐소드 전극일 수 있으며, 또는 발광 트랜지스터의 한 쌍의 전극일 수 있다. 복수의 발광 나노 선(1310a 내지 1310e)은 또한 광원(1300)에 존재한다. 발광 나노 선(1310a 내지 1310e)은 도 10의 나노 선(1000)과 유사하게 도핑되고, 발광 재료로 제작되며, 제1 및 제2 전기 콘택트(1302 및 1304) 사이에 결합된다. 각 발광 나노 선(1310a 내지 1310e)의 p-n 접합(1320)은 제2 전기 콘택트(1304)에 비해 충분한 전압이 제1 전기 콘택트(1302)에 인가되는 경우에 발광한다. 나노 선(1310a 내지 1310e)은 도 13A에서 정렬되는 것으로 도시되지만, 다른 실시예에서, 나노 선(1310)은 정렬될 필요는 없으며, 예를 들면 랜덤 분포될 수 있다.
다른 실시예에서, 도 13B는 각각이 화소 또는 광원(1300)과 유사한, 개별 화소 또는 광원(1300a 내지 1300e)의 칼럼을 나타낸다. 유사한 방식으로, 임의 개수의 화소 또는 광원(1300)이 행, 열, 또는 2차원 어레이로 배치되어, 예를 들면 많은 수/복수의 화소를 갖는 디스플레이로 사용될 수 있다. 도 13B에 도시한 바와 같이, 광원(1300a 내지 1300c)은 필요시 공통 제2 전기 콘택트(1304)를 가질 수 있으며, 또한 제1 전기 콘택트(1302a 내지 1302c)에 의해 각각 독립적으로 제어될 수 있다. 다르게는, 독립된 제2 전기 콘택트가 또한 가능하다.
다른 실시예에서, 도 13C는 본 발명의 일 실시예에 따라 복수의 광원 칼럼(1350)을 포함하는 대형 광원(1320)을 나타낸다. 광원(1320)은 연장된 제1 및 제2 전기 콘택트(1324 및 13226)를 포함하며, 이는 여러 열(1350a 내지 1350c)(또는 행)에서 p-n 접합을 조명하도록 배치되어 대면적 상으로 조명을 제공한다. 제1 및 제2 전기 콘택트(1324 및 1326)는 임의의 길이를 가질 수 있으며, 임의 개수의 벤드 및/또는 트레이스 "핑거"를 가질 수 있으며, 임의의 개수의 열 및/또는 행에 연동되어 나노 선이 이들을 연결할 수 있게 하고 비교적 큰 면적에 빛을 제공할 수 있다(및/또는 다른 다이오드 기능을 제공할 수 있다).
전극들 간의 간격은 최적 전기 성능을 위해 선택될 수 있다. 전극의 길이는 총 형광/조명 출력을 최대화하고 필요한 처리 단계 수를 감소하기 위한 임의의 길이일 수 있다.
다른 실시예에서, 나노 선(1310)은 서로에 대하여 그리고 의도된 전극 패턴에 대하여 정렬될 수 있으며, 이들의 p-n 접합(1320)이 정렬된다. 예를 들면, 이는 나노 산(1310)이 한정된 위치에 부착되도록 기판을 화학적으로 패턴함으로써 달성될 수 있다. 이는 보다 효율적인 발광 장치를 생성하고 형성된 광원 장치들 간의 보다 적은 통계적 변동을 야기할 수 있다. 다르게는, 나노 선(1310)은 랜덤하게 또는 등방성 방향으로 증착될 수 있다. 이러한 실시예에서, 비교적 효율이 적 은 발광 장치가 생성될 수 있으며(예를 들면, 보다 적은 수의 나노 선(1310)이 전극에 결합될 수 있으며 이에 따라 동작하지 않음), 형성된 광원 장치들 간의 보다 큰 통계적 변동을 야기할 수 있다.
또한, 광원은 나노 선(1310)의 모노레이어인 막(즉, 하나의 나노 선 후막), 나노 선(1310)의 서브 모노레이어, 또는 나노 선(1310)의 다수 레이어에 형성되는 나노 선(1310)을 포함할 수 있다.
또한, 나노 선 내에 p-n 접합을 제작할 필요없이 발광 막을 생성할 수 있다. 이는 포스트 증착 리소그라피 및 주입을 통해 또는 반도체 전극 인터페이스에서의 쇼키 다이오드 제작을 통해 달성될 수 있다.
도 14는 본 발명의 일 실시예에 따른, 발광 나노 선 이종구조를 포함하는 발광 장치를 제작하는 예시적인 단계를 제공하는 흐름도(1400)를 나타낸다. 도 14의 단계는 여기에서의 교시에 따라 당업자에게 명확한 바와 같이 도시한 순서대로 발생할 필요는 없다. 다른 구조적 실시예가 후술하는 설명에 따라 당업자에게 명확할 수 있다. 이들 단계는 이하 상세히 설명한다.
흐름도(1400)는 단계 1402에서 개시한다. 단계 1402에서, 적어도 하나의 발광 반도체 재료가 선택된다. 예를 들면, 반도체 재로는 하나 이상의 발광 재료, 또는 CdSe 또는 InP와 같이 발광 나노 선 애플리케이션에 적합한 다른 발광 재료를 포함할 수 있다. 단일 재료는 단색 광원에 대하여 선택되거나, 또는 여러 재료가 상이한 나노 선을 제작하도록 선택되어 다색 광원이 생성될 수 있다.
몇몇 재료는 보다 큰 크기에서 발광하는 경우에도 나노스케일 크기에서 발광 할 수 있다. 이들 재료는 발광 나노 선에서 사용하기에 적합하다. 예를 들면, 일부 벌크 반도체 재료는 발광하지 않지만, 동일 재료의 나노크기의 입자는 발광할 수 있다. 이는 통상 발광 반도체는 아니지만, 특정 크기 이하에서 발광을 개시하는 실리콘을 포함한다. 이들 발광 반도체 재료 유형의 임의의 것이 본 발명에 이용될 수 있다.
흐름도(1400)는 나노 선의 직경을 선택하는 단계를 선택적으로 포함할 수 있다.
단계 1404에서, 복수의 나노 선이 적어도 하나의 발광 반도체 재료에서 선택된 것으로 형성된다. 예를 들면, 복수의 나노 선은 도 13A에 도시된 나노 선(1310a 내지 1310e)이다. 임의 개수의 발광 나노 선은 10s, 100s, 1000s, 백만 및 다른 수치 등의 수로 특정 동작을 위해 생성될 수 있다. 일 실시예에서, 단계 1404는 하나 이상의 복수의 나노 선을 형성하여 선택된 직경을 갖는 단계를 포함할 수 있다.
단계 1406에서, 각 나노 선은 적어도 하나의 p-n 접합에서 포함하도록 도핑된다. 일 실시예에서, 각 나노 선은 복수의 교차 n 및 p 도핑 부위를 갖도록 도핑된다. 예를 들면, 나노 선은 도 10에서 도시한 나노 선(100)에 대하여 도시한 바와 같이 그리고 도 13A에 도시한 나노 선(1310a 내지 1310e)에 대하여 도시한 바와 같이 유사한 방식으로 도핑된다. 나노 선은 임의 개수의 교차 n 및 p 도핑 부위를 갖도록 도핑될 수 있다.
일 실시예에서, 단계 1404 및 단계 1406은 동시에 수행되며, 여기서 n 도핑 및 p 도핑 영역이 나노 선이 성장함에 따라 나노 선에 형성된다. 다르게는, 단계 1404와 단계 1406은 분리하여 수행될 수 있다. 또한, 일 실시예에서, 각 나노 선은 제1 거리와 거의 동일한 다르게 도핑된 부위의 연속 접합 사이의 거리를 갖도록 형성된다.
단계 1408에서, 복수의 나노 선이 기판상에 증착된다. 예를 들면, 복수의 나노 선이 도 13A 내지 도 13C에 도시한 바와 같이 기판상에 증착된다. 나노 선은 임의의 방식으로 증착될 수 있으며, 여기서 설명하는 또는 다르게 공지된 임의의 기판 유형 상에 증착될 수 있다. 이 기판은 대형 매크로전자 기판 등의 소형 또는 대형을 포함하는 임의의 크기일 수 있다. 일 실시예에서, 기판은 제1 및 제2 전기 콘택트가 그 상부에 형성된다. 일 실시예에서, 복수의 나노 선 중 적어도 하나의 나노 선은 제1 전기 콘택트를 제2 전기 콘택트에 결합한다. 또한, 전기 콘택트는 나노 선 내의 p-n 접합 사이의 거리에서 이격될 수 있다.
발광 반도체 장치에 대한 다른 실시예에서, 나노 선은 기판상에 증착되어, 제1 전기 콘택트를 제2 전기 콘택트에 결합한다. 제1 및 제2 전기 콘택트 중 적어도 하나는 금속 콘택트이다. 발광 장치의 동작 동안, 광은 쇼키 효과로 인해 쇼키 다이오드가 동작하는 방식과 유사하게 나노 선과 금속 전기 콘택트의 접합으로부터 야기될 수 있다. 이러한 실시예에서, 장치에서 사용되는 나노 선은 반드시 나노 선 이종구조일 필요는 없으며, 그 대신 필요시 균일하게 도핑/비도핑 나노 선일 수 있다.
나노 선 용액 플로우 마스크 실시예
상술한 바와 같이, 많은 전자 및 다른 유형의 장치는 나노 선을 포함할 수 있다. 이 단락에서, 나노 선의 정확한 위치이동 기술이 바람직하다.
큰 스케일의 제작의 경우, 나노 선 배치 기술은 큰 양으로 제작된 장치에 바람직하다. 예를 들면, 각각의 제작된 장치에 있어서, 나노 선은 필요시 전기 콘택트를 행하도록 장치의 표면상에 배치되어야 한다. 그러나 장치는 상업/경제적으로 실용적인 방식으로 제작되어야 한다. 나노 선은 정확하게 배치되어야 하고 충분한 양/밀도로 표면상에 위치하여야 한다. 몇몇 경우, 나노 선은 서로 정렬되어 배치되어야 한다. 따라서, 상업/경제적으로 실용적인 방식으로 이들 제작 요건에 따른 나노 선의 배치 기술이 바람직하다.
또한, 품질 제어의 경우, 나노 선이 제작된 후에, 제작된 나노 선의 일부를 테스트하는 것이 바람직할 수 있다. 예를 들면, 나노 선이 충분히 도전성인지를 검사하고, 나노 선의 임피던스를 측정하며, 및/또는 나노 선의 다른 전기/기계적 속성을 측정하는 것이 바람직할 수 있다. 따라서, 상업적으로 실용적인 방식으로 나노 선을 테스트 전극과 접촉하는 표면상에 배치하는 것이 바람직할 수 있다.
본 발명에 따르면, 용액 내의 나노 선은 표면상으로 흐르게 된다. 나노 선 용액은 용액 내의 하나 이상의 나노 선이 표면에 상주하거나 부착하는 방식으로 표면상에서 흐르게 된다. 그 후, 나노 선 용액 흐름이 제거되고, 하나 이상의 나노 선이 표면상에 잔존하여 하나 이상의 전기 접속 및/또는 다른 접속 유형을 형성한다.
일 실시예에서, 나노 선의 흐름을 표면의 지정 부위 상으로 지시하는 플로우 마스크가 사용된다. 따라서, 플로우 마스크는 표면의 지정된 부위 상에 나노 선을 배치할 수 있게 한다. 일 실시예에서, 플로우 마스크를 사용하여, 나노 선은 서로 정렬 배치된다. 다른 실시예에서, 나노 선은 플로우 마스크에 의해 정렬 배치되지 않는다.
일 실시예에서, 본 발명은 병렬 회로를 형성할 확률이 낮게 나노 선이 배치될 수 있게 한다. 즉, 본 발명은 원하는 밀도에서 나노 선의 증착을 가능하게 하여, 원하는 경우, 전기 접속이 단일 나노 선에 의해 형성된다. 또한, 습식 화학 및 건식 환경에서 배선의 급속 측정과 콘택트 저항을 가능하게 하는 장치가 제공된다.
이 부분은 표면상에 나노 선을 위치이동하는 플로우 기술 예와 플로우 마스크 실시예를 나타낸다. 나노 선은 전자 장치에서, 전기 테스트 구성에서, 그리고 임의의 다른 장치 또는 시스템에서 반도체 웨이퍼, 전자 기판, 또는 임의의 다른 표면상의 플로우 마스크에 의해 배치될 수 있다. 여기서 설명하는 특정 실시예는 단지 예시적이며 한정하려는 것은 아니다. 플로우 마스크에 대한 다른 실시예는 여기에서의 교시로부터 당업자에게 명확할 것이다. 이들 다른 실시예는 본 발명의 범위 및 취지 내에 있다.
도 15A 및 도 15B는 본 발명의 일 실시예에 따른, 플로우 마스크(1500)의 예의 저면도 및 단면도이다. 도 15A 및 도 15B에 도시한 바와 같이, 플로우 마스크(1500)는 본체(1502)를 포함한다. 본체(1502)는 입력 포트(1510)와 출력 포트(1520)를 포함한다. 본체(1502)의 제1 표면은 타겟 표면과 일치하도록 구성된다. 예를 들면, 타겟 표면은 웨이퍼 표면, 매크로전자 표면과 같은 기판 표면, 또는 임의의 다른 구조의 표면일 수 있다. 예를 들면, 타겟 표면은 집적 회로의 어레이가 상부에 표현된 반도체 웨이퍼의 표면일 수 있다. 플로우 마스크(1500)는 반도체 웨이퍼 표면에 도포되어 나노 선을 임의의 또는 모든 집적 회로 상에 배치한다. 플로우 마스크(1500)는 전체 웨이터를 커버하도록 또는 이의 임의의 부분을 커버하도록 크기가 정해질 수 있다.
도 15A에 도시한 바와 같이, 제1 표면(1504)은 복수의 채널(1506a 내지 1506e)이 그 상부에 형성된다. 제1 표면(1504)은 하나 이상의 채널(1506) 중 임의의 개수가 그 상부에 형성될 수 있다. 채널(1506)은 도 15A에 도시한 바와 같이 서로 거의 평행일 수 있거나, 나노 선의 증착에 요구되는 바와 같이, 하나 이상의 상이한 방향으로 형성될 수 있다. 도 15A에 도시한 바와 같이, 제1 표면(1504)은 또한, 제1 및 제2 피더 채널(1530a 및 1530b)이 상부에 형성된다. 제1 피더 채널(1530a)은 입력 포트(1510)와 채널의 제1 단(1506) 사이에 결합된 입력 피더 채널이다. 제2 피더 채널(1530b)은 채널의 제2 단(1506)과 출력 포트(1520) 사이에 결합된 출력 피더 채널이다. 제1 및 제2 피더 채널(1530a 및 1530b)은 선택적으로 존재한다. 또한, 존재시에, 제1 및 제2 피더 채널(1530a 및 1530b)은 (도 15A에 도시한 바와 같이) 제1 표면(1504) 상에 노출될 수 있으며 또는 플로우 마스크(1530a)의 내부일 수 있다. 제1 및 제2 피더 채널(1530a 및 1530b) 중 하나 또는 둘 모두가 존재하는 실시예에서, 채널(1506) 각각은 입력 포트(1510) 및/또는 출력 포트(1520)에 직접 결합될 수 있다. 다르게는, 입력 포트(1510) 및/또는 출력 포 트(1520)는 각 채널에 존재할 수 있다.
도 15A 및 도 15B에 도시한 바와 같이, 입력 포트(1510)는 제1 피더 채널(1530a)을 통해 채널(1506a 내지 1506e)의 제1 단에 결합되고, 출력 포트(1520)는 제2 피더 채널(1530b)을 통해 채널(1506a 내지 1506e)의 제2 단에 결합된다. 입력 포트(1510)는 본체(1502) 내에 형성되어 채널(1506a 내지 1506e)에 나노 선 흐름을 공급한다. 출력 포트는 본체(1502) 내에 형성되어 채널(1506a 내지 1506e)로부터 나노 선 흐름을 제거한다. 따라서, 나노 선의 흐름은 본체(1502)의 입력 포트(1510)에 지시되어 제1 피더 채널(1530a)을 통해 흐른다. 제1 피더 채널(1530a)은 채널(1506a 내지 1506e)에 나노 선의 흐름을 분산한다. 제2 피더 채널(1530b)은 채널(1506a 내지 1506e)로부터 나노 선 흐름을 수집한다. 나노 선의 흐름은 제2 피더 채널(1530b)로부터 출력 포트(1520)에 흐르고, 여기서 플로우 마스크(1500)로부터 제거된다. 제1 표면(1504)이 타겟 표면과 일치되는 경우, 채널(1506a 내지 1506e)은 각각 타겟 표면의 일부를 커버한다. 채널(1506a 내지 1506e)이 제1 표면(1504)에 형성되어 나노 선의 흐름 중 나노 선이 채널(1506a 내지 1506e)에 의해 커버되는 타겟 표면의 일부 상에 위치할 수 있게 한다.
채널(1506)의 길이, 폭, 및/또는 폭은 나노 선의 흐름을 제어하고, 타겟 표면상의 나노 선의 배치 및 방향을 최적화/제어하도록 선택될 수 있다. 이들 파라미터는 나노 선 흐름 중 나노 선의 특정 길이/폭에 대하여 최적화될 수 있다. 또한, 이들 파라미터는 타겟 표면상의 특정 타겟 도전성 패턴에 대하여 최적화될 수 있다. 예를 들면, 플로우 마스크(1500)는 수개의, 수십, 수백, 수천의 마이크로미 터의 폭 등 임의의 폭의 채널을 가질 수 있다. 예를 들면, 15㎛ 길이의 나노 선에 있어서, 채널폭은 100㎛, 500㎛, 700㎛ 및 이 사이의 다른 폭의 채널 등 1 내지 1000㎛의 범위일 수 있다. 또한, 채널(1506)은 플로우 마스크(1500)의 내부에 있는 도관(즉, 플로우 마스크(1500)의 튜브 또는 터널)에 의해 분리되는, 복수의 채널 세그먼트를 포함할 수 있다. 이러한 방식으로, 채널(1506)은 채널(1506)을 따라 타겟 표면의 개별 분리 영역 상에 나노 선을 배치할 수 있다.
플로우 마스크(1500)는 금속 또는 금속/합금의 조합, 플라스틱, 고분자, 유리, 기판 재료, 및 기타 재료 등의 다양한 재료로 이루어질 수 있다. 플로우 마스크(1500)는 몰딩, 머시닝, 에칭 및/또는 이와 달리 형성될 수 있다. 플로우 마스크(1500)는 요구시 임의의 크기로 제작될 수 있다. 예를 들면, 4인치 직경 또는 사각 플로우 마스크는 4인치 기판 또는 웨이퍼에 인터페이스하도록 사용될 수 있다.
다양한 시스템이 본 발명의 실시예에 따라 나노 선을 배치하는 플로우 마스크(1500)를 포함할 수 있다. 예를 들면, 도 16은 본 발명의 실시예에 따라 플로우 마스크(1500)를 포함하는 나노 선 위치이동 시스템(1600)을 나타낸다. 도 16에 나타낸 바와 같이, 시스템(1600)은 플로우 마스크(1500), 타겟 표면(1602), 나노 선 용액 소스(1604), 및 나노 선 용액 소켓(1060)을 포함한다. 또한, 도 16에 나타낸 바와 같이, 나노 선 용액 소스(160$)는 나노 선 용액(1650)을 포함한다. 나노 선 용액(1650)은 통상 복수의 나노 선을 포함하는 액체 용액이다. 나노 선(1650)의 조성은 나노 선 흐름으로부터 플로우 마스크(1500)를 통해 타겟 표면(1602)으로 나 노 선을 이송하는 것을 지원하도록 선택될 수 있다.
도 16에 도시한 바와 같이, 플로우 마스크(1500)의 제1 표면은 타겟 표면(1602)과 일치하게 된다. 플로우 마스크(1500)는 거의 누설 방지 봉지가 사이에 형성되도록 타겟 표면(1602)과 일치하도록 구성된다. 따라서, 나노 선 용액(1650)은 플로우 마스크(1500)와 타겟 표면(1602) 사이에 형성된 인클로저 내에서 그 사이에 흐르는 경우 거의 포함될 수 있다. 일 실시예에서, 플로우 마스크(1500)의 제1 표면(1504)은 거의 플랫이거나 평면(존재시, 채널(1506) 및 피더 채널(1530) 제외)이어서 플랫 또는 평면인 타겟 표면(1602)과 일치되어 봉지를 형성한다. 그러나 다른 실시예에서, 제1 표면(1504)은 타겟 표면(1602)과 일치하도록 윤곽이 결정될 수 있다. 또한, 플로우 마스크(1500)와 타겟 표면(1602)은 연동 탭 및 슬롯을 구비하여 이들이 서로 적절하게 일치/정렬하게 할 수 있다. 플로우 마스크(1500)와 타겟 표면(1602)은 다르게는 광학적으로 및/또는 기계적으로 일치/정렬될 수 있다. 봉지 재료가 모든 애플리케이션에 필요한 것이 아니지만, 봉지 재료는 플로우 마스크(1500)와 타겟 표면(1602) 사이에 사용되어 봉지를 유지할 수 있게 할 수 있다.
나노 선 용액 소스(1604)는 플로우 마스크(1500)의 입력 포트(1510)에 결합된다. 나노 선 용액 소스(1604)는 나노 선 용액(1650)을 입력 포트(1510)에 공급하여 플로우 마스크(1500)를 통해 타겟 표면(1602)에 걸친 나노 선 흐름을 제공한다. 나노 선 용액 소켓(1606)은 플로우 마스크(1500)의 출력 포트(1520)에 결합되어 플로우 마스크(1500)로부터 나노 선 흐름을 수신 및 제거하고, 실시예에서는, 수신된 나노 선 용액(1650)을 저장할 수 있다. 일 실시예에서, 나노 선 용액 소스(1500)는 플로우 마스크(1500)를 통해 나노 선의 가압 플로우를 공급할 수 있다. 또한, 일 실시예에서, 나노 선 용액 소스(1604)는 플로우 마스크(1500)를 통해 나노 선 용액(1650)의 플로우 레이트를 정확하게 제어할 수 있다.
도 17A 및 도 17B는 본 발명의 일 실시예에 따른, 플로우 마스크(1500)를 통해 흐르는 나노 선의 흐름(1702)의 평면도 및 단면도를 나타낸다. 플로우 마스크(1500)를 통한 흐름(1702)의 방향/경로는 통상 화살표로 나타낸다. 또한, 추가 화살(1710)은 나노 선(1702)의 흐름 중 일부 나노 선이 취하는 경로가 나노 선 용액(1650)을 떠나 타겟 표면(1602) 상에 위치하게 한다. 일 실시예에서, 나노 선은 채널(1506)을 통한 흐름(1702)의 방향과 거의 평행한 방향으로 타겟 표면(1602) 상에 배치된다.
도 18A는 플로우 마스크(1500)와 일치한 반도체 웨이퍼(1800)의 일 예의 평면도를 나타낸다. (단지 플로우 마스크(1500)의 채널 위치가 도 18A에 도시되어 있다). 웨이퍼(1800)에 대한 플로우 마스크(1500)의 채널(1560a 내지 1560e)의 위치는 점선으로 표시된다. 채널(1506a 내지 1506e) 각각은 웨이퍼(1800)의 부위(1802a 내지 1802e) 중 대응하는 하나를 커버하도록 배치된다.
도 18B는 본 발명의 동작으로 인해, 나노 선을 상부에 배치한 웨이퍼(1800)의 표면상에 나노 선 영역(1810a 내지 1810e)(즉, 나노 선 증착 영역)을 나타낸다.
도 18C는 집적 회로(1820a 내지 1820n)의 어레이의 위치가 형성된 웨이퍼 (1800)의 일 예의 보다 자세하게 나타낸다. 집적 회로(1800)는 0.5㎝2 등의 임의의 집적회로 유형 및 임의의 크기일 수 있다. 도 18C에 도시한 바와 같이, 각 집적 회로(1820a 내지 1820n)의 부위는 나노 선 영역(1810a 내지 1810e) 중 하나의 부위에 의해 커버된다. 따라서, 나노 선은 집적 회로(1820a 내지 1820n)의 각 부위 상에 본 발명의 플로우 마스크에 의해 배치된다. 예를 들면, 집적 회로는 복수의 전기적 도전성 트레이스를 각각 포함할 수 있다. 나노 선 영역(1810a 내지 1810e) 중 나노 선은 각 집적 회로(1820)의 전기적 도전성 트레이스 간에 하나 이상의 접속을 형성한다.
예를 들면, 도 19A는 집적 회로(1820)의 일 예일 수 있는 집적 회로(1900)를 나타낸다. 도 19A에 나타낸 바와 같이, 집적 회로(1900)의 부위(1802)는 플로우 마스크의 채널에 의해 커버된다. 도 19B는 집적 회로(1900)의 부위(1920)의 근접 도면을 나타내어, 전기적 도전성 트레이스(1902)의 세부사항을 나타낸다. 도 19C는, 나노 선(1910)이 플로우 마스크(1500)의 동작에 의해 나노 선 영역(1810) 내에 증착된 후의, 부위(1920)의 도면을 나타낸다. 도 19C에 나타낸 바와 같이, 플로우 마스크(1500)의 동작 후에, 나노 선(1910)은 전기적 도전성 트레이스(1902) 중 여러 트레이스 간의 전기적 접속을 형성하도록 배치된다. 예를 들면, 도 19C에 도시한 바와 같이, 나노 선(1910a)은 접지 신호 트레이스(1904)의 트레이스 핑거와 트레이스 핑거(1956) 간의 접속을 형성한다.
집적 회로, 또는 다른 표면상에 증착된 나노 선(1910)의 밀도는, 플로우 마 스크(1500)를 통한 나노 선 플로우 레이트의 변경, 나노 선 용액(1650) 내의 나노 선 밀도를 선택, 나노 선 용액(1650)의 조성 제어(예를 들면, 베이스 용액 유형을 선택 등), 나노 선 플로우를 도포하는 시간 길이 선택 등의 여러 방식으로 제어될 수 있다. 나노 선(1910)의 밀도는 얼마나 많은 나노 선(1910)이 집적 회로(1900) 상에 각 접속이 행해질 수 있는지를 통계적으로 제어하도록 조절될 수 있다. 또한, 전극 간의 간격, 전극의 두께, 전극(1506)의 폭 등이 얼마나 많은 나노 선(1910)이 각 접속을 행하는데 가능한지를 제어하는데 사용될 수 있다.
또한, 나노 선(1910)은 집적 회로(1900)의 패턴이 기판상에 형성된 전후에 플로우 마스크(1500)에 의해 기판상에 증착될 수 있다. 예를 들면, 나노 선(1910)이 처음 증착되는 경우, 집적 회로(1900)의 트레이스는 나노 선(1910) 상의 기판상에 형성된다.
도 20A는 도 19A 내지 도 19C에 관한 그래프(2000)를 나타낸다. 그래프(2000)는 본 발명에 따른, 집적 회로(1900)에 대한 전기 접속을 형성할 여러 확률을 나타낸다. 그래프(2000)의 Y축은 확률을 나타내고, 그래프(2000)의 X축은 길이당 나노 선의 개수(1/㎛)를 나타낸다. 그래프(2000)의 예는 나노 선 증착 영역에서 12㎛의 트레이스 간격을 갖는 집적 회로(1900)에 도포되는 15㎛의 길이 예의 나노 선에 관한 것이다. 라인(2002)은 개방 회로의 확률을 나타낸다. 라인(2004)은 도전성 트레이스 간의 도전성 경로를 형성하는 단일 나노 선 확률을 나타낸다. 라인(2006)은 도전성 트레이스 간의 도전성 경로를 형성하는 단일 이상의 나노 선 나타낸다. 도 20A의 라인(2004) 상에서 나타낸 바와 같이, 12㎛의 트레이스 간격 그리고 15㎛의 평균 길이를 갖는 나노 선에 있어서, 도전성 트레이스 간의 도전성 경로를 형성하는 단일 나노 선에 대한 최대 확률은 도포되는 나노 선 용액의 0.3 내지 0.4 나노 선/길이의 범위에서 약 0.35이고, 여기서:
나노 선/길이(1/㎛) =
나노 선 용액 내의 나노 선 밀도(1/㎛2) × 전기 콘택트 폭(㎛)
도 19D는 집적 회로(1820)의 일 예일 수 있는, 집적 회로(1950)의 다른 예를 나타낸다. 도 19D에 나타낸 바와 같이, 집적 회로(1950)의 부위(1802)가 플로우 마스크의 채널에 의해 커버된다. 도 19E는 집적 회로(1950)의 부위(1960)의 근접 도면을 나타낸다. 도 19F는 나노 선(1910)이 플로우 마스크(1500)의 동작에 의해 나노 선 영역(1810)에 증착된 후의 부위(1960)의 도면을 나타낸다. 도 19F에 나타낸 바와 같이, 플로우 마스크(1500)의 동작 후에, 나노 선(1910)은 집적 회로(1950)의 전기적 도전성 트레이스(1952) 중 여러 트레이스 간에 전기적 접속을 형성하도록 배치된다. 예를 들면, 나노 선(1910a)은 트레이스 핑거(1954 및 1956) 사이에 접속을 형성한다.
도 20B는 그래프(2000)와 유사한 도 19D 내지 도 19F에 관한 그래프(2050)를 나타낸다. 라인(2052)은 도전성 트레이스/도체 간의 도전성 경로를 형성하는 단일 나노 선의 확률을 나타낸다. 라인(2054)은 도전성 트레이스 간의 도전성 경로를 형성하는 단일 이상의 나노 선의 확률을 나타낸다. 도 20B의 라인(2052)에 도시한 바와 같이, 4㎛의 트레이스 간격 및 15㎛의 평균 길이를 갖는 나노 선에 있어서, 도전성 트레이스 간의 도전성 경로를 형성하는 단일 나노 선에 대한 최대 확률은 도포된 나노 선 용액의 약 0.05 나노 선/길이에서, 약 0.06이다. 전기 콘택트 간격, 나노 선 길이 및/또는 다른 파라미터를 변경함으로써, 도 20A 및 도 20B에 도시한 확률이 특정 애플리케이션에서 변경되고 최적화될 수 있다.
상술한 집적 회로는 예를 들면 말단 생성물에서 사용되는 임의 유형의 집적 회로 장치일 수 있다. 다르게는, 이들 집적 회로는 제작된 나노 선의 테스트에 사용될 수 있다. 예를 들면, 나노 선은 본 발명의 플로우 마스크를 사용하여 집적 회로(또는 다른 회로 유형) 상에 배치되어 나노 선이 충분히 도전성인지를 테스트하고, 나노 선의 임피던스를 측정하며, 및/또는 나노 선의 다른 전기적/기계적 속성을 측정할 수 있다. 2 포인트 및 4 포인트 테스트 프로브가 예를 들면 집적 회로 상의 나노 선을 테스트하는데 사용될 수 있다. 예를 들면, 도 19D의 집적 회로(1950)는 4 테스트 프로브 시스템에 사용될 수 있다. 테스트 프로브는 집적 회로(1950)의 외부 에지 근방의 패드 중 두 개에 결합되어 두 패드에 대응하는 트레이스를 결합하는 나노 선을 테스트할 수 있다. 패드 간의 저항을 측정하는 한 쌍의 프로브 또는 나노 선으로 인한 다른 파라미터는 패드에 결합될 수 있지만, 다른 프로브 쌍이 테스트 전류를 공급하는데 사용된다. 유사한 방식으로, 도 19A의 집적 회로(1900)는 2 테스트 프로브 시스템에 사용될 수 있으며, 도 19C에 도시한 트레이스(1904)는 접지되거나 다른 기준 전위에 결합된다. 다르게는, 집적 회로(1900 및 1950)는 전기 장치로서 사용될 수 있으며, 여기서 나노 선은 전기 접속, 다이오드, 트랜지스터 등을 생성하도록 흐르게 된다.
도 21은 본 발명의 일 실시예에 따른, 플로우 마스크를 사용하여 타겟 표면상에 나노 선을 위치이동하는 예시적인 단계를 제공하는 흐름도(2100)를 나타낸다. 다른 구조적 및 동작 실시예가 후술하는 설명에 따라 당업자에게 명확하게 될 것이다. 이들 단계는 이하 상세히 설명한다.
흐름도(2100)는 단계 2102에서 개시한다. 단계 2102에서, 플로우 마스크가 타겟 표면에 일치된다. 예를 들면, 일 실시예에서, 플로우 마스크는 도 15A 및 도 15B에 도시된 플로우 마스크(1500)이다. 도 16에 도시한 바와 같이, 플로우 마스크(1500)의 제1 표면(1504)은 타겟 표면(1602)에 일치된다.
단계 2104에서, 복수의 나노 선을 포함하는 액체는 플로우 마스크의 표면에서 적어도 하나의 채널을 통해 흐르게 된다. 예를 들면, 도 17A 및 도 17B에 도시한 바와 같이, 복수의 나노 선을 포함하는 액체는 나노 선 용액(1650) 등의 나노 선 용액이다. 도 17A에 도시한 바와 같이, 나노 선 용액(1650)은 흐름(1702)의 방향으로 플로우 마스크(1500)를 통해 흐른다. 나노 선의 흐름(1702)은 도 15A의 플로우 마스크(1500)에 도시한 채널(1506a 내지 1506e_와 같은 하나 이상의 채널을 통해 흐른다. 도 18A에 도시한 바와 같이, 채널(1506)은 타겟 표면 예의 부위(1802)를 커버한다.
단계 2106에서, 적어도 하나의 채널을 통해 흐르는 액체 내에 포함된 나노 선은 적어도 하나의 채널에 의해 커버되는 타겟 표면의 부위 상에 배치될 수 있다. 예를 들면, 도 17B의 화살표(1710)에 의해 나타낸 바와 같이, 나노 선은 흐름(1702)으로부터 타겟 표면(1602) 상에 배치될 수 있다. 일 실시예에서, 타겟 표면 (1602) 상에 배치된 나노 선은 타겟 표면(1602) 상의 전기적 도전성 특성 간의 적어도 하나의 접속을 형성한다. 일 실시예에서, 나노 선 용액 내의 나노 선 밀도는 충분한 개수의 나노 선이 타겟 표면의 커버된 부위 상에 배치되어 전기 접속을 형성할 수 있도록 선택될 수 있다.
단계 2108에서, 적어도 하나의 채널을 통하는 액체의 흐름이 차단된다. 이러한 방식으로, 나노 선은 타겟 표면의 부위 상에 잔존하게 된다. 예를 들면, 도 18B에 도시한 바와 같이, 나노 선은 나노 선 영역(1810)으로 나타낸 타겟 표면(1602)의 부위 상에 잔존하게 된다.
일 실시예에서, 흐름도(2100)는 추가 단계를 포함할 수 있으며, 여기서 나노 선은 타겟 표면(1602)에 부착되게 된다. 예를 들면, 나노 선 용액은 타겟 표면(1602) 상에 경화되어 나노 선이 타겟 표면(1602) 상에 부착될 수 있다. 다르게는, 에폭시 또는 다른 접착성 재료가 타겟 표면(1602) 상의 나노 선에 추가되어 이들이 부착되게 할 수 있다.
기판상의 나노 선 스프레잉
상술한 바와 같이, 기판상에, 특히, 대형 기판상에 나노 선을 배치하는 기술이 요구된다. 이에 대한 하나의 이유는 종래의 포토리소그래피 기술을 대형 기판에 적용하는 것이 매우 어렵거나 불가능하다는 점이다.
본 발명의 일 실시예에 따르면, 스프레잉 기술은 대형 기판 등의 기판에 나노 선을 부착하는데 사용된다. 나노 선은 전극 간의 전기적 접속을 형성하기 위해 또는 다른 이유로 표면상에 스프레이될 수 있다. 나노 선은 표면상의 전기 콘택트 상에 스프레이될 수 있으며, 또는, 나노 선은 우선 표면상에 스프레이된 후 전기 콘택트가 금속화 또는 달리 그 상부에 직접 형성될 수 있다.
본 발명의 일 실시예에 따르면, 스프레잉 기술은 표면의 지정된 부위 상에 나노 선 흐름을 지시하는데 사용된다. 예를 들면, 스프레이 노즐이 나노 선 용액을 표면상에 스프레이하고, 표면의 지정된 부위 상에 나노 선을 배치하는데 사용될 수 있다. 일 실시예에서, 스프레이 기술을 사용하여, 나노 선은 서로 정렬 배치된다. 다른 실시예에서, 나노 선 용액의 스프레이는 나노 선을 정렬하지 않는다.
이 단락은 표면상에 나노 선을 배치 및 위치이동하는 스프레이 노즐 실시예 및 스프레이 기술을 나타낸다. 나노 선은 전자 장치에서, 전기 테스트 구성에서, 그리고 임의의 다른 장치 또는 시스템에서 사용하기 위한, 반도체 웨이퍼, 전자 기판, 또는 임의의 다른 표면상에 스프레이 노즐에 의해 배치될 수 있다. 여기서 설명하는 특정 실시예는 예시적인 목적으로 제공되며, 이를 한정하려는 것이 아니다. 스프레이 노즐/기술에 대한 다른 실시예는 여기에서의 교시로부터 당업자에게 보다 명백할 것이다. 이들 다른 실시예는 본 발명의 범위 및 취지 내에 있다.
도 22는 본 발명의 일 실시예에 따른, 나노 선 스프레이 애플리케이션 시스템(2200)의 블록도를 나타낸다. 시스템(2200)은 노즐(2202), 타겟 표면(2204), 나노 선 용액 소스(2206), 및 나노 선 용액 도관(2208)을 포함한다. 시스템(2200)은 다르게는 당업자에 의해 이해될 수 있는 바와 같이 다른 구성을 가질 수 있다.
도 22에 도시한 바와 같이, 나노 선 용액 소스(2206)는 나노 선 용액(2210)을 포함한다. 나노 선 용액(2210)은 통상 복수의 나노 선을 포함하는 액체 용액이 다. 나노 선 용액(2210)의 조성은 나노 선 용액 도관(2208) 및/또는 노즐(2202)을 통해 타겟 표면(2204) 상으로의 나노 선의 흐름을 최적화하도록 선택될 수 있다. 예를 들면, 나노 선 용액(2202)의 점도는 타겟 표면(2204) 상으로 나노 선 흐름을 개선하도록 선택될 수 있다. 나노 선 용액(2210)의 조정은 나노 선 용액(2210)에서 나노 선의 크기에 따라 선택될 수 있다. 타겟 표면(2204)은 웨이퍼의 표면, 매크로전자 기판 등의 기판의 표면, 또는 여기서 설명되거나 공지된 임의의 다른 기판의 표면일 수 있다.
나노 선 용액 소스(2206)는 나노 선 용액(2210)에 노즐(2202)을 나노 선 용액 도관(2208)을 통해 제공한다. 나노 선 용액 도관(2208)은 튜빙, 파이프 및/또는 밸브 등의 유체 또는 용액에 대한 임의 유형의 도관일 수 있다. 몇몇 실시예에서, 나노 선 용액 도관(2208)은 필요하지 않지만, 나노 선 용액 소스(2206)는 노즐(2202)에 직접 결합된다.
노즐(2202)은 나노 선 용액 소스(2207)에 결합되어, 나노 선 흐름을 수신한다. 노즐(2202)은 나노 선 흐름을 타겟 표면(2204) 상으로 지시 및/또는 제어한다. 도 23은 나노 선의 흐름(2302)을 타겟 표면(2204) 예에 출력하는 노즐(2202)의 상세도를 나타낸다. 도 23에서, 타겟 표면(2204)은 기판 캐리어(2308)에 의해 지지되는 기판(2306)이다. 노즐(2202)은 나노 선 흐름을 타겟 표면(2204)에 제공하는 하나 이상의 개구 중 임의의 개수를 가질 수 있다. 예를 들면, 노즐(2202)은 단일 개구를 가질 수 있다. 다르게는, 도 23에 도시한 바와 같이, 노즐(2202)은 복수의 개구(2304a 내지 2304e)를 가질 수 있다. 개구(2304)는 개구의 단일 행 또 는 열에 배치될 수 있고, 개구의 2차원 어레이에 배치될 수 있으며, 임의의 다른 방식으로 배치될 수 있다. 또한, 개구(2304)는 원형, 타원형, 사각형 또는 다른 형상 등의 임의의 형상을 가질 수 있다. 개구(2304)는 마이크론의 수십 내지 수백의 팩터인 폭을 포함하는 임의의 폭일 수 있다. 예를 들면, 개구(2304)의 크기는 타겟 표면(2204)에 도포되는 나노 선 용액(2210)의 액적(droplets) 크기를 나타내는데 사용될 수 있다.
제어되고, 가압된 에어로졸 또는 제트 스프레이 소스가 원하는 속도로 나노 선의 흐름이 노즐(2202)로부터 스프레이하게 하는데 사용될 수 있다. 노즐(2202)로부터 나노 선을 특정 속도로 스프레이하는데 필요한 압력은 애플리케이션 기반으로 결정될 수 있다.
도 24는 본 발명의 애플리케이션으로 인해 복수의 나노 선(2402)이 그 상부에 배치된 타겟 표면(2204)의 평면도를 나타낸다. 나노 선(2402)은 나노 선의 흐름(2302)으로부터 노즐(2202)에 의해 증착된다. 도 24에 도시한 바와 같이, 나노 선(2402)은 나노 선의 단일의 거의 균일한 분포인 타겟 표면(2204) 상에 배치된다. 나노 선(2402)은 노즐(2202) 내의 단일 개구의 사용을 통해, 또는 타겟 표면(2204) 상의 인접 또는 중첩 커버리지 영역을 갖는 노즐(2202) 내의 복수의 개구(2304)의 사용을 통해 단일 분포 영역에 배치될 수 있다. 또한, 나노 선(2402)은 정렬하여(즉, 서로 평행으로) 타겟 표면(2204) 상에 배치된다. 실시예에서, 나노 선(2402)은 노즐(2202)의 사용을 통해 서로에 대하여 정렬될 수 있다. 나노 선(2402)은 노즐(2202) 내의 개구(2304)의 크기, 나노 선 용액(2210)의 점도, 나노 선(2402)의 크기, 및 여기서 설명하는 다른 팩터에 따라 노즐(2202)에 의해 정렬될 수 있다. 예를 들면, 타겟 표면(2204)에 도포된 나노 선 용액(2210)의 액적은 나노 선(2402)을 정렬하는 표면 장력을 가질 수 있다.
도 25는 본 발명의 적용으로 인해, 제2 복수의 나노 선(2502)을 상부에 배치한 타겟 표면(2204)의 평면도를 나타낸다. 나노 선(2502)은 나노 선의 흐름(2302)으로부터 노즐(2202)에 의해 증착된다. 도 25에 도시한 바와 같이, 나노 선(2502)은 복수의 분포 영역(2504a 내지 2504d)에서 타겟 표면(2204) 상에 배치된다. 나노 선(2502)은 다수의 비중첩 영역에 나노 선을 증착하도록 지시/이동되는, 노즐(2202)의 단일 개구(2304)의 사용을 통해, 또는 타겟 표면(2204) 상의 비인접 또는 비중첩 커버리지 영역을 갖는 노즐(2202)에서 복수의 개구(2304)의 사용을 통해 복수의 분포 영역(2504a 내지 2504d)에 배치될 수 있다. 또한, 나노 선(2502)은 정렬로(즉, 서로 평행하게) 타겟 표면(2204) 상에 배치된다. 실시예에서, 개구(2304)는 타겟 표면(2204) 상에서 나노 선이 랜덤하게 정렬(즉, 반드시 서로 평행하지는 않음) 되도록 구성할 수 있다.
노즐(2202)에 의한 나노 선(2402)의 증착 전후에 전자 콘택트가 타겟 표면(2204) 상에 형성될 수 있다. 도 26은 나노 선(2402)과 전기적으로 접촉하는, 복수의 전기 콘택트(2602a 내지 2602e)를 갖는 도 24의 타겟 표면(2204)의 평면도를 나타낸다. 나노 선(2402)은 전기 콘택트(2602a 내지 2602e)의 인접 쌍 사이에 전기 접속을 형성한다. 전기 콘택트(2602)는 임의의 전기 콘택트 유형일 수 있다. 예를 들면, 전기 콘택트 (2602)의 인접 쌍은 애노드 및 캐소드 전극일 수 있다. 다르게는, 3개의 인접 전기 콘택트(2602)가 트랜지스터의 드레인, 게이트, 및 소스 전극으로서 동작할 수 있다.
여기서 설명하거나 공지된 임의 유형의 나노 선이 본 발명의 스프레이 기술을 사용하여 증착될 수 있다. 나노 선 용액(2210) 내의 나노 선 밀도는 타겟 표면(2204) 상에 증착된 원하는 밀도의 나노 선을 생성하도록 제어될 수 있다. 또한, 일단 나노 선이 스프레이 기술을 사용하여 타겟 표면(2204) 상에 증착되면, 나노 선/나노 선 용액이 여기서 설명되거나 공지된 임의의 방식으로 타겟 표면(2204) 상에 경화되거나 설정될 수 있다. 나노 선이 타겟 표면(2204) 상에 증착된 후에, 예를 들면, 리소그라피 및 세척 기술 등과 같이 타겟 표면(2204) 상에 나노 선 막에서 특성을 한정하는 임의의 프로세스가 사용된다. 또한, 타겟 표면(2204)은 여기서 설명하거나 공지된 나노 선의 부착을 개선하도록 준비/처리될 수 있다.
개구(2304)의 크기/직경은 나노 선이 정렬 증착되게 하는 등 타겟 표면(2204) 상으로의 나노 선의 흐름을 개선하도록 구성될 수 있다. 일 실시예에서, 하나 이상의 개구(2304)의 폭은 스프레이 증착될 나노 선의 길이 이상으로 정해질 수 있다. 다르게는, 하나 이상의 개구의 폭이 나노 선의 길이보다 적을 수 있다. 일 실시예에서, 이 범위 밖의 폭이 사용되더라도 특정 애플리케이션에 따라 개구(2304)의 폭이 1㎛ 내지 1000㎛의 범위에 있을 수 있다. 또한, 개구(2304)는 원형, 타원형, 사각형 또는 다른 형상 등의 임의의 형상을 가질 수 있다.
도 27은 본 발명의 일 실시예에 따른, 스프레이 기술을 사용하여 타겟 표면상에 나노 선을 배치하는 예시적인 단계를 제공하는 흐름도(2700)를 나타낸다. 다 른 구조적 및 동작 실시예는 후술하는 설명에 따라 당업자에게 명확할 수 있다. 이들 단계는 이하 상세히 설명한다.
흐름도(2700)는 단계 2702에서 개시한다. 단계 2702에서, 나노 선 용액이 제공된다. 예를 들면, 나노 선 용액은 도 22에 도시한 나노 선 용액(2210)이다. 상술한 바와 같이, 일 실시예에서, 나노 선 용액(2210)은 복수의 나노 선을 포함하는 액체 용액이다.
단계 2704에서, 나노 선 용액은 노즐의 적어도 하나의 출력 개구를 통해 타겟 표면상으로 지시된다. 예를 들면, 도 23은 나노 선(2302) 흐름을 나타내며, 이는 노즐(2202)의 개구(2304a 내지 2304e)를 통해 타겟 표면(2204)으로 지시되는, 나노 선 용액(2210)을 포함하는 나노 선(2302) 흐름을 나타낸다.
단계 2706에서, 나노 선은 타겟 표면에 부착되어 진다. 예를 들면, 단계 2706은 나노 선 용액(2210)이 경화성 재료를 포함하고 타겟 표면(2204) 상에서 경화되는 단계를 포함할 수 있다. 일 실시예에서, 정전기 인력이 나노 선 용액(2210)으로부터의 나노 선이 타겟 표면(2204) 상에 부착하게 하고, 단계 2704에서 나노 선 용액의 도포 동안 자리에 남게 하도록 지원하는 타겟 표면(2204)에 전하가 도포될 수 있다. 충전된 고분자, 화학물질, 안료 또는 약물이 또한 표면상에 도포될 수 있다. 예를 들면, 양으로 충전된 기판을 생성하는 재료가 기판에 도포될 수 있다. 양으로 충전된 기판은 산화물(예를 들면, SiO2)로 코팅된 실리콘 나노 선 등의 음으로 충전된 나노 선을 끌어당긴다. 아미노프로필 트리에톡시 실란(APTES), 폴리리신 양으로 충전된 아민 그룹, 아민 함유 실란, 또는 아민 함유 고분자 등의 재료가 실리콘 또는 다른 재료를 포함하는 기판상 등으로 이러한 효과를 생성하도록 기판에 도포될 수 있다.
일 실시예에서, 단계 2704는 나노 선은 타겟 표면상에서 서로 거의 평행하게 정렬되는 단계를 포함한다. 예를 들면, 도 24는 본 발명에 따라 서로 정렬 배치된 복수의 나노 선(2402)을 갖는 타겟 표면(2204)을 나타낸다.
일 실시예에서, 단계 2704는 나노 선 용액이 타겟 표면의 중첩 부위에 관한 단계를 포함한다. 예를 들면, 도 24는 단일 분포 영역에 배치된 나노 선(2402)을 나타낸다. 다르게는, 단계 2704는 나노 선 용액이 타겟 표면의 복수의 비중첩 부위에 관한 것인 단계를 포함할 수 있다. 예를 들면, 도 25는 복수의 비중첩 분포 영역(2504a 내지 2504d)에서 타겟 표면(2204) 상에 배치된 나노 선(2502)을 나타낸다.
일 실시예에서, 단계 2704는, 노즐의 적어도 하나의 출력 개구를 통해 타겟 표면상으로 나노 선 용액에 압력이 가해지는 단계를 포함할 수 있다.
일 실시예에서, 타겟 표면(2204)은 대형 매크로전자 기판 등의 초대형 표현일 수 있다. 이러한 실시예에서, 타겟 표면은 컨베이어 벨트형 시스템 또는 다른 기판 공급 시스템상의 연속 시트로서 수신될 수 있다. 따라서, 일 실시예에서, 흐름도(2700)는 노즐에 대한 시트의 위치를 조정하는 단계를 포함할 수 있다. 예를 들면, 시트는 노즐(2202)을 통과하여 연속하여 주입되는 롤에서 제공될 수 있다. 이러한 노즐(2202)과 타겟 표면(2204) 간의 상대 이동은 예를 들면 타겟 표면 (2204) 상에 나노 선을 정렬하는데 사용될 수 있다.
나노 선 반도체 재료의 선택을 통해 나노 선 전자의 광자 산란을 저감
실리콘은 반도체 산업 내의 호환성으로 인해 나노 선에 적절한 반도체 재료이다. 그러나 실리콘은 표면 준위의 분포(~1010㎝-2)의 단점을 가지고, 전자의 광자 산란을 제거하는데 필요한 달성가능한 나노 선 배선 직경에 제한을 갖는다.
따라서, 본 발명에 따르면, 나노 선 제작을 위한 다른 재료가 개시된다. 여기서 설명하는 이러한 재료는 나노 선의 광자 산란의 감소와 직경을 범위의 증가 등의 이점을 갖는다.
전자의 광자 산란을 저감하거나 제거하는데 적어도 2개의 방식이 있다. 나노 선의 광자 산란을 저감 또는 제거하기 위해서, 나노 선 재료의 서브밴드 간의 에너지 간격은 (1) 광자 에너지보다 크고, (2) 3*kbT보다 크며 - 여기서, kb 는 볼츠만 상수(8.62×10-5eV/°K) -, "3"은 소정 팩터이고, T는 나노 선 장치가 동작하는 절대 온도이다. 실온의 동작에서, (2) 통상 대부분의 반도체 재료의 광자 에너지가 kbTrt보다 적기 때문에 - 여기서, Trt는 실온이고, kbTrt=0.0259eV이어서, 3*kbTrt=0.0777이다 - 가장 엄격한 요건이다.
반도체 재료에서 전자의 양자 구속은 반도체 재료의 도전성 밴드 내의 서브밴드에서 전자의 구속에 관한 것이다. 재료 내의 전자는 서브밴드의 특정 에너지 레벨에 구속된다. 그러나 전자는 하나의 서브밴드 에너지 레벨에서 다른 레벨로 이동할 수 있다. 서브밴드 간의 간격 또는 에너지 차가 계산될 수 있다. 등방성 전자(또는 홀) 유효 질량 meff를 갖는 나노 선 재료에 있어서, 접지 상태와 처음 여기 상태 간의 에너지 간격은 다음과 같다:
Figure 112005016634212-pct00002
여기서,
ħ=플랑크 상수÷2π
meff=선택된 반도체 재료의 유효 질량; 및
r은 나노 선의 반경이다.
반도체 재료 내의 전자의 양자 구속은 전자가 서브밴드 사이에 산란할 수 없는 경우에 유지된다. 그러나 반도체 재료 내의 광자 산란은 반도체 재료의 서브밴드 사이에 전자가 산란되게 하여, 나노 선의 이동도를 저감할 수 있다. 전자의 양자 구속을 유지하기 위해서, 전자의 광자 산란은 전자가 서브밴드 사이에 산란되는 것을 방지하도록 반도체 재료 내에서 방지되어야 한다. 후술하는 바와 같이, 전자의 양자 구속은, 공지된 유효 질량 meff을 갖는 반도체 재료를 선택하고, 광자 산란으로 인해 서브밴드의 에너지 레벨 사이에서 전자가 이동하는 것을 방지하는 직경을 갖도록 반도체 재료로부터 나노 선을 형성함으로써 유지될 수 있다.
상이한 반도체의 유효 질량 meff은 이들 중 일부가 무엇보다 광자 산란을 저 감하거나 제거하는 것이 바람직하게 한다. 또한, 보다 작은 유효 질량 meff을 갖는 나노 선은 보다 큰 직경이 가능하다. 나노 선에서의 보다 큰 직경은 나노 선 성장 동안 보다 우수한 제어를 가능하게 하며, 나노 선의 추가 세기를 제공한다.
식 1을 NkbTrt로 설정함으로써, 다음 식이 형성되며, 이는 유효 질량 meff을 갖는 반도체 재료로부터 제작되는 나노 선에 대한 최대 직경을 계산하고, 거의 저감되거나 제거된 광자 산란을 갖도록 사용될 수 있다:
Figure 112008074494886-pct00098
여기서,
ħ= 플랑크 상수÷2π
=6.626×10-34J-sec÷(2×3.1416)
(또는 4.14×10-15eV-sec÷2×3.1416);
=1.0545×10-34J-sec(6.589×10-16eV-sec)
meff은 선택된 반도체 재료의 유효 질량;
N은 소정의 팩터;
kb는 볼츠만 상수 1.38×10-23J/°K(=8.62×10-5eV/°K); 및
T는 동작 온도, 여기서 실온에서 kbT=4.144×10-21J(0.0259eV)
따라서, 식 2는 다음과 같이 정리될 수 있다:
Figure 112008074494886-pct00099
소정의 팩터 N은 전자의 구속과 광자 산란의 감소에 관한 통계적 확신을 제공하도록 선택될 수 있는 팩터이다. 예를 들면, 소정의 팩터 N은 제로보다 큰 임의의 수치로 선택될 수 있다. 일 실시예에서, 소정의 팩터 N은 3 이상의 값으로 선택된다. 다른 실시예에서, 소정의 팩터 N은 5 이상의 값으로 선택된다.
도 28에 도시한 그래프(2800)는 반도체 재료에 대한 meff 사이의 관계를 나타낸다. 나노 선에 나노미터(㎚) 단위에서 최대 허용가능 직경은 Y 축 상에 나타내고, 정규화된 유효 질량 meff/m0은 그래프(2800)의 Y 축에 도시된다. 그래프(2800)에 도시한 바와 같이, 정규화된 유효 질량 meff/m0이 감소함에 따른, 나노 선에 대한 최대 허용가능 직경이 증가한다. 나노 선에 대한 최대 허용가능 직경은 정규화된 유효 질량 meff/m0이 0.2 아래로 감소함에 따라 매우 급격하게 증가한다.
도 29에 도시한 표 2900은 제1 열(2902) 내의 다양한 반도체 재료의 예를 열거한다. 제2 열(2904)에는 제1 열(2902)의 반도체 재료의 유효 질량이 열거되고, 제3 열(2906)에는 제1 열(2902)의 반도체 재료의 에너지 갭이 열거된다. 상술한 바와 같이, 상대적은 적은 유효 질량 meff을 갖는 반도체 재료는 보다 큰 나노 선 직경이 가능하기 때문에 바람직하다. GaAs, InSb(적외선 검출기에 있어서), 및 InAs는 표 2900에서 바람직한 선택의 예로서 나타내며, 각각은 상대적으로 적은 유효 질량 meff을 가짐으로써, 상대적으로 큰 나노 선 직경이 가능하다.
예를 들면, 도 28의 그래프(2800)의 열(2904)의 데이터를 적용하여, 실질적으로 감소되거나 제거된 광자 산란을 갖는 실리콘(Si) 나노 선에 대한 최대 허용가능 직경은 약 6㎚이다. 갈륨 비소(GaAs)에 있어서, 실질적으로 감소되거나 제거된 광자 산란을 갖는 나노 선에 대한 최대 허용가능 직경은 약 20㎚이다.
또한, 표 2900의 데이터는 식 2에 적용되어 특정 반도체 재료에 적합한 나노 선 직경을 계산할 수 있다. 예를 들면, GaAs에 대한 열(2904)에 나타낸 바와 같이, meff/m0은 0.067이고, 여기서 m0은 자유 전자 휴지 질량(9.11×10-31㎏)이다. 이 값은 다음과 같이 식 2에 적용된다.
GaAs에 대한 최대 반경=
Figure 112005016634212-pct00005
≒8.07㎚
여기서,
m0은 자유 전자 휴지 질량=9.11×10-31㎏이고,
N=3이다.
따라서, GaAs에 있어서, 16.14㎚ 까지의 직경이 사용되어, 광자 산란을 저감 또는 제거할 수 있다.
따라서, 나노 선은 개별적으로 또는 그룹/박막으로 사용될 수 있으며, 이 경우, 나노 선은 나노 선의 반도체 재료에 대하여 결정된 최대 직경 이하의 길이를 갖도록 형성되어 각 나노 선이 전자의 실질적 양자 구속을 보유할 수 있게 한다(즉, 전자의 광자 산란을 거의 감소시키거나 완전히 제거한다).
또한, 일 실시예에서, 각 나노 선은 전자의 발리스틱 이송이 각 나노 선을 통해 발생하도록 소정 길이 이하의 길이를 갖도록 형성될 수 있다.
도 30은 본 발명의 일 실시예에 따른, 높은 이동도의 전자를 갖는 도전성 나노 선을 설계하는 예시적인 단계를 제공하는 흐름도(3000)를 나타낸다. 다른 구조적 및 동작 실시예가 후술하는 설명에 따라 당업자에게 명확할 것이다. 이들 단계는 이하 상세히 설명한다.
흐름도(3000)는 단계 3002에서 개시한다. 단계 3002에서, 반도체 재료가 선택된다. 예를 들면, 반도체 재료는 도 29의 표 2900에서 선택될 수 있으며, 또는, 여기서 설명하는 또는 공지된 임의의 다른 반도체 재료일 수 있다.
단계 3004에서, 선택된 반도체 재료로 이루어진 나노 선에 대한 최대 직경은 전자의 실질적 양자 구속을 제공하도록 결정된다. 예를 들면, 이 직경은 도 28의 그래프(2800)를 관측함으로써, 또는 식 2를 사용하여 최대 직경을 계산함으로써 선택될 수 있다.
단계 3006에서, 복수의 나노 선이 선택된 반도체 재료로 이루어지고, 복수의 나노 선 중 각 나노 선은 소정 최대 직경 이하의 직경으로 형성된다.
도핑 전략으로 나노 선 내의 전자의 광자 산란을 저감
본 발명에 따르면, 나노 선에서 전자의 광자 산란은 나노 선 반도체 도핑 전략을 통해 저감 또는 제거될 수 있다. 도핑 효과(n형이든 p형이든)는 배선의 물리적 세기뿐만 아니라 나노 선 내의 전자의 광자 산란에 영향을 미칠 수 있다. 본 발명의 일 실시예에서, 후술하는 바와 같이, 전자 또는 홀을 도전성 캐리어로서 갖는 반도체는 성능을 개선하기 위해 도핑될 수 있다.
대부분의 반도체는 무거운 홀과 가벼운 홀을 갖는 가전자대(valence band) 최대치에서 밴드가 축퇴한다. 가전자대 사이의 최소 에너지 간격은 보다 큰 유효 질량을 갖는 무거운 홀에 기인한다. 따라서, 바람직한 실시예에서, 홀의 유효 질량이 전자보다 크기 때문에, 전자가 나노 선의 도전성 캐리어가 되도록 나노 선이 구성된다.
전자를 도전성 캐리어로서 사용한 나노 선의 구성은 나노 선을 직접 n 도핑하고 및/또는 p 도핑 배선 상에 바이어스 게이트 전압을 인가함으로써 달성될 수 있다. 도 31에 도시한 표 3100은 열(3102)에서 III-V 반도체 유형 재료 예를 열거한다. 열(3104)은 열(3102)의 재료에 대하여 전자의 대응 유효 질량을 포함한다. 열(3106 및 3108)은 열(3102)의 재료에 대하여, 각각 가벼운 홀과 무거운 홀의 대 응 유효 질량을 포함한다. 표 3100 내에 열거된 모든 반도체 재료에 있어서, 전자에 대하여 열(3104)에 나타낸 유효 질량은 가벼운 홀과 무거운 홀에 대하여 열(3106 및 3108)에서 포함된 유효 질량보다 적다. 따라서, 이들 반도체 재료로 이루어진 n 도핑의 나노 선은 p 도핑에 비해 보다 낮은 광자 산란을 야기할 수 있다.
III-V 반도체 유형 재료를 열거하는 표 3100은 예시적인 목적으로 제공되어, 본 발명은 III-V 반도체 유형 이외의 반도체 재료 유형에 이용가능하다.
또한, n 도핑 실리콘의 기계적 강도는 p 도핑 실리콘보다 크며, 이는 또한 p 도핑 나노 선보다 n 도핑 나노 선을 선택하는 이점일 수 있다. 추가 세부사항에 대해서는, 부샴(B. Busham)과 리(X.Li)의 Journal of Materials Research, Vol.12, 페이지 54(1997)를 참조하기 바란다.
다르게는, 나노 선이 p형 도펀트 재료를 사용하여 도핑될 수 있으며, 나노 선은 전자가 도전성 캐리어이도록 구성될 수 있다. 예를 들면, p 도핑 나노 선을 포함하는 나노 선 박막은 나노 선 박막에 충분한 바이어스 전압을 인가함으로써 반전 모드에서 동작할 수 있다. 이는 전자가 p 도핑 나노 선에서의 도전성 캐리어로서 사용되게 하여, p 도핑 나노 선에서의 광자 산란을 저감 또는 제거할 수 있다. 예를 들면, 트랜지스터 실시예에서, 바이어스 전압이 트랜지스터에 대한 게이트 바이어스 전압으로서 복수의 나노 선에 인가되어 나노 선이 반전 모드에서 동작할 수 있다.
나노 선의 표면 준위를 감소시키는 코어 쉘 재료의 사용
전자의 이동도 증가를 달성하고, 나노 선에서 전자의 발리스틱 이송을 포함 하는 등의 다른 팩터는 표면 및 벌크(즉, 나노 선 코어) 불순물 산란을 감소하게 한다. 나노 선에서, 표면 산란은 표면 대 벌크 비율이 보다 큰 경우에 특히 중요하다.
표면 산란은 나노 선의 패시베이션 어닐링에 의해 및/또는 나노 선에서의 코어 쉘 구조의 사용 등에 의해 나노 선의 외부층을 형성하여 저감될 수 있다. 예를 들면, 도 3B는 코어 쉘 구조에 따라 도핑된 나노 선(300) 예를 나타낸다. 산화물 코팅과 같은 절연층은 쉘 층으로서 나노 선 상에 형성될 수 있다. 또한, 예를 들면, 산화물 코팅을 갖는 실리콘 나노 선에 있어서, 수소(H2)로의 나노 선의 어닐링은 표면 준위를 상당히 감소시킬 수 있다. 다른 예에서, 나노 선 코어에서 GaAs 등의 화합물 반도체를 갖는 나노 선에 있어서, AlGaAs(또는 다른 화합물 반도체 유형에 유사한 화합물) 쉘의 사용은 전자 파동 펑션을 효과적으로 구속하고, 또한 표면 준위를 감소시키는 기능을 할 수 있다.
실시예에서, 코어 쉘 조합은 다음 제한을 충족하도록 구성된다: (1) 쉘 에너지 레벨은 도전성 캐리어가 코어 내에 구속되도록 코어 에너지 레벨보다 커야 한다, (2) 코어 및 쉘 재료가 작은 표면 준위 및 표면 전하를 갖는 양호한 격자 정합을 가져야 한다.
일 실시예에서, 쉘 층의 두께는 배선 직경에 대하여 변경되어 나노 선의 캐리어 이동도를 개선하고 표면 준위를 감소시킬 수 있다.
도 32는 본 발명의 일 실시예에 따른, 표면 산란을 감소한 나노 선을 제작하 는 예시적인 단계를 제공하는 흐름도(3200)를 나타낸다. 다른 구조적 및 동작 실시예가 후술하는 설명에 따라 당업자에게 명확하게 될 것이다. 이들 단계는 아래 상세히 설명한다.
흐름도(3200)는 단계(3202)에서 개시한다. 단계 3202에서, 반도체 재료가 선택된다. 여기서 설명되거나 공지된 임의의 반도체 재료가 선택될 수 있다.
단계 3204에서, 복수의 나노 선이 선택된 반도체 재료로부터 형성된다. 예를 들면, 나노 선은 성장되거나 선택된 나노 선 재료로 형성될 수 있다.
단계 3206에서, 복수의 나노 선 중 각 나노 선의 원주 표면은 절연층으로 코팅된다. 예를 들면, 일 실시예에서, 절연층은 절연재일 수 있다. 다른 실시예에서, 절연층은 산화물일 수 있다. 각 나노 선은 절연층을 형성하도록 산화될 수 있다. 일 실시예에서, 각각의 산화된 나노 선이 어닐링될 수 있다. 예를 들면, 각각의 산화된 나노 선은 H2 환경에서 어닐링되어 각각의 산화된 나노 선의 산화층과 비산화부위의 인터페이스에서 댕글링 본드(dangling bond)를 패시베이션할 수 있다. 예를 들면, 실리콘 나노 선은 SiO2의 산화물층을 생성하도록 산화될 수 있다. 다른 예에서, 화합물 반도체 재료로 형성된 나노 선은 재료상의 산화물을 형성하게 하는 산소 또는 산소 조합으로 산화될 수 있다. 예를 들면, GaAs 나노 선은 산소 및 비소 환경에서 산화되어 As2O3의 층과 같은 산화물층을 생성한다. 다른 화합물 반도체 재료가 유사하게 산화되거나 다른 방식으로 산화될 수 있다.
도 33은 본 발명의 일 실시예에 따른, 표면 산란이 감소한 나노 선을 제작하 는 예시적인 단계를 제공하는 다른 흐름도인, 흐름도(3300)를 나타낸다. 다른 구조적 및 동작 실시예가 후술하는 설명에 따라 당업자에게 명확하게 될 것이다. 이들 단계는 이하 상세히 설명한다.
흐름도(3300)는 단계 3302에서 개시한다. 단계 3302에서, 반도체 재료가 선택된다. 여기서 설명되는 또는 공지된 것을 포함하는 임의의 반도체 재료가 선택될 수 있다.
단계 3304에서, 복수의 나노 선이 선택된 반도체 재료로 형성된다. 예를 들면, 나노 선은 성장되거나 선택된 반도체 재료로 형성될 수 있다.
단계 3306에서, 복수의 나노 선 중 각 나노 선은 각 나노 선이 코어 쉘 구조를 포함하도록 도핑되며, 이 쉘은 각 나노 선의 개별 코어를 둘러싸는 각 나노 선의 도핑된 외부 층이다. 예를 들면, 나노 선은 도 3B에 도시한 나노 선(310)이다. 도핑된 외부층은 도핑된 표면 층(302)이다. 일 실시예에서, 단계 3306의 효과는 각 나노 선의 캐리어가 동작 동안 축 배치로 거의 구속되게 하는 점이다.
일 실시예에서, 단계 3306은 도핑된 외부층이 개별 코어의 에너지 레벨에 비하여 높은 에너지 레벨을 갖도록 도펀트 재료가 각 나노 선의 도핑된 외부층에 대하여 선택되는 단계를 포함할 수 있다.
일 실시예에서, 단계 3306은 도펀트 재료가 도핑된 외부층에 대하여 선택되어 도핑된 외부층의 격자 구조가 코어의 격자 구조와 거의 일치하는 단계를 포함할 수 있다.
나노 선 및 나노리본 박막 트랜지스터
도 34A 내지 도 34C는 높은 이동도의 나노 선 및 나노리본 TFT에 관한 개념을 나타낸다. 도 34A는 비정질(a-Si) 또는 다결정 Si(poly-Si) TFT를 나타낸다. 도 34A에서 알 수 있는 바와 같이, 전기 캐리어가 다수의 그레인 경계에 걸쳐 이동하여야 하며, 이에 의해 낮은 캐리어 이동도를 갖는다. 도 34B는 본 발명의 일 실시예에 따른, NW-TFT를 나타낸다. 캐리어가 다수의 그레인 경계에 걸쳐 이동하여 하여 이동도가 낮아지는 a-Si 또는 poly-Si TFT와는 달리, NW-TFT는 병렬인 다수의 단결정 NW 경로(통나무 다리와 유사)에 의해 형성되는 도전성 채널을 갖는다. 따라서, 전자/홀은 소스 대 전극 사이 전체에 걸쳐 단결정 내에 이동하여, 높은 캐리어 이동도를 갖는다. 유사하게, 본 발명의 일 실시예에 딸, 도 34C에 도시한 바와 같이, 단결정 반도체 나노리본은 다수의 나노 선이 병렬인 것과 유사한 특성을 가지며, 고성능의 TFT를 생성하는데 또한 사용된다.
NW-TFT 장치 제작
도 35A는 본 발명의 일 실시예에 따른, NW-TFT를 제작하는 예시적인 단계를 제공하는 흐름도(3200)를 나타낸다. 다른 구조 및 동작 실시예는 후술하는 설명에 따라 당업자에게 명확할 것이다. 이들 단계는 아래 상세하게 설명한다.
흐름도(3500)는 단계 3510에서 개시한다. 단계 3510에서, 단결정 나노 선이 합성된다. 예를 들면, 직경이 제어되는 p형 실리콘 나노 선은 금 콜로이드 입자(영국 바이오셀 인터내셔널사(British Biocell International Ltd.)에서 입수가능 등)를 파일럿 생산 스케일 반응기에서 촉매로서 사용하여 SiH4 및 B2H6의 분해에 의 해 합성된다. 일 실시예에서, 성장은 420 내지 480℃ 사이의 온도에서, 전체 압력이 30 토르, 실란 부분압이 약 2 토르로 40분의 기간동안 실행될 수 있다. SiH4와 B2H6 비는 도핑 레벨을 제어하도록 가변될 수 있다. 6400:1의 비는 다른 비가 사용될 수 있지만 측정이 아래 제공되는 나노 선 합성에 사용된다. 단계 3510의 애플리케이션 예에서, 이 프로세스에 의해 합성된 나노 선은 20 내지 40㎛의 범위의 길이를 가지며, Au 콜로이드 촉매 입자에 의해 결정되는 바와 같이 거의 단일 분산된 직경을 갖는다. 현재의 애플리케이션 예에서, 나노 선은 두께 2 내지 3㎚의 비정질 실리콘 산화물 쉘에 의해 둘러싸인 단결정 실리콘을 사용하여 코어 쉘 구조를 갖도록 합성된다.
단계 3520에서, 나노 선은 용액에 뜨게 된다. 일 실시예에서, 합성된 나노 선은 초음파 분해를 사용하여 에탄올에 이송되어 안정된 나노 선 서스펜션을 획득한다. 다르게는, 나노 선은 다른 적절한 용액 유형에 이송되거나 부유하게 된다.
단계 3530에서, 나노 선은 박막으로 조립된다. 본 예에서, 용액에 분산된 후에, 나노 선은 유체 흐름 지시 정렬 방향을 사용하여 조립되어 지향된 나노 선 박막을 획득한다. 나노 선 서스펜션은 폴리 디메틸실록산(PDMS) 몰드와 플랫 기판 표면 사이에 형성된 유체 채널 구조를 통해 표면상에 NW 어레이를 획득할 수 있다. 박막 내의 평균 NW 공간은 용액 내의 NW 밀도 및/또는 총 흐름 시간을 가변함으로써 제어된다. 이러한 접근법을 사용하여, 정렬은 보다 길거나 큰 흐름 채널 몰드를 사용함으로써 4인치 웨이퍼 또는 훨씬 큰 영역 상에서 용이하게 확장될 수 있 다. 도 15A 및 도 15B에 도시한 플로우 마스크(1500)와 같이, 이러한 유체 채널 구조의 예가 상술된다.
도 35의 (b)는 약 500 내지 1000㎚의 평균 나노 선 간격으로, 평행하게 지향된 단일층의 나노 선을 갖는 나노 선 박막 예의 광학 현미경 사진을 나타낸다. 도 35의 (b)의 현미경 사진은 적은 나노 선이 나노 선 박막의 상부에 걸쳐있음을 더 나타내지만, 다른 실시예에서는, 박막이 나노 선 박막의 상부에 걸친 나노 선 없이 생성될 수 있다. 도 35의 (b)에 나타낸 스케일 바는 길이가 100㎛이다. 도 35의 (b) 내의 삽입도(3502)는 높은 배율을 제공하고 20㎛의 스케일 바를 포함한다.
단계 3540에서, 박막 트랜지스터 장치가 제작된다. 박막 트랜지스터 장치는 단계 3530에서 생성된 나노 선 박막을 포함한다. 임의 유형의 박막 장치가 제작될 수 있다.
단계 3550에서, 박막 트랜지스터 장치가 특정 매크로전자 애플리케이션에 대하여 집적된다. 일 실시예에서, NW 박막은 표준 포토리소그래피 또는 E 빔 리소그라피 프로세스에 행해져서 소스 및 드레인 전극을 한정하고 매크로전자 기판상에 TFT를 산출할 수 있다.
도 35의 (c)는 TFT 예를 나타내고, 여기서 스케일 바는 100㎛이다. 상이한 재료가 금 전극 등의 전극에 사용될 수 있으며, 광이 색 바로서 도 35의 (c)에서 TFT 장치의 예에서 도시된다. 도 35의 (c)에서 삽입되어 도시된 TFT(3504) 예에서, 실리콘 기판상의 백게이트 장치 구성이 도시되어 있다. 하부 실리콘은 백 게 이트로서 사용되고, 실리콘 질화물(SiNx) 100㎚ 두께가 게이트 절연체로서 사용되지만, e빔 증착기를 사용하여 증착된 Ti/Au (60㎚/60㎚) 막은 소스 및 드레인 전극으로서 사용된다.
도 35의 (d)는 소스 및 드레인 전극(3506 및 3508)을 연결하는 NW의 병렬 어레이를 나타내는 NW-TFT의 광학 현미경 사진을 제공한다. 도 35의 (d)의 스케일 바는 길이가 5㎛이다.
단계 3560은 흐름도 3500의 종료이다.
성능 특성 - P 채널 실리콘 나노 선 박막 트랜지스터(NW-TFT)
다음 예에서, NW-TFT의 전기 특성화가 대기 환경, 암상자, 실온에서 실행되었다. 도 36A는 VGS=-10V의 상부 곡선에서 시작하여 1 볼트(V)의 단계로 가변되는, 여러 게이트 전압(VGS)에서 드레인 전류(IDS) 대 드레인 소스 바이어스 전압(VDS) 곡선의 플롯을 나타낸다. 이 예에서, TFT는 거의 평행한 91개의 20㎚ 직경 나노 선으로 이루어지며, 5㎛의 채널 길이를 갖는다. 도 36A는 드레인 전류 IDS가 낮은 VDS에서 VDS에 선형으로 증가하고 높은 VDS에서 포화함에 따라, 축적 모드에서 동작하는 통상의 p 채널 트랜지스터 동작을 나타낸다. 음의 게이트 전압 인가시에, 드레인 전류는 다수 캐리어(홀)가 채널 내에 증가함에 따라 증가하게 된다. 양의 게이트 바이어스의 인가는 채널 내의 홀을 공핍시켜 장치를 오프시킨다.
도 36B에 나타낸 IDS 대 VDS의 플롯은 일정한 VDS=-1V에서 게이트 전압이 임계 점보다 양인 경우에 어떤 전류도 흐르지 않고, 게이트 전압이 음의 방향으로 증가하는 경우 IDS가 거의 선형으로 증가함을 기본적으로 나타낸다. 선형 영역의 선형 외삽은 0.45V의 임계 전압을 산출한다. 도 36B 내에 도시된 삽입 플롯(3602)은 지수 스케일에서 VDS=1V에서 -IDS 대 VGS를 나타낸다. 도 36B는 거의 108의 온 오프 비와 약 500㎷/s의 서브 임계 스윙을 나타낸다. 선형 플롯 데이터가 500㎷/s의 VGS 스위프 레이트에서 수집되고, 지수 플롯 데이터가 15㎷/s의 VGS 스위프 레이터에서 수집되어 보다 높은 게이트 전압에서 용량성 충전 전류를 최소화한다. 삽입도 내의 명확한 임계 전압은 히스테리시스 효과에 의해 3.5V 이동된다.
히스테리시스 효과는 NW-TFT에 대한 전류의 IDS-VGS 관계에서 통상 관측된다. 이러한 히스테리시스는 NW-TFT 장치에서 존재하는 이동 이온에 주로 기인할 수 있다. 이러한 히스테리시스는 NW 합성의 엄격한 제어와 장치 제작 프로세스에 의해 제거 또는 최소화되어 이온 오염을 최소화할 수 있다. 히스테리시스는 임계 전압을 결정하는 효과를 갖는다. 히스테리시스로 인해, 명확한 임계 전압이 측정 조건과 측정 전에 장치가 겪은 전압 이력에 따라 가변할 수 있다.
히스테리시스에 의해 야기된 임계 전압 변동을 최소화하기 위해서, 유사한 조건이 장치를 테스트하는데 사용된다(500㎷/s의 비교적 빠른 게이트 전압 스위핑 레이트가 이동 이온 효과를 최소화하는데 사용된다). 또한, 전압 이력 변동은 각 장치에 대한 데이터를 수집하기 전에 적어도 3회 게이트 전압을 처음 순환하여(10V 에서 -10V) 최소화된다. 이러한 방식으로, 정렬된 임계 전압 분포(36B 메인 플롯 및 도 36C)가 결정될 수 있다. 반면에, 오프 상태의 전류를 정확하게 측정하기 위해서, 커패시턴스 전류를 최소화시키는 보다 느린 게이트 전압 스위프 레이트(15㎷/s)가 사용된다. 이 경우, 장치는 높은 양의 게이트 전압을 연장된 기간(약 5 내지 10분) 동안 높은 양의 게이트 전압을 겪고, 명확한 임계치를 보다 양의 값으로 이동시킨다(도 36C의 삽입도).
매크로전자 애플리케이션에서, 트랜스컨덕턴스, 이동도, 온/오프 전류비, 임계 전압, 및 서브 임계 스윙 등의 다수의 주요 트랜지스터 파라미터가 TFT 성능을 나타낸다. 높은 트랜스컨덕턴스는 증폭기 및 논리 회로 등의 트랜지스터 기반 장치의 전압 이득 및 트랜지스터의 성능에 중요하다. -IDS 대 VGS의 선형 영역 내의 기울기는 VDS=-1V에서 약 11μS의 트랜스컨덕턴스 gm=dIDS/dVGS를 나타낸다. 유효 채널 폭이 NW 직경(d)과 NW의 수치 N을 곱한 것, 즉, Weff=Nㆍd=1.8㎛으로 가정한다. a-Si TFT와 poly-Si TFT를 비교하면, 약 6μS의 정규화된 트랜스컨덕턴스가 획득될 수 있다. 이는 약 0.01μS/㎛의 트랜스컨덕턴스를 갖는 비정질 Si TFT와 약 0.3 내지 0.8μS/㎛의 트랜스컨덕턴스를 갖는 p채널 poly-Si TFT 보다 상당히 우수하다. 또한, 약 5 내지 12μS/㎛의 트랜스컨덕턴스를 갖는 단결정 p 채널 실리콘 온 절연체(SOI) MOSFET과 상당하다. NW TFT 트랜스컨덕턴스는 높은 절연 상수의 얇은 절연체를 사용하여 더욱 개선될 수 있다.
표준 MOSFET 등식을 사용한 추가 모델링은 검토 중인 NW-TFT에서 캐리어 이 동도를 더 추적하도록 행해진다. IDS-VDS 곡선의 낮은 바이어스 선형 영역에서, 홀 이동도 μh은 다음으로부터 유도될 수 있다:
GDS=IDS/VDS=μhCG(VGS-Vth-VDS/2)/L2
여기서, CG는 게이트 커패시턴스이고,
L은 채널 길이이다.
게이트 커패시턴스는 기판상의 SiNx 절연체의 커패시턴스와 실리콘 산화물 쉘의 커패시턴스를 포함한다. 그러나 이들 커패시턴스를 계산하는 것은 사소하지는 않다. 3D 유한 요소 패키지(예를 들면, Field Precision으로부터의 Metamesh 및 HiPhi, http://www.fieldp.com)를 사용한 시뮬레이션은 27fF의 전체 커패시턴스를 산출하여 약 130㎝2/Vㆍs의 홀 이동도를 야기한다. 이러한 홀 이동도는 p형 폴리실리콘에 보고된 최적치(약 120㎝2/Vㆍs)보다 높으며 SOI MOSFET 등의 p형 단결정 실리콘 재료에 상당하다(약 180 내지 250㎝2/Vㆍs). 또한, 예를 들면, 도핑 레벨을 감소시키고 및/또는 NW 표면상에 트래핑 상태를 최소화하여 캐리어 이동도는 더욱 개선될 수 있다.
도 36B의 삽입도(3602)는, 드레인 전류가 임계 전압 아래로 지수적으로 감소하고 트랜지스터의 온-오프 전류비가 108에 근접함을 나타내는, 지수 스케일 내의 IDS-VGS 곡선의 플롯을 나타낸다. 이는 화학 합성된 나노재료로부터 조립된 트랜지스터에 보고된 최대 온-오프 비를 나타내고, 단결정 실리콘 장치에 상당하다. 전류의 지수적 감소는 주요 트랜지스터 파라미터인, 서브 임계 스윙 S=-dVGS/dln|IDS|가 이 장치의 약 600㎷/decade로 한정한다. 종래 MOSFET에서, S는 S=(kBT/e)ㆍLn{(10)(1+α)}에 의해 결정되고, 여기서 T는 온도이고, kB는 볼츠만 상수이며, e는 기본 전하이고, α는 장치 내의 커패시턴스에 의존하고 게이트 커패시턴스가 인터페이스 트랩 상태 커패시턴스 등의 다른 커패시턴스보다 훨씬 큰 경우 0이다. S에 대한 최저 이론 한계치는 실온에서 S=(kBT/e)ㆍLn(10), 즉 약 60㎷/decade이다.
통상, 작은 서브임계 스윙은 낮은 임계 전압과 낮은 저전력 동작에 바람직하다. 본 발명의 NW 장치의 실시예에서 약 600㎷/decade의 서브임계 스윙은 종래의 비정질 Si TFT 또는 유기 반도체 TFT보다 상당히 우수하며, 이는 통상 decade 당 일 내지 수 볼트에 걸쳐 있다. 또한, 이는 대부분의 poly-Si TFT에 상당하지만, 최적의 poly-Si TFT(약 200㎷) 및 단결정 실리콘 장치(약 70㎷)보다 실질적으로 크다.
본 발명의 NW 장치에서 관측된 비교적 큰 서브 임계 스윙은 주로 표면 트래핑 상태 및 기하 효과의 존재로 기인하며, 이는 표면을 패시베이션(예를 들면, 수소화 또는 코어 쉘 구조를 사용) 및/또는 하이-k 절연체를 갖는 주변 게이트 구조를 사용함으로써 극적으로 개선될 수 있다.
기하 효과는 NW-TFT에서 다른 NW에 걸친 NW에 기인한다. NW 박막은 통상 NW의 거의 모노레이어로 이루어지지만, 종종 다소의 NW가 다른 NW를 교차한다. NW가 다른 NW를 교차하는 경우, 기판 표면으로부터 분리되어, 백 게이트로부터 보다 작은 전계를 겪으며, 이에 따라, 장치 내의 다른 NW보다 느리게 온 또는 오프한다. 이는 전체로서 NW-TFT의 서브 임계 스윙을 증가시킨다. 그럼에도, 중요하게는, 약 70㎷/decade와 같이 작은 서브 임계 스윙은 후술하는 바와 같이 주변의 등각 전해 게이트를 사용하여 설명하였다.
실제 애플리케이션에서, 장치별 임계 전압의 가변성은 기술 경쟁력을 결정하는 주요 팩터이다. 이를 위해, 본 발명의 일 실시예에 따라 제작된 20개의 개별 장치에 대한 테스트가 행해졌다. 도 36C는 이들 장치의 임계 전압 분포의 히스토그램을 나타낸다. 가우시안 피팅은 단지 0.22V의 표준 편차를 나타낸다. 또한, 구성 및 제작 프로세스의 최적화는 보다 밀집된 분포를 야기할 수 있다.
구체적으로, NW-TFT의 성능은 여러 NW 코어-쉘 구조를 사용하여 다양한 방식으로 더욱 개선될 수 있다. 우선, 플라스틱 상의 NW-TFT에서, 온-오프 비는 낮은 품질의 e 빔 증착 AlOx 게이트 절연체에 의해 한정된다. 이 문제는 단결정 반도체 코어와 고품질의 게이트 절연체 쉘로 이루어진 코어-쉘 NW 구조를 사용하여 극복가능하다. Si NW는 코어 쉘 구조를 갖지만, 박막의 고유 산화층은 높은 전계를 견디기에 충분히 높은 품질은 아니다. 고유 산화물(native oxide)은 제어된 열산화, 화학 기상 증착, 또는 다른 적절한 기술에 의해 생성되는 고품질의 실리콘 산화물 쉘로 대체 또는 보충될 수 있다. 코어-쉘 NW 구조물은, 반도체 재료 합성 및 고품질 게이트 절연체 형성 등의 고온 프로세스가 최종 장치 기판으로부터 분리되어 수행되기 때문에 플라스틱 상의 고성능 NW-TFT를 제작하는 것이 매우 적합하다. 또한, 이러한 코어-쉘 구조는 표면 트래핑 상태의 패시베이션을 야기하여 추가적으로 성능을 개선한다.
둘째, 현재의 백 게이트 NW-TFT는 기하학적 효과로 인해 성능이 비교적 제한된다. 이러한 기하학적 효과는 보다 복잡한 NW 코어-쉘 구조를 사용하여 단결정 반도체의 코어, 게이트 절연체의 내부 쉘, 및 등각 게이트의 외부 쉘을 포함함으로써 극복될 수 있다. 이는 (상술한)Si/SiOx 코어-쉘 구조 주변의 고밀도의 비정질 실리콘 층을 예를 들면 외부 게이트 쉘로서 증착하여 실현될 수 있다.
셋째, NW-TFT의 성능은 작은 직경의 NW에서 양자 전자 효과를 이용하여 단결정 재료보다 초과하도록 더욱 개선될 수 있다. 종래의 2차원 반도체 수퍼격자 및 2D 전자/홀 기체와 유사하게, 도펀트를 액티브 도전성 채널과 분리하여 매우 높은 이동도의 TFT를 달성하도록 멀티 코어-쉘 NW 구조가 안출될 수 있다.
장치 성능의 주요 파라미터(캐리어 이동도 및 임계 전압 등)는 도전성 채널 내의 NW 개수에 독립적이다. 따라서, 소정의 특성을 갖는 NW-TFT의 설계 및 제작이 가능하다. 예를 들면, 도전성 채널에서 NW의 개수를 변경함으로써(유효 채널폭을 변경함으로써), NW-TFT는 소정 레벨의 전류를 반송하도록 설계 및 제작될 수 있다. 도 36D는 장치가 온되는 경우(Vgs=-10V) 드레인 전류에 대한 선형 스케일 관 계를 나타낸다. 두 개의 곡선은 온 상태의 전류를 유효 채널 폭의 함수로서 나타낸다. 아래 곡선은 VDS=-1V를 가고 위 곡선은 VDS=-8V를 갖는다. 유효 채널 폭은 NW의 평균 직경과 채널 내의 NW 개수의 곱에 대응한다. 예측하는 바와 같이, 온 상태 전류 스케일은 유효 채널 폭(도전성 채널에서 NW 수)에 선형이다. 0.5㎃ 이상의 온 상태 전류는 5㎛의 유효 채널 폭의 장치로부터 달성된다. 설계된 장치 파라미터를 갖는 NW-TFT의 재현가능하고 예측가능한 조립이 중요하다.
플라스틱 상의 NW-TFT
현재 NW 박막 개념의 중요한 양태는, 장치 제작에서 분리된 NW 합성 단계를 제외하면, 전체 NW-TFT 제작 프로세스가 거의 실온에서 실시될 수 있다. 따라서, 고성능 NW-TFT의 어셈블리는 저비용 유리 및 플라스틱 기판에 용이하게 도포될 수 있다. 플라스틱 기판상의 NW-TFT를 설명하기 위해서, 상이한 장치 구성이 사용된다. 도 37A는 장치 구성을 나타낸다. 도 37A의 장치를 제작하기 위해서, 1 내지 2㎛ 두께의 SU-8(마이크로켐 사(MicroChem Corp.)) 포토레지스트 층은 우선 스핀 주조되어 폴리에테르에테르케톤(PEEK) 시트(50 또는 100㎛ 두께, 굿펠로우 사(Goodfellow Inc.)) 상에서 경화되어 미시적으로 부드러운 표면을 보장한다. Cr/Au(10/30㎚) 스트립은 게이트 어레이로서 한정되고, 알루미늄 산화물의 30㎚ 층은 e빔 증착을 사용하여 게이트 절연체로서 증착된다. 정렬된 NW 박막이 표면상에 증착되고, Ti/Au(60/80㎚) 소스-드레인 전극이 TFT를 형성하도록 한정된다. 도 37B의 하부는 NW-TFT의 소스, 게이트, 및 드레인을 5㎛에 해당하는 스케일 바를 사 용하여 나타낸다.
전기 이송 특성은 상술한 바와 동일한 방식으로 수행되었다. 도 37C는 IDS-VDS 곡선이 SiNx/Si 기판상의 장치와 유사한 동작을 보임을 나타낸다. 도 37C의 플롯은 VGS=-8V에서 시작하여 1V의 스텝으로 증가하는 변수 VGS를 사용하여 IDS-VDS 관계를 나타낸다. IDS-VGS 관계는 약 3.0V의 임계 전압과 105보다 큰 온-오프 비(>105)를 나타낸다.
도 37D는 플라스틱 기판의 약간의 굽힘 전후에 동일 장치의 이송 특성을 나타낸다. 도 37D의 삽입도(3702)는 105보다 큰 온-오프 비와 500 내지 800㎷/decade의 서브임계 스윙을 나타낸다. 테스트 대상 장치는 6㎛ 채널 길이와 3㎛의 게이트 길이와 함께 40㎚ 직경의 NW를 갖는다. 두 개의 곡선은 플라스틱 기판의 약간의 굽힘 전후에 동일 장치의 이송 특성을 나타내어(약 55㎚의 곡률반경), 플라스틱 상의 NW TFT의 기계적 유연성을 나타낸다.
(SiNx/Si 기판상의 장치에 비해) 비교적 작은 온-오프 비는 (1) 최적화되지 않은 로컬 게이트 장치 구성에 기인한 낮은 온 전류, (2) 낮은 품질의 e 빔 증착 AlOx 절연체에 의한 게이트 누설 전류에 의해 제한된 높은 오프 전류에 기인할 수 있으며, 개선된 장치 구성과 향상된 코어-쉘 NW 구조를 사용하여 상당히 향상될 수 있다.
서브 임계 스윙의 감소는 두 가지 팩터에 기인한다. 우선, 전해 용액은 탁 월한 등각 게이트를 제작하여 서브 임계 스윙을 넓히는 임의의 기하학적 효과를 제거 또는 감소한다. 둘째, 전해 용액 등각 게이트를 사용하여, 게이트 커패시턴스는 백 게이트 장치보다 한 차수 이상의 큰 크기를 갖는다(약 160 NW의 장치에 대하여 약 0.07㎊ 대 0.05㎊). 따라서, 게이트 커패시턴트에 비교하여 다른 커패시턴스의 상대적 중요도가 감소하여, S=(kBT/e)Ln(10)(1+α)에서 α를 상당히 감소시켜 서브 임계 스윙 S가 감소된다.
플라스틱 전자 연구를 추진하는 주요 동기는 기계적 유연성이다. 중요하게는, NW-TFT 장치를 구비한 플라스틱의 약간의 굽힘은 장치 동작을 상당히 변경하지는 않는다. 상술한 바와 같이, 도 37D는 이러한 특징을 나타내는 두 개의 곡선을 제공한다. 도 37C에 나타낸 바와 같이, IDS-VGS 관계에서 선형 영역은 VDS=-1V에서 0.45μS의 트랜스컨덕턴스를 나타낸다. 그러나 로컬 게이트 장치 구성에서 게이트 커패시턴스를 예측하기 어렵기 때문에 장치의 정확한 홀 이동도를 예측하기 어렵다.
플라스틱 상의 NW-TFT의 캐리어 이동도와 최종 장치 성능을 측정하기 위해서, 전해 게이트 TFT 구조가 테스트된다. 도 38A는 테스트된 전해 게이트 NW-TFT 구조를 나타낸다. 이러한 접근법은 개별 탄소 나노튜브 FET를 연구하는데 사용된다. 테스트 접근법은 다음 단계를 포함한다. 1mM 소금 용액의 적은 액적은 플라스틱 기판상의 TFT 장치에 배치되고, 소스, 드레인 전극, NW 박막 및 추가 분리 금 전극을 포함하여 전체 TFT 장치를 커버한다. 전압 VGS는 NW-TFT 장치에 비해 전해 내의 전기화학 전위를 설정하는 분리된 금 전극에 인가된다. ±0.9V 미만의 전압 범위에 있어서, 전해 용액과 소스, 드레인 전극 또는 NW 간의 누설 전류가 무시가능하다. 전해는 웰 분리 용액 게이트로서 동작한다. 특정 이점 중에서, 전해 용액은 TFT 채널에서 모든 NW에 대하여 이용가능한 주변 등각 게이트를 제작하며, 바람직하지 않은 기하학적 효과 및 표면 전하를 감소 또는 제거함으로써, NW-TFT의 최종 성능을 테스트하는 효과적인 구성을 제공한다.
도 38B는 VGS=-9V의 상부 곡선에서 개시하여, 0.1V의 스텝으로 여러 전해 용액 게이트 전압의 함수로서 IDS-VDS 관계를 나타낸다. 테스트된 NW-TFT는 162개의 20㎚ 직경 NW는 5㎛ 채널 길이를 포함한다.
도 38C는 10㎷의 VDS에 대한 IDS-VGS 관계를 나타낸다. 전체 결과는 상술한 바와 같이 실리콘 기판상에 제작된 TFT와 유사하다. 그러나 특히, 이러한 장치에서 드레인 전류 IDS는 전해 게이트 전압에서 변화에 보다 반응적이다. 서브 임계 스윙은 또한 도 38C의 삽입도(3802)에 도시한 바와 같이, 상당히 감소한다(70 내지 110㎷/decade). IDS-VGS 관계는 락 인(lock-in) 증폭기를 사용하여 결정된다(예를 들면, 스탠포드 연구소를 통해 이용가능). 10㎷의 RMS 진폭의 10㎐의 사인파가 측정에 사용된다.
또한, 용액 게이팅 실험의 특정 아키텍처는, 소스 및 드레인 전극이 용액에 접촉하기 때문에, 이상적 장치의 성능을 과소평가할 수 있다. 소스 및 드레인 전 위는 실제 용액 전위에 영향을 미치며 게이트 전극에 의해 설정된 전기화학 전위를 포함하여, NW 주변의 실제 인가된 전위를 게이트 전극에 인가된 것 아래로 감소시킨다. 따라서, 게이트 전위를 설정하는 개선된 접근법을 사용하여(예를 들면, 표준 기준 전위를 사용하여), 훨씬 작은 서브 임계 스윙을 달성할 수 있다. 또한, 이 결과는 플라스틱 상의 고성능 TFT에 대한 전위를 나타내며, 이는 이들 장치의 게이트 구성을 더 최적화하여 개선될 수 있다(예를 들면, 고체 상태 주면 등각 게이트는 단결정 반도체 코어, 게이트 절연체의 내부 쉘 및 등각 게이트의 외부 쉘로 이루어진 다수의 코어-쉘 NW 구조에서 달성될 수 있다).
플라스틱 상의 전해 게이트 TFT 장치의 성능은 장치 특성의 다양한 특징을 검사하여 더 분석되었다. 게이트 커패시턴스를 우선 점검한다. 이 경우, 총 커패시턴스는 전해 용액의 직렬 커패시턴스와 NW 쉘 산화물의 커패시턴스를 포함하지만, 전자는 후자보다 훨씬 크기 때문에 무시할 수 있다. 20㎚의 단결정 코어의 NW와 평균이 약 2.5㎚ 비정질 실리콘 산화물 쉘이 고려된다. 게이트 커패시턴스는 CG=2Nπεε0L/ln(1+tox/r)으로 추정될 수 있으며, 여기서 N은 채널 내의 NW의 개수이고, ε와 tox는 각각 절연 상수와 비정질 산화물의 두께이며, r은 NW의 반경이다. 계산된 커패시턴스와 다음 식 GDS=IDS/VDS=μhCG(VGS-Vth-VDS/2)L2에 기초하여, 홀 이동도 μh는 약 150㎝2/Vㆍs로 결정될 수 있다. 이 결과는 유사한 NW를 갖는 SiNx/Si 기판상의 유사한 장치에 대한 이동도와 일치한다. 이는 NW-TFT의 이동도가 NW 자 체에 진성이며 전해 게이트 또는 플라스틱 기판에 의해 급격한 영향을 받지 않음을 나타낸다.
N 채널 CdS 나노리본 TFT
상술한 설명은 고성능 NW-TFT가 p형 Si NW로부터의 저온 플라스틱 기판에 조립될 수 있음을 나타낸다. 또한, NW 합성은 최종 장치 기판에 독립적이기 때문에, III-V 및 II-V 족 반도체 등의 광범위한 재료가 TFT 채널 재료로서 사용될 수 있어 광범위한 기회를 생성한다. 일 예로서, 고성능 TFT는 II-VI족 황화 카드뮴(CdS) 나노리본으로부터 용이하게 조립될 수 있다. CdS는 진성의 낮은 표면 트래핑 상태로 인해 광학 및 전자 애플리케이션에 우수한 재료이다. 단결정 CdS 나노리본은 30 내지 150㎚의 두께, 0.5 내지 5㎛의 폭, 및 10 내지 200㎛의 길이는 진공 기상 이송 방법을 사용하여 합성된다.
특히, 소량의 CdS 파우더(약 100㎎)가 진공 튜브의 일단에 이송되어 밀봉된다. 진공 튜브는 CdS 파우더를 구비한 일단은 900℃에서 유지되도록 가열되지만, 진공 튜브의 타단은 약 50℃의 온도에서 유지된다. 2시간 내에, 대부분의 CdS는 보다 낮은 온도의 단에 이송되어 튜브 벽에 증착된다. 결과적인 재료는 주로 30 내지 150㎚의 두께, 0.5 내지 5㎛, 및 10 내지 200㎛의 길이를 갖는 나노 선이다. TEM 이미지는 이들 나노리본이 에지 표면 까지 모두 낮은 결함의 단결정임을 나타낸다.
나노리본은 이들이 고유 물리적 형태가 종래의 단결정 박막과 매우 유사하기 때문에 TFT에 유용하다. 단결정 도전성 채널을 구비한 CdS 나노리본 TFT는 상술한 바와 유사한 접근법을 사용하여 제작된다. 도 39A는 CdS 나노리본 TFT를 나타낸다. 도 39A의 삽입도(3902)는 나노리본 TFT의 3D 원자력 현미경 형상 이미지를 나타낸다.
CdS 나노리본 TFT에 대한 전기 이송 측정은 통상의 n 채널 트랜지스터 특성을 나타낸다. n 채널 행동은 CdS 벌크 재료와 NW 상의 이전 연구와 일치한다. 도 39B는 CdS 나노리본 TFT에 대한 상이한 게이트 전압에서 IDS-VGS 관계를 제공한다. 도 39B는 낮은 소스 대 드레인 바이어스에서 선형 영역이고 높은 바이어스에서 포화함을 나타낸다. IDS-VGS 관계는 1V의 VDS에서 2.0V의 임계치 VGS 이상에서 거의 선형인 동작을 나타낸다. 선형 영역의 기울기는 VDS=1V에서 약 2.4μS/㎛의 트랜스컨덕턴스를 제공한다. 평행 플레이트 모델을 가정하면, 게이트 커패시턴스는 CG=εε0LㆍW/h를 사용하여 1.9fF으로 계산되며, 여기서 L 및 W은 채널 길이와 폭이고 h는 절연 두께이다. 계산된 커패시턴스를 사용하여, 전자 이동도는 IDS/VDS=μeCG(VGS-Vth-VDS/2)L2을 사용하여 300㎝2/Vㆍs으로 도출될 수 있다. 중요하게는, 이러한 이동도 값은 단결정 CdS 재료(약 300 내지 350㎝2/Vㆍs)에 거의 동일하다.
또한, IDS-VGS의 지수 플롯은 107 보다 큰 온-오프 비와 도 39C와 삽입도에 도시한 바와 같은 70㎷/decade 만큼 작은 서브 임계 스윙 S를 나타내며, 60㎷/decade 의 이론적 한계치에 도달한다. CdS 나노리본 TFT에서 관측되는 높은 캐리어 이동도와 적은 서브 임계 스윙은 이들 재료에서 높은 결정 품질과 낮은 표면 준위뿐만 아니라 Si NW-TFT에서 기하학 효과의 본체에 상당히 기인한다.
상보 논리
p 및 n 채널 TFT를 제작하는 능력은 단극 p 및 n 채널 트랜지스터로 이루어진 회로보다 성능이 우수한 것으로 알려진 상보 전자제품을 구성하는 것이 중요하다. 이를 위해, 상보형 인버터(논리 NOT 게이트)는 n 채널 및 p 채널 TFT를 직렬로 연결하여 구성된다. 상보형 인버터는 p 채널 Si NW-TFT(15개의 NW가 병렬로 이루어짐)과 n 채널 CdS 나노리본 TFT를 직렬로 연결하여 형성된다. 장치(4002)가 도 40에 도시되어 있다. 도 40은 또한 인버터의 출력-입력(Vout-Vin) 전압 응답을 제공하며, 낮은 입력에 대하여 일정한 고전압 출력을 나타낸다. 입력이 약 1.5V까지 증가하는 경우, 출력은 신속하게 0V가 되어 보다 높은 입력 전압에서 낮은 상태를 유지한다. 가장 중요하게는, 상보형 인버터는 높은 전압 이득을 나타낸다. 측정된 Vout-Vin 관계의 미분은 도 40의 삽입구(4004)에 도시한 바와 같이 27만큼 큰 전압 이득을 나타낸다. 이러한 큰 이득은 장치의 고성능을 의미하며 각 단에서 신호 복구의 필요없이 다양한 대형 전자제품 애플리케이션에 대한 논리 회로 어레이의 직접 접속에 매우 중요하다. 마지막으로, 인버터의 Vout-Vin 관계는 출력 상의 임의의 부하 없이 측정된다. 이득은 장치가 실제 회로에 로딩되는 경우 감소할 수 있다. 그러나 장치/회로의 주의깊은 설계에 따라, 실제 애플리케이션에서 바람직 한 전압 이득은 도 36A 내지 도 36D에 도시한 바와 같은 특성을 갖는 NW-TFT 장치의 재현가능성과 예측가능성을 고려하면 달성가능하여야 한다.
디스플레이 및 다른 애플리케이션에서의 NW-TFT
최근 20년 동안, 평판 패널 디스플레이(FPD)는 현재 전자 장치에서 매우 흔하다. FPD는 셀룰러 폰, 개인용 디지털 단말, 디지털 카메라, 캠코더, 및 노트북 컴퓨터 등의 많은 새로운 제품에 필수불가분이다. 또한, FLD는 데스크탑 컴퓨터와 텔레비전(TV) 브라운관(CRT) 모니터를 대체할 태세이기 때문에 상당히 팽창할 것으로 예측된다. 능동 매트릭스 액정 디스플레이(AMLCD)는 상용평판 패널 디스플레이 기술에서 지배적이며, 전체 대형 평판 디스플레이 시장을 지배하고 있다. 또한, AMLCD는 대형 박막 트랜지스터가 오늘날의 AMLCD를 가능하게 하는 주요 기술이기 때문에 종종 능동 매트릭스 박막 트랜지스터로 불린다.
박막 트랜지스터(TFT)는 포인트 콘택트 접합 트랜지스터의 13년 이전에 발명되었다. TFT에 대한 첫 US 특허는 리리엔필드(Lilienfield)에게 1993에 허여되었다. 1960년 전반까지는, GE, RCA, IMB, 제니스(Zenith), 웨스팅하우스(Westinghouse) 및 필립스(Philips) 등의 많은 기업 연구소가 TFT 연구 개발에 활발하게 참여하였다. 그러나 1960년 중반에 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이 점차 초점이 되었다. 곧, 대부분의 기업 연구소는 TFT 연구 개발을 그만두었다. MOSFET 기술 등 오늘날 대부분의 반도체 기술은 단결정 웨이퍼 기반이기 때문에, 기판의 크기는 이용가능한 웨이퍼의 크기에 의해 결정된다. 현재까지, 가장 큰 가용 웨이퍼는 12인치이다. 따라서, 이러한 기판 크기는 큰 기 판 면적을 요구하는 애플리케이션에서 대부분은 적합하지 않는다.
액정 디스플레이(LCD), 특히, 1980년 중반에서 대형 유리 기판상에 구동 회로가 배치될 필요가 있는 AMLCD의 출현은 TFT 기술에서 관심을 다시 새롭게 하였다. TFT의 초기 노력은 II-VI 반도체 재료상에 집중되었다. 이 기술은 II-VI 반도체 재료의 제어의 어려움으로 인해 연구소 단계를 결코 넘어서지 않았다. 예를 들면, 통상, 원소보다 화합물 반도체의 결정화 단계의 제작은 보다 어렵다. 또한, CdSe와 같은 II-VI 재료의 도핑은 어렵다. 또한, II-VI 재료상에 신뢰성있는 절연재를 증착하는 것은 매우 어렵다.
동시에, 수소화된 비정질 실리콘(a-Si:H) 박막은 태양 전지와 이미지 센서 재료로서 가능한 애플리케이션으로 인해 많은 관심을 끌어들였다. 1975년의 전환점에서, W.E. Spear와 P.G. LeComber는 비정질 실리콘 재료가 도핑될 수 있음을 발표하였다. 곧바로, a-Si:H에 기초한 TFT는 열악한 트랜지스터 속성에도 불구하고 AMLED의 구동기 요소에 대한 선택이 되었다. 이 기술은 오늘날 대형 화면의 상업용 AMLCD 디스플레이에서 거의 배타적으로 사용된다. AMLCD 디스플레이서, a-Si TFT는 LCD 화소 하부의 유리 기판상에 제작되고, 집적 회로(IC) 구동 회로로부터 명령을 수신할 때 회로를 온/오프하는 스위치로서 사용된다. IC 구동 회로는 기판 주변에 탑재된다. a-Si 박막은 플라즈마 지원 화학 기상 증착 방법을 사용하여 저온에서 비교적 대형 유리 기판상에 용이하게 증착될 수 있다. 저온 증착은 저렴한 유리 기판을 사용하여 가능하게 된다. 기판의 투명도가 기술의 후면 조광에 필수이기 때문에 유리 기판이 필요하다.
통상의 a-Si FET의 전계 효과 이동도는 약 1㎝2/Vㆍs이고 디스플레이 성능을 제한한다. a-Si를 다결정 박막으로 결정화하여 a-Si TFT의 성능을 개선하는 광범위한 노력이 전세계적으로 행해졌다. a-Si TFT와 단결정 실리콘 트랜지스터 사이에서 폴리실리콘 TFT의 전계 효과 이동도는 보고된 수백의 값까지 존재한다. 현재 다결정 공정은 통상 10 내지 50㎝2/Vㆍs의 이동도를 갖는 트랜지스터를 제작하기 위해서 24시간 동안 약 600℃에서 a-Si를 어닐링하는 것이 필요하다. 직접 열처리뿐만 아니라, 급속 열처리, 레이저 유도 결정화, 및 전환 금속 유도 열처리 등의 여러 방법이 a-Si 막을 다결정으로 변화하는데 개발되어 있다. 급속 열처리는 매우 짧은 시간 동안 700 내지 800℃의 높은 온도를 사용한다. 단기간은 기판에 대한 가능한 손해를 최소화한다. 그러나 값싼 유리 기판이 이 공정에서 사용될 수 있지는 않다. 레이저 열처리는 작은 면적의 비정질 실리콘이 기판을 상당히 가열하지 않으면서 매우 고온으로 급속하게 가열될 수 있게 한다. 불행히도, 작은 빔 크기로 인해, 이 방법은 대규모 제작에서 매우 비효율적이다. 또한, 이 공정은 제어하기 매우 어렵다.
금속 유도 결정화가 최근 많은 주목을 받았다. 니켈 기반 공정은 전망이 있다. 통상, 니켈 기반 공정은 약 24시간에서 수시간으로 어닐링 기간이 감소되고, 대략 600℃에서 500℃ 내지 550℃ 사이로 느린 열처리에 필요한 어닐링 온도를 감소시킨다. 그러나 금속 유도 결정화는 a-Si 상부에 전이 금속 증착의 추가 단계를 요구한다. 결정화는 금속막의 품질에 의존한다. 잔류 금속, 금속 실리사이드 및 복잡한 그레인 경계의 구조적 결함은 트랜지스터에서 높은 누설 전류를 야기할 수 있다.
폴리 TFT는 값싼 유리 기판에 경쟁력있는 폴리실리콘 공정이 아직 없기 때문에 곧 a-Si를 대체할 것 같지는 않다. 폴리실리콘 TFT의 성능은 그레인 경계의 도전과 고품질의 폴리실리콘 준비의 어려움으로 인해 종래의 단결정 실리콘으로부터 제작된 장치들과 쉽게 근접하지는 않을 것이다. 따라서, 현재 이용가능한 a-Si 또는 p-Si 기반의 TFT 기술이 여러 측면에서 제한된다.
최근에, 새로운 박막 트랜지스터 기술 - 유기 TFT - 은 많은 관심을 받았다. 약 1㎝2/Vㆍs 까지의 전계 효과 이동도를 갖는 유기 TFT가 발표되었다. 그 속성상, 대부분의 작업이 기판으로서 유리 또는 산화물 코팅 실리콘을 사용하여 실행되었지만, 유기 트랜지스터는 플라스틱 기판상의 저온 공정에 호환이다. 그러나 불행히도, 유기 트랜지스터의 성능은 실리콘에 현재 근접하지 않고 있다. 따라서, 유기 기반 트랜지스터의 도포 면적은 한정된다. 실리콘을 플라스틱 상에 배치하려는 시도는 만족할 만한 결과를 산출하지 않으며, 이는 주로 두 개의 주요 단계인 실리콘 증착 및 게이트 절연재 증착의 요구 온도가 비정질 실리콘 트랜지스터의 제작에서도 가장 높은 유리 전이 온도를 갖는 플라스틱 기판이 견디기에는 너무 높다.
하버드 대학에서 찰스 리버 교수의 연구실(Charles Lieber's lab)에서 이 프로그램의 주요 연구자인, 샹펑 뒤안 박사(Dr. Xiangfeng Duan)에 의해 거의 달성된 최근의 신기원은 반도체 나노 선이 나노스케일 전자제품 및 광전자에서의 탁월하거 나 이상적인 빌딩 블록임을 나타내었다. 리버 교수의 연구실은 광범위한 IV, III-V, 및 II-VI 반도체 나노 선이 제어되고 조정가능한 화학 조성, 물리적 차원(예를 들면, 직경과 길이), 전자 속성(예를 들면, 도핑 유형 및 밀도)을 갖는 단결정 형태로 합성될 수 있음을 발표하였다. 나노 선의 직경은 2 내지 100㎚의 범위에서 제어 및 변경될 수 있다. 나노 선의 길이는 통상 10 내지 100㎛에 걸쳐있다(도 41).
도 41A는 본 발명의 일 실시예에 따른, 합성된 실리콘 나노 선의 주사 전자 현미경 이미지를 나타낸다. 도 41A의 나노 선은 수십 나노미터 차수의 직경과 수십 마이크로미터까지의 길이를 갖는다. 도 41A에 도시한 스케일 바는 그 길이가 5㎛이다. 도 41B는 본 발명의 일 실시예에 따른, 개별 Si 나노 선의 격자 해상도의 투사 전자 현미경 이미지를 나타낸다. 도 41B의 나노 선 예는 그 전체 길이와 함께 연속인 격자를 구비한 단결정 코어와 비정질 산화물 오버레이어를 가지며, 이는 종합적으로 제어될 수 있다.
종측 차원의 증가와 횡측 차원의 감소는 나노 선이 전기 캐리어의 효율적인 이송에 가장 작은 차원의 재료가 되게 한다. 또한, 나노 선은 전계 또는 마이크로유체 플로우 접근법을 사용하여 용액에 유연하게 조각되고 기반 상에 조립될 수 있어, 단일 나노 선 전계 효과 트랜지스터(FET), 교차 나노 선 FET, 및 OR, AND, NOT, NOR 게이트 등의 일련의 논리 회로 및 논리 반가산기 회로와 메모리 어레이뿐만 아니라 발광 다이오드, 광검출기 및 고감도 화학/생체 센서를 포함하는 다양한 나노스케일 전자 및 광전자 장치의 구현을 가능하게 한다.
특히, 단일 나노 선 FET의 연구는 Si 나노 선에 대하여 1500㎝2/Vㆍs 까지, GaN 나노 선에 대하여 약 1000㎝2/Vㆍs 그리고 n형 InP 나노 선에 대하여 약 4000㎝2/Vㆍs의 전계 이동도를 구현하였으며, 이들은 모두 유사한 도핑 밀도의 단결정에 상당하거나 보다 우수하다. 나노 선 재료에서 측정된 높은 이동도의 값은 이러한 새로운 종류의 재료의 높은 품질을 부각시킨다. 또한, 이들 관측된 이동도 값은, 표면 패시베이션 등에 거의 신경을 쓰지 않기 때문에 나노 선 재료에서 단지 낮은 값을 갖는 것으로 여겨지며, 최근 연구가 이동도는 나노 선 표면을 패시베이션함으로써 상당히 증가될 수 있음을 나타낸다. 연구는 분산 이벤트가 변형된 도핑 1차원 배선에서 양자 기계적 속성으로 인해 상당히 억압될 수 있음을 제안하고 있다. 예를 들면, 이론적 계산은 선택적으로 도핑된 GaAs 나노 선에 대하여 3×108㎝2/Vㆍs의 예측 이동도를 갖는다. 따라서, 도펀트가 도전성 채널에서 분리되는 경우 매우 높은 캐리어 이동도를 달성할 수 있다(예를 들면, 나노 선의 표면으로부터 분자 도핑 또는 코어-쉘 나노 선 구조의 쉘에서의 도핑).
요컨대, 나노 선은 고 이동도의 박막 트랜지스터에 대한 빌딩 블록을 나타낸다. 랜덤 지향된 나노 선 박막은 다결정 박막 재료에 상당한 캐리어 이동도를 가지며, 지향된 나노 선 박막은 단결정 재료에 상당하거나 뛰어난 이동도를 나타낸다.
TFT는 많은 현재 전자 기술의 개발에 중요하다. 현재, TFT에 대한 연구 개 발은 능동 매트릭스 액정 디스플레이(AMLCD)가 지배하는 평판 패널 디스플레이(FPD) 시장에 의해 촉진된다. 새로운 TFT 기술 - 저렴한 대형 유리 기판 또는 플라스틱 기판상의 트루 실리콘은 현재 FPD 기술을 혁신하여 새로운 유형의 전자 장치를 생성하는 새로운 산업의 돌파구를 마련할 수 있다. 본 발명에 따른 나노 선 박막을 포함하는 TFT는 이전에 획득불가능한 목적을 달성하게 한다.
지향성 반도체 나노 선에 따라 그리고 저렴한 유리 또는 플렉서블 플라스틱 기판상에 형성되고, 단결정으로 제작된 트랜지스터에 상당한 성능을 갖는 박막 트랜지스터(TFT)를 설명한다:
전계 효과 이동도: 1500㎝2/Vㆍs.
Ion/Ioff: 107.
임계 전압: <2.5V.
종래, 나노재료는 전자제품의 크기를 감소하는데 사용된다. 그러나 본 발명의 실시예는 나노재료를 사용하여 전자제품을 보다 고속 및/또는 대형으로 한다. 개별 나노 선의 이동도는 높지만, 단일 나노 선은 매크로전자 애플리케이션에 필요한 충분한 전류 밀도를 제공하지 못할 수 있다. 나노 선의 높은 이동도를 이용하기 위해서, 트랜지스터는 수백 또는 수천의 나노 선 등의 많은 나노 선이 전극들 사이에서(예를 들면, 소스 및 드레인 전극 사이) 확장하도록 지향성 나노 선 박막으로 제작된다. 이는 높은 이동도와 높은 전류 밀도의 트랜지스터를 대형의 플렉서블 기판상에 가능하게 한다.
도 42는 본 발명의 일 실시예에 따른, 높은 이동도의 나노 선 박막 트랜지스터를 합성 및 구현하는 프로세스의 흐름도를 나타낸다. 높은 품질의 단결정 나노 선 재료는 고온에서 합성되고, 그 후, 원하는 기판에서 정렬되어 지향성 나노 선 박막을 형성한다. 이는 리소그라피 프로세스를 수행하여 배선 축에 평행한 도전성 채널을 사용하여 박막 트랜지스터를 형성할 수 있다. 나노 선 길이에 따라 단결정 도전성 채널이 결과적인 TFT에 대하여 높은 이동도를 보장한다.
이러한 접근법에서, 단결정 코어 및 절연 오버코팅(쉘)을 갖는 실리콘 나노 선 코어-쉘 구조는 본 발명의 일 실시예에 따라 도 43에 도시된 바와 같이 제작될 수 있다. 우선, 나노 선은 최근에 개발된 금 나노입자 촉매 화학 기상 증착(CVD) 방법과 후속의 직접 산화를 사용하여 합성된다. 이 방법은 실리콘(Si) 및 갈륨비소(GaAs) 등의 다양한 반도체 나노 선에 이용가능하다. 실리콘 나노 선은 여기서 설명의 목적으로 나타낸다. 화학적으로 합성된 나노 선은 알코올 등이 용제에 서스펜션되어, 후속 공정 및 조작할 수 있게 된다. 이들 용액 서스펜션된 나노 선으로부터, 단층 모노레이어 박막은 기판상에 거의 평행으로 배선이 준비된다. 마지막으로, 소스, 드레인 및 게이트에 대한 금속 콘택트가 포토리소그래피 공정을 통해 적용되어 도전성 채널이 배선 축에 평행하게 나노 선 TFT 어레이를 산출한다.
본 발명은 고성능 트랜지스터에 대한 근본적으로 새로운 전략을 제공하여 다양한 기술적 혁신 및 공정, 성능 및 이점을 가져온다:
단결정 도전성 채널: 본 TFT 장치에서, 다수의 나노 선은 소스에서 드레인으로 모두 평행으로 (통나무 다리와 같이) 상주하여 캐리어에 단결정 도전성 채널을 제공한다. 이는 비정질 또는 폴리실리콘 재료를 달성하여 달성할 수 없는 벌크 단결정 재료에 상당한 높은 캐리어 이동도를 제공한다. 이는 그레인 경계 근전의 광범위한 트래핑 상태에 주로 기인하며, 이는 캐리어 공핍 근방 경계 및 이들 재료에 대한 그레인 경계 산란을 야기한다(도 44A 내지 도 44C 참조).
도 44A 내지 도 44C는 비정질 실리콘(도 44A), 폴리실리콘(도 44B), 및 정렬된 나노 선 박막(도 44C)으로부터 제작된 박막 트랜지스터(TFT)의 도면을 나타낸다. a-Si 및 poly-Si 기반 기술에서, 전기 캐리어는 여러 그레인 경계 산란을 겪으며, 이에 따라 달성하는 캐리어 이동도를 제한한다(a-Si에서 약 1㎝2/Vㆍs 미만, 그리고 poly-Si에서 100㎝2/Vㆍs 미만). 반면에, 본 발명의 나노 선 기반 기술에서, 전기 캐리어는 다수의 단결정 경로를 따라 TFT 채널에 걸쳐 이동하며, 이에 따라, TFT가 캐리어 이동도가 단결정 재료(약 1000㎝2/Vㆍs)에 접근할 수 있게 한다.
오프 기판 고온 처리: 반도체 나노 선 및 게이트 절연체는 고온에서 기판에서 분리되어 준비된 후 실온에서 기판에 도포된다. 따라서, 기판의 열 속성은 고온 공정에 대한 제한 팩터가 아닐 수 있다. 따라서, 이는 고성능의 신뢰성있는 장치 기능에 중요한 높은 품질의 결정 재료와 게이트 절연체를 가능하게 한다. 또한, 장치상의 외인성 게이트 산화물층보다는 각각의 개별 나노 선 주변에 매우 얇은 게이트 절연체 쉘을 포함함으로써, 공정이 매우 단순화하면서 매우 얇고 거의 완벽한 쉘의 속성으로 인해 필요한 턴 온 전압을 감소시킬 수 있다:
용액 처리가능성: 벌크 반도체 웨이퍼와 달리, 나노 선은 용액 내에 서스펜 션된 후 대면적 상의 거의 임의의 기판상에 증착 및 고정될 수 있다. 따라서, 고성능 반도체 재료는 많은 기술적으로 중요한 기판 유형(예를 들면, 플라스틱, 유리) 상에서 가능하게 된다. 이는 또한 잉크젯 또는 스크리닝 인쇄 기술을 통해 고성능 전자제품의 롤 대 롤(roll-to-roll) 생산을 가능하게 한다.
기계적 유연성: 매우 작은 직경과 큰 종횡비(>1000)로 인해, 나노 선은 우수한 기계적 유연성과 예를 들면 10 마이크로미터 만큼 적은 곡률 반경을 갖는다. 대형의 플렉서블 기판상에 기계적으로 플렉서블한 방향의 나노 선의 고밀도 막을 증착함으로써, 결과적인 구조는 벌크 단결정 반도체에 비해 우수한 전자 성능을 가지고, 임의의 대면적 상에 확장할 수 있으며 직물만큼 유연하다. 또한, 나노 선의 기계적 유연성은 대부분의 플라스틱과 같은 비교적 거친 기판상에 고성능 전자의 형성을 가능하게 하며, 여기서 비정질 또는 폴리실리콘 박막의 사용은 거의 불가능하다.
소형화된 장치 치수: 나노 선의 내재적으로 작은 직경과 큰 길이는 TFT 채널 폭과 길이의 용이한 제어를 가능하게 한다. 트랜지스터는 폴리실리콘 장치의 경우에 한정되는, 치수의 감소로 달성될 수 있다. 또한, 나노 선 재료의 내재적 고이동도는 트랜지스터가 감소된 크기로 형성될 수 있게 하면서 여전히 기능적 전류 레벨에 유지하고, 종래 비정질 실리콘 또는 폴리실리콘 재료에서는 가능하지 않은 대형 기판상의 높은 밀도의 집적이 가능하게 된다.
GaAs 나노 선 등의 다른 높은 이동도 재료에 적용가능한 프로세스: 실리콘 나노 선 성능은 확장되어 GaAs 및 InAs 나노 선 등의 III-V족 재료와 같은 다른 내 재적으로 높은 이동도의 재료에 적용될 수 있다. 따라서, 매우 높은 이동도 재료가 가능하며, 많은 신규한 애플리케이션이 가능하게 된다. 보다 높은 이동도는 여기서 후술하는 나노 선의 발리스틱 도전, 가능하게는 양자 효과를 이용하여 가능하다.
나노 선 합성: 몇몇 실시예에서, 균일한 물리적 치수와 화학 도펀트 분포를 갖는 나노 선은 신뢰성있고 재현가능한 TFT 장치 동작을 달성하는데 사용될 수 있다. 이러한 제어는 1인치 튜브 퍼니스(furnace)에서 매우 작은 스케일의 것이 발표되었다. 큰 스케일에서 나노 선을 생성할 수 있는 8인치 반도체 튜브 퍼니스가 존재한다. 큰 부피에 대한 균일성의 제어는 보다 작은 체적에서는 보다 어렵다. 실리콘 나노 선의 제어 직경 및 직경 분포는 금 콜로이드의 직경 및 직경 분포에 의해 결정된다. 상업적으로 이용가능한 금 콜로이드가 사용될 수 있다. 나노 선의 길이는 성장 조건에 의존한다 - 온도, 증기압 및 성장 기간. 이들 문제 및 결정 및 도핑 밀도의 문제는 성장 조건을 변경하고 미세 조정하여 해결될 수 있다.
절연체 산화물/질화물 코팅: 게이트 절연체 코팅의 품질은 나노 선 TFT 성능에 중요하다. 고품질의 게이트 절연체의 형성 기술이 평면 반도체 기술에 존재한다. 그러나 핀홀 프리 게이트 절연체를 한정된 결정학적 방향(crystallographic direction) 없이 나노 선 표면 주변의 균일한 두께로 형성하는 것은 기술적으로 도전적이다. 이 문제는 상이한 관점에서 해결될 수 있다. 공정은 성장 직후에 실리콘 나노 선의 느린 열 산호에 의해 2㎚ 미만의 균일한 실리콘 산화물 코팅을 생성하는데 사용될 수 있다. 산화물 코팅의 품질을 제공하는 비결은 부드럽고 지속적 인 표면 구조를 구비한 나노 선이다. 낮은 산화 공정은 핫 스팟을 방지하고 핀홀이 없는 얇은 코팅을 생성할 수 있게 한다. 다르게는, 실리콘 산화물 코팅 나노 선의 플라즈마 지원 직접 질화는 나노 선 표면상의 산화질화물 또는 질화물 코팅의 생성에 사용될 수 있다.
표면 준위 및 트랩 전하: 높은 표면 및 벌크 원소비로 인해, 트랩된 전하 및 댕글링 본드가 나노 선에 영향을 미치며, 이는 장치 성능을 상당히 제한할 수 있다. 불활성 내기 하에서 또는 수소/형성 기체 대기 하의 직접 열처리, 그리고 수소 플라스마의 열처리 후에 열처리 등, 다수의 전략이 표면 준위를 최소화하는데 사용될 수 있다. 이들 및 다른 전략은 상세히 상술하였다.
대형 나노 선 박막 증착: 대형 기판상의 지향성 나노 선 박막의 준비를 위한 스케일가능 접근법의 개발은 이러한 새로운 기술의 최종적으로 성공적인 구현에 중요하다. 예를 들면, 플로우 정렬 공정 또는 랭뮤어-블로젯 막 접근법은 유리 또는 플라스틱 기판상에 나노 선의 모노레이어를 배치하는데 사용될 수 있다.
오믹 콘택트: 신뢰성있는 오믹 콘택트를 나노 선을 사용하여 제작하는 것은 작은 콘택트 영역과 복잡한 인터페이스 상태로 인해 어렵다. 금속 콘택트 및 실리콘 간의 인터페이스 화학 및 물리는 오믹 콘택트에 있어서의 중요한 기술적 영역이다. 성공의 열쇠는 금속화 공정의 정확한 제어와 금속화 이전의 표면 세척 공정이다. 세 개의 가능한 금속화 방식은 Ti-Au, Ni 및 Al이 e 빔 증착에 의해 사용될 수 있다. 이온 건 세척(ion gun cleaning), 또는 HF 에칭 등의 다양한 다른 공정이 소스-드레인 전극의 금속화 이전에 표면 절연체를 제거하는데 사용될 수 있다.
본 발명은 대형 전자제품의 혁신적인 향상을 가능하게 하고, 플라스틱 전자제품의 크기 및 유연성뿐만 아니라 무기 단결정 반도체 재료에 상당한 성능을 박막 TFT에 제공함으로써 전자 장치의 새로운 생성을 제공한다.
TFT 나노 선 트랜지스터는 종래 단결정 실리콘으로부터 제작된 트랜지스터에 근접한 성능 특성으로 대부분은 대형 유리 또는 플라스틱 기판상에서 제작되며, 이는 초대형 고밀도 집적을 가능하게 하고 플라스틱 기술에 대한 트루 실리콘을 제공할 수 있다. 이러한 기술의 가능한 애플리케이션은 나노 선 TFT를 액정 디스플레이(LCD)에 포함시키는 등 매우 넓다. 나노 선 TFT는 a-Si TFT보다 훨씬 작은 넓이를 갖기 때문에, 예를 들면, 초고집적 디스플레이와 같은 화소 밀도를 증가시킬 수 있다. 또한, 작은 TFT는 빛을 덜 차단하여 보다 높은 개구율을 갖는다. 나노 선 TFT를 사용하면, 주변 구동기 회로는 유리 기판상의 에지에 동시에 집적될 수 있어, 제작 공정을 상당히 단순화시키고 비용을 저감시킨다. 나노 선 TFT는 매우 높은 화소밀도를 요구하는 마이크로디스플레이, 디지털 프로젝터, 및 고밀도 촬상 장치에 이용가능하다. 또한, 트루 실리콘 온 플라스틱 기술은 가볍고 높은 정보밀도의 전자 장치의 개발을 가능하게 한다. 예를 들면, 본 발명은 단일 시트 상에서 계산 및 디스플레이를 가능하게 하고, 착용식 컴퓨터를 가능하게 하여, 작업 중인 경찰, 응급 공무원, 전투 중인 군인 및 우주 및 원격 탐사에 매우 중요할 수 있다.
보다 넓은 의미에서, 본 발명은 엔지니어가 임의의 기판 재료상에서 임의의 산업적으로 관련된 반도체 재료의 성능 및 재료 특성을 구비한 전자 재료를 구현할 수 있게 한다. 이러한 기술은 엔지니어가 구조적 특성(즉, 유연성, 형상, 크기 및 공정 특성)과 완전히 독립된 전자 재료의 기능/특성(즉, 도전 속성, 도핑, 이동도 및 턴-온 전압)을 설계할 수 있게 한다. 반도체 나노 선 컴포넌트(예를 들면, 조성, 직경, 길이, 결정 및 밀도)의 물리적 특성의 선택은 전자 성능, 기판 속성을 결정하며, 이는 물리적 성능과 완전히 독립적으로 선택될 수 있다. 또한, 나노 선 박막의 고성능, 용이한 처리가능성 및 가능하게는 저비용은 다용도의 유연한 전자 플랫폼을 생성하며, 고밀도 디스플레이와 마이크로 디스플레이 어레이, 무선 주파수 식별 태그, 대형 바이오센서에 대한 구동 회로뿐만 아니라 플라스틱 상의 착용 컴퓨터 및 식별될 보다 많은 중요 애플리케이션에 대한 스마트 카드, 논리 및 메모리를 구동하는데 유용하다.
3개의 개발 단계는 다음과 같이 설명한다: (1) 실리콘 나노 선 합성, (2) 지향성 나노 선 박막 증착, 및 (3) 나노 선 박막 트랜지스터(TFT) 제작.
(1) 실리콘 나노 선 합성
단계 1: 실리콘 나노 선 합성에 대한 스케일가능 공정을 이하 설명한다.
나노 선 서스펜션 용액, 나노 선 유형 및 나노 선 밀도의 예가 예시적인 목적으로 설명된다: 알코올에서 1㎎/100cc, 코어-쉘 구조를 갖는 p 및 n 도핑 60㎚ 직경 실리콘 나노 선. 나노 선 코어는 단결정 실리콘이다. 나노 선 쉘은 약 2㎚ 두께의 핀홀이 없는 실리콘 산화물 또는 산화질화물 코팅으로서, 약 20 내지 50㎛의 길이이다.
이러한 합성은 금 나노입자 촉매 CVD 공정을 사용한다. He에서 SiH4, B2H6, 또는 PH3 등의 소정의 전구 기체 혼합물은 20 내지 50 Torr 사이의 전체 압력에서 산화물 코팅 실리콘 기판상에 증착된 촉매 금 입자를 통해 전달하면서, 금 나노입자는 약 450℃의 온도까지 가열된다. 금 나노입자와의 접촉시에, SiH4/B2H6는 분해되고, Si 및 B 원소는 금 나노입자에 확산하여 액체 합금 액적을 생성한다. 일단 과포화가 도달되면, Si/B 원소는 침전되어 나노 선 성장을 개시한다. 연속 제공된 SiH4 및 B2H6은 나노 선이 의도적으로 종료될 때까지, 즉, 로컬 조건 변화에 의해 "한계점(death)" 까지 계속 성장할 수 있게 한다. 나노 선의 품질은 금 나노입자의 품질, 기판상의 금 나노입자 분포의 제어, 및 온도 등의 성장 조건, SiH4 대 B2H6, 또는 PH3의 비율, SiH4의 부분압, 과 반응기에서 전구 기체의 잔류 시간에 의존한다.
현재의 실시예에서, 성장은 컴퓨터 제어된 8인치 반도체 퍼니스를 사용하여 달성된다. 4인치 실리콘 산화물 코팅된 실리콘 웨이퍼가 기판으로서 사용된다.
4인치 웨이퍼 상의 금 나노입자의 균일 증착의 프로세스를 설명한다.
상업적으로 이용가능한 60㎚ 나노미터 금 콜로이드가 사용된다. 목적은 제곱 마이크로미터 당 2 내지 4개의 입자 사이의 밀도를 갖는 금 나노입자의 균일한 증착을 달성하는 것이다. 금 입자 클러스터 형성을 최소화하는 것이 열쇠이다. 클러스터는 원하지 않은 큰 직경의 나노 선 성장을 야기할 수 있다. 스핀 코팅 및 셀프 어셈블리 방법은 증착에 사용될 수 있다.
스핀 코팅은 상당히 직접적인 공정이다. 증착 밀도는 전구체 콜로이드에서 금 입자 밀도의 변동, 실리콘 웨이퍼의 표면 화학의 조작, 및 스핀 속도의 변화를 통해 제어될 수 있다. 스핀 코팅의 단점은 금 콜로이드 용액의 낮은 활용 효율일 수 있다. 제작 단계에서 순환 공정은 보장되는 경우에 사용될 수 있다.
셀프 어셈블리는 몇몇 확립된 화학의 사용을 포함한다. 4인치 산화물 코팅 웨이퍼의 표면은 (3-아미노프로필)-트리메톡시실란(APTMS) 또는 (3-메르캅토프로필)-트리메톡시실란(MPTMS)으로 기능하여 60 나노미터 금 콜로이드 용액에 접촉하게 된다. 금 입자는 표면상에 조립된다. 두 개의 상이한 화학 간의 차이점은 비교되고, 콘택트 용액 내의 금 입장 밀도와 콘택트 시간의 제어에 의한 금 입자의 밀도를 제어할 가능성이 사용될 수 있다.
단계 2. 나노 선 성장 조건의 최적화: SiH4 대 B2H6, 또는 PH3의 비율, SiH4, 및 B2H6, 또는 PH3의 부분압, 전체 압력, 기체 플로우 레이트, 성장 온도 및 성장 기간 등의 성장 파라미터가 최적화할 필요가 있다. 실리콘 나노 선의 직경 분포는 금 나노입자에 의해 결정될 수 있다. 상업적으로 이용가능한 60나노미터 금 콜로이드는 ±10%의 직경 분포를 가질 수 있다. 나노 선에 대하여 동일한 분포가 여기에서의 목표이다. 금 나노입자는 성장 조건에 따라 보다 작게 분할되어, 보다 작은 직경의 나노 선 성장을 야기한다. 성장 조건은 이러한 이벤트를 최소화하도록 최적화될 수 있다. 성장 조건이 주어지면, 나노 선 길이는 성장 기간을 변경함으로써 제어될 수 있다. 실리콘 나노 선의 결정성 및 도펀트 밀도도 또한 성장 조건 에 의존적이다. 이들은 다른 중요 나노 선 특성과 함께 최적화 및 제어될 수 있다.
다른 문제는 고품질의 실리콘 나노 선을 성장하기 위한 성장 조건 하에서 SiH4와 B2H6의 열 분해이다. 또한, 이러한 분해는 생성물에서 원하지 않은 실리콘 나노입자를 생성할 수 있다. 작은 스케일의 성장에서, 열 분해는 용이하게 제거될 수 없지만, 성장 조건을 변경함으로써 최소화될 수 있다.
단계 3: 절연 박막 코팅을 위한 공정: 절연 코팅의 품질은 나노 선 TFT의 성능을 결정하는 주요 팩터이다. 고품질의 절연 코팅을 위한 과학적 원리를 지지하는 방법은, 초기에는 단결정 실리콘에 대하여, 그 후 비정질 및 폴리실리콘에 대하여, 설정된다. 통상, 모든 종류의 절연 코팅에 대한 실리콘 산화물/질화물 절연체와 CVD 증착에 대하여 직접 산화/질화로 방법이 분류될 수 있다. 실리콘 나노 선의 고유 구조 속성은 증착 방법에 대하여 직접적인 산화/질화의 선택을 가능하게 한다. 그러나 증착 방법은 대안으로서 사용될 수 있다.
약 2㎚의 두께를 갖는 실리콘 이산화물 박막 코팅이 사용될 수 있다. 60㎚ 직경의 실리콘 나노 선의 직접 산화는 나노 선 성장 퍼니스에서 사용될 수 있다. 나노 선 성장이 종료된 후에, 반응 기체 혼합물이 반응 튜브에서 고갈되어 150℃ 이하의 온도에서 산호(5%) 및 헬륨의 혼합물로 채울 수 있다. 퍼니스의 온도는 300℃와 800℃ 사이의 수치로 천천히 상승될 수 있다. 산화 온도, 헬륨 비율, 산소 부분압, 및 산화 기간은 생성된 실리콘 산화물의 두께를 결정한다. 이들 조건 은 두께가 약 2㎚가 획득될 때까지 최적화될 수 있다. 저속 산화는 트래핑 전하 및 상태를 야기할 수 있는 결합, 댕글링 본드를 최소화하기 위해 바람직하다.
실리콘 산화물 박막 코팅의 성능이 불만족스러우면, 산화질화물 코팅을 생성하기 위한 실리콘 산화물 코팅 나노 선의 직접적 질화가 사용될 수 있다. 보다 높은 절연 상수는 산화질화물과 질화물을 보다 매력적인 코팅으로 만든다. 플라즈마 지원 직접 질화 방법은 NO 또는 NH3 기체를 사용하여 사용될 수 있다.
단계 4. 표면 준위 및 트래핑 전하를 제거하는 공정: 표면 준위 및 트래핑 상태는 벌크 원소에 대한 높은 표면 비율로 인해 나노 선에 심각한 문제가 될 수 있다. 이러한 문제를 다루는 공정은 플래너 공정에서의 반도체 업계에서 공지되어 있으며, 나노 선에 이용가능하다. 우선, 단일 나노 선 장치 테스트를 사용하여 조건 최적화를 위한 피드백으로서 수소에서 열처리할 수 있다.
단계 5. 알코올에서 나노 선 서스펜션을 준비: 절연 코팅으로 코팅되고 열처리된 후에, 실리콘 나노 선은 4인치(또는 다른 크기) 웨이퍼에서 분리되어 초음파에 의해 알코올에서 부유하게 된다. 나노 선은 응고되어 침적할 수 있다. 트리톤 X-100과 같은 계면 활성제가 안정화를 위해 사용될 수 있다.
단계 6. 나노 선 특성화: 나노 선의 구조 및 전기 속성이 특성화될 수 있다. SEM 및 AFM은 길이 및 직경 분포, 절연 박막 코팅의 두께 및 균일성의 고해상도 TEM, 이송 측정, EFM, 전기 속성에서의 주사 게이트 AFM의 특성화에 사용될 수 있다. 특성화의 결과는 합성 절차 및 조건의 미세 조정을 위해 피드백될 수 있다.
(2) 지향성 나노 선 박막 증착
지향성 나노 선 모노레이어 박막 증착의 스케일가능한 방법을 이하 설명한다.
결과: 4인치 × 4인치 유리 또는 폴리스티렌 등이 플라스틱 상의 지향성 모노레이어 60㎚ 실리콘 나노 선 막.
지향성 나노 선 어레이는 높은 전계 효과 이동도를 가능하게 하는 나노 선 TFT의 소스 및 드레인 사이에 단결정 도전성 채널을 보장하는데 중요하다. 높은 지향성 나노 선 박막을 대면적에 대하여 획득하기 위해서, 두 개의 기본 접근법이 병행 전략, 유체 흐름 접근법 및 랭뮤어-블로젯 막 접근법으로서 사용될 수 있다.
단계 1. 나노 선 표면 조정의 일반 화학: 이러한 작업의 목적은, 실리콘 나노 선 표면을 변형하여 랭뮤어-블로젯 막 접근법을 실시하는데 필요한 비극성 용체에서의 나노 선의 안정된 서스펜션을 용이하게 하여, 일련의 공정을 개발하는 것이다. 이는 일반적인 실리콘 산화물 표면 화학을 사용하여 달성될 수 있다. 알킬-트리메톡시실란을 사용하여 옥틸 족 등의 소수성 알킬족을 나노 선 표면상에 부착할 수 있다. 이는 옥탄 등의 유기 용체에서 나노 선이 부유가능하게 한다. 이들 표면 그룹은 나노 선의 전자 속성에 유해를 끼칠 수 있다. 나노 선 박막 형성 다음의 실리콘 나노 선 표면에서 유기 분자(예를 들면, 산소 플라즈마 또는 오존 세정 공정)의 제거 방법이 필요시 구현될 수 있다.
단계 2. 기판 표면 처리 공정: 기판의 표면 화학은 기판으로의 나노 선 부착에 중요하다. 유리 기판의 경우, 나노 선은 유리 및 실리콘 산화물 코팅 나노 선의 유사한 표면 화학으로 인해 내재적으로 양호하게 부착할 수 있다. 통상의 세정 및 신속한 플라즈마 산소 플라즈마 에칭이 행해질 수 있다. 소수성 플라스틱 기판에 있어서, 우선 산호 플라즈마 산화를 행한 후, 3-아미노프로필 그룹의 모노레이어를 3-아미노프로필트리메톡시실란을 사용하여 부착한다. 굳은 폴리스티렌 시트가 우선 테스트될 수 있다. 성공하면, 폴리스티렌과 같이 플렉서블한 막이 다음에 사용될 수 있다.
단계 3. 유체 흐름 정렬: 유체 정렬에 있어서, 알코올에서 부유된 나노 선을 사용한다. 유체 흐름 접근법은 수백 마이크로미터의 폭과 수인치의 길이의 스케일 상에 나노 선을 정렬하도록 적용된다. 원리상, 유체 흐름 정렬은 강에서 통나무와 같이 넓은 영역으로 확장될 수 있다. 대면적 상으로 정렬을 달성하기 위해서, 기판 크기에 상당한 횡적 차원에서의 유체 채널이 사용될 수 있다. 채널의 높이는 500㎛보다 적게 제어될 수 있기 때문에, 대부분의 나노 선 용액은 기판에 인접하고, 기판 표면 부근의 전단응력 흐름이 흐름 방향을 따라 나노 선 정렬을 가능하게 한다. 도 45는 본 발명의 일 실시예에 따른, 대면적 상으로 나노 선 정렬을 위해 유체 셀의 도면을 나타낸다. 이러한 유체 셀 정렬 접근법에 대한 상세한 예의 방법 및 시스템은 도 15A 및 도 15B에 도시한 바와 같이 플로우 마스크(1500)를 참조하여 상술하였다. 유체 셀의 입구 및 출구는 전체 흐름 채널에 따라 그리고 이에 걸쳐 균일 흐름을 보장하도록 세심하게 설계된다.
다양한 나노 선 용액 밀도 및 흐름 시간이 기판상에 나노 선 표면 밀도/커버리지를 제어하는데 사용될 수 있다. 필요시, 기판은 또한 기판과 나노 선 간의 상 보적 상호작용을 개선하도록 동작하여 보다 높은 표면 커버리지를 달성할 수 있다. 시스템 연구는 표면상의 재현가능한 나노 선 증착을 가능하도록 행해질 수 있다. 표면 커버리지는 광학 현미경 및/또는 주사 전자 현미경을 사용하여 연구될 수 있으며, 합리적 통계 방식이 표면 커버리지를 양적으로 특성화하도록 개발될 수 있다. 이들 연구는 우선 유리 기판상에서 행해지고 표면 기능화 플라스틱 기판으로 구현될 수 있다.
여러 중요 문제가 조심 및 유의깊게 제어되어야 한다: 1) 작은 스케일 정렬에 사용되는 고무 스탬프 (폴리디메틸실록산, PDMS) 유체 채널은 채널이 PDMS의 플렉서블한 속성으로 인해 중간 부위에서 전위로 붕괴하기 때문에 인치 내지 수십 인치의 차원에서는 적용가능하지 않을 수 있다. 이러한 문제를 극복하기 위해서, 유리 또는 스테인레스 스틸을 사용한 고체 채널이 사용될 수 있다. 채널의 주변은 O 링을 사용하거나 PDMS의 박막 층을 코팅하여 밀봉될 수 있다. 2) 이러한 큰 차원의 스케일에서, 전 채널에 걸쳐 그리고 이에 따른 흐름은 균일하지 않으며, 이는 균일 나노 선 증착에서 바람직하지 않다. 균일한 흐름을 위해서, 유체 채널 입구 및 출구의 설계 및 구현에 특별한 주의를 기울어야 한다. 또한, 용액 전달 방식에 많은 주의가 요구된다. 프로그래밍가능한 자동 주사 펌프는 일정한 용액 전달 속도를 보장하는데 사용될 수 있다. 표면상에 균일한 나노 선 증착을 달성하는 데 있어서 높은 기술적 위험이 있다. 예를 들면, 출구 근처의 영역보다는 채널의 입구 근처의 영역에서 보다 높은 나노 선 밀도를 가질 수 있으며, 이는 채널 입구의 세심한 설게 없이 마이크로채널 유체 정렬에서 종종 관측된다. 밀도의 변동은 정 렬 공정 동안 흐름 방향을 다르게 반전하여 보상될 수 있다. 다르게는, 랭뮤어-블로젯 막 기술이 사용될 수 있으며, 이는 대면적 상에서 균일한 정렬을 제공할 수 있다. 그러나 유체 흐름 정렬의 결과는 장치 제작 및 특성화의 초기 테스트에 여전히 사용될 수 있다.
단계 4. 랭뮤어-블로젯 막: 대면적 상으로 균일 정렬을 달성하기 위해서, 랭뮤어-블로젯(L-B) 막에 기초한 대규모의 접근법이 사용될 수 있다. 랭뮤어-블로젯 정렬은 나노입자의 박막과 정렬된 나노 막대를 형성하는데 사용되어 왔다. 이러한 접근법은 지향성 나노 선 박막을 생성하도록 나노 선 정렬에 확장될 수 있다. 도 46은 본 발명의 일 실시예에 따른, 랭뮤어-블로젯 막을 사용하여 대면적 상에서 나노 선의 정렬을 나타내는 도면이다.
이 접근법에서, 나노 선은 우선 비극성 용제(상기 단계 1)에서 기능화되고 부유된다. 이러한 비극성 나노 선 서스펜션은 그 후 L-B 트로프(trough)에서의 물 표면상으로 이송된다. 충분히 낮은 밀도에서, 나노 선은 랜덤 방향의 등방성 분포를 형성한다. 표면이 압축됨에 따라, 배선이 랜덤 방향이 되는 것이 점차 어려워지며, 나노 선은 단축 대칭을 갖는 보다 정렬된 비등방성 위상에서 니매틱 또는 스매틱 위상으로의 전이를 겪는다(도 46). 즉, 이는 박막 나노막대(예를 들면, 종횡비= 길이/직경 <10)의 정렬의 경우 몬테카를로 시뮬레이션에서 그리고 실제 실험에서 관측되었다. 따라서, 대면적 상으로 웨이퍼 기판상에 나노 선 정렬을 달성할 수 있다. 또한, 방향성 모세관힘과 나노 선 간의 반데르 발스 인력은 나노 선의 평행 정렬과 지향성 나노 선 박막의 형성을 더욱 개선한다. 나노 선의 상당히 큰 종횡비로 인해(예를 들면, > 500), 나노 선은 랜덤 방향에서 서로 평행하게 회전하는데 대한 상당히 큰 저항을 겪을 수 있다. 이러한 잠재적 문제는 예를 들면 표면 압축 이전에 일부 선정렬을 유도하여 해결될 수 있다. 다수의 전략이 또한 이러한 목적을 달성하는데 사용될 수 있다. 예를 들면, 플로우 프로세스는 몇몇 선정렬을 달성하도록 결합될 수 있다. 전계는 또한 배선의 정렬을 향상하도록 인가될 수 있다. 물 위에서 정렬된 나노 선은 원하는 기판으로 이송된다. 나노 선 밀도는 계면활성제와 나노 선의 비율에 의해 그리고 표면 압축의 양에 의해 제어될 수 있다. 정렬된 나노 선 박막이 수용액 표면상에 형성된 후에, 이는 임의의 기판상으로 이송될 수 있다. 상이한 이송 프로토콜은 이송 동안 정렬 방해를 방지하는데 사용될 수 있다. 표면 커버리지는 상술한 유사 접근법을 사용하는 특징이 있다.
(3) TFT 제작 및 특징
약 1000㎝2/Vㆍs의 전계 효과 이동도와 107 보다 큰 온/오프 전류비, 및 2.0V 미만의 임계 전압을 갖는 실리콘 나노 선 TFT는 후술하는 바와 같이 전류예에서 제작된다.
결과: 유리 기판 및 폴리스티렌 기판상의 실리콘 나노 선 TFT의 1000×1000 어레이.
FET은 도전성 채널로서 단일 나노 선을 사용하여 발표되었지만, 이들 FET의 애플리케이션은 장치별로 큰 변동으로 인해 종종 어렵다. 이러한 변동은 합성 제어의 결여, 오믹 콘택트의 신뢰성있는 방식, 및 다수의 표면 트랩 상태에 기인할 수 있다. 신뢰성있고 제어가능한 전기 특성의 달성은 TFT의 임의의 실제 애플리케이션에 중요하다. 높은 레벨의 장치 특성 제어를 달성하기 위해서, 개별 나노 선의 전자 속성이 매우 재현가능하고 제어가능하여야 한다. 나노 선의 저 품질 제어는 단일 나노 선 FET 구조를 사용하는 특징이 있고 최적화된다. 용이하게 제어되는 전자 속성을 사용하여, 나노 선 박막 트랜지스터 장치는 유리 및 기판 등의 상이한 기판상에 제작되는 특징일 수 있다.
단계 1. 단일 나노 선 FET를 사용하여 신뢰성있는 금속화 공정을 위한 프로세스:
단일 나노 선 트랜지스터 FET은 신뢰성있는 금속화 공정을 구현하도록 테스트 도구로서 사용될 수 있다. 단일 나노 선 FET 장치는 전자 빔 리소그라피 또는 포토리소그래피를 사용하여 SiO2/Si 표면상에 제작될 수 있다. 기판 실리콘은 전체적인 백 게이트일 수 있으며, 두 개의 금속 전극이 소스 및 드레인 전극으로서 사용될 수 있다(도 47). 금속화 이전에, 적절한 표면 세정 절차가 나노 선 표면으로부터 산화물을 제거하고 나노 선과 콘택트 금속 간의 우수한 콘택트를 보장하도록 취해질 수 있다. 평면 실리콘 기술은 적절한 콘택트 금속과 프로세스 프로토콜을 선택하는 기준점으로서 사용될 수 있다. 이온 건 세정 또는 HF 에칭 등의 다양한 전략이 소스-드레인 전극의 금속화 이전에 표면 절연체를 제거하도록 사용될 수 있다. 상이한 금속화 처리(예를 들면, Ti/Au, Ni/Au, Al)는 전자 빔 증착 또는 스퍼터링 공정을 사용하여 테스트 및 최적화될 수 있다. (열처리 및 수소 플라즈마 어 닐링을 통한) 나노 선의 표면 처리와 전자 속성에 대한 영향에 주의를 기울인다. 장치 동작은 반도체 분석기를 사용하여 나타낼 수 있다. 게이트 의존성 2단자 측정 및 4단자 측정 등의 다양한 측정 구성뿐만 아니라 전기 현미경이 장치 동작을 나타내는데 사용될 수 있다. 장치 구조는 캐리어 밀도 및 이동도, 임계 전압, 온/오프 비 등의 모든 중요한 트랜지스터 파라미터를 유도하도록 엄격하게 이론적으로 모델링될 수 있다. 전기 테스트 및 이론적 모델링으로부터의 결과는 신뢰할만한 공정이 획득될 때까지 금속화 공정을 최적화하도록 더욱 피드백될 수 있다. 이는 제작 나노 선 TFT에 대한 표준 금속화 프로세스일 수 있다. 단일 나노 선 FET는 또한, 나노 선 능력 테스트에 사용된다. 데이터베이스는 나노 선의 합성 조건 및 전자 파라미터에 대하여 구성될 수 있으며, 또한 더욱 제어가능한 합성 및 장치 제작 공정을 유도하는데 사용될 수 있다.
도 47은 본 발명의 일 실시예에 따른, 단일 나노 선 전계 효과 트랜지스터의 평면도 및 사시도를 나타낸다. 단일 나노 선 FET는 개별 나노 선의 전기 이송 속성을 특징화하고 최적화하는 기본 장치 구조로서 사용된다. 도 47에 도시한 사시도는 통상의 장치의 주사 전자 현미경(SEM) 이미지를 나타낸다. 이 장치에서, 실리콘 기판은 백 게이트로서 사용될 수 있으며, 두 개의 금속 전극이 소스-드레인 콘택트로서 사용될 수 있다.
단계 2. 전체 백 게이트 나노 선 TFT: 이 작업의 목적은 상술한 유사 장치 구조를 사용하여 상이한 표면 밀도를 갖는 나노 선 박막으로부터 제작된 나노 선 TFT를 나타내고 특징화하는 것이다. 단일 나노 선 장치의 제작을 위해 식별된 신 뢰성있는 프로토콜은 나노 선 박막 트랜지스터에 적용될 수 있다. TFT 장치는 상이한 표면 밀도를 갖는 나노 선 박막을 사용하여 소스 및 드레인 전극을 연결하는 가변 개수의 나노 선으로 개별 TFT 장치를 달성함으로써 제작될 수 있다. 반도체 분석기는 전류 레벨, 온/오프 비, 임계 전압 및 게이트 누설 전류 등의 장치 동작을 나노 선 표면 밀도의 함수로서 특징화하는데 사용될 수 있으며, 장치 동작은 이동도 등의 주요 장치 파라미터를 계산하도록 이론적으로 모델링될 수 있다. 모델링은 장치 구조의 설계를 지시하여 원하는 장치 기능을 달성하게 하는데 사용될 수 있다. 이들의 연구는 실리콘 백을 백 게이트로서 사용하여, 장치 제작 및 모델링에 상태적으로 용이한 방식으로, SiO2/Si 기판상에 실행될 수 있다. 이러한 작업의 끝에서, 신뢰성있는 프로토콜은 가변 나노 선 표면 밀도와 제어가능한 장치 동작을 갖는 TFT를 제작하도록 형성될 수 있다.
단계 3. 유리 및 플라스틱 상의 로컬 게이트 나노 선 FET: 나노 선 TFT 및 유리 및 플라스틱 기판상의 TFT 어레이의 제작이 예를 들면 약 1000㎝2/Vㆍs의 이동도를 목적으로 설명한다. 로컬 패턴화된 게이트 전극을 사용하는 TFT가 사용된다. 로컬 게이트 TFT 구조는 Si/Si02 또는 Si/Si3N4 코어 쉘 나노 선을 사용하여 제작되며, 여기서, SiO2 또는 Si3N4 쉘은 게이트 절연체로서 사용될 수 있으며, 추가 금속 전극이 게이트 전극으로서 사용될 수 있다(도 48).
도 48A 및 도 48B는 본 발명의 일 실시예에 따른, 로컬 게이트 나노 선 박막 트랜지스터의 사시도를 나타낸다. 도 48A는 나노 선 박막 하부에 형성된 게이트와 게이트 오버레이어가 제거된 나노 선 박막의 상부로부터 소스 드레인 전극을 구비한 스태거 구조(staggered structure)를 나타낸다. 도 48B는 모든 콘택트가 나노 선 박막의 상부에 형성된 TFT 구조를 나타낸다.
하부 콘택트 및 상부 콘택트 게이트 구성은 최저 스위칭 전압, 최대 온/오프 비, 및 최저 누설 전류를 보장하도록 테스트될 수 있다. 이러한 모든 테스트는 유리 기판상에서 우선 행해진 후 플라스틱에 적용될 수 있다. 그 결과, 개별 나노 선 TFT는 제어가능한 장치 특성(캐리어 이동도 약 1000㎝2/Vㆍs, 제어가능한 임계전압(<2.5V), 전류 레벨(1㎂-1㎃) 및 온/오프 비(>106)로 유리 및 플라스틱 기판상에 제작될 수 있다.
단계 4. 집적 나노 선 TFT 어레이: 신뢰성있는 프로토콜은 원하는 장치 특성을 갖는 유리 및 선택된 플라스틱 상에 개별 로컬 게이트 TFT를 제작하는데 식별되며, 이는 4×4 인치의 유리 및 플라스틱 기판상에 TFT 장치의 집적 어레이를 제작하는데 적용될 수 있다. 다중 레벨 포토리소그래피는 나노 선 박막을 패터닝하고 소스-드레인, 게이트 전극 어레이를 집적 TFT 어레이에 대하여 형성하는데 사용될 수 있다. 정확한 장치 구조 설계 및 장치 제작 공정 설계에 특별히 주의할 수 있다. 비정질 실리콘 및 폴리실리콘 TFT의 성숙한 기술은 이러한 설계에 대한 기준으로서 사용될 수 있다. 이를 위해, 나노 선 TFT의 1000×1000 어레이가 제작되어 논리 함수를 생성하도록 논리 회로에 더 구성될 수 있다.
나노 선 레이어를 포함하는 전기 장치, 및 단결정, 비정질, 및 다결정 반도체 재료 와 결합된 나노 선 레이어
본 발명의 다른 양태에서, 전기 장치는 다수의 나노 선 박막 층을 포함하는 구조를 사용하여 형성될 수 있다. 즉, 상술한 다양한 실시예와 같이 다수의 나노 선 박막 층이 장치를 생성하도록 스택될 수 있다.
예를 들면, 일 실시예에서, 제1 복수의 나노 선이 기판상에 증착되어 제1 나노 선 박막 층을 형성한다. 제2 복수의 나노 선이 제1 나노 선 박막 층 상에 증착되어 제2 나노 선 박막 층을 형성한다. 임의 개수의 추가 복수의 나노 선은 또한 이전 나노 선 박막 층 상에 증착되어 스택으로 추가 박막 층을 형성할 수 있다.
예시의 목적으로, 2개의 박막 층 실시예를 참조하면, 제1 및 제2 층의 나노 선이 상이하게 도핑될 수 있다. 예를 들면, 제1 층은 p 도핑된 나노 선을 포함할 수 있으며, 제2 층은 n 도핑된 나노 선을 포함할 수 있다. 따라서, p-n 접합 등의 접합이 이에 따라 제1 및 제2 박막 층의 나노 선 간의 교차점/교차에서 형성된다.
접합의 속성에 따라 전기 장치를 생성하도록 콘택트가 형성될 수 있다. 예를 들면, 다이오드 실시예에서, 제1 박막의 나노 선에 결합되는 제1 콘택트가 형성될 수 있고 제2 박막의 나노 선에 결합되는 제2 콘택트가 형성될 수 있다. 따라서, 2단자 p-n 다이오드가 형성될 수 있다. 트랜지스터와 같은 3단자 및 다른 개수의 단자가 유사한 방식으로 사용될 수 있다.
제1 박막 층의 나노 선은 서로 평행하게 정렬되는 것이 바람직하고, 제2 박막 층의 나노 선은 서로 평행하게 정렬되는 것이 바람직하다. 그러나 다른 양태에서, 제1 및/또는 제2 박막 층의 나노 선은 랜덤 지향될 수 있다.
다른 실시예에서, 하이브리드 나노 선 단결정 반도체 구조를 포함하는 전기 장치가 형성된다. 예를 들면, 단결정 반도체 스트립/박막이 형성된다. 예를 들면, 단결정 스트립은 실리콘 온 절연체(SOI) 웨이퍼와 같은 웨이퍼를 에칭하여 형성될 수 있다. 더욱이, 단결정 반도체 스트립/박막은 특정 애플리케이션에 의해 요구되는 임의의 형상 또는 크기를 갖도록 형성될 수 있다. 복수의 나노 선은 스트립 상부에 증착된다. p-n 접합과 같은 접합은 나노 선과 단결정 반도체 스트립 사이의 교차점에서 형성된다. 예를 들면, 단결정 반도체 스트립은 제1 방식(n 도핑 또는 p 도핑)으로 도핑될 수 있고, 나노 선은 상이한 방식(예를 들면, p 도핑 또는 n 도핑)으로 도핑될 수 있다. 따라서, p-n 접합은 나노 선을 사용하여 스트립의 교차점에서 형성될 수 있다.
콘택트는 이들 접합의 속성에 기초하여 전기 장치를 생성하도록 형성될 수 있다. 예를 들면, 다이오드 실시예에서, 단결정 반도체 스트립에 결합된 제1 콘택트가 형성될 수 있으며, 나노 선 박막에 결합된 제2 콘택트가 형성될 수 있다. 따라서, 2단자 p-n 다이오드가 형성될 수 있다. 트랜지스터와 같은 3단자 및 다른 개수의 단자 장치가 유사한 방식으로 형성될 수 있다.
복수의 나노 선 중 나노 선이 서로 평행 정렬되는 것이 바람직하지만, 다르게는, 랜덤 지향될 수 있다.
다른 실시예에서, 하이브리드 나노 선 비정질/다결정 반도체 구조를 포함하는 전기 장치가 형성된다. 예를 들면, 비정질 또는 다결정 반도체 박막이 기판상에 증착된다. 복수의 나노 선은 박막 패턴 상에 증착된다. p-n 접합 등의 접합은 나노 선과 비정질/다결정 반도체 박막 패턴 간의 교차점/교차에서 형성된다. 예를 들면, 비정질 또는 다결정 반도체 박막은 제1 방식(n 도핑 또는 p 도핑)으로 도핑될 수 있으며, 나노 선은 다른 방식(p 도핑 또는 n 도핑)으로 도핑될 수 있다. 따라서, p-n 접합은 나노 선과 비정질 또는 다결정 반도체 박막의 교차점에서 형성될 수 있다.
이들 접합의 속성에 기초하여 전기 장치를 생성하도록 콘택트가 형성될 수 있다. 예를 들면, 다이오드 실시예에서, 비정질 또는 다결정 반도체 박막에 결합되는 제1 콘택트가 형성될 수 있으며 나노 선 박막에 결합되는 제2 콘택트가 형성될 수 있다. 따라서, 2단자 p-n 다이오드가 형성될 수 있다. 트랜지스터와 같은 3단자 및 다른 개수의 단자 장치가 유사한 방식으로 형성될 수 있다.
복수의 나노 선 중 나노 선은 서로 평행 정렬되는 것이 바람직하지만, 다르게는 랜덤 지향될 수 있다.
일 실시예에서, 발광 장치가 이들 구조를 사용하여 생성될 수 있다. 예를 들면, 적색, 녹색 및 청색 광을 방출하는 것과 같은 발광 반도체 나노 선은 소정 비의 나노 선으로 선택될 수 있다. 소정비로 선택된 나노 선이 용액으로 혼합될 수 있다. 나노 선 혼합물은 단결정, 비정질 또는 다결정 반도체 스트립/박막에 걸쳐 흐르게 된다. 상술한 바와 같이, 2 콘택트/단자 장치의 발광 다이오드 등의 발광 전기 장치를 생성하도록 콘택트가 형성될 수 있다. 발광 나노 선의 선택된 혼합물에 따라, 임의의 색의 광이 백색광 등의 발광 전기 장치에 의해 방출될 수 있다.
본 발명의 응용
수많은 전자 장치 및 시스템은 본 발명의 실시예에 따른, 나노 선 박막으로 반도체 또는 다른 유형의 장치를 포함할 수 있다. 본 발명에 대한 몇몇의 애플리케이션 예가 예시적인 목적으로 아래 또는 여기서 설명되고, 이에 한정되지 않는다. 여기에서의 애플리케이션은 나노 선의 정렬 또는 비정렬 박막을 포함할 수 있으며, 나노 선의 복합 또는 비복합 박막을 포함할 수 있다.
본 발명의 반도체 장치(또는 임의 유형의 장치)는 다른 전자 회로의 신호에 결합될 수 있으며 및/또는 다른 전자 회로에 집적될 수 있다. 본 발명의 반도체 장치는 대형 기판상에 형성될 수 있으며, 이는 이후 보다 작은 기판으로 분리 또는 절단될 수 있다. 또한, 대형 기판(즉, 종래 반도체 기판보다 실질적으로 큰 기판) 상에, 본 발명에 따라 형성된 반도체 장치가 직접 접속될 수 있다.
본 발명은 단일 반도체 장치 및 다수의 반도체 장치를 요구하는 애플리케이션 포함될 수 있다. 예를 들면, 본 발명은 복수의 반도체 장치가 형성되는 대형 매크로전자 기판에 특히 이용가능하다. 이러한 전자 장치는 능동 매트릭스 액정 디스플레이(LCD), 유기 LED 디스플레이, 전계 방출 디스플레이를 포함할 수 있다. 다른 액티브 디스플레이는 나노 선 고분자, 양자 도트- 고분자 복합물로 이루어질 수 있다(또한, 복합물은 이미터 및 능동 구동 매트릭스로서 동작할 수 있다. 본 발명은 또한 스마트 라이브러리, 신용 카드, 대형 어레이 센서 및 스마트 카드, 스마트 인벤토리 태그 등의 무선 주파수 식별(RFID) 태그에 이용가능하다.
또한, 본 발명은 디지털 및 아날로그 회로 애플리케이션에 이용가능하다. 특히, 본 발명은 대형 기판상에 큰 대규모의 집적을 요구하는 애플리케이션에 이용가능하다. 예를 들면, 본 발명의 나노 선 실시예의 박막이 논리 회로, 메모리 회로, 프로세서, 증폭기 그리고 다른 디지털 및 아날로그 회로로 구현될 수 있다.
본 발명은 광전지 애플리케이션에 적용될 수 있다. 이러한 애플리케이션에서, 명확한 도전성 기판이 특정 광전지 장치의 광전지 속성을 개선하는데 사용된다. 예를 들면, 이러한 명확한 도전성 기판은 인듐 틴 산화물(ITO) 등에 대한 유연하고, 대형 대체로서 사용될 수 있다. 기판은 나노 선 박막이 큰 밴드갭의, 즉, 가시광선보다 큰 밴드갭을 갖도록 형성될 수 있는 나노 선 박막으로 코팅되어 비흡수성일 수 있지만, 상부에 형성될 수 있는 광전지 장치의 능동 재료에 정렬된 HOMO 또는 LUMO 밴드를 갖도록 형성될 수 있다. 명확한 도체는 흡수성 광전지 재료의 양 측에 배치될 수 있어 광전지 장치로부터 전류를 반송할 수 있다. 두 개의 상이한 나노 선 재료가 선택될 수 있으며, 하나는 광전지 재료 HOMO 밴드에 정렬된 HOMO이며, 다른 하나는 광전지 재료의 LUMO 밴드에 정렬된 LUMO 이다. 두 개의 나노 선 재료의 밴드갭은 광전지 재료보다 훨씬 크도록 선택될 수 있다. 본 실시예에 따르면, 나노 선은 나노 선 박막의 저항을 감소시키도록 저밀도 도핑되면서 기판이 거의 비흡수성이게 할 수 있다.
따라서, 광범위한 군사 및 소비자 용품은 본 발명의 실시예에 따른 나노 선 박막을 포함할 수 있다. 예를 들면, 이러한 용품은 개인용 컴퓨터, 워크스테이션, 서버, 네트워킹 장치, PDA 및 팜 파일럿과 같은 핸드헬드 전자 장치, 전화기(예를 들면, 셀룰러 및 표준), 라디오, 텔레비전, 전자 게임 및 게임 시스템, 홈 보안 시 스템, 자동차, 항공기, 보트, 다른 가정 및 사용 기기 등을 포함할 수 있다.
결론
본 발명의 다양한 실시예를 상술하였지만, 이들은 단지 예이며 이에 한정되지 않음이 이해되어야 한다. 구성 및 세부사항에 대한 다양한 변경이 본 발명의 취지 및 범위를 벗어나지 않으면서 행해질 수 있음이 당업자에게는 명확할 것이다. 따라서, 본 발명의 폭 및 범위는 상술한 실시예 중 임의의 것에 의해 한정되지 않고 후술하는 청구항 및 그 균등물에 의해서만 한정되어야 한다.

Claims (233)

  1. 복수의 반도체 장치를 갖는 전자 기판으로서,
    기판;
    상기 기판 상의 박막 - 상기 박막은 본질적으로 반도전성(semiconducting) 나노 선(nanowire)들 또는 용액 상태의 반도전성 나노 선들로 구성되고, 충분한 밀도의 나노 선들로 동작 전류 레벨을 달성하며, 상기 나노 선들의 박막은 복수의 반도체 장치 영역들을 한정함(define) -; 및
    상기 반도체 장치 영역들에 형성되어 상기 복수의 반도체 장치들에 전기 접속을 제공하는 소스 및 드레인 콘택트들의 하나 이상의 쌍들 - 상기 나노 선들의 박막 내의 적어도 둘 이상의 나노 선들이 상기 소스 및 드레인 콘택트들의 각각의 쌍들 각각의 사이에 채널을 형성함 -
    을 포함하며,
    상기 나노 선들은 II-VI족 반도체들, III-V족 반도체들 및 IV족 반도체들로부터 선택된 나노 선들을 포함하는, 전자 기판.
  2. 제1항에 있어서,
    상기 반도체 장치들의 적어도 일부(subset)는 다이오드들을 포함하며, 상기 소스 및 드레인 콘택트들의 하나 이상의 쌍들은 상기 나노 선들의 박막의 상부 또는 하부에 형성된 애노드 및 캐소드 전극들을 포함하는 전자 기판.
  3. 제2항에 있어서,
    상기 나노 선들의 박막은 상기 애노드 및 캐소드 전극들 사이에 p-n 접합을 형성하는 전자 기판.
  4. 제2항에 있어서,
    상기 다이오드들은 발광 다이오드들을 포함하는 전자 기판.
  5. 제1항에 있어서,
    상기 반도체 장치들 중 적어도 일부는 논리 장치들을 포함하는 전자 기판.
  6. 제1항에 있어서,
    상기 반도체 장치들 중 적어도 일부는 메모리 장치들을 포함하는 전자 기판.
  7. 제1항에 있어서,
    상기 반도체 장치들 중 적어도 일부는 능동 매트릭스 구동 회로를 포함하는 전자 기판.
  8. 제1항에 있어서,
    상기 나노 선들은 서로 평행하게 정렬되는 전자 기판.
  9. 제1항에 있어서,
    상기 나노 선들은 상기 소스 및 드레인 콘택트들 사이의 축에 평행하게 정렬되는 전자 기판.
  10. 제1항에 있어서,
    상기 기판 상에 형성된 하나 이상의 게이트 전극들을 더 포함하며,
    상기 나노 선들의 박막은 상기 하나 이상의 게이트 전극들 상에 형성되고, 상기 소스 및 드레인 콘택트들의 하나 이상의 쌍들은 상기 나노 선들의 박막 상에 형성되는 전자 기판.
  11. 제1항에 있어서,
    상기 소스 및 드레인 콘택트들의 하나 이상의 쌍들은 상기 기판 상에 형성되고, 상기 나노 선들의 박막은 상기 소스 및 드레인 콘택트들 상에 형성되며,
    상기 나노 선들의 박막 상에 형성된 하나 이상의 게이트 콘택트들을 더 포함하는 전자 기판.
  12. 제10항에 있어서,
    상기 하나 이상의 게이트 전극들 및 상기 소스 및 드레인 콘택트들의 하나 이상의 쌍들은 상기 기판 상에 형성되고, 상기 나노 선들의 박막은 상기 하나 이상의 게이트 전극들 및 상기 소스 및 드레인 콘택트들의 하나 이상의 쌍들 상에 형성되는 전자 기판.
  13. 제10항에 있어서,
    상기 하나 이상의 게이트 전극들 및 상기 소스 및 드레인 콘택트들의 하나 이상의 쌍들은 상기 나노 선들의 박막 상에 형성되는 전자 기판.
  14. 제1항에 있어서,
    상기 반도체 장치들의 일부 사이의 상호 접속들(interconnects)을 더 포함하는 전자 기판.
  15. 제1항에 있어서,
    상기 기판은 플렉서블 박막을 포함하는 전자 기판.
  16. 제1항에 있어서,
    상기 기판은 투명 재료를 포함하는 전자 기판.
  17. 제1항에 있어서,
    상기 나노 선들은 단결정 나노 선들인 전자 기판.
  18. 제1항에 있어서,
    상기 나노 선들의 박막은 10 나노암페어보다 큰 채널들 내의 온 상태 전류 레벨을 갖도록 충분한 개수의 나노 선들을 포함하는 전자 기판.
  19. 제10항에 있어서,
    상기 게이트 전극들의 적어도 일부는 하나보다 많은 나노 선 박막을 포함하는 전자 기판.
  20. 제1항에 있어서,
    상기 채널들의 적어도 일부는 p-n 접합을 포함하여, 동작 동안 상기 p-n 접합들이 광을 방출하는 전자 기판.
  21. 제1항에 있어서,
    상기 나노 선들은 도핑되는 전자 기판.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들의 적어도 일부는 도핑된 코어들을 갖는 전자 기판.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들의 적어도 일부는 도핑된 쉘(shell)들을 갖는 전자 기판.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들의 적어도 일부는 도핑된 코어들 및 쉘들을 갖는 전자 기판.
  25. 제1항에 있어서,
    상기 나노 선들의 적어도 일부는 산화되어 게이트 절연체(gate dielectric)를 형성하는 전자 기판.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 반도체 장치들의 적어도 일부는 다른 회로에 전기적으로 결합되는 전자 기판.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제26항에 있어서,
    상기 회로는 논리 회로인 전자 기판.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제26항에 있어서,
    상기 회로는 메모리 회로인 전자 기판.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제26항에 있어서,
    상기 회로는 능동 매트릭스 구동기 회로인 전자 기판.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 반도체 장치들의 적어도 일부는 다른 회로에 물리적으로 결합되는 전자 기판.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제30항에 있어서,
    상기 회로는 논리 회로인 전자 기판.
  32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.
    제30항에 있어서,
    상기 회로는 메모리 회로인 전자 기판.
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제30항에 있어서,
    상기 회로는 능동 매트릭스 구동기 회로인 전자 기판.
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들은 패턴되는(patterned) 전자 기판.
  35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.
    제34항에 있어서,
    상기 패턴된 나노 선들은 포토리소그래피 패턴되는 전자 기판.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제34항에 있어서,
    상기 패턴된 나노 선들은 스크린 프린트되는 전자 기판.
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제34항에 있어서,
    상기 패턴된 나노 선들은 잉크젯 프린트되는 전자 기판.
  38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.
    제34항에 있어서,
    상기 패턴된 나노 선들은 마이크로-콘택트 프린트되는 전자 기판.
  39. 청구항 39은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들은 스핀 캐스팅되는(spin casted) 전자 기판.
  40. 청구항 40은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들은 기계적으로 정렬되는 전자 기판.
  41. 청구항 41은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들은 플로우 정렬되는(flow-aligned) 전자 기판.
  42. 청구항 42은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들은 전단 응력(shear-force) 정렬되는 전자 기판.
  43. 청구항 43은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들은 상기 기판 상의 임의의 위치에서 장치를 달성할 통계 확률을 갖기에 충분한 밀도를 포함하는 전자 기판.
  44. 청구항 44은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들의 적어도 일부 상에 증착된(deposited) 산화물층을 더 포함하는 전자 기판.
  45. 청구항 45은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들은 벌크 결정의 동일한 반도체 재료보다 큰 이동도를 갖는 발리스틱(ballistic) 도체들인 전자 기판.
  46. 청구항 46은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들은 랜덤하게 지향되는 전자 기판.
  47. 청구항 47은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 나노 선들은 모노레이어 막, 서브 모노레이어 막, 또는 멀티레이어 막으로서 형성되는 전자 기판.
  48. 복수의 반도체 장치들을 갖는 전자 기판을 제작하는 방법으로서,
    (a) 기판 상에 박막을 증착하는 단계 - 상기 박막은 본질적으로 반도전성 나노 선들 또는 용액 상태의 반도전성 나노 선들로 구성되고, 충분한 밀도의 나노 선들로 동작 전류 레벨을 달성함 -;
    (b) 상기 나노 선들의 박막에 또는 그 위에 복수의 반도체 장치 영역들을 한정하는 단계; 및
    (c) 상기 반도체 장치 영역들에 소스 및 드레인 콘택트들의 하나 이상의 쌍들을 형성하여, 상기 복수의 반도체 장치들에 전기 접속을 제공하는 단계 - 상기 나노 선들의 박막 내의 적어도 둘 이상의 나노 선들이 상기 소스 및 드레인 콘택트들의 각각의 쌍들 각각의 사이에 채널을 형성함 -
    를 포함하고,
    상기 나노 선들은 II-VI족 반도체들, III-V족 반도체들 및 IV족 반도체들로부터 선택된 나노 선들을 포함하는, 전자 기판 제작 방법.
  49. 청구항 49은(는) 설정등록료 납부시 포기되었습니다.
    제48항에 있어서,
    상기 나노 선들을 서로 평행하게 정렬하는 단계를 더 포함하는 전자 기판 제작 방법.
  50. 청구항 50은(는) 설정등록료 납부시 포기되었습니다.
    제48항에 있어서,
    게이트 전극들을 형성하는 단계를 더 포함하는 전자 기판 제작 방법.
  51. 청구항 51은(는) 설정등록료 납부시 포기되었습니다.
    제48항에 있어서,
    상기 단계 (c)는 애노드 및 캐소드 전극들을 형성하는 단계를 포함하는 전자 기판 제작 방법.
  52. 청구항 52은(는) 설정등록료 납부시 포기되었습니다.
    제48항에 있어서,
    상기 나노 선들은 상기 소스 및 드레인 콘택트들 사이의 축에 평행하게 정렬되는 전자 기판 제작 방법.
  53. 청구항 53은(는) 설정등록료 납부시 포기되었습니다.
    제50항에 있어서,
    상기 게이트 전극들은 상기 기판 상에 형성되고, 상기 나노 선들의 박막은 상기 게이트 전극들 상에 형성되며, 상기 소스 및 드레인 콘택트들의 하나 이상의 쌍들은 상기 나노 선들의 박막 상에 형성되는 전자 기판 제작 방법.
  54. 청구항 54은(는) 설정등록료 납부시 포기되었습니다.
    제50항에 있어서,
    상기 소스 및 드레인 콘택트들의 하나 이상의 쌍들은 상기 기판 상에 형성되고, 상기 나노 선들의 박막은 상기 소스 및 드레인 콘택트들 상에 형성되며, 상기 게이트 전극들은 상기 나노 선들의 박막 상에 형성되는 전자 기판 제작 방법.
  55. 청구항 55은(는) 설정등록료 납부시 포기되었습니다.
    제50항에 있어서,
    상기 게이트 전극들 및 상기 소스 및 드레인 콘택트들의 하나 이상의 쌍들은 상기 기판 상에 형성되고, 상기 나노 선들의 박막은 상기 게이트 전극들 및 상기 소스 및 드레인 콘택트들의 하나 이상의 쌍들 상에 형성되는 전자 기판 제작 방법.
  56. 청구항 56은(는) 설정등록료 납부시 포기되었습니다.
    제50항에 있어서,
    상기 게이트 전극들 및 상기 소스 및 드레인 콘택트들의 하나 이상의 쌍들은 상기 나노 선들의 박막 상에 형성되는 전자 기판 제작 방법.
  57. 반도체 장치에 있어서,
    기판;
    상기 기판 상에 증착된 복수의 나노 선들 - 상기 복수의 나노 선들 각각은 제1 재료로 제조된 코어 및 상기 코어 부근에 배치된 제2 재료로 제조된 제1 쉘 층을 포함하고, 상기 제1 재료는 상기 제2 재료와는 조성적으로 상이함 - ; 및
    상기 기판에 또는 그 위에 형성되어, 상기 복수의 나노 선들에 대한 전기 접속을 제공하는 적어도 제1 소스 콘택트 및 제1 드레인 콘택트 - 상기 복수의 나노 선들은 상기 적어도 제1 소스 및 제1 드레인 콘택트들 사이에 채널을 형성함 -
    를 포함하고,
    상기 나노 선들은 II-VI족 반도체들, III-V족 반도체들 및 IV족 반도체들로부터 선택된 나노 선들을 포함하는, 반도체 장치.
  58. 청구항 58은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 복수의 나노 선들은 적어도 둘 이상의 나노 선들을 포함하는 반도체 장치.
  59. 청구항 59은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 복수의 나노 선들은 적어도 5개 이상의 나노 선들을 포함하는 반도체 장치.
  60. 청구항 60은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 복수의 나노 선들은 적어도 10개 이상의 나노 선들을 포함하는 반도체 장치.
  61. 청구항 61은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 복수의 나노 선들은 적어도 100개 이상의 나노 선들을 포함하는 반도체 장치.
  62. 청구항 62은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 복수의 나노 선들은 서로 평행하게 정렬되는 반도체 장치.
  63. 청구항 63은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 복수의 나노 선들의 상부 또는 하부에 형성된 적어도 하나의 게이트 콘택트를 더 포함하는 반도체 장치.
  64. 청구항 64은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 기판은 플렉서블 박막을 포함하는 반도체 장치.
  65. 청구항 65은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 복수의 나노 선들은 적어도 2 나노암페어의 동작 전류 레벨을 제공하기에 충분한 밀도를 갖는 반도체 장치.
  66. 청구항 66은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 복수의 나노 선들은 적어도 10 나노암페어의 동작 전류 레벨을 제공하기에 충분한 밀도를 갖는 반도체 장치.
  67. 청구항 67은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 하나 이상의 쉘 층들 중 적어도 하나는 산화된 쉘 층을 포함하여, 상기 코어 부근에 게이트 절연체를 형성하는 반도체 장치.
  68. 청구항 68은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 제1 쉘 층 부근에 배치된 제2 셀 층을 더 포함하는 반도체 장치.
  69. 청구항 69은(는) 설정등록료 납부시 포기되었습니다.
    제68항에 있어서,
    상기 제2 쉘 층은 제3 재료로 제조되고, 상기 제3 재료는 상기 제2 재료와는 조성적으로 상이한 반도체 장치.
  70. 청구항 70은(는) 설정등록료 납부시 포기되었습니다.
    제69항에 있어서,
    상기 제2 쉘 층은 도핑된 비정질 실리콘을 포함하여, 상기 제1 쉘 층 부근에 게이트 전극을 형성하는 반도체 장치.
  71. 청구항 71은(는) 설정등록료 납부시 포기되었습니다.
    제57항에 있어서,
    상기 제1 쉘 층은 SiO2 또는 Si3N4로 제조되고, 상기 코어는 실리콘으로 제조되는 반도체 장치.
  72. 기판의 표면 상의 박막에 배치된 나노 선들의 집단(population)을 포함하는 물품으로서,
    상기 나노 선들의 집단은 II-VI족 반도체들, III-V족 반도체들 및 IV족 반도체들로부터 선택된 나노 선들을 포함하고, 실질적으로 제1 방향으로 지향되고, 상기 박막은 10 cm2보다 큰 영역을 갖는 물품.
  73. 청구항 73은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 박막은 1 m2보다 큰 영역을 갖는 물품.
  74. 청구항 74은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 박막은 적어도 10 나노암페어의 전류 밀도를 지원할 수 있는 물품.
  75. 청구항 75은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 물품은 상기 기판의 표면 상에 또는 상기 박막 상에 배치된 적어도 제1 및 제2 전기 콘택트들을 더 포함하고, 적어도 10개의 나노 선들이 확장되어(span), 상기 제1 및 제2 전기 콘택트들에 전기적으로 접속되는 물품.
  76. 청구항 76은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    적어도 100개의 나노 선들이 확장되어, 상기 제1 및 제2 전기 콘택트들에 전기적으로 접속되는 물품.
  77. 청구항 77은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 나노 선들의 집단에서의 나노 선들의 60%보다 많은 나노 선들이 상기 제1 방향의 30°내에서 지향되는 종축을 갖는 물품.
  78. 청구항 78은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 나노 선들의 집단에서의 나노 선들의 75%보다 많은 나노 선들이 상기 제1 방향의 30°내에서 지향되는 종축을 갖는 물품.
  79. 청구항 79은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 나노 선들의 집단에서의 나노 선들의 80%보다 많은 나노 선들이 상기 제1 방향의 30°내에서 지향되는 종축을 갖는 물품.
  80. 청구항 80은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 나노 선들의 집단에서의 나노 선들의 90%보다 많은 나노 선들이 상기 제1 방향의 30°내에서 지향되는 종축을 갖는 물품.
  81. 청구항 81은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 나노 선들의 집단에서의 나노 선들의 50%보다 많은 나노 선들이 상기 제1 방향의 10°내에서 지향되는 종축을 갖는 물품.
  82. 청구항 82은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 박막에 배치된 상기 나노 선들의 집단은 복합 재료를 더 포함하는 물품.
  83. 청구항 83은(는) 설정등록료 납부시 포기되었습니다.
    제82항에 있어서,
    상기 복합 재료는 고분자(polymer)를 포함하는 물품.
  84. 청구항 84은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 기판은 플렉서블 기판을 포함하는 물품.
  85. 청구항 85은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    상기 물품은 상기 기판의 표면 상의 적어도 제1 및 제2 전기 콘택트들을 더 포함하고, 상기 나노 선들의 집단에서의 복수의 나노 선들이 확장되어, 상기 제1 및 제2 전기 콘택트들 둘다에 전기적으로 결합되는 물품.
  86. 청구항 86은(는) 설정등록료 납부시 포기되었습니다.
    제85항에 있어서,
    적어도 10개의 나노 선들이 확장되어, 상기 제1 및 제2 전기 콘택트들 둘다에 전기적으로 결합되는 물품.
  87. 청구항 87은(는) 설정등록료 납부시 포기되었습니다.
    제72항에 있어서,
    적어도 100개의 나노 선들이 확장되어, 상기 제1 및 제2 전기 콘택트들 둘다에 전기적으로 결합되는 물품.
  88. 청구항 88은(는) 설정등록료 납부시 포기되었습니다.
    제87항에 있어서,
    상기 기판의 표면 상에 배치된 복수의 소스 및 드레인 전극 쌍들을 더 포함하고, 상기 나노 선들의 집단에서의 복수의 나노 선들이 확장되어, 소스 및 드레인 전극들의 각각의 쌍에서의 상기 소스 및 드레인 전극 둘다에 전기적으로 결합되는 물품.
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