KR20220050707A - 반도체 소자 및 그 동작방법 - Google Patents

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KR20220050707A
KR20220050707A KR1020200134688A KR20200134688A KR20220050707A KR 20220050707 A KR20220050707 A KR 20220050707A KR 1020200134688 A KR1020200134688 A KR 1020200134688A KR 20200134688 A KR20200134688 A KR 20200134688A KR 20220050707 A KR20220050707 A KR 20220050707A
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Abstract

반도체 소자는 자기터널접합 패턴, 상기 자기터널접합 패턴 아래에서 제1 방향으로 연장되는 도전 패턴, 및 상기 자기터널접합 패턴 상의 캐패시터 구조체를 포함한다. 상기 자기터널접합 패턴은 상기 도전 패턴과 상기 캐패시터 구조체 사이에 배치된다. 상기 자기터널접합 패턴은 상기 캐패시터 구조체에 연결되고, 상기 도전 패턴은 상기 자기터널접합 패턴에 스핀 궤도 토크를 가하도록 구성된다.

Description

반도체 소자 및 그 동작방법{SEMICONDUCTOR DEVICE AND AN OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 소자 및 그 동작방법에 대한 것으로, 보다 상세하게는 캐패시터를 포함하는 반도체 메모리 소자 및 그 동작방법에 대한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 소자는 크게 휘발성(volatile) 메모리 소자와, 비휘발성(nonvolatile) 메모리 소자로 구분될 수 있다. 휘발성 메모리 소자는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 소자로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 소자는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 소자로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 소자(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 소자의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 소자들이 개발되고 있다. 이러한 차세대 반도체 메모리 소자들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
반도체 소자의 고집적화 및 고성능화가 요구됨에 따라, 서로 다른 특성을 갖는 반도체 소자들을 이용한 다양한 연구들이 이루어지고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화가 용이한 반도체 소자 및 그 동작방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 멀티 비트 동작이 가능한 반도체 소자 및 그 동작방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 제1 방향으로 연장되는 도전 패턴; 상기 도전 패턴 상의 자기터널접합 패턴; 및 상기 자기터널접합 패턴 상의 캐패시터 구조체를 포함할 수 있다. 상기 자기터널접합 패턴은 상기 도전 패턴과 상기 캐패시터 구조체 사이에 배치될 수 있다. 상기 자기터널접합 패턴은 상기 캐패시터 구조체에 연결될 수 있고, 상기 도전 패턴은 상기 자기터널접합 패턴에 스핀 궤도 토크를 가하도록 구성될 수 있다.
본 발명에 따른 반도체 소자는, 기판 상의 캐패시터 구조체; 상기 기판과 상기 캐패시터 구조체 사이에 배치되고, 상기 캐패시터 구조체에 연결된 자기터널접합 패턴; 및 상기 기판과 상기 자기터널접합 패턴 사이에 배치되는 도전 패턴을 포함할 수 있다. 상기 캐패시터 구조체는 상기 자기터널접합 패턴에 연결된 하부 전극; 상기 하부 전극을 덮는 상부 전극; 및 상기 하부 전극과 상기 상부 전극 사이의 유전막을 포함할 수 있다. 상기 도전 패턴은 상기 기판의 상면에 평행한 제1 방향으로 길게 연장되는 바 형태를 가질 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 상기 기판의 상면에 평행한 제1 방향으로 연장되는 하부 도전 라인; 상기 하부 도전 라인 상에 상기 제1 방향으로 서로 이격되는 복수의 콘택 플러그들; 상기 복수의 콘택 플러그들 상에 각각 배치되고, 상기 제1 방향으로 서로 이격되는 복수의 도전 패턴들; 상기 복수의 도전 패턴들 상에 각각 배치되는 복수의 자기터널접합 패턴들; 및 상기 자기터널접합 패턴들 상의 캐패시터 구조체를 포함할 수 있다. 상기 캐패시터 구조체는 상기 제1 방향으로 서로 이격되는 복수의 하부 전극들을 포함할 수 있고, 상기 자기터널접합 패턴들은 상기 복수의 하부 전극들에 각각 연결될 수 있다.
본 발명에 따르면, 캐패시터 구조체, 및 상기 캐패시터 구조체에 연결된 스위칭 소자를 포함하되, 상기 스위칭 소자는 자기터널접합 패턴을 포함하는 반도체 소자의 동작방법에 있어서, 상기 동작방법은 상기 자기터널접합 패턴이 저저항 상태가 되도록, 상기 자기터널접합 패턴에 인접한 도전 패턴에 제1 스위칭 전류를 제공하는 것; 상기 자기터널접합 패턴이 상기 저저항 상태에 있는 조건에서, 상기 캐패시터 구조체에 데이터를 저장하는 제1 쓰기 동작을 수행하는 것; 및 상기 자기터널접합 패턴이 고저항 상태가 되도록, 상기 도전 패턴에 제1 역방향 스위칭 전류를 제공하는 것을 포함할 수 있다. 상기 제1 스위칭 전류 및 상기 제1 역방향 스위칭 전류는 상기 도전 패턴 내 면 내 전류(in-plane current)일 수 있다.
본 발명의 개념에 따르면, 반도체 소자의 단위 메모리 셀은 도전 패턴 및 자기터널접합 패턴을 포함하는 스핀 궤도 토크 기반의 스위칭 소자, 및 상기 스핀 궤도 토크 기반의 스위칭 소자에 의해 제어되는 캐패시터 구조체를 포함할 수 있다. 상기 자기터널접합 패턴의 저항 상태에 따라, 상기 캐패시터 구조체에 충전되는 전하량이 제어될 수 있고, 이에 따라, 상기 단위 메모리 셀의 멀티 비트 동작이 가능할 수 있다. 더하여, 상기 단위 메모리 셀을 기판 상에 수평적으로 및 수직적으로 적층함에 따라, 상기 반도체 소자의 고집적화가 용이할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 3a 및 도 3b는 각각 도 2의 자기터널접합 패턴을 예시적으로 나타내는 단면도들이다.
도 4는 도 2의 반도체 소자의 쓰기 동작의 일 예를 나타내는 개념도이다.
도 5는 도 2의 반도체 소자의 쓰기 동작의 다른 예를 나타내는 개념도이다.
도 6은 도 2의 반도체 소자의 읽기 동작을 나타내는 개념도이다.
도 7은 도 2의 반도체 소자의 멀티 비트(multi-bit) 동작을 나타내는 개념도이다.
도 8은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 9a 및 도 9b는 각각 도 8의 A-A' 및 B-B'에 따른 단면도들이다.
도 10은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 8의 A-A'에 대응하는 단면도이다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 12는 도 11의 Ⅰ-Ⅰ'에 따른 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다. 도 3a 및 도 3b는 각각 도 2의 자기터널접합 패턴(MTJ)을 예시적으로 나타내는 단면도들이다.
도 1 및 도 2를 참조하면, 하부 도전 라인(CL1)이 기판(100) 상에 배치될 수 있고, 상기 기판(100)의 상면(100U)에 평행한 제1 방향(D1)으로 길게 연장될 수 있다. 상기 기판(100)은 반도체 기판(일 예로, 실리콘(Si) 기판, 게르마늄(Ge) 기판 또는 실리콘-게르마늄(Si-Ge) 기판 등)을 포함할 수 있다. 상기 하부 도전 라인(CL1)은 금속(일 예로, 티타늄, 텅스텐, 알루미늄, 구리 및/또는 탄탈늄 등) 및/또는 금속 질화물(일 예로, 티타늄 질화물, 탄탈늄 질화물 및/또는 텅스텐 질화물 등)을 포함할 수 있다.
제1 층간 절연막(115)이 상기 하부 도전 라인(CL1) 상에 배치될 수 있고, 상기 하부 도전 라인(CL1)을 덮을 수 있다. 콘택 플러그(110)가 상기 제1 층간 절연막(115) 내에 배치될 수 있고, 상기 제1 층간 절연막(115)을 관통하여 상기 하부 도전 라인(CL1)에 연결될 수 있다. 상기 제1 층간 절연막(115)은 상기 콘택 플러그(110)의 상면을 노출할 수 있다. 일 예로, 상기 제1 층간 절연막(115)의 상면은 상기 콘택 플러그(110)의 상면과 공면을 이룰 수 있다. 상기 제1 층간 절연막(115)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물을 포함할 수 있고, 상기 콘택 플러그(110)는 금속(일 예로, 티타늄, 텅스텐, 알루미늄, 구리 및/또는 탄탈늄 등) 및/또는 금속 질화물(일 예로, 티타늄 질화물, 탄탈늄 질화물 및/또는 텅스텐 질화물 등)을 포함할 수 있다.
도전 패턴(CP)이 상기 제1 층간 절연막(115) 상에 배치될 수 있다. 상기 도전 패턴(CP)은 상기 제1 층간 절연막(115)을 사이에 두고 상기 하부 도전 라인(CL1)으로부터 수직적으로 이격될 수 있다. 상기 도전 패턴(CP)은 상기 콘택 플러그(110)의 상기 노출된 상면을 덮을 수 있고, 상기 콘택 플러그(110)에 연결될 수 있다. 상기 콘택 플러그(110)는 상기 하부 도전 라인(CL1) 및 상기 도전 패턴(CP)을 전기적으로 서로 연결할 수 있다.
상기 도전 패턴(CP)은 상기 제1 방향(D1)으로 길게 연장되는 바(bar) 형태를 가질 수 있다. 일부 실시예들에 따르면, 상기 도전 패턴(CP)은 중금속 또는 중금속으로 도핑된 물질을 포함할 수 있다. 일 예로, 상기 도전 패턴(CP)은 이트륨(Y), 지르코늄(Zr), 니이오븀(Nb), 몰리브덴(Mo), 테크네튬(Tc), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 카드뮴(Cd), 인듐(In), 안티몬(Sb), 텔루륨(Te), 하프늄(Hf), 탄탈럼(Ta)(고저항 비정질 β-Ta 포함), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au), 수은(Hg), 탈륨(Tl), 납(Pb), 비스무트(Bi), 폴로늄(Po), 아스타틴(At) 및/또는 이들의 조합들을 포함할 수 있다. 다른 예로, 상기 도전 패턴(CP)은 N로 도핑된 M을 포함하되, 상기 N는 바나듐(V), 크롬(Cr), 망간(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 인(P), 황(S), 아연(Zn), 갈륨(Ga), 게르마늄(Ge), 비소(As), 셀레늄(Se), 이트륨(Y), 지르코늄(Zr), 나이오븀(Nb), 몰리브덴(Mo), 테크네늄(Tc), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 안티몬(Sb), 텔레륨(Te), 요오드(I), 루테튬(Lu), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au), 수은(Hg), 탈륨(Tl), 납(Pb), 비스무트(Bi), 폴로늄(Po), 아스타틴(At), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm) 및 이터븀(Yb) 중 적어도 하나를 포함할 수 있고, 상기 M은 알루미늄(Al), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 구리(Cu), 아연(Zn), 은(Ag), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W), 레늄(Re), 백금(Pt) 금(Au), 수은(Hg), 납(Pb), 규소(Si), 갈륨(Ga), 갈륨망간(GaMn) 또는 갈륨비소(GaAs) 중 적어도 하나를 포함할 수 있다. 또 다른 예로, 상기 도전 패턴(CP)은 위상 절연체(topological insulator)를 포함할 수 있다. 이 경우, 상기 도전 패턴(CP)은 칼코겐 원소인 텔루륨(Te) 및 셀레륨(Se) 중 적어도 하나와, 실리콘(Si), 게르마늄(Ge), 비스무트(Bi), 및 안티모니(Sb) 중 적어도 하나가 조합된 화합물을 포함할 수 있다. 상기 도전 패턴(CP)은 일 예로, GeSe, BiSe, BiSbTe, GeTe, GeTeSe, GeSbTe, SiTe 및 SiGeTe 중 적어도 하나를 포함할 수 있다.
상부 도전 라인(CL2)이 상기 제1 층간 절연막(115) 상에 상기 도전 패턴(CP)의 일 측에 배치될 수 있다. 상기 상부 도전 라인(CL2)은 상기 제1 층간 절연막(115)을 사이에 두고 상기 하부 도전 라인(CL1)으로부터 수직적으로 이격될 수 있다. 상기 상부 도전 라인(CL2)은 상기 하부 도전 라인(CL1)을 가로지를 수 있다. 일 예로, 상기 상부 도전 라인(CL2)은 상기 기판(100)의 상면(100U)에 평행하고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 길게 연장될 수 있다. 상기 상부 도전 라인(CL2)은 금속(일 예로, 티타늄, 텅스텐, 알루미늄, 구리 및/또는 탄탈늄 등) 및/또는 금속 질화물(일 예로, 티타늄 질화물, 탄탈늄 질화물 및/또는 텅스텐 질화물 등)을 포함할 수 있다.
상기 상부 도전 라인(CL2) 및 상기 콘택 플러그(110)는 상기 도전 패턴(CP)의, 상기 제1 방향(D1)으로 서로 대향하는 단부들(end portions)에 각각 연결될 수 있다. 일 예로, 상기 도전 패턴(CP)은 상기 제1 방향(D1)으로 서로 대향하는 제1 측면(S1) 및 제2 측면(S2)을 가질 수 있고, 상기 상부 도전 라인(CL2) 및 상기 콘택 플러그(110)는 상기 제1 측면(S1) 및 상기 제2 측면(S2)에 각각 인접하게 배치될 수 있다. 상기 상부 도전 라인(CL2)은 상기 도전 패턴(CP)의 상기 제1 측면(S1)에 연결(또는 접촉)될 수 있고, 상기 콘택 플러그(110)는 상기 도전 패턴(CP)의 상기 제2 측면(S2)에 가까운, 상기 도전 패턴(CP)의 바닥면에 연결(또는 접촉)될 수 있다.
제2 층간 절연막(125)이 상기 제1 층간 절연막(115) 상에 배치될 수 있고, 상기 상부 도전 라인(CL2) 및 상기 도전 패턴(CP)의 측면들을 덮을 수 있다. 상기 제2 층간 절연막(125)은 상기 상부 도전 라인(CL2) 및 상기 도전 패턴(CP)의 상면들을 노출할 수 있다. 상기 제2 층간 절연막(125)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물을 포함할 수 있다.
자기터널접합 패턴(MTJ)이 상기 도전 패턴(CP) 상에 배치될 수 있다. 상기 도전 패턴(CP)은 상기 자기터널접합 패턴(MTJ) 아래에서 상기 제1 방향(D1)으로 연장될 수 있다. 상기 콘택 플러그(110)는 상기 제1 방향(D1)을 따라 상기 자기터널접합 패턴(MTJ)으로부터 오프셋될 수 있고, 상기 상부 도전 라인(CL2)은 상기 제1 방향(D1)의 반대 방향을 따라 상기 자기터널접합 패턴(MTJ)으로부터 오프셋될 수 있다.
상기 자기터널접합 패턴(MTJ)은 상기 기판(100)의 상면(100U)에 수직한 제3 방향(D3)을 따라 차례로 적층된 자유 자성 패턴(FLS), 터널 배리어 패턴(TBR), 기준 자성 패턴(PLS)을 포함할 수 있다. 상기 터널 배리어 패턴(TBR)은 상기 기준 자성 패턴(PLS)과 상기 자유 자성 패턴(FLS) 사이에 개재될 수 있다. 상기 터널 배리어 패턴(TBR)은 일 예로, 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 기준 자성 패턴(PLS) 및 상기 자유 자성 패턴(FLS)의 각각은 적어도 하나의 자성층을 포함할 수 있다.
일부 실시예들에 따르면, 상기 자유 자성 패턴(FLS)이 상기 터널 배리어 패턴(TBR)과 상기 도전 패턴(CP) 사이에 배치될 수 있고, 상기 기준 자성 패턴(PLS)은 상기 터널 배리어 패턴(TBR)을 사이에 두고 상기 자유 자성 패턴(FLS)으로부터 이격될 수 있다. 다른 실시예들에 따르면, 도시된 바와 달리, 상기 기준 자성 패턴(PLS)이 상기 터널 배리어 패턴(TBR)과 상기 도전 패턴(CP) 사이에 배치될 수 있고, 상기 자유 자성 패턴(FLS)은 상기 터널 배리어 패턴(TBR)을 사이에 두고 상기 기준 자성 패턴(PLS)으로부터 이격될 수도 있다.
도 2, 도 3a 및 도 3b를 참조하면, 상기 기준 자성 패턴(PLS)은 일 방향으로 고정된 자화방향(MDp)을 갖는 기준층을 포함할 수 있고, 상기 자유 자성 패턴(FLS)은 상기 기준 자성 패턴(PLS)의 상기 자화방향(MDp)에 평행 또는 반평행하게 변경 가능한 자화방향(MDf)을 갖는 자유층을 포함할 수 있다.
일부 실시예들에 따르면, 도 3a에 도시된 바와 같이, 상기 기준 자성 패턴(PLS) 및 상기 자유 자성 패턴(FLS)의 상기 자화방향들(MDp, MDf)은 상기 터널 배리어 패턴(TBR)과 상기 자유 자성 패턴(FLS)의 계면에 실질적으로 수직할 수 있다. 일 예로, 상기 기준 자성 패턴(PLS) 및 상기 자유 자성 패턴(FLS)의 상기 자화방향들(MDp, MDf)은 상기 자기터널접합 패턴(MTJ)과 상기 도전 패턴(CP)의 계면(INF)에 실질적으로 수직할 수 있다. 이 경우, 상기 기준 자성 패턴(PLS) 및 상기 자유 자성 패턴(FLS)의 각각은 내재적 수직 자성 물질 및 외인성 수직 자성 물질 중 적어도 하나를 포함할 수 있다. 상기 내재적 수직 자성 물질은 외부적 요인이 없는 경우에도 수직 자화 특성을 갖는 물질을 포함할 수 있다. 상기 내재적 수직 자성 물질은, i) 수직 자성 물질(일 예로, CoFeTb, CoFeGd, CoFeDy), ii) L10 구조를 갖는 수직 자성 물질, iii) 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 ⅳ) 수직 자성 구조체 중 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 일 예로, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 상기 외인성 수직 자성 물질은, 내재적 수평 자화 특성을 가지나 외부적 요인에 의해 수직 자화 특성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 외인성 수직 자성 물질은, 상기 기준 자성 패턴(PLS)(또는, 상기 자유 자성 패턴(FLS))과 상기 터널 배리어 패턴(TBR)의 접합에 의해 유도되는 자기 이방성에 의해 상기 수직 자화 특성을 가질 수 있다. 상기 외인성 수직 자성 물질은, 일 예로, CoFeB를 포함할 수 있다. 상기 기준 자성 패턴(PLS) 및 상기 자유 자성 패턴(FLS)의 각각은 Co 기반의 호이슬러 합금을 포함할 수도 있다.
다른 실시예들에 따르면, 도 3b에 도시된 바와 같이, 상기 기준 자성 패턴(PLS) 및 상기 자유 자성 패턴(FLS)의 상기 자화방향들(MDp, MDf)은 상기 터널 배리어 패턴(TBR)과 상기 자유 자성 패턴(FLS)의 계면에 실질적으로 평행할 수 있다. 일 예로, 상기 기준 자성 패턴(PLS) 및 상기 자유 자성 패턴(FLS)의 상기 자화방향들(MDp, MDf)은 상기 자기터널접합 패턴(MTJ)과 상기 도전 패턴(CP)의 상기 계면(INF)에 실질적으로 평행할 수 있다. 이 경우, 상기 기준 자성 패턴(PLS) 및 상기 자유 자성 패턴(FLS)의 각각은 강자성 물질을 포함할 수 있고, 상기 기준 자성 패턴(PLS)은 상기 강자성 물질의 자화방향을 고정시키기 위한 반강자성 물질을 더 포함할 수 있다.
상기 도전 패턴(CP)은 상기 자기터널접합 패턴(MTJ)에 스핀-궤도 토크(spin-orbit torque)를 가하도록 구성될 수 있다. 일 예로, 상기 도전 패턴(CP) 내에 흐르는 면 내 전류(in-plane current, I)가 상기 도전 패턴(CP)과 상기 자기터널접합 패턴(MTJ) 사이의 상기 계면(INF)에 평행하게 흐를 수 있다. 이 경우, 스핀 홀 효과(일 예로, 양자스핀 홀 효과)에 기초한 스핀류(spin current)가 상기 계면(INF)에 수직한 방향으로 흐를 수 있고, 이로 인해 상기 자기터널접합 패턴(MTJ)에 상기 스핀-궤도 토크가 가해질 수 있다. 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 스핀-궤도 토크에 의해 스위칭될 수 있다.
도 1 및 도 2를 다시 참조하면, 도전 패드(130)가 상기 자기터널접합 패턴(MTJ) 상에 배치될 수 있다. 상기 자기터널접합 패턴(MTJ)은 상기 도전 패턴(CP)과 상기 도전 패드(130) 사이에 배치될 수 있다. 상기 도전 패드(130)는 반도체 물질(일 예로, 다결정 실리콘), 금속-반도체 화합물(일 예로, 텅스텐 실리사이드), 도전성 금속질화물(일 예로, 티타늄 질화물, 탄탈늄 질화물 및/또는 텅스텐 질화물 등) 및 금속(일 예로, 티타늄, 텅스텐 및/또는 탄탈늄 등) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(135)이 상기 제2 층간 절연막(125) 상에 배치될 수 있고, 상기 상부 도전 라인(CL2) 및 상기 도전 패턴(CP)의 상기 노출된 상면들을 덮을 수 있다. 상기 제3 층간 절연막(135)은 상기 자기터널접합 패턴(MTJ) 및 상기 도전 패드(130)를 덮을 수 있고, 상기 도전 패드(130)의 상면을 노출할 수 있다. 상기 제3 층간 절연막(135)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물을 포함할 수 있다.
캐패시터 구조체(CAP)가 상기 제3 층간 절연막(135) 상에 배치될 수 있다. 상기 캐패시터 구조체(CAP)는 상기 도전 패드(130) 상의 하부 전극(BE), 상기 하부 전극(BE)을 덮는 상부 전극(TE), 및 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이의 유전막(180)을 포함할 수 있다. 상기 하부 전극(BE)은 상기 도전 패드(130)를 통해 상기 자기터널접합 패턴(MTJ)에 전기적으로 연결될 수 있다. 상기 하부 전극(BE)은 상기 제3 방향(D3)으로 연장되는 필라 형태를 가질 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 하부 전극(BE)은 상기 유전막(180)에 의해 상기 상부 전극(TE)으로부터 분리될 수 있다. 상기 유전막(180)은 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이에 개재될 수 있고, 상기 상부 전극(TE)과 상기 제3 층간 절연막(135) 사이로 연장될 수 있다.
상기 하부 전극(BE) 및 상기 상부 전극(TE)은 폴리 실리콘, 금속, 금속 실리사이드, 및 금속 질화물들 중 적어도 하나를 포함할 수 있다. 상기 유전막(180)은 산화물(예를 들면, 실리콘 산화물), 질화물(예를 들면, 실리콘 질화물), 산화질화물(예를 들면, 실리콘 산질화물), 또는 고유전물질들(예를 들면, 하프늄 산화물) 중 적어도 하나를 포함할 수 있다.
본 발명의 개념에 따르면, 상기 도전 패턴(CP) 및 상기 자기터널접합 패턴(MTJ)은 스핀 궤도 토크 기반의 스위칭 소자로 기능할 수 있다. 일 예로, 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 도전 패턴(CP) 내에 흐르는 상기 면 내 전류(I)에 의한 상기 스핀-궤도 토크에 의해 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 평행 또는 반평행하게 스위칭될 수 있다. 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)이 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 평행한 경우, 상기 자기터널접합 패턴(MTJ)은 저저항 상태에 있을 수 있고, 상기 자기터널접합 패턴(MTJ)의 저저항 상태는 상기 스위칭 소자의 온(on) 상태로 정의될 수 있다. 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)이 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 반평행한 경우, 상기 자기터널접합 패턴(MTJ)은 고저항 상태에 있을 수 있고, 상기 자기터널접합 패턴(MTJ)의 고저항 상태는 상기 스위칭 소자의 오프(off) 상태로 정의될 수 있다. 즉, 상기 자기터널접합 패턴(MTJ)의 저항 상태에 따라 상기 스위칭 소자의 온/오프가 결정될 수 있고, 상기 스위칭 소자의 온/오프에 의해 상기 캐패시터 구조체(CAP)에 충전 또는 방전되는 전하량이 제어될 수 있다. 상기 캐패시터 구조체(CAP) 내에 저장된 전하량에 따라 데이터 “1” 또는 “0”이 결정될 수 있다.
본 발명의 개념에 따르면, 반도체 소자의 단위 메모리 셀은 상기 도전 패턴(CP) 및 상기 자기터널접합 패턴(MTJ)을 포함하는 상기 스핀 궤도 토크 기반의 스위칭 소자, 및 상기 스핀 궤도 토크 기반의 스위칭 소자에 의해 제어되는 상기 캐패시터 구조체(CAP)를 포함할 수 있다.
도 4는 도 2의 반도체 소자의 쓰기 동작의 일 예를 나타내는 개념도이다.
도 2 및 도 4를 참조하면, 상기 하부 도전 라인(CL1) 및 상기 상부 도전 라인(CL2)을 통해 상기 도전 패턴(CP)에 스위칭 전압(Vsw)이 인가될 수 있다. 이에 따라, 스위칭 전류(Isw)가 상기 도전 패턴(CP) 내에 흐를 수 있다(도 4의 (a)). 상기 스위칭 전류(Isw)는 상기 도전 패턴(CP)을 통해 흐르는 면 내 전류(in-plane current)일 수 있고, 상기 도전 패턴(CP)과 상기 자기터널접합 패턴(MTJ) 사이의 상기 계면(INF)에 평행하게 흐를 수 있다. 이 경우, 스핀 홀 효과(일 예로, 양자스핀 홀 효과)에 기초한 스핀류(spin current)가 상기 계면(INF)에 수직한 방향으로 흐를 수 있고, 이로 인해 상기 자기터널접합 패턴(MTJ)에 상기 스핀-궤도 토크가 가해질 수 있다. 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 스위칭 전류(Isw)에 의해 발생된 상기 스핀-궤도 토크에 의해 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 평행하게 스위칭될 수 있다. 이 경우, 상기 자기터널접합 패턴(MTJ)은 저저항 상태(즉, 스위치 온(on) 상태)일 수 있다.
상기 상부 도전 라인(CL2)에 제1 쓰기 전압(Vwr1)이 인가되는 경우, 상기 도전 패턴(CP) 및 상기 자기터널접합 패턴(MTJ)을 통해 상기 캐패시터 구조체(CAP)에 전하가 충전될 수 있고, 이에 따라, 데이터 “1”이 상기 캐패시터 구조체(CAP)에 저장될 수 있다(도 4(b)의 WR “1”). 일 예로, 상기 제1 쓰기 전압(Vwr1)은 VDD일 수 있고, 상기 캐패시터 구조체(CAP)는 접지전압(VGND)에 연결될 수 있다. 이 경우, 상기 하부 도전 라인(CL1)에 제1 전압(V1)이 인가될 수 있고, 상기 제1 전압(V1)은 상기 접지전압(VGND)보다 크고 상기 제1 쓰기 전압(Vwr1)보다 작을 수 있다.
상기 상부 도전 라인(CL2)에 제2 쓰기 전압(Vwr0)이 인가되는 경우, 상기 도전 패턴(CP) 및 상기 자기터널접합 패턴(MTJ)을 통해 상기 캐패시터 구조체(CAP) 내 전하가 방전될 수 있고, 이에 따라, 데이터 “0”이 상기 캐패시터 구조체(CAP)에 저장될 수 있다(도 4(b)의 WR “0”). 상기 제2 쓰기 전압(Vwr0)은 상기 접지전압(VGND)보다 작을 수 있다. 일 예로, 상기 제2 쓰기 전압(Vwr0)은 0일 수 있다. 이 경우, 상기 하부 도전 라인(CL1)에 제2 전압(V0)이 인가될 수 있고, 상기 제2 전압(V0)은 상기 접지전압(VGND)과 같거나 그보다 작을 수 있다.
상기 캐패시터 구조체(CAP)에 데이터(1 또는 0)가 저장된 후, 상기 하부 도전 라인(CL1) 및 상기 상부 도전 라인(CL2)을 통해 상기 도전 패턴(CP)에 역방향 스위칭 전압(Vswr)이 인가될 수 있다. 이에 따라, 역방향 스위칭 전류(Iswr)가 상기 도전 패턴(CP) 내에 흐를 수 있다(도 4의 (c)). 상기 역방향 스위칭 전류(Iswr)는 상기 스위칭 전류(Isw)에 반대 방향으로 흐를 수 있다. 상기 역방향 스위칭 전류(Iswr)는 상기 도전 패턴(CP)을 통해 흐르는 면 내 전류(in-plane current)일 수 있고, 상기 도전 패턴(CP)과 상기 자기터널접합 패턴(MTJ) 사이의 상기 계면(INF)에 평행하게 흐를 수 있다. 이 경우, 스핀 홀 효과(일 예로, 양자스핀 홀 효과)에 기초한 스핀류(spin current)가 상기 계면(INF)에 수직한 방향으로 흐를 수 있고, 이로 인해 상기 자기터널접합 패턴(MTJ)에 상기 스핀-궤도 토크가 가해질 수 있다. 상기 역방향 스위칭 전류(Iswr)에 의해 발생된 상기 스핀 궤도 토크는 상기 스위칭 전류(Isw)에 의해 발생된 상기 스핀 궤도 토크와 반대 방향으로 나타날 수 있다. 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 역방향 스위칭 전류(Iswr)에 의해 발생된 상기 스핀-궤도 토크에 의해 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 반평행하게 스위칭될 수 있다. 이 경우, 상기 자기터널접합 패턴(MTJ)은 고저항 상태(즉, 스위치 오프(off) 상태)일 수 있다.
도 5는 도 2의 반도체 소자의 쓰기 동작의 다른 예를 나타내는 개념도이다.
도 2 및 도 5를 참조하면, 상기 하부 도전 라인(CL1) 및 상기 상부 도전 라인(CL2)을 통해 상기 도전 패턴(CP)에 상기 스위칭 전압(Vsw)이 인가될 수 있다. 이에 따라, 상기 스위칭 전류(Isw)가 상기 도전 패턴(CP) 내에 흐를 수 있다(도 5의 (a)). 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 스위칭 전류(Isw)에 의해 발생된 상기 스핀-궤도 토크에 의해 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 평행하게 스위칭될 수 있다. 이 경우, 상기 자기터널접합 패턴(MTJ)은 저저항 상태(즉, 스위치 온(on) 상태)일 수 있다.
상기 상부 도전 라인(CL2) 및 상기 하부 도전 라인(CL1)의 각각에 상기 제1 쓰기 전압(Vwr1)이 인가되는 경우, 상기 도전 패턴(CP) 및 상기 자기터널접합 패턴(MTJ)을 통해 상기 캐패시터 구조체(CAP)에 전하가 충전될 수 있고, 이에 따라, 데이터 “1”이 상기 캐패시터 구조체(CAP)에 저장될 수 있다(도 5(b)의 WR “1”). 일 예로, 상기 제1 쓰기 전압(Vwr1)은 VDD일 수 있고, 상기 캐패시터 구조체(CAP)는 접지전압(VGND)에 연결될 수 있다. 본 쓰기 동작에 따르면, 상기 상부 도전 라인(CL2) 및 상기 하부 도전 라인(CL1) 모두에 상기 제1 쓰기 전압(Vwr1)이 인가됨에 따라, 상기 캐패시터 구조체(CAP) 내 전하의 충전 속도가 상대적으로 빠를 수 있다.
상기 상부 도전 라인(CL2) 및 상기 하부 도전 라인(CL1)의 각각에 상기 제2 쓰기 전압(Vwr0)이 인가되는 경우, 상기 도전 패턴(CP) 및 상기 자기터널접합 패턴(MTJ)을 통해 상기 캐패시터 구조체(CAP) 내 전하가 방전될 수 있고, 이에 따라, 데이터 “0”이 상기 캐패시터 구조체(CAP)에 저장될 수 있다(도 5(b)의 WR “0”). 상기 제2 쓰기 전압(Vwr0)은 상기 접지전압(VGND)보다 작을 수 있다. 일 예로, 상기 제2 쓰기 전압(Vwr0)은 0일 수 있다. 본 쓰기 동작에 따르면, 상기 상부 도전 라인(CL2) 및 상기 하부 도전 라인(CL1) 모두에 상기 제2 쓰기 전압(Vwr0)이 인가됨에 따라, 상기 캐패시터 구조체(CAP) 내 전하의 방전 속도가 상대적으로 빠를 수 있다.
상기 캐패시터 구조체(CAP)에 데이터(1 또는 0)가 저장된 후, 상기 하부 도전 라인(CL1) 및 상기 상부 도전 라인(CL2)을 통해 상기 도전 패턴(CP)에 상기 역방향 스위칭 전압(Vswr)이 인가될 수 있다. 이에 따라, 상기 역방향 스위칭 전류(Iswr)가 상기 도전 패턴(CP) 내에 흐를 수 있다(도 5의 (c)). 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 역방향 스위칭 전류(Iswr)에 의해 발생된 상기 스핀-궤도 토크에 의해 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 반평행하게 스위칭될 수 있다. 이 경우, 상기 자기터널접합 패턴(MTJ)은 고저항 상태(즉, 스위치 오프(off) 상태)일 수 있다.
도 6은 도 2의 반도체 소자의 읽기 동작을 나타내는 개념도이다.
도 2 및 도 6을 참조하면, 일 예로, 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 반평행한 상태일 수 있다. 즉, 상기 자기터널접합 패턴(MTJ)은 고저항 상태(즉, 스위치 오프(off) 상태)일 수 있다(도 6의 (a)).
상기 하부 도전 라인(CL1) 및 상기 상부 도전 라인(CL2)을 통해 상기 도전 패턴(CP)에 상기 스위칭 전압(Vsw)이 인가될 수 있다. 이에 따라, 상기 스위칭 전류(Isw)가 상기 도전 패턴(CP) 내에 흐를 수 있다(도 6의 (b)). 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 스위칭 전류(Isw)에 의해 발생된 상기 스핀-궤도 토크에 의해 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 평행하게 스위칭될 수 있다. 이에 따라, 상기 자기터널접합 패턴(MTJ)은 저저항 상태(즉, 스위치 온(on) 상태)로 전환될 수 있다.
상기 하부 도전 라인(CL1) 및 상기 상부 도전 라인(CL2)을 통해 상기 도전 패턴(CP)에 읽기 전압(Vrd)이 인가될 수 있고, 이에 따라, 읽기 전류(RD)가 상기 도전 패턴(CP) 내에 흐를 수 있다(도 6의 (c)). 상기 읽기 전류(RD)는 상기 도전 패턴(CP)을 통해 흐르는 면 내 전류(in-plane current)일 수 있다. 일 예로, 상기 읽기 전압(Vrd)은 VDD/2일 수 있다. 상기 캐패시터 구조체(CAP)의 데이터가 “1”인 경우, 상기 캐패시터 구조체(CAP) 내의 전하들이 상기 도전 패턴(CP)으로 이동할 수 있고, 이에 따라, 상기 읽기 전압(Vrd)이 증가할 수 있다(일 예로, △Vrd>0). 상기 캐패시터 구조체(CAP)의 데이터가 “0”인 경우, 상기 도전 패턴(CP) 내 전하들이 상기 캐패시터 구조체(CAP)로 이동할 수 있고, 이에 따라, 상기 읽기 전압(Vrd)은 감소할 수 있다(일 예로, △Vrd<0). 상기 읽기 전압(Vrd)의 증가 또는 감소에 따라, 상기 캐패시터 구조체(CAP)의 데이터가 검출될 수 있다.
도 7은 도 2의 반도체 소자의 멀티 비트(multi-bit) 동작을 나타내는 개념도이다 .
도 2 및 도 7을 참조하면, 상기 캐패시터 구조체(CAP)에 데이터 “0”이 저장된 후, 상기 하부 도전 라인(CL1) 및 상기 상부 도전 라인(CL2)을 통해 상기 도전 패턴(CP)에 제1 역방향 스위칭 전압(Vswr1)이 인가될 수 있다. 이에 따라, 제1 역방향 스위칭 전류(Iswr1)가 상기 도전 패턴(CP) 내에 흐를 수 있다(도 7의 (a)). 상기 제1 역방향 스위칭 전류(Iswr1)는 상기 도전 패턴(CP)을 통해 흐르는 면 내 전류(in-plane current)일 수 있고, 상기 도전 패턴(CP)과 상기 자기터널접합 패턴(MTJ) 사이의 상기 계면(INF)에 평행하게 흐를 수 있다. 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 제1 역방향 스위칭 전류(Iswr1)에 의해 발생된 스핀-궤도 토크에 의해 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 반평행하게 스위칭될 수 있다. 이 경우, 상기 자기터널접합 패턴(MTJ)은 고저항 상태(RH, 즉, 스위치 오프(off) 상태)일 수 있다. 상기 캐패시터 구조체(CAP)의 데이터가 “0”인 경우, 도 6의 읽기 동작에 따른 상기 읽기 전압(Vrd)은 감소할 수 있다(즉, △Vrd<0). 이 경우, 상기 캐패시터 구조체(CAP)의 데이터는 (0, 0)으로 정의될 수 있다.
상기 하부 도전 라인(CL1) 및 상기 상부 도전 라인(CL2)을 통해 상기 도전 패턴(CP)에 제1 스위칭 전압(Vsw1)이 인가될 수 있다. 이에 따라, 제1 스위칭 전류(Isw1)가 상기 도전 패턴(CP) 내에 흐를 수 있다(도 7의 (d)). 상기 제1 스위칭 전류(Isw1)는 상기 도전 패턴(CP)을 통해 흐르는 면 내 전류(in-plane current)일 수 있고, 상기 도전 패턴(CP)과 상기 자기터널접합 패턴(MTJ) 사이의 상기 계면(INF)에 평행하게 흐를 수 있다. 상기 제1 스위칭 전류(Isw1)는 상기 제1 역방향 스위칭 전류(Iswr1)에 반대방향으로 흐를 수 있다. 상기 제1 스위칭 전류(Isw1)에 의해 발생된 스핀 궤도 토크는 상기 제1 역방향 스위칭 전류(Iswr1)에 의해 발생된 상기 스핀 궤도 토크와 반대 방향으로 나타날 수 있다. 이에 따라, 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 제1 스위칭 전류(Iswr1)에 의해 발생된 상기 스핀-궤도 토크에 의해 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 평행하게 스위칭될 수 있다. 이 경우, 상기 자기터널접합 패턴(MTJ)은 저저항 상태(RL, 즉, 스위치 온(on) 상태)일 수 있다.
상기 자기터널접합 패턴(MTJ)이 상기 저저항 상태(RL, 즉, 스위치 온(on) 상태)에 있는 조건에서, 도 4 및 도 5를 참조하여 설명한 쓰기 동작이 수행될 수 있다. 일 예로, 상기 상부 도전 라인(CL2) 및 상기 하부 도전 라인(CL1) 중 적어도 하나에 상기 제1 쓰기 전압(Vwr1)이 인가될 수 있고, 이에 따라, 상기 도전 패턴(CP) 및 상기 자기터널접합 패턴(MTJ)을 통해 상기 캐패시터 구조체(CAP)에 전하가 충전될 수 있다(도 7(d)의 WR). 상기 캐패시터 구조체(CAP)에 데이터 “1”이 저장될 수 있고, 도 6의 읽기 동작에 따른 상기 읽기 전압(Vrd)이 증가할 수 있다(즉, △Vrd>>>0). 이 경우, 상기 캐패시터 구조체(CAP)의 데이터는 (1, 1)로 정의될 수 있다.
상기 하부 도전 라인(CL1) 및 상기 상부 도전 라인(CL2)을 통해 상기 도전 패턴(CP)에 제2 역방향 스위칭 전압(Vswr2)이 인가될 수 있다. 이에 따라, 제2 역방향 스위칭 전류(Iswr2)가 상기 도전 패턴(CP) 내에 흐를 수 있다(도 7의 (b)). 상기 제2 역방향 스위칭 전류(Iswr2)는 상기 도전 패턴(CP)을 통해 흐르는 면 내 전류(in-plane current)일 수 있고, 상기 도전 패턴(CP)과 상기 자기터널접합 패턴(MTJ) 사이의 상기 계면(INF)에 평행하게 흐를 수 있다. 상기 제2 역방향 스위칭 전압(Vswr2)은 상기 제1 역방향 스위칭 전압(Vswr1)보다 작을 수 있고, 상기 제2 역방향 스위칭 전류(Iswr2)는 상기 제1 역방향 스위칭 전류(Iswr1)와 동일한 방향으로 흐를 수 있다. 상기 제2 역방향 스위칭 전류(Iswr2)에 의해 발생된 스핀-궤도 토크는 상기 제1 역방향 스위칭 전류(Iswr1)에 의해 발생된 상기 스핀-궤도 토크와 동일한 방향으로 나타날 수 있고, 상기 제2 역방향 스위칭 전류(Iswr2)에 의해 발생된 상기 스핀-궤도 토크의 크기는 상기 제1 역방향 스위칭 전류(Iswr1)에 의해 발생된 상기 스핀-궤도 토크의 크기보다 작을 수 있다. 이에 따라, 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 제2 역방향 스위칭 전류(Iswr2)에 의해 발생된 상기 스핀-궤도 토크에 의해 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 비평행하게(일 예로, 반평행에 가깝게) 스위칭될 수 있고, 이 경우, 상기 자기터널접합 패턴(MTJ)은 상기 고저항(RH)보다 작고 상기 저저항(RL)보다 큰 제1 저항(R1)을 가질 수 있다.
상기 자기터널접합 패턴(MTJ)이 상기 제1 저항(R1)을 갖는 조건에서, 도 4 및 도 5를 참조하여 설명한 쓰기 동작이 수행될 수 있다. 일 예로, 상기 상부 도전 라인(CL2) 및 상기 하부 도전 라인(CL1) 중 적어도 하나에 상기 제1 쓰기 전압(Vwr1)이 인가될 수 있고, 이에 따라, 상기 도전 패턴(CP) 및 상기 자기터널접합 패턴(MTJ)을 통해 상기 캐패시터 구조체(CAP)에 전하가 충전될 수 있다(도 7(b)의 WR). 이 경우, 상기 자기터널접합 패턴(MTJ)이 상기 저저항(RL)보다 큰 상기 제1 저항(R1)을 가짐에 따라, 상기 캐패시터 구조체(CAP)에 충전되는 전하량은 상대적으로 작을 수 있다. 도 6의 읽기 동작에 따른 상기 읽기 전압(Vrd)은 상기 캐패시터 구조체(CAP) 내 전하량에 비례하여 증가할 수 있다(즉, △Vrd>0). 이 경우, 상기 캐패시터 구조체(CAP)의 데이터는 (0, 1)으로 정의될 수 있다.
상기 하부 도전 라인(CL1) 및 상기 상부 도전 라인(CL2)을 통해 상기 도전 패턴(CP)에 제2 스위칭 전압(Vsw2)이 인가될 수 있다. 이에 따라, 제2 스위칭 전류(Isw2)가 상기 도전 패턴(CP) 내에 흐를 수 있다(도 7의 (c)). 상기 제2 스위칭 전류(Isw2)는 상기 도전 패턴(CP)을 통해 흐르는 면 내 전류(in-plane current)일 수 있고, 상기 도전 패턴(CP)과 상기 자기터널접합 패턴(MTJ) 사이의 상기 계면(INF)에 평행하게 흐를 수 있다. 상기 제2 스위칭 전압(Vsw2)은 상기 제1 스위칭 전압(Vsw1)보다 작을 수 있고, 상기 제2 스위칭 전류(Isw2)는 상기 제1 스위칭 전류(Isw1)와 동일한 방향으로 흐를 수 있다. 상기 제2 스위칭 전류(Isw2)에 의해 발생된 스핀-궤도 토크는 상기 제1 스위칭 전류(Isw1)에 의해 발생된 상기 스핀-궤도 토크와 동일한 방향으로 나타날 수 있고, 상기 제2 스위칭 전류(Isw2)에 의해 발생된 상기 스핀-궤도 토크의 크기는 상기 제1 스위칭 전류(Isw1)에 의해 발생된 상기 스핀-궤도 토크의 크기보다 작을 수 있다. 이에 따라, 상기 자유 자성 패턴(FLS)의 상기 자화 방향(MDf)은 상기 제2 스위칭 전류(Isw2)에 의해 발생된 상기 스핀-궤도 토크에 의해 상기 기준 자성 패턴(PLS)의 상기 자화 방향(MDp)에 비평행하게(일 예로, 평행에 가깝게) 스위칭될 수 있고, 이 경우, 상기 자기터널접합 패턴(MTJ)은 상기 저저항(RL)보다 크고 상기 제1 저항(R1)보다 작은 제2 저항(R2)을 가질 수 있다.
상기 자기터널접합 패턴(MTJ)이 상기 제2 저항(R2)을 갖는 조건에서, 도 4 및 도 5를 참조하여 설명한 쓰기 동작이 수행될 수 있다. 일 예로, 상기 상부 도전 라인(CL2) 및 상기 하부 도전 라인(CL1) 중 적어도 하나에 상기 제1 쓰기 전압(Vwr1)이 인가될 수 있고, 이에 따라, 상기 도전 패턴(CP) 및 상기 자기터널접합 패턴(MTJ)을 통해 상기 캐패시터 구조체(CAP)에 전하가 충전될 수 있다(도 7(c)의 WR). 이 경우, 상기 자기터널접합 패턴(MTJ)이 상기 제1 저항(R1)보다 작은 상기 제2 저항(R2)을 가짐에 따라, 상기 캐패시터 구조체(CAP)에 충전되는 전하량은 상대적으로 클 수 있다. 도 6의 읽기 동작에 따른 상기 읽기 전압(Vrd)은 상기 캐패시터 구조체(CAP) 내 전하량에 비례하여 증가할 수 있다(즉, △Vrd>>0). 이 경우, 상기 캐패시터 구조체(CAP)의 데이터는 (1, 0)으로 정의될 수 있다.
본 발명의 개념에 따르면, 스핀 궤도 토크 기반의 스위칭 소자를 구성하는 상기 자기터널접합 패턴(MTJ)의 저항 상태에 따라, 상기 캐패시터 구조체(CAP)에 충전되는 전하량이 제어될 수 있다. 이에 따라, 멀티 비트 동작이 가능한 단위 메모리 셀을 포함하는 반도체 소자가 제공될 수 있다.
도 8은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 9a 및 도 9b는 각각 도 8의 A-A' 및 B-B'에 따른 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 7을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 8, 도 9a, 및 도 9b를 참조하면, 하부 도전 라인들(CL1)이 기판(100) 상에 배치될 수 있다. 상기 하부 도전 라인들(CL1)은 상기 제1 방향(D1)으로 길게 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 하부 도전 라인들(CL1)의 각각은 상기 하부 도전 라인들(CL1)의 각각의 구동을 위한 트랜지스터에 연결될 수 있다. 하부 절연막(105)이 상기 하부 도전 라인들(CL1) 사이에 개재될 수 있고, 상기 하부 도전 라인들(CL1)을 서로 절연시킬 수 있다. 상기 하부 절연막(105)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물을 포함할 수 있다.
제1 층간 절연막(115)이 상기 하부 도전 라인들(CL1) 상에 배치될 수 있고, 상기 하부 도전 라인들(CL1) 및 상기 하부 절연막(105)을 덮을 수 있다. 복수의 콘택 플러그들(110)이 상기 제1 층간 절연막(115) 내에 배치될 수 있고, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 복수의 콘택 플러그들(110)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 복수의 콘택 플러그들(110) 중, 상기 제1 방향(D1)으로 배열된 콘택 플러그들(110)은 상기 제1 층간 절연막(115)을 관통하여 상기 하부 도전 라인들(CL1) 중 대응하는 하나에 연결될 수 있다. 상기 복수의 콘택 플러그들(110) 중, 상기 제2 방향(D2)으로 배열된 콘택 플러그들(110)은 상기 제1 층간 절연막(115)을 관통하여 상기 하부 도전 라인들(CL1)에 각각 연결될 수 있다. 상기 제1 층간 절연막(115)은 상기 복수의 콘택 플러그들(110)의 상면들을 노출할 수 있다.
복수의 도전 패턴들(CP)이 상기 제1 층간 절연막(115) 상에 배치될 수 있다. 상기 복수의 도전 패턴들(CP)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격될 수 있고, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 복수의 도전 패턴들(CP)의 각각은 상기 제1 방향(D1)으로 길게 연장되는 바(bar) 형태를 가질 수 있다. 상기 복수의 도전 패턴들(CP) 중, 상기 제1 방향(D1)으로 배열된 도전 패턴들(CP)은 상기 제1 방향(D1)으로 배열된 상기 콘택 플러그들(110)에 각각 연결될 수 있다. 상기 제1 방향(D1)으로 배열된 상기 도전 패턴들(CP)은 상기 제1 방향(D1)으로 배열된 상기 콘택 플러그들(110)을 통해 상기 하부 도전 라인들(CL1) 중 대응하는 하나에 연결될 수 있다. 상기 복수의 도전 패턴들(CP) 중, 상기 제2 방향(D2)으로 배열된 도전 패턴들(CP)은 상기 제2 방향(D2)으로 배열된 상기 콘택 플러그들(110)에 각각 연결될 수 있다. 상기 제2 방향(D2)으로 배열된 상기 도전 패턴들(CP)은 상기 제2 방향(D2)으로 배열된 상기 콘택 플러그들(110)을 통해 상기 하부 도전 라인들(CL1)에 각각 연결될 수 있다.
복수의 상부 도전 라인들(CL2)이 상기 제1 층간 절연막(115) 상에 배치될 수 있다. 상기 복수의 상부 도전 라인들(CL2)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 복수의 상부 도전 라인들(CL2)의 각각은 상기 제2 방향(D2)으로 배열된 상기 도전 패턴들(CP)에 연결될 수 있다. 상기 도전 패턴들(CP)의 각각은 상기 제1 방향(D1)으로 서로 대향하는 단부들(end portions)을 가질 수 있다. 상기 도전 패턴들(CP)의 각각의 일 단부는 상기 복수의 상부 도전 라인들(CL2) 중 대응하는 상부 도전 라인(CL2)에 연결될 수 있고, 상기 도전 패턴들(CP)의 각각의 타 단부는 상기 복수의 콘택 플러그들(110) 중 대응하는 콘택 플러그(110)에 연결될 수 있다.
제2 층간 절연막(125)이 상기 제1 층간 절연막(115) 상에 배치될 수 있고, 상기 복수의 상부 도전 라인들(CL2) 및 상기 복수의 도전 패턴들(CP)의 측면들을 덮을 수 있다.
복수의 자기터널접합 패턴들(MTJ)이 상기 복수의 도전 패턴들(CP) 상에 각각 배치될 수 있다. 상기 복수의 자기터널접합 패턴들(MTJ)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 복수의 자기터널접합 패턴들(MTJ)의 각각은 상기 제3 방향(D3)을 따라 차례로 적층된 자유 자성 패턴(FLS), 터널 배리어 패턴(TBR), 기준 자성 패턴(PLS)을 포함할 수 있다. 상기 자기터널접합 패턴들(MTJ)의 각각은 도 1, 도 2, 도 3a 및 도 3b를 참조하여 설명한 상기 자기터널접합 패턴(MTJ)과 실질적으로 동일하다.
복수의 도전 패드들(130)이 상기 복수의 자기터널접합 패턴들(MTJ) 상에 각각 배치될 수 있다. 상기 복수의 자기터널접합 패턴들(MTJ)의 각각은 상기 복수의 도전 패턴들(CP) 중 대응하는 하나와 상기 복수의 도전 패드들(130) 중 대응하는 하나 사이에 배치될 수 있다.
제3 층간 절연막(135)이 상기 제2 층간 절연막(125) 상에 배치될 수 있고, 상기 복수의 상부 도전 라인들(CL2) 및 상기 복수의 도전 패턴들(CP)의 상면들을 덮을 수 있다. 상기 제3 층간 절연막(135)은 상기 복수의 자기터널접합 패턴들(MTJ) 및 상기 복수의 도전 패드들(130)를 덮을 수 있고, 상기 복수의 도전 패드들(130)의 상면을 노출할 수 있다.
캐패시터 구조체(CAP)가 상기 제3 층간 절연막(135) 상에 배치될 수 있다. 상기 캐패시터 구조체(CAP)는 상기 복수의 도전 패드들(130) 상에 각각 배치되는 복수의 하부 전극들(BE), 상기 복수의 하부 전극들(BE)을 덮는 상부 전극(TE), 및 상기 복수의 하부 전극들(BE)의 각각과 상기 상부 전극(TE) 사이의 유전막(180)을 포함할 수 있다. 상기 복수의 하부 전극들(BE)의 각각은 상기 복수의 도전 패드들(130) 중 하나를 통해 상기 복수의 자기터널접합 패턴들(MTJ) 중 대응하는 자기터널접합 패턴(MTJ)에 전기적으로 연결될 수 있다.
상기 하부 도전 라인들(CL1), 상기 하부 절연막(105), 상기 제1 층간 절연막(115), 상기 복수의 콘택 플러그들(110), 상기 복수의 도전 패턴들(CP), 상기 복수의 상부 도전 라인들(CL2), 상기 제2 층간 절연막(125), 상기 복수의 자기터널접합 패턴들(MTJ), 상기 복수의 도전 패드들(130), 상기 제3 층간 절연막(135), 및 상기 캐패시터 구조체(CAP)는 적층 구조체(SS)를 구성할 수 있다. 복수의 적층 구조체들(SS)이 상기 기판(100) 상에 상기 제3 방향(D3)으로 적층될 수 있다. 도 9a 및 도 9b는 상기 기판(100) 상에 적층된 적층 구조체들(SS)의 수가 3개인 경우를 예시적으로 도시하나, 본 발명의 개념은 이에 한정되지 않는다.
상부 절연막(145)이 상기 복수의 적층 구조체들(SS) 사이에 개재될 수 있다. 상기 상부 절연막(145)은 상기 캐패시터 구조체(CAP)와, 상기 캐패시터 구조체(CAP) 위에 배치되는 추가적인 하부 도전 라인들(CL1) 사이에 개재될 수 있다. 상기 상부 절연막(145)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물을 포함할 수 있다.
본 발명의 개념에 따르면, 상기 복수의 적층 구조체들(SS) 및 복수의 상부 절연막들(145)이 상기 기판(100) 상에 상기 제3 방향(D3)을 따라 교대로 그리고 반복적으로 배치될 수 있다. 이에 따라, 고집적화가 용이한 반도체 소자가 제공될 수 있다.
도 10은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 8의 A-A'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 8, 도 9a, 및 도 9b를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 8 및 도 10을 참조하면, 상기 기판(100)과 상기 적층 구조체(SS) 사이에 주변회로 구조체(PS)가 배치될 수 있다. 상기 주변회로 구조체(PS)는 상기 기판(100) 상의 주변 트랜지스터들(PTR), 상기 주변 트랜지스터들(PTR)에 연결된 배선들(150, 152), 및 상기 주변 트랜지스터들(PTR) 및 상기 배선들(150, 152)을 덮는 주변 절연막(160)을 포함할 수 있다. 상기 주변 트랜지스터들(PTR)은 일 예로, 전계 효과 트랜지스터들일 수 있다. 일 예로, 상기 주변 트랜지스터들(PTR)의 각각은 상기 기판(100) 상의 게이트 전극(GE), 상기 게이트 전극(GE)과 상기 기판(100) 사이의 게이트 절연막(GI), 및 상기 게이트 전극(GE) 양 측의 소스/드레인 영역들(SD)을 포함할 수 있다. 상기 배선들(150, 152)은 상기 주변 트랜지스터들(PTR)의 각각의 상기 소스/드레인 영역들(SD)에 연결되는 콘택들(152), 및 상기 콘택들(152)에 연결되는 배선 라인들(150)을 포함할 수 있다. 상기 배선들(150, 152)은 도전 물질을 포함할 수 있고, 상기 주변 절연막(160)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물을 포함할 수 있다.
상기 적층 구조체(SS)의 상기 하부 도전 라인들(CL1)의 각각은 상기 주변회로 구조체(PS) 내 상기 주변 트랜지스터들(PTR) 중 대응하는 주변 트랜지스터(PTR)에 전기적으로 연결될 수 있다. 도 10은 상기 주변회로 구조체(PS) 상에 적층된 적층 구조체(SS)의 수가 1개인 경우를 예시적으로 도시하나, 본 발명의 개념은 이에 한정되지 않는다. 도 8, 도 9a, 및 도 9b를 참조하여 설명한 바와 같이, 복수의 적층 구조체들(SS)이 상기 주변회로 구조체(PS) 상에 상기 제3 방향(D3)으로 적층될 수 있다.
본 발명의 개념에 따르면, 상기 주변회로 구조체(PS)가 상기 적층 구조체(SS)와 상기 기판(100) 사이에 배치될 수 있고, 이에 따라, 고집적화가 용이한 반도체 소자가 제공될 수 있다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 12는 도 11의 Ⅰ-Ⅰ'에 따른 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 7을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 11 및 도 12를 참조하면, 캐패시터 구조체(CAP)가 기판(100) 상에 배치될 수 있다. 상기 캐패시터 구조체(CAP)는 하부 전극(BE), 상기 하부 전극(BE)을 덮는 상부 전극(TE), 및 상기 하부 전극(BE)과 상기 상부 전극(TE) 사이의 유전막(180)을 포함할 수 있다. 상기 상부 전극(TE)은 상기 기판(100)과 상기 하부 전극(BE) 사이에 개재될 수 있고, 상기 하부 전극(BE)의 측면을 둘러쌀 수 있다. 제3 층간 절연막(135)이 상기 캐패시터 구조체(CAP) 상에 배치될 수 있고, 상기 유전막(180)은 상기 상부 전극(TE)과 상기 제3 층간 절연막(135) 사이로 연장될 수 있다.
자기터널접합 패턴(MTJ) 및 도전 패드(130)가 상기 제3 층간 절연막(180) 내에 배치될 수 있다. 상기 도전 패드(130)는 상기 자기터널접합 패턴(MTJ)과 상기 하부 전극(BE) 사이에 배치될 수 있다. 상기 자기터널접합 패턴(MTJ)은 상기 도전 패드(130)를 통해 상기 하부 전극(BE)에 전기적으로 연결될 수 있다. 상기 자기터널접합 패턴(MTJ)은 상기 기판(100)의 상면(100U)에 수직한 제3 방향(D3)을 따라 차례로 적층된 기준 자성 패턴(PLS), 터널 배리어 패턴(TBR), 및 자유 자성 패턴(FLS)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기준 자성 패턴(PLS)이 상기 터널 배리어 패턴(TBR)과 상기 도전 패드(130) 사이에 배치될 수 있고, 상기 자유 자성 패턴(FLS)은 상기 터널 배리어 패턴(TBR)을 사이에 두고 상기 기준 자성 패턴(PLS)으로부터 이격될 수 있다. 다른 실시예들에 따르면, 도시된 바와 달리, 상기 자유 자성 패턴(FLS)이 상기 터널 배리어 패턴(TBR)과 상기 도전 패드(130) 사이에 배치될 수 있고, 상기 기준 자성 패턴(PLS)은 상기 터널 배리어 패턴(TBR)을 사이에 두고 상기 자유 자성 패턴(FLS)으로부터 이격될 수도 있다.
도전 패턴(CP)이 상기 제3 층간 절연막(180) 상에 배치될 수 있고, 상기 자기터널접합 패턴(MTJ)에 연결될 수 있다. 상기 도전 패턴(CP)은 상기 제3 층간 절연막(180) 상에서 상기 제1 방향(D1)으로 연장될 수 있다. 상기 도전 패턴(CP)은 상기 자기터널접합 패턴(MTJ)에 스핀-궤도 토크(spin-orbit torque)를 가하도록 구성될 수 있다. 일 예로, 상기 도전 패턴(CP) 내에 흐르는 면 내 전류(in-plane current, I)가 상기 도전 패턴(CP)과 상기 자기터널접합 패턴(MTJ) 사이의 상기 계면(INF)에 평행하게 흐를 수 있다. 이 경우, 스핀 홀 효과(일 예로, 양자스핀 홀 효과)에 기초한 스핀류(spin current)가 상기 계면(INF)에 수직한 방향으로 흐를 수 있고, 이로 인해 상기 자기터널접합 패턴(MTJ)에 상기 스핀-궤도 토크가 가해질 수 있다. 상기 자유 자성 패턴(FLS)의 상기 자화 방향(도 3a 및 도 3b의 MDf)은 상기 스핀-궤도 토크에 의해 스위칭될 수 있다.
상부 도전 라인(CL2)이 상기 제3 층간 절연막(135) 상에 상기 도전 패턴(CP)의 일 측에 배치될 수 있다. 상기 상부 도전 라인(CL2)은 상기 제2 방향(D2)으로 길게 연장될 수 있다. 콘택 플러그(110)가 상기 도전 패턴(CP) 상에 배치될 수 있다. 상기 도전 패턴(CP)은 상기 제1 방향(D1)으로 길게 연장되는 바(bar) 형태를 가질 수 있고, 상기 상부 도전 라인(CL2) 및 상기 콘택 플러그(110)는 상기 도전 패턴(CP)의, 상기 제1 방향(D1)으로 서로 대향하는 단부들(end portions)에 각각 연결될 수 있다. 일 예로, 상기 도전 패턴(CP)은 상기 제1 방향(D1)으로 서로 대향하는 제1 측면(S1) 및 제2 측면(S2)을 가질 수 있고, 상기 상부 도전 라인(CL2) 및 상기 콘택 플러그(110)는 상기 제1 측면(S1) 및 상기 제2 측면(S2)에 각각 인접하게 배치될 수 있다. 상기 상부 도전 라인(CL2)은 상기 도전 패턴(CP)의 상기 제1 측면(S1)에 연결(또는 접촉)될 수 있고, 상기 콘택 플러그(110)는 상기 도전 패턴(CP)의 상기 제2 측면(S2)에 가까운, 상기 도전 패턴(CP)의 바닥면에 연결(또는 접촉)될 수 있다. 상기 콘택 플러그(110)는 상기 제1 방향(D1)을 따라 상기 자기터널접합 패턴(MTJ)으로부터 오프셋될 수 있고, 상기 상부 도전 라인(CL2)은 상기 제1 방향(D1)의 반대 방향을 따라 상기 자기터널접합 패턴(MTJ)으로부터 오프셋될 수 있다.
제2 층간 절연막(125)이 상기 제3 층간 절연막(135) 상에 배치될 수 있고, 상기 상부 도전 라인(CL2) 및 상기 도전 패턴(CP)의 측면들을 덮을 수 있다. 상기 제2 층간 절연막(125)은 상기 상부 도전 라인(CL2) 및 상기 도전 패턴(CP)의 상면들을 노출할 수 있다. 제1 층간 절연막(115)이 상기 제2 층간 절연막(125) 상에 배치될 수 있고, 상기 상부 도전 라인(CL2) 및 상기 도전 패턴(CP)의 상기 노출된 측면들을 덮을 수 있다. 상기 콘택 플러그(110)는 상기 제1 층간 절연막(115)을 관통하여 상기 도전 패턴(CP)에 연결될 수 있다.
하부 도전 라인(CL1)이 상기 제1 층간 절연막(115) 상에 배치될 수 있고, 상기 제1 방향(D1)으로 길게 연장될 수 있다. 상기 하부 도전 라인(CL1)은 상기 콘택 플러그(110)를 통해 상기 도전 패턴(CP)에 전기적으로 연결될 수 있다.
본 실시예들에 따르면, 상기 캐패시터 구조체(CAP)는 상기 도전 패턴(CP) 및 상기 자기터널접합 패턴(MTJ)을 포함하는 상기 스핀 궤도 토크 기반의 스위칭 소자와 상기 기판(100) 사이에 배치될 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 소자의 단위 메모리 셀은 도 1 내지 도 7을 참조하여 설명한 반도체 소자의 단위 메모리 셀과 실질적으로 동일하다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 CL1: 하부 도전 라인
110: 콘택 플러그 CP: 도전 패턴
CL2: 상부 도전 라인 MTJ: 자기터널접합 패턴
130: 도전 패드 CAP: 캐패시터 구조체

Claims (20)

  1. 제1 방향으로 연장되는 도전 패턴;
    상기 도전 패턴 상의 자기터널접합 패턴; 및
    상기 자기터널접합 패턴 상의 캐패시터 구조체를 포함하되,
    상기 자기터널접합 패턴은 상기 도전 패턴과 상기 캐패시터 구조체 사이에 배치되고,
    상기 자기터널접합 패턴은 상기 캐패시터 구조체에 연결되고, 상기 도전 패턴은 상기 자기터널접합 패턴에 스핀 궤도 토크를 가하도록 구성되는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 캐패시터 구조체는 하부 전극, 상부 전극, 및 이들 사이의 유전막을 포함하고,
    상기 자기터널접합 패턴은 상기 캐패시터 구조체의 상기 하부 전극에 연결되는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 자기터널접합 패턴과 상기 하부 전극 사이의 도전 패드를 더 포함하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 도전 패턴의 일 측에 배치되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 상부 도전 라인을 더 포함하되,
    상기 상부 도전 라인은 상기 도전 패턴에 연결되는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 도전 패턴을 사이에 두고 상기 자기터널접합 패턴으로부터 이격되는 하부 도전 라인; 및
    상기 도전 패턴과 상기 하부 도전 라인 사이의 콘택 플러그를 더 포함하되,
    상기 콘택 플러그는 상기 제1 방향을 따라 상기 자기터널접합 패턴으로부터 오프셋되고, 상기 상부 도전 라인은 상기 제1 방향의 반대 방향을 따라 상기 자기터널접합 패턴으로부터 오프셋되는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 자기터널접합 패턴은 자유 자성 패턴, 기준 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하고,
    상기 자유 자성 패턴은 상기 터널 배리어 패턴과 상기 도전 패턴 사이에 배치되는 반도체 소자.
  7. 청구항 6에 있어서,
    상기 자유 자성 패턴 및 상기 기준 자성 패턴의 자화방향들은 상기 자유 자성 패턴과 상기 도전 패턴의 계면에 수직하거나 평행한 반도체 소자.
  8. 청구항 1에 있어서,
    상기 도전 패턴은 중금속, 중금속으로 도핑된 물질, 또는 위상 절연체(topological insulator)를 포함하는 반도체 소자.
  9. 기판 상의 캐패시터 구조체;
    상기 기판과 상기 캐패시터 구조체 사이에 배치되고, 상기 캐패시터 구조체에 연결된 자기터널접합 패턴; 및
    상기 기판과 상기 자기터널접합 패턴 사이에 배치되는 도전 패턴을 포함하되,
    상기 캐패시터 구조체는:
    상기 자기터널접합 패턴에 연결된 하부 전극;
    상기 하부 전극을 덮는 상부 전극; 및
    상기 하부 전극과 상기 상부 전극 사이의 유전막을 포함하고,
    상기 도전 패턴은 상기 기판의 상면에 평행한 제1 방향으로 길게 연장되는 바 형태를 갖는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 도전 패턴의 일 측에 배치되는 상부 도전 라인을 더 포함하되,
    상기 도전 패턴은 상기 제1 방향으로 서로 대향하는 제1 측면 및 제2 측면을 가지고,
    상기 상부 도전 라인은 상기 도전 패턴의 제1 측면에 연결되는 반도체 소자.
  11. 청구항 10에 있어서,
    상기 상부 도전 라인은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향으로 길게 연장되는 반도체 소자.
  12. 청구항 10에 있어서,
    상기 기판과 상기 도전 패턴 사이에 배치되고, 상기 제1 방향으로 길게 연장되는 하부 도전 라인; 및
    상기 도전 패턴과 상기 하부 도전 라인을 서로 연결하는 콘택 플러그를 더 포함하되,
    상기 콘택 플러그는 상기 도전 패턴의 상기 제2 측면에 가깝게 배치되는 반도체 소자.
  13. 청구항 12에 있어서,
    상기 콘택 플러그는 상기 제1 방향을 따라 상기 자기터널접합 패턴으로부터 오프셋되고, 상기 상부 도전 라인은 상기 제1 방향의 반대 방향을 따라 상기 자기터널접합 패턴으로부터 오프셋되는 반도체 소자.
  14. 청구항 9에 있어서,
    상기 자기터널접합 패턴은 자유 자성 패턴, 기준 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하고,
    상기 자유 자성 패턴 및 상기 기준 자성 패턴 중 하나는 상기 터널 배리어 패턴과 상기 도전 패턴 사이에 배치되고,
    상기 자유 자성 패턴 및 상기 기준 자성 패턴 중 다른 하나는 상기 하부 전극과 상기 터널 배리어 패턴 사이에 배치되는 반도체 소자.
  15. 청구항 9에 있어서,
    상기 도전 패턴은 상기 자기터널접합 패턴과 상기 도전 패턴 사이의 계면에 평행한 전류에 의해 상기 자기터널접합 패턴에 스핀 궤도 토크를 가하도록 구성되는 반도체 소자.
  16. 청구항 9에 있어서,
    상기 도전 패턴은 중금속, 중금속으로 도핑된 물질, 또는 위상 절연체(topological insulator)를 포함하는 반도체 소자.
  17. 청구항 9에 있어서,
    상기 자기터널접합 패턴과 상기 하부 전극 사이의 도전 패드를 더 포함하는 반도체 소자.
  18. 기판 상에 상기 기판의 상면에 평행한 제1 방향으로 연장되는 하부 도전 라인;
    상기 하부 도전 라인 상에 상기 제1 방향으로 서로 이격되는 복수의 콘택 플러그들;
    상기 복수의 콘택 플러그들 상에 각각 배치되고, 상기 제1 방향으로 서로 이격되는 복수의 도전 패턴들;
    상기 복수의 도전 패턴들 상에 각각 배치되는 복수의 자기터널접합 패턴들; 및
    상기 자기터널접합 패턴들 상의 캐패시터 구조체를 포함하되,
    상기 캐패시터 구조체는 상기 제1 방향으로 서로 이격되는 복수의 하부 전극들을 포함하고,
    상기 자기터널접합 패턴들은 상기 복수의 하부 전극들에 각각 연결되는 반도체 소자.
  19. 청구항 18에 있어서,
    상기 도전 패턴들의 각각은 상기 제1 방향으로 길게 연장되는 바 형태를 갖는 반도체 소자.
  20. 청구항 19에 있어서,
    상기 하부 도전 라인 상에 배치되고, 상기 하부 도전 라인들 가로지르는 복수의 상부 도전 라인들을 더 포함하되,
    상기 상부 도전 라인들은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되고,
    상기 상부 도전 라인들은 상기 도전 패턴들에 각각 연결되는 반도체 소자.
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