KR102000302B1 - 전자, 광학, 및/또는 기계 장치 및 시스템, 그리고 이를 제조하기 위한 방법 - Google Patents

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그라프 바쎌 드
윌리엄 아로라
시아올롱 휴
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엠씨10, 인크
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Abstract

가요성 전자 구조물 및 가요성 전자 구조물을 제조하기 위한 방법이 제공된다. 예시적인 방법은 기판에 제1 층을 도포하는 단계, 제1 층을 통해 기판으로의 복수의 관통부를 생성하는 단계, 및 제2 중합체가 기판의 적어도 일 부분과 접촉하는 앵커를 형성하도록 제1 층에 제2 중합체 층을 도포하는 단계를 포함한다. 적어도 하나의 전자 장치 층이 제2 중합체 층의 일 부분 상에 배치된다. 적어도 하나의 트렌치가 제1 층의 적어도 일 부분을 노출시키기 위해 제2 중합체 층을 통해 형성된다. 제1 층의 적어도 일 부분이 선택적 에칭제에 구조물을 노출시킴으로써 제거되어, 기판과 접촉하는 가요성 전자 구조물을 제공한다. 전자 구조물은 기판으로부터 이형될 수 있다.

Description

전자, 광학, 및/또는 기계 장치 및 시스템, 그리고 이를 제조하기 위한 방법 {ELECTRONIC, OPTICAL AND/OR MECHANICAL APPARATUS AND SYSTEMS AND METHODS FOR FABRICATING SAME}
관련 출원에 대한 상호 참조
본 출원은 도면을 포함하여 전체적으로 본원에서 참조로 통합된, 2011년 5월 27일자로 출원된, 발명의 명칭이 "전자, 광학, 및/또는 기계 장치 및 시스템을 제조하기 위한 방법(METHODS FOR FABRICATING ELECTRONIC, OPTICAL AND/OR MECHANICAL APPARATUS AND SYSTEMS)"인 미국 가특허 출원 제61/490,826호에 기초하여 우선권을 주장한다.
가요성 전자 장치가 차세대 장치를 혁신할 것으로 기대된다. 가요성 전자 장치의 고도의 가요성으로 인해, 이는 많은 상이한 형상으로 통합될 수 있다. 이러한 가요성 및 다양한 통합 옵션은 실리콘에 기초하여 제조되는 더 강성인 전자 장치에서는 가능하지 않았던 많은 수의 유용한 장치 구성을 제공할 수 있다. 가요성 전자 장치에 대해 예상되는 용도는 박형의 가요성 이동 장치, 굽힘 및 정합 가능한 디스플레이, 감김 및 접힘 가능한 가요성 디스플레이, 및 종이형 디스플레이를 포함한다. 추가로, 새로운 형태의 가요성 전자 장치는 상당한 변형 또는 연신을 가능케 한다.
그러한 가요성 전자 장치의 몇몇 부분은 용액 내에서 제조될 수 있다. 또한, 가요성 기판이 가요성 전자 장치의 제조 시에 사용될 수 있다. 가요성 기판은 낮은 비용으로 큰 기판 위에서 전자 장치를 생성할 수 있는 고속 인쇄 기술에 의한 제조를 가능케 한다. 가요성 전자 장치는 또한 독립적인 제조 구성요소들을 사용하여 제조될 수 있고, 단일 장치 기판 상으로의 조립이 이어진다.
우수한 전자 성능을 보이는 가요성 전자 장치를 제조하는 것은 어려울 수 있다. 예를 들어, 반도체 제조 산업을 위해 개발된 제조 기술은 몇몇 가요성 재료와 양립 불가능하다. 고품질 무기 반도체 구성요소를 생성하기 위해 사용되는 온도(예를 들어, 1000℃를 넘는 온도)는 많은 중합체, 플라스틱, 및 탄성중합체 재료와 양립 불가능하다. 또한, 무기 반도체는 가요성 전자 장치의 형성을 용이하게 하는 유형의 용제 내에서 잘 용해되지 않는다. 규소의 비정질 형태가 낮은 온도를 사용하여 제조되지만, 이는 가요성 전자 구조물과 양립할 수 없다. 유기 또는 하이브리드 유기-무기 반도체가 상대적으로 낮은 온도에서 처리될 수 있지만; 이러한 재료들은 차세대 가요성, 접힘성, 및 굽힘성 제품에 대해 필요한 성능 수행 능력을 구비한 전자 구조물을 형성하지 않는다.
가요성 전자 장치는 중합체 기반 매트릭스 내로 무기 반도체 구성요소를 통합시킴으로써 형성될 수 있다. 가요성 전자 장치는 강성 기판 또는 가요성 기판 상에서 제조될 수 있다. 제조 공정의 하나 이상의 스테이지에서, 가요성 전자 장치는 무기 구성요소와 양립 불가능한 용제 내에서의 처리를 받는다. 그러므로, 무기 장치 구성요소의 중합체 봉지가 제안되었다.
가요성 전자 장치의 대규모 제작에 대한 어려움은 제조된 가요성 전자 장치를 가요성 전자 장치가 제조된 기판으로부터 분리시키는 곤란함이다. 기계적 제거는 구조물 내에 응력을 도입함으로써 가요성 전자 장치를 손상시킬 수 있다. 제조된 가요성 전자 장치를 지지 기판으로부터 분리하는 많은 화학적 방법은 가요성 전자 장치에 대한 손상을 일으킬 수 있다.
상기의 관점에서, 본 발명자는 더 높은 수율을 용이하게 하고 제조 공정으로부터 생성되는 전자 장치의 완결성을 대체로 개선하는 가요성 전자 장치를 위한 제조 공정에 대한 다양한 현저한 개선을 인식하고 이해하였다. 그러한 개선의 하나의 예는 가요성 전자 장치의 몇몇 부분이 제조되는 기판 상에 배치된 "희생 이형 층"을 포함한다. 특히, 본 발명자는 전자, 광학, 또는 기계 시스템을 제조할 때, 표면 상에 배치된 희생 이형 층을 갖는 기판 위에서 시스템을 구성하는 것이 바람직함을 인식하고 이해하였다. 본원에서 개시되는 본 발명의 개념을 예시하는 하나의 예시적인 구현예에서, 그러한 전자, 광학, 및/또는 기계 시스템은 희생 이형 층의 상부 상에서 형성(즉, 제조)되고, 희생 이형 층은 그 다음 시스템이 기판으로부터 독립되거나, 부유하거나, 충분히 탈착되어, 기판으로부터 분리될 수 있도록, (에칭에 의해) 선택적으로 제거된다.
그러한 희생 이형 층을 포함하는 본 발명의 다양한 실시예에 따른 제조 공정이 연신성 전자 시스템의 제조 시에 사용될 수 있다. 변형 가능한 전자 장치는 고도로 평탄한 형태로 제조될 수 있고, 그 후에 변형 가능한 전자 장치는 (예컨대, 에칭 공정에 의한) 희생 이형 층의 제거에 의해 원래의 지지 기판으로부터 분리될 수 있다. 몇몇 경우에, 희생 이형 층을 포함하는 제거 공정은 제어하기가 곤란할 수 있고, 원래의 지지 기판으로부터의 분리 시에 변형 가능한 전자 장치의 소실로 이어질 수 있다 (예컨대, 변형 가능한 전자 장치는 에칭제 내에서 부유할 수 있고, 결과적으로 비틀리거나, 꼬이거나, 파단될 수 있다).
희생 이형 층을 포함하는 몇몇 제조 공정에서 발생할 수 있는 상기 문제점을 경감시키기 위해, 본원에서 개시되는 본 발명의 다양한 실시예는 대체로 변형 가능한 전자 장치의 (예컨대, 오버 에칭에 의한) 그의 원래의 지지 기판으로부터의 분리로부터 발생하는 변형 가능한 전자 장치의 소실이 현저하게 감소되거나 실질적으로 방지되는 제조 방법에 관한 것이다. 몇몇 실시예에서, 이러한 본 발명의 공정을 사용하여 제조되는 시스템 및 장치가 또한 제공된다.
예를 들어, 희생 이형 층을 포함하는 변형 가능한 전자 장치를 위한 본 발명의 제조 공정의 일 실시예에 따르면, 복수의 앵커가 봉지된 전자 장치 어레이와 기판 사이에 형성된다. 일 태양에서, 앵커는 기판에 봉지된 전자 장치 어레이를 부착하여, 희생 층이 제거될 때, 봉지된 전자 장치 어레이를 기판에 실질적으로 부착되게 유지하도록 역할한다. 다른 태양에서, 봉지된 전자 장치는 힘이 인가될 때 기판으로부터 분리될 수 있다. 하나의 예시적인 구현예에서, 힘은 본원에서 전체적으로 참조로 통합된, 2006년 6월 9일자로 출원된 발명의 명칭이 "탄성중합체 스탬프에 대한 접착의 동적 제어에 의한 패턴 전사 인쇄(Pattern Transfer Printing by Kinetic Control of Adhesion to an Elastomeric Stamp)"인 미국 특허 출원 공개 제2009-0199960호에 개시된 바와 같이, 탄성중합체 전사 스탬프를 사용하여 인가된다.
가요성 전자 구조물을 제조하기 위한 예시적인 방법은 기판의 일 부분에 제1 층을 도포하는 단계, 관통부들 중 일부가 기판의 표면으로 실질적으로 연장하도록 복수의 관통부를 제공하기 위해 제1 층의 선택된 부분을 제거하는 단계, 및 제2 중합체 층의 일부가 복수의 관통부들 중 적어도 하나의 치수에 일치하며, 기판의 적어도 일 부분과 접촉하는 복수의 앵커를 형성하도록, 제2 중합체 층을 배치하는 단계를 포함할 수 있다. 제2 중합체 층은 제1 층보다 선택적 에칭제에 대해 더 저항성이다. 예시적인 방법은 제1 층 및/또는 제2 중합체 층의 일 부분 위에 적어도 하나의 전자 장치 층을 배치하는 단계, 제1 층의 적어도 일 부분을 노출시키기 위해 제2 중합체 층 및 적어도 하나의 전자 장치 층을 통해 적어도 하나의 트렌치를 형성하는 단계, 적어도 하나의 트렌치를 통해 선택적 에칭제에 제1 층의 적어도 일 부분을 노출시키는 단계, 및 선택적 에칭제에 의해 제1 층의 일부를 제거하여, 가요성 전자 구조물을 제공하는 단계를 추가로 포함할 수 있다. 복수의 앵커들 중 적어도 하나의 앵커는 기판의 적어도 일 부분과 접촉하여 유지될 수 있다.
하나의 예에서, 가요성 전자 구조물을 제조하기 위한 방법은 적어도 하나의 전자 장치 층의 적어도 일 부분에 제3 중합체 층을 도포하는 단계; 및 제1 층의 적어도 일 부분을 노출시키기 위해 제3 중합체 층, 제2 중합체 층, 및 적어도 하나의 전자 장치 층을 통해 적어도 하나의 트렌치를 형성하는 단계를 추가로 포함할 수 있다.
하나의 예에서, 제1 층은 폴리메틸메타크릴레이트, 이산화규소, 크롬, 또는 티타늄을 포함할 수 있다. 하나의 예에서, 제2 중합체 층은 폴리이미드, 폴리에틸렌 나프탈레이트, 폴리벤조비스옥사졸, 벤조사이클로부텐, 실록산, 또는 액정 중합체를 포함할 수 있다.
하나의 예에서, 복수의 관통부들 각각의 평균 폭은 약 10㎛ 내지 약 50㎛의 범위 내일 수 있다. 다른 예에서, 복수의 관통부들 각각의 평균 폭은 약 0.1㎛ 내지 약 1000㎛의 범위 내이다.
하나의 예에서, 복수의 관통부들 각각은 약 50㎛ 내지 약 1,000㎛ 범위의 평균 분리만큼 이격될 수 있다. 다른 예에서, 복수의 관통부들 각각은 약 0.2 내지 약 10,000㎛ 범위의 평균 분리만큼 이격된다. 또 다른 예에서, 복수의 관통구멍들 각각은 약 200 내지 약 800㎛ 범위의 평균 분리만큼 이격된다.
하나의 예에서, 가요성 전자 구조물을 제조하기 위한 방법은 기판의 일 부분에 제1 층을 도포하는 단계, 관통부들 중 일부가 기판의 표면으로 실질적으로 연장하도록 복수의 관통부를 제공하기 위해 제1 층의 선택된 부분을 제거하는 단계, 및 제2 중합체 층의 일부가 복수의 관통부들 중 적어도 하나의 치수에 일치하며, 기판의 적어도 일 부분과 접촉하는 복수의 앵커를 형성하도록, 제2 중합체 층을 배치하는 단계를 포함할 수 있다. 제2 중합체 층은 제1 층보다 선택적 에칭제에 대해 더 저항성이다. 예시적인 방법은 제1 층 및/또는 제2 중합체 층의 일 부분 위에 적어도 하나의 전자 장치 층을 배치하는 단계, 제1 층의 적어도 일 부분을 노출시키기 위해 제2 중합체 층 및 적어도 하나의 전자 장치 층을 통해 적어도 하나의 트렌치를 형성하는 단계, 적어도 하나의 트렌치를 통해 선택적 에칭제에 제1 층의 적어도 일 부분을 노출시키는 단계, 및 선택적 에칭제에 의해 제1 층의 일부를 제거하여, 가요성 전자 구조물을 제공하는 단계를 추가로 포함할 수 있다. 복수의 앵커들 중 적어도 하나의 앵커가 기판의 적어도 일 부분과 접촉하여 유지될 수 있다. 예시적인 방법은 기판으로부터 가요성 전자 장치를 분리하는 단계를 추가로 포함할 수 있다.
본 발명의 제조 공정의 일 실시예에 따라 제조되는 가요성 전자 구조물은 제1 표면 및 제2 표면을 갖는 제2 중합체 층 - 제1 표면은 복수의 앵커를 포함함 -, 및 제2 중합체 층의 제2 표면 위에 배치된 적어도 하나의 전자 장치 층을 포함할 수 있다.
다른 예에서, 가요성 전자 구조물은 제1 표면 및 제2 표면을 갖는 기부 중합체 층 - 제1 표면은 복수의 앵커를 포함함 -, 및 기부 중합체의 제2 표면의 일 부분 위에 배치된 적어도 하나의 전자 장치 층을 포함할 수 있다.
다른 예에서, 가요성 전자 구조물은 제1 표면 및 제2 표면을 갖는 기부 중합체 층 - 제1 표면은 복수의 앵커를 포함함 -, 기부 중합체의 제2 표면의 일 부분 위에 배치된 적어도 하나의 전자 장치 층, 및 적어도 하나의 전자 장치 층의 적어도 일 부분 위에 배치된 상부 중합체 층을 포함할 수 있다.
다른 예에서, 가요성 전자 구조물은 제1 표면 및 제2 표면을 갖는 기부 중합체 층 - 제1 표면은 복수의 앵커를 포함하고, 복수의 앵커들 중 적어도 하나는 기판과 접촉함 -, 및 기부 중합체의 제2 표면의 일 부분 위에 배치된 적어도 하나의 전자 장치 층을 포함할 수 있다.
다른 예에서, 가요성 전자 구조물은 제1 표면 및 제2 표면을 갖는 기부 중합체 층 - 제1 표면은 복수의 앵커를 포함하고, 복수의 앵커들 중 적어도 하나는 기판과 접촉함 -, 기부 중합체의 제2 표면의 일 부분 위에 배치된 적어도 하나의 전자 장치 층, 및 적어도 하나의 전자 장치 층의 적어도 일 부분 위에 배치된 상부 중합체 층을 포함할 수 있다.
다른 예에서, 기판 상에 배치된 가요성 전자 구조물이 제공된다. 가요성 전자 구조물은 기판의 일 부분 상에 배치된 제1 층, 및 제1 표면 및 제2 표면을 갖는 제2 중합체 층을 포함할 수 있다. 제1 표면은 복수의 앵커를 포함할 수 있다. 복수의 앵커는 제1 층의 선택된 부분을 통해 연장하여, 기판의 적어도 일 부분과 접촉할 수 있다. 가요성 전자 구조물은 제2 중합체 층의 제2 표면 위에 배치된 적어도 하나의 전자 장치 층을 추가로 포함할 수 있다.
다른 예에서, 기판 상에 배치된 가요성 전자 구조물은 기판의 일 부분 상에 배치된 제1 층, 제1 표면 및 제2 표면을 갖는 제2 중합체 층, 제2 중합체 층의 제2 표면 위에 배치된 적어도 하나의 전자 장치 층, 및 적어도 하나의 전자 장치 층의 적어도 일 부분 위에 배치된 제3 중합체 층을 포함할 수 있다. 제2 층의 제1 표면은 복수의 앵커를 포함할 수 있다. 복수의 앵커는 제1 층의 선택된 부분을 통해 연장하여, 기판의 적어도 일 부분과 접촉한다.
기판 상에 배치되며 본원의 본 발명의 제조 공정의 일 실시예에 따라 제조되는 가요성 전자 구조물은 기판의 일 부분 상에 배치된 제1 층, 제1 표면 및 제2 표면을 갖는 제2 중합체 층, 및 제2 중합체 층의 제2 표면 위에 배치된 적어도 하나의 전자 장치 층을 포함할 수 있다. 제2 중합체의 제1 표면은 복수의 앵커를 포함할 수 있고, 복수의 앵커는 제1 층의 선택된 부분을 통해 연장하여, 기판의 적어도 일 부분과 접촉할 수 있다. 복수의 앵커는 약 50㎛의 직경을 가질 수 있고, 약 200㎛ 내지 약 800㎛ 범위의 피치를 가질 수 있다.
본원의 본 발명의 제조 공정의 일 실시예에 따라 제조되는 가요성 전자 구조물은 제1 표면 및 제2 표면을 갖는 기부 중합체 층, 및 기부 중합체 층의 제2 표면 위에 배치된 적어도 하나의 전자 장치 층을 포함할 수 있다. 제1 표면은 약 50㎛의 직경을 가지며 약 200㎛ 내지 약 800㎛ 범위의 피치를 갖는 복수의 앵커를 포함할 수 있다.
임의의 다른 적용 가능한 기술이 본원에서 설명되는 원리에 따라 장치를 제조하기 위해 채용될 수 있다. 비제한적인 예로서, (도면을 포함하여 본원에서 전체적으로 참조로 통합된) 다음의 특허 공보들은 본 발명의 다양한 실시예에 따른 장치 제조를 위해, 본원에서 개시되는 다양한 본 발명의 개념과 함께, 전체적으로 또는 부분적으로 사용될 수 있는 적용 가능한 기술을 설명한다:
2005년 6월 2일자로 출원되어 2006년 2월 23일자로 공개된, 발명의 명칭이 "연신성 반도체 소자 및 연신성 전기 회로(STRETCHABLE SEMICONDUCTOR ELEMENTS AND STRETCHABLE ELECTRICAL CIRCUITS)"인 미국 특허 출원 공개 제2006-0038182 A1호;
2006년 9월 6일자로 출원되어 2008년 7월 3일자로 공개된, 발명의 명칭이 "연신성 전자 장치를 위한 반도체 인터커넥트 및 나노 멤브레인 내의 제어된 좌굴 구조물(CONTROLLED BUCKLING STRUCTURES IN SEMICONDUCTOR INTERCONNECTS AND NANOMEMBRANES FOR STRETCHABLE ELECTRONICS)"인 미국 특허 출원 공개 제2008-0157234 A1호;
2009년 3월 5일자로 출원되어 2010년 1월 7일자로 공개된, 발명의 명칭이 "연신 및 접힘 가능한 전자 장치(STRETCHABLE AND FOLD ABLE ELECTRONIC DEVICES)"인 미국 특허 출원 공개 제2010-0002402 A1호;
2009년 10월 7일자로 출원되어 2010년 4월 8일자로 공개된, 발명의 명칭이 "연신성 집적 회로 및 센서 어레이를 갖는 카테터 풍선(CATHETER BALLOON HAVING STRETCHABLE INTEGRATED CIRCUITRY AND SENSOR ARRAY)"인 미국 특허 출원 공개 제2010-0087782 A1호;
2009년 11월 12일자로 출원되어 2010년 3월 13일자로 공개된, 발명의 명칭이 "극도로 연신 가능한 전자 장치(EXTREMELY STRETCHABLE ELECTRONICS)"인 미국 특허 출원 공개 제2010-0116526 A1호;
2010년 1월 12일자로 출원되어 2010년 7월 15일자로 공개된, 발명의 명칭이 "비평탄 촬상 어레이의 방법 및 적용(METHODS AND APPLICATIONS OF NON-PLANAR IMAGING ARRAYS)"인 미국 특허 출원 공개 제2010-0178722 A1호;
2009년 11월 24일자로 출원되어 2010년 10월 28일자로 공개된, 발명의 명칭이 "타이어 또는 노면 상태를 측정하기 위한 연신성 전자 장치를 이용하는 시스템, 장치, 및 방법(SYSTEMS, DEVICES, AND METHODS UTILIZING STRETCHABLE ELECTRONICS TO MEASURE TIRE OR ROAD SURFACE CONDITIONS)"인 미국 특허 출원 공개 제2010-027119 A1호;
2009년 12월 11일자로 출원되어 2010년 11월 25일자로 공개된, 발명의 명칭이 "의료 용도를 위한 연신성 또는 가요성 전자 장치를 사용하는 시스템, 방법, 및 장치(SYSTEMS, METHODS AND DEVICES USING STRETCHABLE OR FLEXIBLE ELECTRONICS FOR MEDICAL APPLICATIONS)"인 미국 특허 출원 공개 제2010-0298895호; 및
2010년 3월 12일자로 출원되어 2010년 9월 10일자로 공개된, 발명의 명칭이 "치료제를 감지 및 전달하기 위한 연신성 집적 회로를 갖는 시스템, 방법, 및 장치(SYSTEMS, METHODS, AND DEVICES HAVING STRETCHABLE INTEGRATED CIRCUITRY FOR SENSING AND DELIVERING THERAPY)"인 PCT 특허 출원 공개 WO 2010/102310호.
상기 개념 및 아래에서 더 상세하게 설명되는 추가의 개념은 (그러한 개념들이 서로 불일치하지 않으면) 본원에서 설명되는 본 발명의 대상의 일부로서 고려됨을 이해하여야 한다. 본 명세서의 말미에서 나타나는 청구되는 대상들의 모든 조합이 본원에서 설명되는 본 발명의 대상의 일부로서 고려된다. 참조로 통합된 임의의 문헌에서도 나타날 수 있는 본원에서 명확하게 채용된 용어들은 본원에서 설명되는 특정 개념과 가장 일치하는 개념에 따라야 함을 또한 이해하여야 한다.
당업자는 본원에서 설명되는 도면은 단지 예시적인 목적이며, 도면은 설명되는 교시의 범주를 어떠한 방식으로도 제한하도록 의도되지 않음을 이해할 것이다. 몇몇 경우에, 다양한 태양 또는 특징은 본원에서 설명되는 본 발명의 개념의 이해를 돕기 위해 과장되거나 확대되어 도시될 수 있다 (도면은 반드시 축척에 따르는 것은 아니며, 대신에 교시의 원리를 도시할 때 강조된다). 도면에서, 유사한 도면 부호는 대체로 다양한 도면에 걸쳐 유사한 특징, 기능적으로 유사한 요소, 및/또는 구조적으로 유사한 요소를 지칭한다.
도 1은 전자 구조물을 제조하기 위한 예시적인 방법에서 사용되는 예시적인 기판의 단면도를 도시한다.
도 2는 전자 구조물을 제조하기 위한 예시적인 공정에서 형성되는 예시적인 구조물의 단면도를 도시한다.
도 3은 전자 구조물을 제조하기 위한 예시적인 공정에서 형성되는 다른 예시적인 구조물의 단면도를 도시한다.
도 4는 전자 구조물을 제조하기 위한 예시적인 공정에서 형성되는 다른 예시적인 구조물의 단면도 및 평면도를 도시한다.
도 5는 전자 구조물을 제조하기 위한 예시적인 공정에서 형성되는 다른 예시적인 구조물의 단면도를 도시한다.
도 6은 전자 구조물을 제조하기 위한 예시적인 공정에서 형성되는 다른 예시적인 구조물의 단면도 및 평면도를 도시한다.
도 7은 전자 구조물을 제조하기 위한 예시적인 공정에서 형성되는 다른 예시적인 구조물의 단면도를 도시한다.
도 8은 전자 구조물을 제조하기 위한 예시적인 공정에서 형성되는 다른 예시적인 구조물의 단면도 및 평면도를 도시한다.
도 9는 전자 구조물을 제조하기 위한 예시적인 공정에서 형성되는 다른 예시적인 구조물의 단면도를 도시한다.
도 10은 예시적인 공정에서 형성되는 예시적인 전자 구조물의 단면도를 도시한다.
도 11은 예시적인 공정에서 형성되는 다른 예시적인 전자 구조물의 단면도를 도시한다.
도 12a - 도 12l은 전자 구조물의 제조를 위한 예시적인 공정의 단면도를 도시한다.
도 13은 제조된 전자 구조물의 어레이를 구비한 예시적인 기판을 도시한다.
도 14는 제조된 전자 구조물의 어레이를 구비한 기판으로의 제거 가능 매체의 도포의 하나의 예를 도시한다.
도 15는 제거 가능 매체를 사용한 기판으로부터의 전자 구조물의 어레이의 제거의 하나의 예를 도시한다.
도 16은 산소 플라즈마에 대한 제거 가능 매체의 노출의 하나의 예를 도시한다.
도 17은 섀도 마스크를 사용한 금속 및 이후의 산화물의 적층의 하나의 예를 도시한다.
도 18은 전자 구조물의 어레이, 매체, 및 제2 기판을 산소 플라즈마에 노출시키기 위한 예시적인 공정을 도시한다.
도 19는 제거 가능 매체 및 전자 구조물의 어레이의 제2 기판으로의 예시적인 도포를 도시한다.
도 20은 전자 구조물의 어레이로부터의 제거 가능 매체의 제거의 하나의 예를 도시한다.
다음은 전자, 광학, 및/또는 기계 장치 및 시스템과, 희생 이형 층 및 관련 앵커를 포함하는 이들을 제조하기 위한 방법에 관련된 다양한 개념 및 그의 예의 더 상세한 설명이다. 위에서 소개되고 아래에서 더 상세하게 설명되는 다양한 개념들은 설명되는 개념들이 임의의 특정 구현 방식으로 제한되지 않으므로, 많은 방식들 중 임의의 하나로 구현될 수 있음을 이해하여야 한다. 구체적인 구현예 및 적용의 예가 주로 예시의 목적으로 제공된다.
본원에서 사용되는 바와 같이, "포함하다"라는 용어는 포함하지만 제한되지는 않음을 의미하고, "포함하는"이라는 용어는 포함하지만 제한되지 않음을 의미한다. "~에 기초한"이라는 용어는 적어도 부분적으로 기초함을 의미한다.
기판 층의 표면(들)과 관련한 본원의 설명에 대해, "상부" 표면 및 "바닥" 표면에 대한 참조는 다양한 요소/구성요소들의 기판에 대한 그리고 서로에 대한 상대 위치, 정렬, 및/또는 배향을 표시하기 위해 주로 사용되고, 이러한 용어들은 반드시 임의의 특정 기준계(예컨대, 중력 기준계)를 표시하지는 않는다. 따라서, "기판의 바닥 표면"에 대한 참조는 표시된 표면이 지표면을 향하는 것을 반드시 요구하지는 않는다. 유사하게, "위로", "아래로", "위에", "아래에" 등과 같은 용어들은 중력 기준계와 같은 임의의 특정 기준계를 반드시 표시하지는 않고, 오히려 다양한 요소/구성요소들의 기판 및 서로에 대한 상대 위치, 배열, 및/또는 배향을 표시하기 위해 주로 사용된다.
지지 기판에 전자 장치의 어레이를 선택적으로 고정시키기 위한 방법이 본원에서 제공된다. 하나의 예에서, 방법은 지지 기판 상에 희생 층을 제공하는 단계, 희생 층 내에 트렌치를 패턴화하는 단계, 및 전자 장치의 어레이를 지지하기 위해 제1 봉지 층을 제공하는 단계를 포함하고, 제1 봉지 층은 트렌치를 거쳐 지지 기판과 접촉하게 된다. 전자 장치의 어레이는 제1 봉지 층 상에서 제조된다. 전자 장치의 어레이는 제2 봉지 층에 의해 밀봉된다. 희생 층은 적합한 용제 내에서의 침지에 의해 제거된다. 봉지된 전자 장치는 봉지 층과 지지 기판 사이의 접착력으로 인해 지지 기판에 접착되어 유지될 수 있다.
하나의 예에서, 전자 구조물은 가요성 전자 구조물이다.
도 1은 예시적인 전자 구조물을 제조하기 위해 사용될 수 있는 예시적인 기판을 도시한다. 도 2 내지 도 10은 예시적인 전자 구조물의 제조 시에 형성되는 예시적인 구조물을 도시한다. 도 2에서, 제1 층(2)이 기판(1)에 도포된다. 도 3에서, 제1 층(2)의 선택된 부분이 제1 중합체 층(2)을 통해 실질적으로 기판(1)으로 연장하는 복수의 관통부(6)를 제공하기 위해 제거된다. 제2 중합체 층(4)이 제1 층에 도포된다. 도 4의 단면도에 도시된 바와 같이, 하나의 예에서, 제2 중합체 층(4)의 일부가 다수의 관통부(6)의 치수에 일치하며, 기판(1)의 적어도 일 부분과 접촉하는 앵커(3)를 형성하게 될 수 있다. 다른 예에서, 상이한 중합체 재료가 다수의 관통부(6)의 치수에 일치하며 앵커(3)를 형성하게 될 수 있고, 제2 중합체 층(4)은 앵커(5)가 산재되어 있는 제1 층(2) 위에 배치된다. 도 4의 평면도에 도시된 바와 같이, 앵커들은 일정 패턴으로 형성될 수 있다.
도 5의 단면도에 도시된 바와 같이, 적어도 하나의 전자 장치 층(5)이 제2 중합체 층의 일 부분 상에 배치된다. 비제한적인 예에서, 전자 장치 층(5)은 적어도 하나의 전자 장치 층(5)에 기초한 상이한 유형의 전자 장치 구성요소들을 제조하기 위해 추가의 처리 단계를 거칠 수 있다. 예를 들어, 도 6의 단면도에 도시된 바와 같이, 적어도 하나의 전자 장치 층(5)의 일부는, 예컨대, 에칭 공정에 의해 제거되어, 전자 장치 구성요소를 형성할 수 있다. 평면도에 도시된 바와 같이, 적어도 하나의 전자 장치 층(5)의 일부는 앵커(3) 위에 위치될 수 있다. 도 7에 도시된 바와 같이, 제3 중합체 층(8)이 적어도 하나의 전자 장치 층(5)의 적어도 일 부분에 도포된다. 제2 중합체 층(4) 및 제3 중합체 층(8)은 제1 층(2)보다 선택적 에칭제에 대해 더 저항성이도록 선택된다.
하나의 예에서, 제3 중합체 층은 전자 구조물의 상부 층이다.
하나의 예에서, 제3 중합체 층 (또는, 하나의 예에서, 상부 층)의 두께는 전자 구조물의 결과적인 중립 역학 평면의 위치가 전자 구조물의 변형 민감 층에 대응하게 하도록 구성된다. 중립 역학 평면은 변형 민감 층이, 예컨대, 굽힘, 구름, 또는 접힘으로부터 전자 구조물에 인가되는 응력 또는 변형으로부터 격리될 수 있는 전자 구조물의 영역이다. 예를 들어, 제3 중합체 층 (또는, 하나의 예에서, 상부 층)의 두께는 적어도 하나의 전자 장치 층이 전자 구조물의 중립 역학 평면에 또는 그 부근에 위치되도록 선택될 수 있다.
적어도 하나의 트렌치(9)가 제1 층(2)의 적어도 일 부분을 노출시키기 위해 제3 중합체 층(8) 및 제2 중합체 층(4)을 통해 형성된다 (도 8의 단면도 참조). 하나의 예에서, 적어도 하나의 트렌치(9)는 전자 장치 층(5)의 부분을 포함하지 않는 구조물의 섹션을 통해 형성될 수 있다. 다른 예에서, 적어도 하나의 트렌치(9)는 전자 장치 층(5)의 부분을 포함하는 구조물의 섹션을 통해 형성될 수 있다. 예를 들어, 적어도 하나의 트렌치(9)는 전자 장치의 기능적 또는 구조적 구성요소가 아닌 전자 장치 층(5)의 부분을 통해 형성될 수 있다.
도 8의 구조물은 도 9의 구조물을 제공하기 위해 선택적 에칭제에 노출될 수 있다. 도 9에 도시된 바와 같이, 트렌치(9)를 통해 선택적 에칭제에 노출된 제1 층의 부분은 선택적 에칭제에 의해 선택적으로 제거될 수 있다. 앵커(3)는 선택적 에칭제를 사용한 에칭 후에 기판(1)과 접촉하여 유지된다. 도 9는 본원에서 설명되는 방법에 따라 형성될 수 있는 전자 구조물(10)의 하나의 예를 도시한다. 전자 구조물(10)은 가요성 전자 구조물일 수 있다.
하나의 예에서, 가요성 전자 구조물은 집적 회로, 반도체, 트랜지스터, 다이오드, 로직 게이트, 전자 구성요소의 어레이, 광학 시스템, 온도 센서, 압력 센서, 전기 전도율 센서, pH 센서용 전극, 화학 센서, 효소 활성에 대한 센서, 저항, 커패시터, 수동 장치, 발광 다이오드(LED), 광다이오드(PD), 광검출기, 배터리, 트랜스듀서, 발신기, 수신기, 또는 송수신기를 포함할 수 있다.
다른 예에서, 적어도 하나의 전자 장치 층은 (온도, 변형, 및/또는 전기생리학 센서를 포함한) 다기능 센서, 미세 발광 다이오드(LED), (트랜지스터, 다이오드, 저항, 및/또는 멤리스터를 포함한) 능동-수동 회로 소자, 무선 전력 코일, 및 (고주파 인덕터, 커패시터, 오실레이터, 및/또는 안테나를 포함한) 고주파(RF) 통신을 위한 장치 중 적어도 하나를 포함한다. 적어도 하나의 전자 장치 층의 능동 소자는 필라멘트형의 구불구불한 나노 리본, 마이크로 멤브레인, 및 나노 멤브레인의 형태인 규소 및 갈륨 비소와 같은 전자 재료를 포함할 수 있다. 하나의 예에서, 적어도 하나의 전자 장치 층은 전원으로서 역할하기 위한 태양광 전지 및/또는 무선 코일을 제공하도록 구성될 수 있다.
인터커넥트를 포함할 수 있는 본원의 전자 구조물은 초박형 배치를 보일 수 있고, 중립 역학 평면 구성 및 최적화된 기하학적 설계를 채용할 수 있다.
도 9의 예에서, 전자 구조물(10)은 앵커(3)를 거쳐 기판(1)과 접촉된다. 다른 예에서, 전자 구조물(10)은 기판(1)으로부터 분리된다. 아래에서 더 상세하게 설명되는 바와 같이, 전자 구조물(10)은 제거 가능 매체를 사용하여 제거될 수 있다.
공정의 하나의 예에서, 전자 장치 층(5)은 금속, 전자 장치, 중합체, 반도체 재료, 유전 재료, 및 전자 장치를 생성하기 위해 사용되는 임의의 다른 재료의 여러 층들 및/또는 여러 부분들을 포함한, 복수의 층을 구비하여 형성될 수 있다. 예를 들어, 도 10 및 도 11에 도시된 바와 같이, 다중 층 전자 장치 층(5a)이 제2 중합체 층(4) 위에서 제조될 수 있다. 전자 장치 층(5a)의 상이한 층들은 도관(7)에 의해 연결될 수 있다. 도관(7)은 산소 플라즈마 에칭을 포함한 본 기술 분야의 임의의 적용 가능한 기술을 사용하여 생성될 수 있다. 하나의 예에서, 산소 플라즈마 에칭은 산소 반응성 이온 에칭일 수 있다. 제3 중합체 층(8)은 전자 장치 층(5a)에 도포될 수 있다. 예를 들어, 제3 중합체 층(8)은 회전 코팅을 통해 도포될 수 있다. 그러나, 예컨대, 분사 코팅, 라미네이션, 주조, 또는 증착을 포함한 다른 기술이 제3 중합체 층을 도포하기 위해 사용될 수 있다.
도 10 및 도 11에 도시된 바와 같이, 도관(7)이 또한 제3 중합체 층(8) 내에 형성될 수 있다. 도 8 및 도 9와 관련하여 설명된 바와 같이, 적어도 하나의 트렌치가 제1 층의 적어도 일 부분을 노출시키기 위해 도 10 및 도 11의 구조물 내에 형성될 수 있고, 선택적 에칭제가 제1 층의 잔여 부분을 제거하여, 기판(1)과 접촉하는 전자 구조물을 형성하기 위해 사용될 수 있다. 전자 구조물은 제거 가능 매체를 사용하여 제거될 수 있다.
하나의 예에서, 제1 중합체(2)는 희생 이형 층이다. 희생 이형 층의 제거는 전자 구조물의 제조를 용이하게 한다. 하나의 예에서, 전자 구조물(10)은 연신성 전자 시스템이다. 연신성 전자 시스템의 제조 시에, 변형 가능한 전자 장치가 초기에 평탄한 형식으로 제조될 수 있고, 에칭 공정에 의해 원래의 기판(1)으로부터 이형된다. 이러한 에칭 공정은 제어하기가 어려울 수 있고, 에칭제 내에서 부유하여, 결과적으로 비틀리거나, 꼬이거나, 파단될 수 있는 전자 어레이의 소실로 이어질 수 있다. 본원에서 설명되는 공정, 시스템, 및 장치는 과잉 에칭을 방지함으로써 이러한 소실을 방지할 수 있다. 앵커(3)는 제2 중합체 층(4)의 일부로부터 생성될 수 있거나, 상이한 중합체 재료로부터 형성될 수 있다. 제2 중합체 층(4)은 전기/전자 어레이 봉지체일 수 있다. 앵커(3)는 희생 층이 제거될 때 연신성 전자 시스템 어레이가 지지 기판(1)에 부착되게 유지하기에 충분한 접착을 제공한다. 연신성 전자 시스템 어레이는 외력이 인가될 때 지지 기판(1)으로부터 쉽게 분리될 수 있다 (비제한적인 예로서, 본원에서 전체적으로 참조로 통합된, 2006년 6월 9일자로 출원된 발명의 명칭이 "탄성중합체 스탬프에 대한 접착의 동적 제어에 의한 패턴 전사 인쇄(Pattern Transfer Printing by Kinetic Control of Adhesion to an Elastomeric Stamp)"인 미국 특허 출원 공개 제2009-0199960호에 개시되어 있는 바와 같은 탄성 중합체 전사 스탬프에 의해 인가되는 힘).
하나의 예에서, 관통부(6)들이 전자 장치 층(5)의 제조 이전에 희생 층(2) 내에서 패턴화된다. 관통부(6)들은 희생 층의 표면에서 시작하여 지지 기판(1)과의 접속부에서 종결할 수 있다. 지지 기판(1)은 하나의 예에서 실리콘 웨이퍼일 수 있다. 제1 층을 형성하고, 몇몇 예에서, 희생 층으로서 역할하기에 적합한 재료의 비제한적인 예는 폴리메틸메타크릴레이트(PMMA)이다. 다른 비제한적인 예에서, 제1 층은 이산화규소, 크롬, 또는 티타늄으로부터 형성된다. 제2 중합체 층을 형성하고, 몇몇 예에서, 봉지 층으로서 역할하기에 적합한 재료의 비제한적인 예는 폴리이미드이다. 다른 비제한적인 예에서, 제2 중합체 층은 폴리에틸렌 나프탈레이트, 폴리벤조비스옥사졸, 벤조사이클로부텐, 실록산, 또는 액정 중합체로부터 형성될 수 있다.
기판의 탄성 계수는 제1 층(예컨대, 1800 - 3100MPa의 탄성 계수를 갖는 PMMA) 및 제2 중합체 층(2.5GPa의 탄성 계수를 갖는 폴리이미드)보다 더 클 수 있다.
PMMA는 폴리이미드에 영향을 주지 않고서 아세톤 내에서 선택적으로 에칭될 수 있다. 비제한적인 예에서, (도 3에 도시된) 관통부(6)들은 스텐실 하드마스크 또는 광리소그래피 패턴화 마스크를 통한 산소 플라즈마 에칭을 사용함으로써 PMMA의 제1 층 내로 에칭될 수 있다. 본 기술 분야의 다른 적용 가능한 기술이 관통부(6)를 형성하기 위해 PMMA를 패턴화하도록 사용될 수 있다. 예를 들어, 마스크를 통한 220 - 250nm 파장 레이저 광원에 의한 직접 노광 및 이어지는 (예컨대, 용제 내에서의) 현상. 관통부(6)는 제2 중합체 층(4) 재료, 예컨대 (폴리이미드를 포함한) 봉지 층 재료가 지지 기판(1)과 접촉하여, 앵커(6)를 생성하기 위한 경로를 제공한다. 앵커(6)는 이형 단계 중에 전자 구조물을 기판과 실질적으로 접촉하게 유지하기 위한 고정력을 제공한다. 하나의 예에서, 제2 중합체 재료(봉지 재료)는 회전 도포된다. 다른 예에서, 제2 중합체 재료(봉지 재료)는 분사 코팅 또는 증착에 의해 적층될 수 있다.
관통부 또는 앵커는 임의의 2차원 기하학적 형태일 수 있다. 비제한적인 예로서, 이들은 제조하기가 더 쉬울 수 있는 원형 단면으로서 형성될 수 있다. 육각형, 타원형, 또는 직사각형 단면, 또는 임의의 다각형 또는 비다각형 형상과 같지만 이들로 제한되지 않는 관통부 또는 앵커의 임의의 다른 단면 기하학적 형태가 본 발명의 범주 내에 있다. 하나의 예에서, 이러한 원형 단면의 직경은 약 10㎛와 약 50㎛ 사이일 수 있다. 하나의 예에서, 관통부 (또는 앵커)의 폭은 앵커가 제1 층의 에칭 중에 분리되지 않도록 기판과의 충분한 접착력을 제공하도록 선택된다. 하나의 예에서, 관통부 (또는 앵커)의 폭은 또한 희생 이형 층이 제거된 후에, 전사 인쇄 단계와 같지만 그로 제한되지 않는 단계에서, 앵커가 전자 구조물의 어레이가 기판으로부터 분리되는 것을 방지하는 접착력을 발생시키지 않도록 선택될 수 있다. 관통부 또는 앵커의 폭의 범위가 약 10㎛와 약 50㎛ 사이일 수 있지만, 더 작은 직경 및 더 큰 직경이 사용될 수 있다. 예를 들어, 관통부 또는 앵커의 폭은 (폴리이미드와 같지만 이로 제한되지 않는) 앵커의 재료와 (규소와 같지만 이로 제한되지 않는) 기판 사이의 접착 강도에 기초하여 선택될 수 있다. 하나의 예에서, 관통부 또는 앵커의 폭은 약 0.1㎛ 내지 약 1000㎛ 범위일 수 있다.
관통부들 또는 앵커들의 간격 또한 앵커와 기판 사이의 의도된 접착 강도에 기초하여 선택될 수 있다. 하나의 예에서, 관통부들 또는 앵커들의 개수 및 간격은 전자 구조물의 어레이의 기하학적 형태를 유지하고, 제1 층(예컨대, 희생 이형 층)을 제거하기 위한 에칭 중에 뒤틀림을 실질적으로 방지하기 위한 접착력에 기초하여 결정될 수 있다. 하나의 예에서, 관통부들 또는 앵커들의 개수 및 간격은 앵커들의 총 접착력이, 예컨대, 희생 에칭 후의 이후의 전사 인쇄 시에, 기판으로부터의 전자 구조물의 어레이의 분리를 방지하지 않도록 결정된다. 관통부들 또는 앵커들의 정확한 패턴 및 배치는 (전자 장치 층(5)의 어레이의 기하학적 형태를 포함한) 전자 구조물의 어레이의 기하학적 형태에 의존할 수 있다. 비제한적인 예로서, 관통부들 또는 앵커들은 상호 연결된 장치 섬들의 패턴을 따라 위치될 수 있다. 하나의 예에서, 관통부들 또는 앵커들은 약 50㎛와 약 1000㎛ 사이의 피치를 가질 수 있고, 즉, 관통부들 또는 앵커들은 약 50㎛와 약 1000㎛ 사이의 평균 거리만큼 이격될 수 있다. 다른 예에서, 관통부들 또는 앵커들은 약 0.2㎛와 약 10000㎛ 사이의 평균 거리(피치)만큼 이격될 수 있다.
비제한적인 예에서, 관통부 또는 앵커는 형상이 원통형이고, 약 50㎛의 직경을 갖고, 약 200㎛ 내지 약 800㎛의 범위의 간격(피치)으로 이격된다. 이러한 앵커들은 상호 연결된 장치 섬들의 패턴을 따라 위치될 수 있다.
제2 중합체 층 재료가 제1 층 상으로 적층될 때, 이는 관통부의 치수에 일치하며, 지지 기판과 접촉하여 앵커(3)를 형성할 수 있다 (예를 들어, 도 4 참조). 임의의 개수의 금속, 반도체, 유전체, 및 장치 층이 본 기술 분야의 임의의 적용 가능한 기술을 사용하여 제2 중합체 층의 제2 중합체 층 위에 배치될 수 있다. 제3 중합체 층(8)이 전자 장치 층(5) 위에 배치될 수 있다. 예를 들어, 제3 중합체 층(8)은 이후의 에칭 공정 또는 다른 처리 중에 전자 장치 층(5)을 보호하는 봉지 층일 수 있다. 하나의 예에서, 적어도 하나의 전자 장치 층(5)은 다중 전자 장치 층으로 형성된다. 다중 전자 장치 층들 각각은 전자 장치 및 전자 장치 구성요소를 포함할 수 있다. 전자 장치 층(5)들 중 하나 이상이 중합체 재료 내에 봉지될 수 있다. 하나의 예에서, 도관(7)은, 예컨대, 에칭에 의해 형성되어, 전자 장치 층들 중 적어도 하나의 기능적 부분으로의 접촉 패드를 생성하기 위해 사용될 수 있다.
하나의 예에서, 마스크가 추가의 처리 이전에 전자 구조물의 최상부 층 상으로 적층될 수 있다. 하나의 예에서, 마스크는 광리소그래피 패턴화 및 에칭 공정을 사용하여 생성된다. 하나의 예에서, 마스크는 산화물 층이다. 마스크는 추가의 처리를 제어하기 위해 사용될 수 있다. 예를 들어, 마스크는 적어도 하나의 전자 장치 층(5)의 전자 장치 및 인터커넥트를 보호하기 위해 사용되는 봉지 중합체 영역의 과잉 에칭을 방지하기 위해 사용될 수 있다.
하나의 예에서, 접착 증진 층이 (예컨대, 그가 희생 층으로서 사용될 때) 제1 층과 기판 사이에 포함될 수 있다. 예를 들어, 제1 층이 PMMA인 경우에, 접착 증진 층은 기판에 대한 PMMA의 적절한 결합을 보장하기 위해 PMMA와 기판 사이에 포함될 수 있다. 하나의 예에서, 기판은 Si 지지 기판이다. 접착 증진 층의 부재 시에, PMMA 내로 패턴화된 관통부는 뒤틀릴 수 있다. 예를 들어, PMMA 내의 관통부의 폭은 제2 중합체 층 재료가 추가의 처리를 받을 때, 약 5 내지 약 10의 계수만큼 확장할 수 있다. PMMA의 열 팽창 계수는 폴리이미드 또는 규소보다 더 높고; 그러므로, PMMA는 온도에 따라 폴리이미드 또는 규소보다 더 큰 치수 또는 체적 변화를 겪을 수 있다. 결과적으로, 구조물의 일부는 규소 기판으로부터 탈리될 수 있다. 비제한적인 예에서, 제2 중합체 층이 폴리이미드 봉지 층이고, 관통부가 PMMA 내에 형성되는 경우에, (예컨대, 140℃ 초과, 더 전형적으로 약 200 - 250℃에서) 폴리이미드를 경화시키는 것은 관통부의 원래의 폭에 비교할 때 결과적인 앵커의 치수의 변화를 일으킬 수 있다. 결과적으로, 앵커는 의도된 치수를 구비하여 형성되지 않을 수 있다. 비제한적인 예에서, 접착 증진 층은 헥사메틸다이실라잔(HMDS)으로부터 형성될 수 있다.
제2 층이 제1 층보다 더 높은 온도에서 경화되는 예에서, 봉지 층 내에 거칠음을 유도할 수 있는 기체 배출을 회피하기 위한 예방책이 취해질 수 있다. 예를 들어, 제2 중합체 층을 형성하기 위해 사용될 수 있는 폴리이미드는 250℃에서 경화되지만, (제1 층을 형성하기 위해 사용될 수 있는) PMMA는 더 낮은 온도, 예컨대, 180℃에서 경화될 수 있다. 경화가 제2 중합체 층에 대해 수행될 때 제1 층의 기체 배출을 회피하기 위해, 제1 층이 더 높은 온도에서 증발할 수 있는 더 휘발성인 성분을 발산하기 위해 제2 중합체 층의 경화 온도에서 먼저 경화될 수 있다. 결과적으로, 기체 배출이 제1 층으로부터 전혀 또는 거의 발생하지 않을 수 있다. 제2 중합체 층의 왜곡이 적어서, 적어도 하나의 전자 장치 층(5) 내에서의 전자 재료의 적층 및 패턴화를 위해 유리한 더 매끄러운 표면을 생성한다. 다른 예에서, 실온으로부터 제2 중합체 층의 경화 온도(예컨대, 폴리이미드에 대해 250℃)로의 저속 상승 베이킹(예컨대, 시간당 약 100℃)이 또한 제2 중합체 층의 균일성을 개선할 수 있다.
임의의 봉지, 패턴화, 및 격리 단계가 제조 시에 완료된 후에, 제1 층은 선택적 에칭제를 사용하여 제거될 수 있다. 선택적 에칭제는 구조물 내의 다른 중합체 재료가 제1 층보다 선택적 에칭제에 대해 더 저항성이도록 선택된다. 비제한적인 예로서, 선택적 에칭제는 용제, 용제들의 혼합물, 플라즈마 기술, 또는 제1 층을 선택적으로 제거하기 위해 사용될 수 있는 본 기술 분야의 임의의 다른 적용 가능한 기술일 수 있다. 예를 들어, 제1 층이 PMMA로부터 형성되는 경우에, 고온 아세톤이 기판으로부터 전자 구조물을 효과적으로 분리하기 위한 선택적 에칭제로서 사용될 수 있다. 제1 층이 이산화규소인 예에서, 선택적 에칭제는 불산을 포함할 수 있다. 제1 층이 크롬인 예에서, 선택적 에칭제는 제2 세륨 암모늄 질산염을 포함할 수 있다. 제1 층이 티타늄인 예에서, 선택적 에칭제는 불산 또는 염산을 포함할 수 있다. 제1 층을 제거하기 위한 공정 중에, 앵커는 실질적으로 왜곡되지 않고 유지되며, 전자 구조물들의 어레이를 서로에 대해 그리고 기판에 대해 효과적으로 유지하도록, 구성된다.
하나의 예에서, 구조물은 제1 층을 제거하기 위한 더 긴 처리를 받을 수 있다. 예를 들어, 구조물은 장시간 동안 이형조 내에 방치될 수 있고, 전자 구조물의 어레이는 기판으로부터 분리되거나 기판과의 정합을 소실할 수 있다. 하나의 예에서 연신성 전자 구조물을 포함하는 가요성 전자 구조물을 준비하는 이러한 공정은 본 기술 분야의 임의의 적용 가능한 기술을 사용하는 이후의 전사 인쇄에 대해 적합하다.
도 12a - 도 12l은 기판 상에서 전자 구조물의 어레이를 제조하기 위한 다른 비제한적인 예시적인 공정을 도시한다. 도 12a에서, 제1 층(101)이 기판(100)에 도포된다. 제1 층의 하나의 예는 PMMA 희생 층일 수 있다. 제1 층(101)은 본 기술 분야의 임의의 수의 기술을 사용하여 그리고 제1 층 내의 재료의 유형에 의존하여 패턴화될 수 있다. 패턴화는 (도 12b에 도시된) 관통부(201)를 형성하기 위한 제1 층의 일부의 선택적 제거를 용이하게 한다. 제1 층이 PMMA로부터 형성되는 예에 대해, 관통부(201)는 스텐실 하드마스크 또는 광리소그래피 패턴화 마스크를 통한 산소 플라즈마 에칭을 사용하여 PMMA 내에 형성될 수 있다. 마스크를 통한 220 - 250nm 사이의 파장의 레이저 광에 대한 직접 노광 및 이어지는 현상을 포함한, PMMA의 일부를 선택적으로 제거하기 위한 본 기술 분야의 다른 기술. 또한, 도 12b의 특징부(202)와 같은 제1 층의 다른 더 큰 영역이 선택적으로 제거될 수 있다. 하나의 예에 따르면, 특징부(202)는 시험 구조물, 제조 구조물, 압전 구조물, 및/또는 리소그래피 정렬 표지가 기판 상에서 생성되도록 허용하기 위해 생성된다. 이러한 특징부는 제1 층의 선택적 제거를 수행할 때 전사되지 않을 수 있다. 관통부(201)는 제1 층의 표면으로부터 기판(100)으로 실질적으로 연장할 수 있다. 제2 중합체 층은 그가 다수의 관통부(201)를 실질적으로 충전하여 기판(100)과 접촉을 이루도록 도포될 수 있다. 위에서 설명된 바와 같이, 관통부의 크기(즉, 단면 폭) 및 (평균 간격에 기초한) 밀도는 형성된 앵커의 기판에 대한 원하는 접착도를 도출하기 위해 변경될 수 있다. 또한 위에서 설명된 바와 같이, 접착도는 전자 구조물의 어레이가 제1 층의 제거 중에 표면과의 접촉을 유지하도록 선택될 수 있다.
(예컨대, 봉지 중합체(300)의) 제2 중합체 층이 구조물에 도포될 수 있다. 하나의 예에서, 제2 중합체 재료는 다수의 관통부(201)를 충전하여 (도 12c에 도시된) 앵커(302)를 생성하도록 도포된다. 하나의 예에서, 제2 중합체 층은 회전 코팅을 통해 도포된다. 그러나, 예컨대, 분사 코팅, 라미네이션, 주조, 또는 증착을 포함한 다른 기술이 제2 중합체 층을 도포하기 위해 사용될 수 있다. 제2 중합체 층은 그가 관통부의 폭 및/또는 깊이를 충전하는 것을 포함하여, 관통부의 치수에 일치하며, 기판과 접촉하는 앵커(302)를 형성하도록 도포될 수 있다. 임의의 개수의 금속, 반도체, 유전체, 및 장치 층을 포함하는 적어도 하나의 전자 장치 층이 제2 중합체 층의 상부 상에 배치될 수 있다. 최상부 전자 장치 층은 제3 중합체 층에 의해 보호될 수 있다.
관통부(201) 또는 앵커(302)는 임의의 2차원 기하학적 형태일 수 있다. 예를 들어, 도 12b에 도시된 바와 같이, 관통부(201)들은 2차원 격자 패턴으로 형성될 수 있다. 관통부들의 배열의 다른 패턴이 적용 가능하다. 관통부(201) 또는 앵커(302)는 더 용이한 제조를 위해 원형 단면을 구비하여 형성될 수 있지만, 임의의 다른 단면 기하학적 형태가 본 발명의 범주 내에 있다. 하나의 예에서, 관통부(201) 또는 앵커(302)의 직경은 약 10㎛와 약 50㎛ 사이일 수 있다. 하나의 예에서, 관통부(201) (또는 앵커(302))의 폭은 앵커(302)가 제1 층의 에칭 중에 분리되지 않도록 기판(100)과의 충분한 접착력을 제공하도록 선택된다. 하나의 예에서, 관통부(201) (또는 앵커(302))의 폭은 또한 희생 이형 층이 제거된 후에 앵커(302)가 전자 구조물의 어레이가 기판으로부터 분리되는 것을 방지하는 접착력을 발생시키지 않도록 선택될 수 있다. 추가의 처리는 전사 인쇄 단계일 수 있지만 이로 제한되지 않는다. 하나의 예에서, 관통부(201) (또는 앵커(302))의 폭은 앵커(302)의 재료와 기판(100)의 재료 사이의 접착 강도에 기초하여 선택될 수 있다. 하나의 예에서, 관통부(201) (또는 앵커(302))의 폭은 약 0.1㎛ 내지 약 1000㎛의 범위일 수 있다.
관통부(201)들 (또는 앵커(302)들)의 간격은 또한 앵커(302)와 기판(100) 사이의 의도된 접착 강도에 기초하여 선택될 수 있다. 예를 들어, 관통부(201)들 (또는 앵커(302)들)의 개수 및 간격은 전자 구조물의 어레이의 기하학적 형태를 유지하고, 제1 층(101)의 제거 중에 뒤틀림을 실질적으로 방지하기에 충분한 접착력을 제공하도록 선택될 수 있다. 다른 예에서, 관통부(201)들 (또는 앵커(302)들)의 개수 및 간격은 앵커(302)들의 총 접착력이 기판(100)으로부터의 전자 구조물의 어레이의 분리를 방해하지 않도록 결정된다. 관통부(201)들 (또는 앵커(302)들)의 패턴 및 배치는 전자 구조물의 어레이의 기하학적 형태에 의존할 수 있다. 비제한적인 예로서, 관통부(201)들 (또는 앵커(302)들)은 상호 연결된 장치 섬들의 패턴을 따라 위치될 수 있다. 하나의 예에서, 관통부(201)들 (또는 앵커(302)들)은 약 50㎛와 약 1000㎛ 사이의 평균 거리만큼 이격될 수 있다 (즉, 피치를 가질 수 있다). 다른 예에서, 관통부(201)들 (또는 앵커(302)들)은 약 0.2㎛와 약 10000㎛ 사이의 평균 거리만큼 이격될 수 있다.
비제한적인 예에서, 관통부(201) (또는 앵커(302))는 형상이 원통형이고, 약 50㎛의 직경을 갖고, 약 200㎛ 내지 약 800㎛ 범위의 간격으로 이격된다.
위에서 설명된 바와 같이, 접착 증진 층이 기판(100)에 대한 제1 층(101)의 적절한 결합을 보장하기 위해 도포될 수 있다. 제1 층(101)이 PMMA인 예에서, 접착 증진 층은 중합체 재료로부터 형성될 수 있다. 비제한적인 예로서, 접착 증진 층은 헥사메틸다이실라잔(HMDS)으로부터 형성될 수 있다.
위에서 설명된 바와 같이, 제2 중합체 층 재료(300)가 제1 층 재료(101)보다 더 높은 경화 온도를 갖는 경우에, 제1 층은 제2 중합체 층의 도포 이전에 제2 중합체 층 재료의 경화 온도에서 경화될 수 있다.
하나의 예에서, 도 12d에 도시된 바와 같이, 접착 층(400)이 제1 층 및 제2 중합체 층 위에 전자 장치 층을 배치하기 전에 도포될 수 있다. 접착 층은 희석된 폴리이미드 또는 유사한 중합체 재료로부터 형성될 수 있다. 접착 층(400)은 회전 코팅 또는 분사 코팅에 의해 도포될 수 있다. 접착 층(400)은 적어도 하나의 전자 장치 층의 구성요소들을 고정시키는 것을 보조한다. 예를 들어, 접착 층(400)은 구성요소(500)들을 고정시키는 것을 보조한다. 구성요소(500)들이 접착 층(400) 상에 위치되면, 구조물은 구성요소(500)들의 위치를 정착시키기 위해 경화될 수 있다.
비제한적인 예에서, 적어도 하나의 전자 장치 층은 금속, 반도체, 유전체, 미세 전자 기계 시스템(MEMS) 구성요소, 및 임의의 다른 장치 구성요소를 포함할 수 있다. 도 12e 내지 도 12j는 상이한 전자 장치 층들이 구조물 상에 배치될 때의 구조물의 단면도를 도시한다. 전자 장치 층들은 (전자 구성요소(501)를 구비한) 장치 섬(500), 인터커넥트(701), 및 접속부(900)를 포함한다. 도 12f 및 도 12h에 도시된 바와 같이, 봉지 재료의 층(600, 800), 예컨대, 중합체 층 또는 산화물 층이 전자 장치 층의 다른 구성요소를 배치하기 전에 전자 장치 층의 영역 내에 도포될 수 있다. 층(600, 800)들은 또한 전자 장치 층의 다른 구성요소들의 추가 이전에 전자 장치 층의 일부를 평탄화하기 위해 사용될 수 있다.
층(600) 또는 층(800)과 같은 산화물 또는 중합체 층이 광리소그래피 패턴화 및 에칭, 또는 다른 처리 이전에 적층될 수 있다. 산화물 또는 중합체 층은 에칭 공정을 제어하는 것을 돕고, 전자 장치 층의 봉지 영역의 과잉 에칭을 방지하여, 전자 장치 층의 일부인 전자 장치 및 인터커넥트를 보호한다.
도 12f 및 도 12h에 도시된 바와 같이, 중합체의 특정 부분이 장치 인터커넥트의 제조를 허용하도록 제거될 수 있다. 예를 들어, 산소 플라즈마 에칭과 같은 에칭 기술을 사용하여, 전기 관통부(700)가 중합체 층(800) 내에 생성될 수 있다. 이러한 전기 관통부(700)는 구성요소의 순수한 전도성 패드(501)를 노출시키기 위해 사용될 수 있다. 전도성 패드(501)가 노출되면, 인터커넥트(701)는 물리 증착, 리소그래피, 에칭, 도금, 및 직접 도금을 포함한, 본 기술 분야의 임의의 적용 가능한 기술을 사용하여 적층될 수 있다. 도 12h 내지 도 12i는 중합체(800)의 추가의 층들을 도포하고, 전기 관통부(700)를 생성하고, 그 다음 전기 인터커넥트(701)를 적층함으로써, 전기 장치 층 내에 생성될 수 있는 다수준 인터커넥트를 도시한다. 전기 인터커넥트의 추가의 층들을 도포하는 공정은 적어도 하나의 전자 장치 층의 구성요소들을 완전히 상호 연결하기 위해 필요한 만큼 많은 회수로 반복될 수 있다.
도 12j에 도시된 바와 같이, 추가 층인 중합체 층(1000)이 도포될 수 있다. 이러한 예에서, 중합체 층(1000)은 제3 중합체 층일 수 있다. 중합체 층(1000)은 적어도 하나의 전자 장치 층을 봉지하도록 역할할 수 있다.
도 12k에 도시된 바와 같이, 트렌치(1101)가 접촉 패드로의 접근을 제공하고 구획화를 용이하게 하기 위해 중합체 층(1000) 내에 생성될 수 있다. 예를 들어, 트렌치(1101)는 리소그래피 및 에칭에 의해, 레이저 융삭을 사용하여, 기계식 절단에 의해, 또는 순수 광패턴화를 사용하여, 생성될 수 있다. 다른 예에서, 트렌치(1101)는 시스템이 추가로 제조될 때 하나 이상의 층을 광한정(photodefining)함으로써 생성될 수 있다. 트렌치(1101)를 생성하는 분획화 공정은 제1 층(101)으로의 선택적 에칭제의 직접 접근을 허용한다. 제1 층을 제거하기 위한 에칭 시간은 장치 전체에 걸쳐 (다른 트렌치를 포함한) 복수의 접근 구멍을 생성함으로써 크게 감소될 수 있다.
제1 층으로의 화학적 접근이 생성되면, 선택적 에칭제는 제1 층의 잔여 부분을 제거하도록 작용할 수 있다. 이는 공동(1200)이 전자 구조물 아래에 형성되게 하여, 앵커(302)를 노출시킨다 (도 12l 참조). 선택적 에칭제는 전자 구조물 내의 노출된 재료를 손상시키지 않고서 제1 층의 잔여 부분 중 많은 부분을 제거한다. 제1 층이 PMMA로부터 형성되는 예에서, 고온 아세톤이 기판으로부터 전자 구조물(즉, 봉지된 장치)를 효과적으로 분리하기 위한 선택적 에칭제로서 사용될 수 있다. 이러한 공정 중에, 앵커(302)는 실질적으로 왜곡되지 않고 유지되어, 봉지된 전자 장치들을 서로에 대해 그리고 기판에 대해 실질적으로 동일한 위치에 효과적으로 유지한다.
전사 인쇄는 제1 층의 잔여 부분의 제거 후에 기판으로부터 본원에서 설명되는 전자 구조물을 분리하기 위해 본 기술 분야의 임의의 적용 가능한 기술을 사용하여 수행될 수 있다. 하나의 예에서, 전사 인쇄는 탄성중합체 스탬프 또는 실린더, 선택적 접착성 테이프, 또는 전사 후에, 산소 플라즈마 에칭, UV 광, 열의 인가, 또는 (물을 포함한) 용제 또는 용제들의 혼합물 내에서의 용해에 의해 제거될 수 있는 테이프를 포함한, 제거 가능 매체를 사용하여 수행될 수 있다. 하나의 예에서, 중합체 층의 큰 체적 영역이 기판과 접촉하는 전자 구조물의 영역은 전사 공정 중에 제거되지 않을 수 있다.
하나의 예에서, 전사 인쇄는 전자 구조물의 어레이를 하나의 기판으로부터 다른 기판으로, 예컨대, 캐리어 기판으로부터 최종 장치 기판으로 전사하기 위해 수행될 수 있다. 예를 들어, 전자 구조물의 어레이는 강성 기판 상에서 제조되고, 그 다음 전사 인쇄를 사용하여 (폴리다이메틸실록산(PDMS), 에코플렉스(ECOFLEX)®(미국 뉴저지주 플로햄 파크 소재의 바스프 케미컬 컴퍼니(BASF Chemical Company)), 또는 임의의 다른 탄성중합체, 고무, 플라스틱, 천, 또는 중합체 재료를 포함한) 부드럽고, 가요성이고, 그리고/또는 연신성인 기판으로 전사될 수 있다. 전사 공정은 (파단 및 불완전한 전사를 포함한) 추가의 결함을 도입하여, 수율을 저하시킬 수 있다. 작업은 어레이-스탬프 계면과 앵커-기판 계면 사이의 접착력의 차이에 민감할 수 있다. 이는 정확하고 일관되게 제어하기가 힘들 수 있다. 또한, 어레이를 스탬프로부터 제2 (연신성) 기판으로 전사하는 것은 어레이-제2 기판 접촉을 위한 접착력이 어레이-스탬프 접촉 시의 힘보다 더 크도록 요구할 수 있다. 스탬프-제2 기판 접착력은 제2 기판을 손상시키기 않고서 스탬프를 제거하기에 충분히 작을 수 있다. 공유 결합력이 장치의 기계적 내구성을 위한 강한 결합을 얻기 위해 어레이 상의 이산화규소 층과 제2 (연신성) 기판의 산소 종단처리 표면(oxygen-terminated surface) 사이에서 사용될 수 있다. 이러한 공정은 스탬프가 제2 (연신성) 기판에 너무 강하게 결합되게 할 수 있고, 결과적으로 스탬프를 제거하는 것은 어레이를 손상시킬 수 있다.
제거 가능 매체가 지지 기판으로부터 전자 구조물의 어레이를 분리하기 위해 사용될 수 있다. 제거 가능 매체는 큰 접착력을 제시할 수 있다. 예를 들어, 제거 가능 매체-어레이 접착력은 패턴-기판 접착력보다 더 클 수 있다. 그러므로, 제거 가능 매체는 기판으로부터 어레이를 분리하기 위해 사용될 수 있다. 또한, 제거 가능 매체가 수용성 매체인 경우에, 이는 물속에서 용해될 수 있다. 그러므로, (즉, 제거 가능 매체로부터 에코플렉스® 기판으로의) 제2 전사 공정은 임의의 힘의 차이에 전혀 의존하지 않을 수 있다. 또한, 강한 결합(즉, 위에서 설명된 바와 같은 산소 결합)이 제2 전사 공정을 위해 사용되면, 제거 가능 매체는 제거 가능 매체-제2 기판 결합 강도의 강도에 관계없이 물만을 사용하여, 쉽게 그리고 잔류물이 실질적으로 없이 제거된다.
비제한적인 예에서, 전자 구조물의 어레이는 제거 가능 매체를 사용하여 기판으로부터 제거될 수 있다. 하나의 예에서, 제거 가능 매체는 선택적 접착성 테이프인, UV 광에 대한 노광에 의해, 열의 인가에 의해, 산소 플라즈마 에칭을 사용하여, 또는 (물을 포함한) 용제 또는 용제들의 혼합물 내에서의 용해에 의해 제거될 수 있는 테이프일 수 있다. 하나의 예에서, 제거 가능 매체는 탄성중합체 스탬프 또는 실린더일 수 있다. 하나의 예에서, 제거 가능 매체는 수용성 테이프이다.
하나의 예에서, 전자 구조물은 전자 구조물의 상부 층의 일 부분 상에 제거 가능 매체를 도포하고, 기판으로부터 전자 구조물의 앵커를 분리하기 위해 제거 가능 매체에 힘을 인가함으로써, 기판으로부터 분리된다. 제거 가능 매체는 전자 구조물의 상부 층에 대한 그의 접착 강도가 기판에 대한 앵커의 접착 강도보다 더 크도록 선택될 수 있다.
도 13 - 도 20은 제거 가능 매체의 사용의 비제한적인 예를 도시한다. 도 13은 본원의 원리에 따라 형성되는 전자 구조물(1303)의 어레이를 도시한다. 전자 구조물(1303)의 어레이의 앵커(1304)가 기판(1200)과의 접촉을 유지한다. 전자 구조물(1303)의 어레이는 중합체(1301) 내에 봉지된 전자 장치 층(1302)을 포함할 수 있다. 이러한 예에서, 접착 층(1401)을 구비한 제거 가능 매체(1400)가 (도 14에 도시된 바와 같이) 전자 구조물의 어레이에 도포된다. 전자 구조물(1400)의 어레이에 제거 가능 매체(1400)를 고정시킨 후에, 힘이 (도 15에 도시된 바와 같이) 기판으로부터 전자 구조물의 어레이를 탈착시키기 위해 제거 가능 매체에 인가된다.
제거 가능 매체(1400)는 구체적인 층 재료에 대한 그의 접착 특징에 기초하여 선택될 수 있다. 예를 들어, 제거 가능 매체(1400)는 제거 가능 매체-전자 구조물 접착력이 앵커-기판 접착력보다 더 크도록 그의 접착 특징에 기초하여 선택될 수 있다. 전자 구조물(1303)의 어레이는 전자 구조물의 전자 장치 내에서 결함을 일으키거나 파단을 일으키지 않고서, 기판으로부터 제거되어 제거 가능 매체(1400)와 접촉되어 유지될 수 있다.
도 16에 도시된 바와 같이, 제거 가능 매체(1400) 및 전자 구조물(1303)은 전자 구조물(1303)의 어레이에 의해 덮이지 않은 영역으로부터 접착 층(1401)의 부분을 제거하기 위해 산소 플라즈마에 노출될 수 있다. 하나의 예에서, 산소 플라즈마는 40-sccm 산소 유량에서, 100W rf 전력 및 30초 처리로, 인가될 수 있다. 도 16의 단면도에 도시된 바와 같이, 산소 플라즈마는 전자 구조물(1303)과 접촉하지 않는 접착 층(1401)의 부분을 제거한다.
도 17에 도시된 바와 같이, 금속 층 및/또는 산화물 층이 전자 구조물 상에 적층될 수 있다. 하나의 예에서, 금속 층은 3nm 티타늄 층이고, 산화물 층은 30nm SiO2 층이다. 금속 층 및/또는 산화물 층은 제거 가능 매체(1400)로부터 떨어져 있는 기판 구조물(1303)의 어레이의 표면 상으로 증발될 수 있다. 하나의 예에서, 섀도 마스크(1601)가 전자 구조물의 어레이로만 증발을 한정하기 위해 사용된다.
도 18에서, 제거 가능 매체(1400), 전자 구조물(1303)의 어레이, 및 제2 기판(1700)은 고도의 산소 종단처리 표면을 생성하기 위해 산소 플라즈마에 노출된다. 하나의 예에서, 산소 플라즈마는 40-sccm 산소 유량에서, 100W rf 전력을 사용하여, 30초 처리 동안 인가된다. 몇몇 예에서, 제2 기판(1700)은 가요성 재료 또는 연신성 재료일 수 있다. 예를 들어, 제2 기판(1700)은 에코플렉스®를 포함하지만 그로 제한되지 않는 중합체일 수 있다.
도 19에서, 제2 표면의 고도의 산소 종단처리 표면은 전자 구조물의 고도의 산소 종단처리 표면과 접촉되어, 구성요소(1800)를 제공한다. 하나의 예에서, 압력이 제2 기판(1700)과 전자 구조물(1303) 사이의 접촉을 보장하기 위해 인가된다.
도 20은 제거 가능 매체(1400)의 제거의 하나의 예를 도시한다. 하나의 예에서, 제거 가능 매체(1400)는 수용성 테이프이다. 전자 구조물(1303)의 어레이, 제거 가능 매체(1400), 및 제2 기판은 30분 동안 100℃ 물(900)을 갖는 수납조(901) 내에 위치된다. 이러한 실시예에서, 물에 대한 제거 가능 매체의 노출은 제거 가능 매체를 용해시키고, 전자 구조물의 어레이 상에 남아있는 임의의 잔류물을 제거한다.
예시적인 구현예
앵커를 사용하여 기판에 접촉되는 전자 구조물을 제조하기 위한 공정의 비제한적인 예는 다음과 같다:
1 실리콘 웨이퍼를 RCA 세척
2 PMMA 희생 층 코팅(~100nm)을 회전 코팅
3 250℃에서 PMMA 경화
4 PMMA 패턴화
5 PMMA 관통부(~10㎛) 내에 기둥을 생성하기 위해 PI 회전 코팅
6 250℃에서 PI 경화
7 Cr/Au(~100Å/5000Å) 적층
8 포토레지스트(PR) 회전 코팅
9 PR 소프트 베이킹
10 금속 설계의 패턴화된 마스크를 사용한 PR 노광
11 PR 현상
12 웨이퍼 헹굼
13 요오드화칼륨 내에서 금 에칭
14 제2 세륨 암모늄 질산염 내에서 크롬 에칭
15 탈이온수(DIW) 내에서 웨이퍼 헹굼
16 PR 박리
17 금 패턴(~10㎛)을 봉지하기 위해 PI 회전 코팅
18 250℃에서 PI 경화
19 SiO2 하드마스크 층(50 - 100nm) 적층
20 PR 회전 적층
21 PR 소프트 베이킹
22 PI 봉지 설계의 패턴화된 마스크를 사용한 PR 노광
23 PR 현상
24 DIW 내에서 웨이퍼 헹굼
25 CF4/O2 반응성 이온 에칭(RIE)에서 PR 패턴에 의해 노광된 SiO2 층/PI를 각각 에칭
26 고온 아세톤조를 사용하여 PMMA 층 에칭
27 적합한 전자 인쇄 방법(예컨대, 소프트 리소그래피 또는 테이프)에 의해 Si 지지체로부터 봉지된 금속 제거
앵커를 사용하여 기판에 접촉되는 전자 구조물을 제조하기 위한 공정의 다른 비제한적인 예는 다음과 같다:
1 강성 캐리어 기판 세척
2 희생 층 재료 도포
3 T1(T1은 전자 구조물 내의 재료에 대한 경화 온도임)에서 희생 층 어닐링
4 기판으로의 관통부를 생성하기 위해 희생 층 패턴화
5 희생 층 관통부 내에 기둥을 생성하기 위해 기부 층 중합체 도포
6 T1 이하에서 중합체 층 경화
7 전자 장치 처리(여러 수준의 복잡성)
- 능동 장치 매립
- 복수의 인터커넥트의 층
8 전자 장치를 봉지하기 위해 상부 층 중합체 도포
9 T1 이하에서 중합체 층 경화
10 마스킹 재료 적층
11 마스킹 재료 패턴화
12 장치의 기하학적 형태를 한정하고 희생 층에 접근하기 위해 트렌치 에칭
13 임의의 장치 소자를 공격하지 않는 선택적 에칭제를 사용하여 희생 층 에칭
14 적합한 전사 인쇄 방법(예컨대, 소프트 리소그래피 또는 테이프)에 의해 캐리어 기판 지지체로부터 봉지된 전자 시스템 제거
임의의 다른 적용 가능한 기술이 본원에서 설명되는 원리에 따른 장치를 제조하기 위해 채용될 수 있다.
다양한 본 발명의 실시예가 본원에서 설명되고 도시되었지만, 본 기술 분야의 당업자는 기능을 수행하고 그리고/또는 본원에서 설명된 결과 및/또는 장점들 중 하나 이상을 획득하기 위한 다양한 다른 수단 및/또는 구조를 쉽게 예상할 것이고, 그러한 변경예 및/또는 변형예 각각은 본원에서 설명된 본 발명의 실시예의 범주 내에 있도록 의도된다. 더 일반적으로, 본 기술 분야의 당업자는 본원에서 설명된 모든 파라미터, 치수, 재료, 및 구성이 예시적인 의미이며, 실제 파라미터, 치수, 재료, 및/또는 구성은 본 발명의 교시가 사용되는 구체적인 용도 또는 용도들에 의존할 것임을 쉽게 이해할 것이다. 본 기술 분야의 당업자는 단지 통상적인 실험을 사용하여, 본원에서 설명된 구체적인 본 발명의 실시예에 대한 많은 등가물을 인식하거나 확인할 수 있다. 그러므로, 상기 실시예들은 단지 예시적으로 제시되었고, 첨부된 특허청구범위 및 그의 등가물의 범주 내에서, 본 발명의 실시예들은 구체적으로 설명되고 청구되는 바와 달리 실시될 수 있음을 이해하여야 한다. 본 명세서의 본 발명의 실시예들은 본원에서 설명된 각각의 개별적인 특징, 시스템, 물품, 재료, 키트, 및/또는 방법에 관한 것이다. 또한, 둘 이상의 그러한 특징, 시스템, 물품, 재료, 키트, 및/또는 방법의 임의의 조합은, 그러한 특징, 시스템, 물품, 재료, 키트, 및/또는 방법이 서로 불일치하지 않으면, 본 명세서의 본 발명의 범주 내에 포함된다.
본 발명의 위에서 설명된 실시예들은 많은 방식들 중 하나로 구현될 수 있다. 예를 들어, 몇몇 실시예는 하드웨어, 소프트웨어, 또는 이들의 조합을 사용하여 구현될 수 있다. 일 실시예의 임의의 태양이 적어도 부분적으로 소프트웨어 내에서 구현될 때, 소프트웨어 코드는 단일 컴퓨터 내에 제공되든지 또는 복수의 컴퓨터들 사이에 분포되든지 간에, 임의의 적합한 프로세서 또는 프로세서들의 집합체 상에서 실행될 수 있다.
이와 관련하여, 본 발명의 다양한 태양들은 하나 이상의 컴퓨터 또는 다른 프로세서 상에서 실행될 때, 위에서 설명된 기술의 다양한 실시예를 구현하는 방법을 수행하는 하나 이상의 프로그램으로 인코딩된 컴퓨터 판독 가능 저장 매체 (또는 복수의 컴퓨터 판독 가능 저장 매체)(예컨대, 컴퓨터 메모리, 하나 이상의 플로피 디스크, 콤팩트 디스크, 광학 디스크, 자기 테이프, 플래시 메모리, 필드 프로그래밍 가능 게이트 어레이 또는 다른 반도체 장치 내의 회로 구성, 또는 다른 유형의 컴퓨터 저장 매체 또는 비일시적 매체)로서 적어도 부분적으로 실시될 수 있다. 컴퓨터 판독 가능 매체 또는 매체들은 그에 저장된 프로그램 또는 프로그램들이 위에서 설명된 바와 같은 본 기술의 다양한 태양을 구현하기 위해 하나 이상의 상이한 컴퓨터 또는 다른 프로세서 상으로 로딩될 수 있도록, 운반 가능할 수 있다.
"프로그램" 또는 "소프트웨어"라는 용어는 본원에서 포괄적인 의미로, 위에서 설명된 바와 같은 본 기술의 다양한 태양을 구현하기 위해 컴퓨터 또는 다른 프로세서를 프로그래밍하기 위해 채용될 수 있는 임의의 유형의 컴퓨터 코드 또는 컴퓨터 실행 가능 지시들의 세트를 지칭하도록 사용된다. 추가로, 이러한 실시예의 일 태양에 따르면, 실행될 때 본 기술의 방법을 수행하는 하나 이상의 컴퓨터 프로그램은 단일 컴퓨터 또는 프로세서 상에 상주할 필요가 없고, 본 기술의 다양한 태양을 구현하기 위해 다수의 상이한 컴퓨터들 또는 프로세서들 사이에서 모듈식으로 분포될 수 있음을 이해하여야 한다.
컴퓨터 실행 가능 지시는 하나 이상의 컴퓨터 또는 다른 장치에 의해 실행되는 프로그램 모듈과 같은 많은 형태일 수 있다. 대체로, 프로그램 모듈은 특정 임무를 수행하거나 특정한 추상 데이터 유형을 구현하는, 루틴, 프로그램, 객체, 구성요소, 데이터 구조 등을 포함한다. 전형적으로, 프로그램 모듈의 기능은 다양한 실시예에서 필요한 바대로 조합되거나 분배될 수 있다.
또한, 본원에서 설명된 기술은 적어도 하나의 예가 제공된 방법으로서 실시될 수 있다. 방법의 일부로서 수행되는 행위는 임의의 적합한 방식으로 정돈될 수 있다. 따라서, 도시된 실시예에서 순차적 행위들로서 도시되었지만, 몇몇 행위들을 동시에 수행하는 것을 포함할 수 있는, 행위들이 도시된 바와 상이한 순서로 수행되는 실시예가 구성될 수 있다.
본원에서 정의되고 사용되는 바와 같은 모든 정의는 사전적 정의, 참조로 통합된 문헌에서의 정의, 및/또는 정의된 용어의 통상적 의미에 우선하는 것으로 이해되어야 한다.
명세서 및 특허청구범위에서 본원에서 사용되는 바와 같은 부정 관사 "하나"는 명확하게 달리 표시되지 않으면, "적어도 하나"를 의미하는 것으로 이해되어야 한다.
명세서 및 특허청구범위에서 본원에서 사용되는 바와 같은 "및/또는"이라는 문구는 결합된 요소들, 즉, 몇몇 경우에 결합하여 존재하고 다른 경우에 분리되어 존재하는 요소들 중 "하나 또는 모두"를 의미하는 것으로 이해되어야 한다. "및/또는"에 의해 열거된 복수의 요소들은 동일한 방식으로 해석되어야 하고, 즉, 요소들 중 "하나 이상"이 결합되어 있다. "및/또는" 문구에 의해 구체적으로 식별된 요소들 이외의 다른 요소들이 구체적으로 식별된 그러한 요소들에 관련되든지 또는 관련되지 않든지 간에, 선택적으로 존재할 수 있다. 따라서, 비제한적인 예로서, "A 및/또는 B"에 대한 언급은 "포함하는"과 같은 개방형 언어와 함께 사용될 때, 일 실시예에서, (B 이외의 요소들을 선택적으로 포함하는) A만을; 다른 실시예에서, (A 이외의 요소들을 선택적으로 포함하는) B만을; 또 다른 실시예에서, (다른 요소들을 선택적으로 포함하는) A 및 B 모두를 지칭할 수 있다.
명세서 및 특허청구범위에서 본원에서 사용되는 바와 같이, "또는"은 위에서 정의된 바와 같이 "및/또는"과 동일한 의미를 갖는 것으로 이해되어야 한다. 예를 들어, 목록 내에서 항목들을 분리할 때, "또는" 또는 "및/또는"은 포괄적인 것으로서, 즉, 다수의 또는 열거된 요소들 및 선택적으로 추가의 미열거된 항목들 중 하나 이상을 포함하는 적어도 하나를 포함하는 것으로 해석되어야 한다. "~ 중 단지 하나" 또는 "~ 중 정확히 하나", 또는 특허청구범위 내에서 사용될 때의 "~로 구성된"과 같은 명확하게 달리 표시된 용어들만이 다수의 또는 열거된 요소들 중 정확히 하나의 요소의 포함을 지칭한다. 대체로, 본원에서 사용되는 바와 같은 "또는"이라는 용어는 "각", "~ 중 하나", "~ 중 단지 하나", 또는 "~ 중 정확히 하나"와 같은 배타적 용어가 선행할 때에만 배타적 대안(즉, "하나 또는 다른 하나이지만 모두는 아님")을 표시하는 것으로서 해석되어야 한다. "~로 본질적으로 구성된"은 특허청구범위 내에서 사용될 때, 특허법 분야에서 사용되는 바와 같은 그의 통상적 의미를 가져야 한다.
명세서 및 특허청구범위에서 본원에서 사용되는 바와 같이, 하나 이상의 요소들의 목록과 관련된 "적어도 하나"라는 문구는 요소들의 목록 내의 요소들 중 임의의 하나 이상으로부터 선택된 적어도 하나의 요소를 의미하지만, 요소들의 목록 내에 구체적으로 열거된 각각의 모든 요소들 중 적어도 하나를 반드시 포함하지는 않으며 요소들의 목록 내의 요소들의 임의의 조합을 배제하지 않는 것으로 이해되어야 한다. 이러한 정의는 또한 "적어도 하나"라는 문구가 지칭하는 요소들의 목록 내에서 구체적으로 식별된 요소들 이외의 요소들이 구체적으로 식별된 그러한 요소들에 관련되든지 또는 관련되지 않든지 간에, 선택적으로 존재할 수 있음을 허용한다. 따라서, 비제한적인 예로서, "A 및 B 중 적어도 하나" (또는 동등하게, "A 또는 B 중 적어도 하나", 또는 동등하게, "A 및/또는 B 중 적어도 하나")는 일 실시예에서, B가 존재하지 않고 (B 이외의 요소들을 선택적으로 포함하는) 1개 초과를 선택적으로 포함하는 적어도 하나의 A를 지칭할 수 있고; 다른 실시예에서, A가 존재하지 않고 (A 이외의 요소들을 선택적으로 포함하는) 1개 초과를 선택적으로 포함하는 적어도 하나의 B를 지칭할 수 있고; 또 다른 실시예에서, (다른 요소들을 선택적으로 포함하는) 1개 초과를 선택적으로 포함하는 적어도 하나의 A 및 1개 초과를 선택적으로 포함하는 적어도 하나의 B를 지칭할 수 있다.
특허청구범위에서, 그리고 상기 명세서에서, "포함하는", "보유하는", "갖는", "함유하는", "수반하는", "유지하는", "~로 이루어진" 등과 같은 모든 접속구는 개방형으로, 즉 포함하지만 제한되지 않음을 의미하도록 이해되어야 한다. "~로 구성된" 및 "~로 본질적으로 구성된"이라는 접속구만이 미국 특허청의 특허 심사 절차 지침, 섹션 2111.03에 설명되어 있는 바와 같이, 각각 폐쇄형 또는 반폐쇄형 접속구이다.

Claims (98)

  1. 가요성 전자 구조물을 제조하기 위한 방법이며,
    기판의 일 부분에 제1 층을 도포하는 단계;
    복수의 관통부를 제공하기 위해 제1 층의 선택된 부분을 제거하는 단계 - 관통부들 중 일부는 기판의 표면으로 실질적으로 연장함 -;
    제2 중합체 층의 일부가 복수의 관통부들 중 적어도 하나의 치수에 일치하며, 기판의 적어도 일 부분과 접촉하는 복수의 앵커를 형성하도록, 제2 중합체 층을 배치하는 단계 - 제2 중합체 층은 제1 층보다 선택적 에칭제에 대해 더 저항성임 -;
    제1 층 및/또는 제2 중합체 층의 일 부분 위에 적어도 하나의 전자 장치 층을 배치하는 단계 - 상기 적어도 하나의 전자 장치 층은 상응하는 앵커 또는 앵커들의 표면과 겹쳐짐 -;
    제1 층의 적어도 일 부분을 노출시키기 위해 제2 중합체 층 및 적어도 하나의 전자 장치 층을 통해 적어도 하나의 트렌치를 형성하는 단계;
    적어도 하나의 트렌치를 통해 선택적 에칭제에 제1 층의 적어도 일 부분을 노출시키는 단계; 및
    선택적 에칭제에 의해 제1 층의 일부를 제거하여, 가요성 전자 구조물을 제공하는 단계 - 복수의 앵커들 중 적어도 하나의 앵커는 기판의 적어도 일 부분과 접촉하여 유지됨 -
    를 포함하는 방법.
  2. 제1항에 있어서, 관통부들의 평균 폭은 복수의 앵커들 중 적어도 일부가 기판의 적어도 일 부분과 실질적으로 접촉하여 유지되도록 선택적 에칭제에 저항하도록 선택되는 방법.
  3. 제1항에 있어서,
    적어도 하나의 전자 장치 층의 일 부분에 제거 가능 매체를 도포하는 단계; 및
    기판으로부터 가요성 전자 구조물을 분리하기 위해 힘을 인가하는 단계
    를 추가로 포함하고,
    제거 가능 매체는 적어도 하나의 전자 장치 층에 대한 제거 가능 매체의 접착 강도가 기판에 대한 앵커의 접착 강도보다 더 크도록 선택되는,
    방법.
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  6. 제1항에 있어서, 복수의 앵커들 중 적어도 일부는 실질적인 원형 단면을 갖는 방법.
  7. 제1항에 있어서, 복수의 앵커들 중 적어도 일부는 실질적인 육각형 단면 또는 실질적인 타원형 단면을 갖는 방법.
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  14. 제1항에 있어서, 제1 층은 폴리메틸메타크릴레이트, 이산화규소, 크롬, 또는 티타늄을 포함하는 방법.
  15. 제1항에 있어서, 제2 중합체 층은 폴리이미드, 폴리에틸렌 나프탈레이트, 폴리벤조비스옥사졸, 벤조사이클로부텐, 실록산, 또는 액정 중합체를 포함하는 방법.
  16. 제1항에 있어서, 제1 층은 폴리메틸메타크릴레이트를 포함하고, 선택적 에칭제는 아세톤을 포함하는 방법.
  17. 제1항에 있어서, 제1 층은 이산화규소를 포함하고, 선택적 에칭제는 불산을 포함하는 방법.
  18. 제1항에 있어서, 제1 층은 크롬을 포함하고, 선택적 에칭제는 제2 세륨 암모늄 질산염을 포함하는 방법.
  19. 제1항에 있어서, 제1 층은 티타늄을 포함하고, 선택적 에칭제는 불산 또는 염산을 포함하는 방법.
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  29. 제1항에 있어서,
    적어도 하나의 전자 장치 층의 적어도 일 부분에 제3 중합체 층을 도포하는 단계; 및
    제1 층의 적어도 일 부분을 노출시키기 위해 제3 중합체 층, 제2 중합체 층, 및 적어도 하나의 전자 장치 층을 통해 적어도 하나의 트렌치를 형성하는 단계
    를 추가로 포함하는 방법.
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  32. 제1항에 있어서,
    적어도 하나의 전자 장치 층의 일 부분에 제거 가능 매체를 도포하는 단계; 및
    기판으로부터 가요성 전자 구조물을 분리하기 위해 힘을 인가하는 단계
    를 추가로 포함하는 방법.
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  84. 기판 상에 배치된 가요성 전자 구조물이며,
    기판의 일 부분 상에 배치된 제1 층;
    제1 표면 및 제2 표면을 가지며, 제1 층 위에 배치된 제2 중합체 층 - 제1 표면은 복수의 앵커를 포함하고, 복수의 앵커는 제1 층의 선택된 부분을 통해 연장하여 기판의 적어도 일 부분과 접촉함 -; 및
    제2 중합체 층의 제2 표면 위에 배치된 적어도 하나의 전자 장치 층
    을 포함하고,
    상기 적어도 하나의 전자 장치 층은 상응하는 앵커 또는 앵커들의 표면과 겹쳐지는, 가요성 전자 구조물.
  85. 제84항에 있어서, 복수의 앵커들 각각의 평균 폭은 약 10㎛ 내지 약 50㎛의 범위 내인 가요성 전자 구조물.
  86. 제84항에 있어서, 복수의 앵커들 각각의 평균 폭은 약 0.1㎛ 내지 약 1000㎛의 범위 내인 가요성 전자 구조물.
  87. 제84항에 있어서, 복수의 앵커들 중 적어도 일부는 실질적인 원형 단면, 실질적인 육각형 단면 또는 실질적인 타원형 단면을 갖는 가요성 전자 구조물.
  88. 제84항에 있어서, 복수의 앵커들은 2차원 어레이로 형성되는 가요성 전자 구조물.
  89. 제84항에 있어서, 복수의 관통부들 각각의 평균 폭은 약 10㎛ 내지 약 50㎛의 범위 내인 가요성 전자 구조물.
  90. 제84항에 있어서, 복수의 관통부들 각각의 평균 폭은 약 0.1㎛ 내지 약 1000㎛의 범위 내인 가요성 전자 구조물.
  91. 제84항에 있어서, 복수의 관통부들 각각은 약 50㎛ 내지 약 1,000㎛ 범위의 평균 분리만큼 이격되는 가요성 전자 구조물.
  92. 제84항에 있어서, 복수의 관통부들 각각은 약 0.2 내지 약 10,000㎛ 범위의 평균 분리만큼 이격되는 가요성 전자 구조물.
  93. 제84항에 있어서, 복수의 관통부들 각각은 약 200 내지 약 800㎛ 범위의 평균 분리만큼 이격되는 가요성 전자 구조물.
  94. 제84항에 있어서, 제1 층은 폴리메틸메타크릴레이트, 이산화규소, 크롬, 또는 티타늄을 포함하는 가요성 전자 구조물.
  95. 제84항에 있어서, 제2 중합체 층은 폴리이미드, 폴리에틸렌 나프탈레이트, 폴리벤조비스옥사졸, 벤조사이클로부텐, 실록산, 또는 액정 중합체를 포함하는 가요성 전자 구조물.
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