KR101177873B1 - 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 제조방법에 관한 것으로서, 게이트 전극 및 게이트 절연층이 형성된 기판에 반도체층, 배선층 및 패터닝된 마스크층을 순차적으로 형성하는 단계; 외부 광을 조사하면서 상기 패터닝된 마스크층을 기초로 상기 배선층 및 상기 반도체층을 패터닝하는 단계; 상기 마스크층의 적어도 일부를 제거하는 단계; 및 외부 광 조사를 조절하면서 상기 배선층을 에칭하여 채널부를 형성하는 단계를 포함하고, 광 조사에 반응하는 특성을 갖는 산화물로 이루어진 반도체층을 형성하여 반도체층과 배선층의 선택비 조절이 용이 해짐으로써 개선된 구조를 갖는 박막트랜지스터 제조방법을 제공한다.
Description
본 발명은 박막트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 외부 광 조사에 반응하는 특성을 갖는 IGZO 포함 반도체산화물 계열로 이루어진 반도체층을 형성하여 개선된 구조를 갖는 박막트랜지스터 제조방법에 관한 것이다.
현재 보급되고 있는 HD급의 3D LCD TV는 TV를 시청하기 위한 안경이 필요한데 비해, 안경이 필요 없는 UD급의 3D LCD TV를 구현하기 위해서는 기존의 240Hz에서 480Hz의 고속 영상구동이 가능해야 한다.
그리고 이러한 기술은 전자이동도가 낮은 아몰퍼스 실리콘 기반의 TFT(Thin Film Transistor) 보다 속도가 크게 향상된 비정질/결정질 산화물 반도체 TFT의 적용이 필수적이다.
산화물 반도체 TFT를 제작하기 위해서는 산화물 반도체를 패터닝(patterning) 할 수 있는 기술이 필요하고, 산화물 반도체와 산화물 반도체의 상측에 형성되는 데이터 배선 구조와의 선택비가 큰 에칭(Etching) 기술이 필요하다.
그런데 산화물 반도체는 산에 잘 녹는 특성을 갖고 있어 산화물 반도체 상측의 데이터 배선 구조를 에칭할 때 습식 에칭(Wet Etching)을 하게 되면 습식 에칭에 사용되는 용액에 의해서 산화물 반도체가 녹을 수 있어 산화물 반도체와 데이터 배선 구조와의 선택비를 조절하기가 쉽지 않은 문제점이 있었다.
이를 보완하는 방법으로 데이터 배선 구조를 건식 에칭(Dry Etching) 하는 방법이 있다. 도 1을 참조하여 종래의 박막트랜지스터에 대해 살펴보면, SiOx 증착막(15)이 구비된 기판(10)의 상측에는 게이트 전극(21)과 게이트 절연층(20)이 형성되고, 게이트 절연층(20)의 상측에 산화물 반도체(30)와 배선 구조(40)가 순차적으로 적층되어 형성된다.
이와 같은 박막트랜지스터에 건식 에칭을 하게 되면 산화물 반도체(30)의 표면에 플라즈마로 인한 데미지가 발생하게 되는데 이를 방지하기 위해서 도 1에서 보는 바와 같이 산화물 반도체(30)와 배선 구조(40) 사이에 에칭 스토퍼(50, Etch stopper)를 형성하였다.
그런데 이렇게 에칭 스토퍼를 형성하려면 포토리소그래피 공정이 추가 되기 때문에 박막트랜지스터를 제조하는 공정 비용 및 공정 시간이 증가하는 문제점이 발생되었다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 그 목적은 외부 광 조사에 반응하는 특성을 갖는 IGZO 계열의 산화물로 이루어진 반도체층을 형성하여 반도체층과 배선층의 선택비 조절이 용이해짐으로써 개선된 구조를 갖는 박막트랜지스터 제조방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명에 의하면, 게이트 전극 및 게이트 절연층이 형성된 기판에 반도체층, 배선층 및 패터닝된 마스크층을 순차적으로 형성하는 단계; 외부 광을 조사하면서 상기 패터닝된 마스크층을 기초로 상기 배선층 및 상기 반도체층을 패터닝하는 단계; 상기 마스크층의 적어도 일부를 제거하는 단계; 및 외부 광 조사를 조절하면서 상기 배선층을 에칭하여 채널부를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법을 제공한다.
상기 외부 광 조사를 조절하는 것은, 상기 반도체층의 에칭을 방지하기 위해 외부 광 조사를 차단하는 것을 포함할 수 있다.
상기 반도체층 및 상기 배선층은 건식증착법으로 형성될 수 있다.
상기 마스크층을 제거하는 단계는, 산소 플라즈마 애싱 방법을 이용하는 것을 포함할 수 있다.
상기 배선층은 단일 구조의 배선층이며, 상기 단일 구조의 배선층은 순수 몰리브데늄 및 몰리브데늄 알로이, 순수 Ti나 Ti 알로이 계열, 단독 순수 구리나 구리 알로이배선, 단독 순수 알루미늄이나 알루미늄 합금 중 어느 하나의 물질로 형성될 수 있다.
상기 배선층은 다중 구조의 배선층이며, 상기 다중 구조의 배선층은 금속층 및 상기 금속층의 상기 반도체층으로의 확산을 방지하는 적어도 하나의 버퍼층을 포함할 수 있다.
상기 다중 구조의 배선층은 이중 구조의 배선층이며, 하나의 버퍼층을 더 포함할 수 있다.
상기 이중 구조 배선층의 버퍼층은, 순수 몰리브데늄, Mo-Ti, MoTa, MoNb의 몰리브데늄 알로이 계열, 순수 Ti나 Ti 알로이 계열 중 적어도 하나의 물질을 포함할 수 있다.
상기 다중 구조의 배선층은 삼중 구조의 배선층이며, 상기 삼중 구조의 배선층 하측에 형성되는 제1 버퍼층; 및 상기 삼중 구조의 배선층 상측에 형성되는 제2 버퍼층을 더 포함할 수 있다.
상기 제1 버퍼층 및 제2 버퍼층은, 순수 몰리브데늄, Mo-Ti, MoTa, MoNb의 몰리브데늄 알로이 계열 중 하나의 물질을 각각 포함할 수 있다.
본 발명의 발명자는 IGZO 계열의 산화물 반도체층의 에칭 시, 외부 광을 조사하면 에칭에 대한 반응속도를 컨트롤할 수 있다는 점을 발견하여 박막트랜지스터 제조 시 배선 구조와 반도체층의 동시 에칭 시 외부 광을 조사하면서 패터닝하는 한편, 배선구조만을 에칭하는 경우 외부 광을 차단하면서 패터닝함으로써 습식 에칭 시 반도체층과 배선구조와의 선택비를 조절하는 것을 발명한 것이다.
본 발명은 외부 광 조사에 반응하는 특성을 갖는 산화물로 이루어진 반도체층을 형성하여 반도체층과 배선층의 선택비 조절이 용이해짐으로써 개선된 구조를 갖는 박막트랜지스터 제조방법을 제공할 수 있다.
도 2는 본 발명에 따른 박막트랜지스터의 구조가 도시된 단면도이다.
도 3은 도 1과 다른 구조의 배선층을 포함하는 박막트랜지스터가 도시된 단면도이다.
도 4는 도 2 및 도 3과 또 다른 구조의 배선층을 포함하는 박막트랜지스터가 도시된 단면도이다.
도 5는 본 발명에 따른 박막트랜지스터의 제조방법에 대한 순서도이다.
도 6a 내지 도 6f 에 도 5에 따른 박막트랜지스터의 제조 과정이 도시된 단면도이다.
도 3은 도 1과 다른 구조의 배선층을 포함하는 박막트랜지스터가 도시된 단면도이다.
도 4는 도 2 및 도 3과 또 다른 구조의 배선층을 포함하는 박막트랜지스터가 도시된 단면도이다.
도 5는 본 발명에 따른 박막트랜지스터의 제조방법에 대한 순서도이다.
도 6a 내지 도 6f 에 도 5에 따른 박막트랜지스터의 제조 과정이 도시된 단면도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 2는 본 발명에 따른 박막트랜지스터의 구조가 도시된 단면도이며, 도 3은 도 1과 다른 구조의 배선층을 포함하는 박막트랜지스터가 도시된 단면도이고, 도 4는 도 2 및 도 3과 또 다른 구조의 배선층을 포함하는 박막트랜지스터가 도시된 단면도이며, 도 5는 본 발명에 따른 박막트랜지스터의 제조방법에 대한 순서도이고, 도 6a 내지 도 6f 에 도 5에 따른 박막트랜지스터의 제조 과정이 도시된 단면도이다.
도 2를 참조하면, 본 발명에 따른 박막트랜지스터는, 기판(110)과, 기판(110)의 상측에 게이트 전극(121)과 함께 형성되어 있는 게이트 절연층(120)과, 게이트 절연층(120)의 상측에 형성되는 반도체층(130)과, 반도체층(130)의 상측에 단일 구조로 형성되어 에치 스토퍼(Etch stopper)가 생략된 배선층(140)을 포함한다.
먼저, 게이트 절연층(120)의 상측에 형성되는 반도체층(130)에 대해 살펴보면, 반도체층(130)은 외부 광 조사에 의해 에칭(Etchign)에 대한 반응 속도가 증가하는 특성을 갖는 IGZO 계열의 산화물로 이루어진다. 여기서 IGZO계열의 산화물은 IGZO 및 ZnO의 변형된 형태 및 GaO, InO, SnO, ZnO, TiO2, Ta2O5, HfO2 등의 새로운 조합으로 이루어진 산화물을 통칭한다.
이와 같이 반도체층(130)이 산화물로 이루어진 경우는, 저온 다결정성 실리콘으로 이루어진 경우보다는 균일성이 뛰어나고, 비정질 실리콘이나 유기물질로 이루어진 경우보다는 신뢰성과 이동도가 높아 종합적으로 이들에 비해 성능이 우수해지는 효과를 얻을 수 있다.
그리고 반도체층(130)의 상측에는 배선층(140)이 증착되어 형성된다.
반도체층(130)과 배선층(140)의 구조에 대해 좀 더 살펴보면, 반도체층(130)의 상측에 형성되는 배선층이 단일 구조(140)로 형성되는 경우와, 다중 구조(140a, 140b)로 형성되는 경우가 있으며, 본 실시예에서는 반도체층(130)과 그 상측에 단일 구조의 배선층(140)으로 형성된다.
단일 구조의 배선층(140)으로 형성되는 경우 배선층(140)은, 순수 몰리브데늄 및 몰리브데늄 알로이(Alloy), 순수 Ti나 Ti 알로이 계열, 단독 순수 구리나 구리 알로이배선, 알루미늄 합금 중 어느 하나의 물질로 형성된다.
다른 실시예들로서 반도체층(130)의 상측에 다중 구조의 배선층(140a, 140b)으로 이루어진 경우에 대해서 도 3 및 도 4를 참조하여 상세히 살펴보면, 배선층(140)이 다중 구조의 배선층(140)으로 이루어진 경우 배선층(140a, 140b)은 금속, 예컨대 구리 또는 알루미늄 등의 금속으로 형성되어 있고, 구리 또는 알루미늄 등의 금속이 반도체층(130)으로 확산되는 것을 방지하며 금속과 반도체층(130)과의 접촉 저항을 개선하기 위한 적어도 하나의 버퍼층(141a, 141b)이 존재한다.
다른 실시예인 도 3을 참조하여 보면, 반도체층(130)의 상측에 다중 구조의 배선층, 특히 이중 구조의 배선층(140a)으로 형성되면 반도체층(130)과 접하는 버퍼층(141a)이 더 형성되는데, 버퍼층(141a)은 순수 몰리브데늄, Mo-Ti, MoTa, MoNb 등 몰리브데늄 알로이 계열 또는 순수 Ti나 Ti 알로이 계열 중 어느 하나의 물질로 이루어진다. 그리고 이 버퍼층(141a)과 접하며 상측에 구리로 이루어진 배선층(140a)이 형성된다.
또 다른 실시예로서 도 4를 참조하여 보면, 반도체층(130)의 상측에 다중 구조의 배선층, 특히 삼중 구조의 배선층으로 형성되는 경우, 배선층(140b)을 기준으로 그 하측과 상측에 각각 제1 버퍼층(141b)과 제2 버퍼층(142b)이 형성된다.
즉, 반도체층(130)과 접하는 상측에는 제1 버퍼층(141b)이 형성되는데, 이 제1 버퍼층(141b)은 순수 몰리브데늄, Mo-Ti, MoTa, MoNb 등 몰리브데늄 알로이 계열 중 어느 하나의 물질로 이루어진다.
그리고 이 제1 버퍼층(141b)와 접하는 상측에는 구리 또는 알루미늄 등의 금속으로 이루어지는 배선층(140b)이 형성되며, 배선층(140b)과 접하는 상측에는 제2 버퍼층(142b)이 형성된다. 제2 버퍼층(142b)은 제1 버퍼층(141b)과 마찬가지로 순수 몰리브데늄, Mo-Ti, MoTa, MoNb 등 몰리브데늄 알로이 계열 중 어느 하나의 물질로 이루어진다.
이하에서는 전술한 박막트랜지스터의 제작방법에 대해 도 5 및 도 6a 내지 도 6e를 참조하여 설명하기로 한다. 단, 박막트랜지스터에 포함되는 배선층이 단일 구조의 배선층인 것을 중심으로 설명하기로 한다.
도 5 및 도 6a 내지 도 6e를 참조하면 본 발명에 따른 박막트랜지스터 제조방법은, 게이트 전극(121) 및 게이트 절연층(120)이 형성된 기판(110)에 반도체층(130), 배선층(140) 및 마스크층(150)을 순차적으로 형성하는 단계와, 외부 광을 조사하면서 배선층(140)과 반도체층(130)을 패터닝하는 단계와, 마스크층(150)의 패턴을 제거하는 단계와, 광원을 조절하면서 배선층(140)을 에칭하는 단계를 포함한다.
각 단계를 구체적으로 살펴보면 다음과 같다.
먼저, 도 6a를 참조하여 설명하면, 기판(110)을 준비하면 기판(110)의 상측에 제일 먼저 게이트 전극(121)을 형성하고, 게이트 전극(121)의 상측에 게이트 절연층(120)을 형성한다.(S210) 그리고 그 상측에는 반도체층(130)과 배선층(140)을 적층하며 형성한다.(S215, S220)
게이트 절연층(120)과 반도체층(130) 및 배선층(140)은 건식증착법을 이용하여 형성하는 것이 일반적이고 그 중에서 스퍼터링법으로 형성하는 것이 바람직한데, 스퍼터링법을 사용하여 형성하면 생산성이 좋고, 박막 계면의 신뢰성이 향상된다.
본 실시예에서는 IGZO 및 ZnO의 변형된 형태 및 GaO, InO, SnO, ZnO, TiO2, Ta2O5, HfO2 등의 조합으로 이루어진 IGZO계열의 산화물을 이용하여 반도체층(130)을 형성하며, 그 상측에 단일 구조의 배선층(140)을 형성한다.
그러나 반도체층(130)과 배선층(140)의 구조는 이에 꼭 한정될 필요가 없으며, 전술한 바와 같이 배선층(140a, 140b)이 구리 또는 알루미늄 등의 금속으로 이루어질 경우 구리 또는 알루미늄 등의 금속이 반도체층(130)으로 확산되는 것을 방지하는 버퍼층(141a, 141b, 142b)을 더 형성할 수 있다.
특히 배선층(140b)이 알루미늄으로 이루어지는 삼중 구조의 배선층(140b)의 경우에는 배선층(140b)을 기준으로 그 상측과 하측에 버퍼층(141b, 142b)을 더 형성한다.
이와 같이 배선층(140)까지 형성되고 난 후에는 배선층(140)의 상측에 단층의 패터닝된 마스크층(150)이 형성(S225)되는데, 패터닝된 마스크층(150)은 슬릿노광기술을 이용하여 형성하게 된다. 마스크층(150)은 예컨대, 포토레지스트 (PR)층 일 수 있다.
다음에 도 6b를 참조하면, 마스크층(150)이 형성되고 난 후에는 배선층(140)과 반도체층(130)을 패터닝하는 단계(S230)가 이루어진다. 배선층(140)과 반도체층(130)을 패터닝하는 단계는 IGZO 계열의 산화물로 이루어진 반도체층(130)의 특성을 이용하게 되는데, 이 반도체층(130)은 외부 광, 예컨대 자연광 또는 자외선(UV)계열을 조사하였을 때 에칭에 대한 반응 속도가 증가하는 특성을 갖고 있다.
따라서 본 실시예에는 반도체층(130)과 배선층(140)을 패터닝할 때에 외부 광, 특히 UV를 조사하여 반응 속도를 높여 패터닝하게 된다.
다음에 도 6c를 참조하면, 반도체층(130)과 배선층(140)의 패터닝이 이루어진 후에는 마스크층(150)의 상부를 제거하는 단계(S235)가 이루어지는데, 이 때에는 O2 애싱(ashing), 즉 플라즈마 애싱장치를 이용하여 산소 플라즈마를 발생시켜 마스크층(150)의 상부를 제거한다.
이와 달리, 패터닝된 마스크층(150)의 전체를 제거한 후, 추후 설명할 배선층(140)을 에칭하기 위한 별도의 마스크층을 새로 형성할 수도 있다.
도 6d를 참조하여 설명하면, 마스크층(150)의 상부를 제거하게 되면 마스크층(150)을 토대로 배선층(140)을 에칭(Etching)하여 채널부(C)를 형성하는 단계(S240)가 이루어진다. 채널부(C)를 형성하는 단계에서는 전술한 바와 같이 배선층(140)을 에칭하되, 외부 광을 조절하면서 배선층(140)을 에칭하는데, 본 실시예에서는 특히 반도체층(130) 및 배선층(140)을 패터닝하는 단계(S230)에서와 달리 외부 광을 완전히 차단한 후 배선층(140)의 에칭이 이루어진다.
이는 전술하였듯이 반도체층(130)이 외부 광을 조사하였을 때 에칭(Etching)에 대한 반응 속도가 증가하는 특성을 갖고 있기 때문에 채널부(C)를 형성하는 단계에서는 반도체층(130)이 외부 광에 대한 영향을 받지 않아야 하므로 외부 광(UV)을 차단한 후 배선층(140)만 에칭이 이루어지도록 하는 것이다.
그러나 외부 광은 본 실시예에서와 같이 꼭 차단될 필요 없으며, 배선층(140)의 에칭 시 반도체층(130)이 영향이 받지 않을 정도의 최소량만큼만 외부 광의 조사의 조절이 이루어져도 무방하다.
이와 같이 채널부(C)가 형성된 후에는 채널부(C)의 활성화를 위하여 열처리 및 표면처리를 하는 단계(S245)가 이루어지고, 마지막으로 패시베이션(Passivation)층(160)과 화소전극(P)이 형성되는 단계(S250)가 이루어져 박막트랜지스터가 완성된다.
전술한 바와 같은 제조방법으로 제조되는 박막트랜지스터는 박막트랜지스터를 구성하는 반도체층(130)이 IGZO 계열의 산화물, 즉 IGZO 및 ZnO의 변형된 형태, GaO, InO, SnO, ZnO, TiO2, Ta2O5, HfO2 등의 새로운 조합의 산화물로 이루어지기 때문에 반도체층(130)과 접하며 반도체층(130)의 상측에 형성되는 배선층(140)과의 선택비를 조절하기 쉬워진다.
특히 이러한 산화물로 이루어진 반도체층(130)은 외부 광 조사에 의해 에칭(Etching)에 대한 반응 속도가 빨라지는 특성을 갖고 있기 때문에 반도체층(130)과 배선층(140)의 패터닝을 형성하는 단계에서는 외부 광 조사로 반응속도를 빠르게 하여 패터닝 작업이 빠르게 이루어지도록 할 수 있고, 배선층(140)만 에칭하여 채널을 형성하는 단계에서는 단순하게 외부 광 조사를 차단하는 것만으로 배선층(140)만 선택적으로 에칭할 수 있어 작업 공정을 단축시킬 수 있는 효과를 얻을 수 있다.
또한 반도체층의 에칭속도가 느린 경우와 비교하여 반도체층 에칭 시간 동안 에칭액에 노출된 상부 데이터 배선의 과식각을 효과적으로 방지할 수 있는 장점이 있다.
그리고 종래에 반도체층을 산화물로 형성하면 배선층과의 선택비를 조절하기 어려웠기 때문에 반도체층의 데미지를 방지하기 위하여 반도체층과 배선층 사이에 형성되었던 에치 스토퍼(etch stopper)를 본 발명에에서는 삭제할 수 있기 때문에 공정시간이 단축되며 생산량 향상 및 생산비용이 크게 절감되는 효과를 얻을 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판 120: 게이트 절연층
121: 게이트 전극 130: 반도체층
140: 배선층 140, 140a, 140b: 배선층
150: 마스크층 160: 패시베이션층
C: 채널부 P: 화소전극
121: 게이트 전극 130: 반도체층
140: 배선층 140, 140a, 140b: 배선층
150: 마스크층 160: 패시베이션층
C: 채널부 P: 화소전극
Claims (10)
- 게이트 전극 및 게이트 절연층이 형성된 기판에 반도체층, 배선층 및 패터닝된 마스크층을 순차적으로 형성하는 단계;
외부 광을 조사하면서 상기 패터닝된 마스크층을 기초로 상기 배선층 및 상기 반도체층을 패터닝하는 단계;
상기 마스크층의 적어도 일부를 제거하는 단계; 및
외부 광 조사를 조절하면서 상기 배선층을 에칭하여 채널부를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법. - 제 1 항에 있어서,
상기 외부 광 조사를 조절하는 것은,
상기 반도체층의 에칭을 방지하기 위해 외부 광 조사를 차단하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법. - 제 1 항에 있어서,
상기 반도체층 및 상기 배선층은 건식증착법으로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법. - 제 1 항에 있어서,
상기 마스크층을 제거하는 단계는,
산소 플라즈마 애싱 방법을 이용하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법. - 제 1 항에 있어서,
상기 배선층은 단일 구조의 배선층이며,
상기 단일 구조의 배선층은 순수 몰리브데늄 및 몰리브데늄 알로이, 순수 Ti나 Ti 알로이 계열, 단독 순수 구리나 구리 알로이배선, 단독 순수 알루미늄이나 알루미늄 합금 중 어느 하나의 물질로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법. - 제 1 항에 있어서,
상기 배선층은 다중 구조의 배선층이며,
상기 다중 구조의 배선층은 금속층 및 상기 금속층의 상기 반도체층으로의 확산을 방지하는 적어도 하나의 버퍼층을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법. - 제 6 항에 있어서,
상기 다중 구조의 배선층은 이중 구조의 배선층이며, 하나의 버퍼층을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법. - 제 7 항에 있어서,
상기 이중 구조 배선층의 버퍼층은,
순수 몰리브데늄, Mo-Ti, MoTa, MoNb의 몰리브데늄 알로이 계열, 순수 Ti나 Ti 알로이 계열 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법. - 제 6 항에 있어서,
상기 다중 구조의 배선층은 삼중 구조의 배선층이며,
상기 삼중 구조의 배선층 하측에 형성되는 제1 버퍼층; 및
상기 삼중 구조의 배선층 상측에 형성되는 제2 버퍼층을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법. - 제 9 항에 있어서,
상기 제1 버퍼층 및 제2 버퍼층은, 순수 몰리브데늄, Mo-Ti, MoTa, MoNb의 몰리브데늄 알로이 계열 중 하나의 물질을 각각 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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