JP2007305958A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】トレンチ埋め込みの際に研磨工程及び低選択比のウェットエッチング工程を適用してボイドなしにトレンチを埋め込むための半導体素子の製造方法を提供すること。
【解決手段】半導体基板の所定の領域にトレンチを形成する段階と、前記トレンチが埋め込まれるように、全体構造の上部に第１絶縁膜及び第２絶縁膜を順次形成する段階と、前記半導体基板の上部が露出するまで前記第１及び第２絶縁膜を研磨する段階と、低選択比のウェットエッチング工程を行って第２絶縁膜を除去しながら前記トレンチの側面に前記第１絶縁膜の一部が残留するようにする段階と、前記トレンチが埋め込まれるように、全体構造の上部に第３絶縁膜を形成して素子分離膜を形成する段階とを含む、半導体素子の製造方法を提供する。
【選択図】図１ｃ

Description

本発明は、半導体素子の製造方法に係り、特に、研磨工程及び低選択比のウェットエッチング(wet etch)工程を適用してボイド(void)なしにトレンチを完全に埋め込むための半導体素子の製造方法に関する。
素子の高集積化に伴い、素子分離膜形成工程がさらに難しくなっている。これにより、半導体基板にトレンチを形成した後、これを埋め込むＳＴＩ(Shallow Trench Isolation)方法を用いて素子分離膜を形成している。一方、ＳＴＩ方法にも種々の方法があるが、その中でも、半導体基板上に積層されたトンネル酸化膜、ポリシリコン膜及びハードマスク膜を順次エッチングしてトレンチを形成し、トレンチが埋め込まれるように全体構造上に酸化膜を形成する方法が、例えばＮＡＮＤ型フラッシュメモリ素子に適用されている。ところが、高集積化された素子の場合、トレンチの入り口幅に比べてトレンチの深さが深いため、トレンチをボイドなしに埋め込むのは非常に難しい実情である。
その理由は、トレンチに酸化膜を埋め込む際に、トレンチの入り口がトレンチの底部に比べて蒸着速度が速いため、酸化膜の蒸着が進みながらトレンチの入り口が塞がるオーバーハング(over-hang)が発生し、トレンチの内部にボイドが発生するためである。これを克服するために現在使用しているトレンチ埋め込み方法としては、次の２通りがある。一つ目は、トレンチ内に高密度プラズマを用いて酸化膜を形成した後、トレンチの入り口部分に厚く形成された酸化膜をエッチングしてトレンチの入り口部分を広め、再びトレンチ内に酸化膜を形成してボイドが発生しないように埋め込む方法がある。二つ目は、埋め込み物質を変更し、ＳＯＤ(Spinon Dielectric)物質を用いて埋め込む方法がある。
ところが、一つ目のトレンチ埋め込み方法は、９０ｎｍの素子では適用可能であるが、７０ｎｍの素子では蒸着後にウェットエッチングを行い、さらに蒸着する方法を継続的に繰り返し行わなければならないため、生産性の面で不利であり、６０ｎｍの素子では前記のような方法の適用が不可能である。また、一つ目のトレンチ埋め込み方法では、フッ素(fluorine)による素子の信頼性問題が発生する。
二つ目のトレンチ埋め込み方法の場合も、素子の信頼性問題が発生し、ＳＯＤ物質の種類によるコストの上昇により材料費の上昇問題が発生する。
そこで、本発明は、かかる問題点を解決するためのもので、その目的とするところは、トレンチ埋め込みの際に研磨工程及び低選択比のウェットエッチング工程を適用してボイドなしにトレンチを埋め込むための半導体素子の製造方法を提供することにある。
上記課題を解決するために、本発明は、半導体基板の所定の領域にトレンチを形成する段階と、前記トレンチが埋め込まれるように、全体構造の上部に第１絶縁膜及び第２絶縁膜を順次形成する段階と、前記半導体基板の上部が露出するまで前記第１及び第２絶縁膜を研磨する段階と、低選択比のウェットエッチング工程を行って第２絶縁膜を除去しながら前記トレンチの側面に前記第１絶縁膜の一部が残留するようにする段階と、前記トレンチが埋め込まれるように、全体構造の上部に第３絶縁膜を形成して素子分離膜を形成する段階とを含む、半導体素子の製造方法を提供する。
上述した本発明は、低価物質であるＳＯＧを工程に適用することにより、コストダウンを図ることができる。また、本発明は、低選択比のウェットエッチング工程を適用してボイドなしにトレンチを埋め込むことができる。
以下に添付図面を参照しながら、本発明の好適な実施の形態を詳細に説明する。
図１ａ〜図１ｃは、本発明の一実施形態に係る半導体素子の製造方法を説明するために順次示した素子の断面図である。
図１ａを参照すると、半導体基板１００の上部にトンネル酸化膜１０２、フローティングゲート用ポリシリコン膜１０４、バッファ膜１０６及びハードマスク膜１０８を順次形成する。この際、バッファ膜１０６は酸化膜で形成し、ハードマスク膜１０８は窒化膜で形成する。フォトリソグラフィーでハードマスク膜１０８をパターニングする。パターニングされたハードマスク膜１０８をマスクとしてバッファ膜１０６、ポリシリコン膜１０４、トンネル酸化膜１０２及び半導体基板１００を所定の深さにエッチングしてトレンチ１１０を形成する。
図１ｂを参照すると、トレンチ１１０を含んだ全体構造の上部に第１絶縁膜１１２を形成してトレンチ１１０が完全に埋め込まれないようにする。この際、第１絶縁膜１１２は、ＨＤＰ(High Density Plasma)酸化膜で形成し、トレンチ１１０の埋め込みの際にトレンチ１１０の入り口部分にオーバーハングが発生する。トレンチ１１０が完全に埋め込まれるように、全体構造の上部に第２絶縁膜１１４を形成する。この際、第２絶縁膜１１４は、ＳＯＧ(SpinOn Glass)、ＢＰＳＧ(Boron Phosphorus Silicate Glass)またはＯ３−ＴＥＯＳ(Tetra EthylOrtho Silicate)で形成する。ハードマスク膜１０８の上部が露出するまで、第１及び第２絶縁膜１１２及び１１４を研磨する。
図１ｃを参照すると、低選択比のウェットエッチング工程を適用して第２絶縁膜１１４を除去する。第２絶縁膜除去工程の際に、第２絶縁膜１１４：第１絶縁膜１１２のエッチング選択比は２：１〜８：１とする。第２絶縁膜１１４を除去することにより、トレンチ１１０の入り口部分に発生したオーバーハングが除去されながら、ポリシリコン膜１０４の側面に第１絶縁膜１１２が一部残留する。トレンチ１１０が完全に埋め込まれるように全体構造の上部に第３絶縁膜１１６を形成した後、ハードマスク膜１０８の上部が露出するまで研磨して素子分離膜１１８を形成する。この際、第３絶縁膜１１６はＨＤＰ酸化膜とする。これにより、トレンチ１１０がボイドなしに完全に埋め込まれる。
以上、本発明の技術思想は好適な実施の形態によって具体的に記述されたが、これらの実施の形態は本発明を説明するためのものに過ぎず、制限するためのものではない。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内において、種々の変更を加え得ることが理解できるであろう。
本発明の一実施形態に係る半導体素子の製造方法を説明するために順次示した素子の断面図である。 本発明の一実施形態に係る半導体素子の製造方法を説明するために順次示した素子の断面図である。 本発明の一実施形態に係る半導体素子の製造方法を説明するために順次示した素子の断面図である。
符号の説明
１００ 半導体基板
１０２ トンネル酸化膜
１０４ ポリシリコン膜
１０６ バッファ膜
１０８ ハードマスク膜
１１０ トレンチ
１１２ 第１絶縁膜
１１４ 第２絶縁膜
１１６ 第３絶縁膜
１１８ 素子分離膜

Claims (4)

  1. 半導体基板の所定の領域にトレンチを形成する段階と、
    前記トレンチが埋め込まれるように、全体構造の上部に第１絶縁膜及び第２絶縁膜を順次形成する段階と、
    前記半導体基板の上部が露出するまで前記第１及び第２絶縁膜を研磨する段階と、
    低選択比のウェットエッチング工程を行って前記第２絶縁膜を除去しながら前記トレンチの側面に前記第１絶縁膜の一部が残留するようにする段階と、
    前記トレンチが埋め込まれるように、全体構造の上部に第３絶縁膜を形成して素子分離膜を形成する段階とを含むことを特徴とする、半導体素子の製造方法。
  2. 前記第１及び第３絶縁膜は、ＨＤＰ酸化膜で形成することを特徴とする、請求項１に記載の半導体素子の製造方法。
  3. 前記第２絶縁膜は、ＳＯＧ、ＢＰＳＧまたはＯ３−ＴＥＯＳで形成することを特徴とする、請求項１に記載の半導体素子の製造方法。
  4. 前記第２絶縁膜除去工程時の前記第２絶縁膜：前記第１絶縁膜のエッチング選択比は、２：１〜８：１とすることを特徴とする、請求項１に記載の半導体素子の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7648921B2 (en) * 2006-09-22 2010-01-19 Macronix International Co., Ltd. Method of forming dielectric layer
TW200913169A (en) * 2007-09-13 2009-03-16 Powerchip Semiconductor Corp Method of fabricating flash memory
CN103066008A (zh) * 2012-12-26 2013-04-24 上海宏力半导体制造有限公司 一种提高闪存浅槽隔离工艺中凹槽电介质填孔能力的方法
KR20220111758A (ko) 2021-02-01 2022-08-10 삼성전자주식회사 반도체 장치 및 그의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US6077790A (en) * 1997-03-14 2000-06-20 Micron Technology, Inc. Etching process using a buffer layer
US6149828A (en) * 1997-05-05 2000-11-21 Micron Technology, Inc. Supercritical etching compositions and method of using same
TW434786B (en) * 1999-03-04 2001-05-16 Mosel Vitelic Inc Method for fabricating a trench isolation
US6335261B1 (en) * 2000-05-31 2002-01-01 International Business Machines Corporation Directional CVD process with optimized etchback
US6798038B2 (en) * 2001-09-20 2004-09-28 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device with filling insulating film into trench
KR100497610B1 (ko) * 2003-02-14 2005-07-01 삼성전자주식회사 반도체 장치의 절연막 형성방법
TWI222160B (en) * 2003-04-08 2004-10-11 Nanya Technology Corp Method of reducing trench aspect ratio
US7015113B2 (en) * 2004-04-01 2006-03-21 Micron Technology, Inc. Methods of forming trench isolation regions
US7332409B2 (en) * 2004-06-11 2008-02-19 Samsung Electronics Co., Ltd. Methods of forming trench isolation layers using high density plasma chemical vapor deposition
JP2006156471A (ja) * 2004-11-25 2006-06-15 Toshiba Corp 半導体装置および半導体装置の製造方法
KR100624327B1 (ko) * 2004-12-30 2006-09-19 동부일렉트로닉스 주식회사 반도체 소자의 ｓｔｉ 형성 방법
JP4886219B2 (ja) * 2005-06-02 2012-02-29 株式会社東芝 半導体装置およびその製造方法

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