JP2008130829A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】サブコンタクトはプロセス上の制約から要する面積が大きくなる。
【解決手段】上層Si基板12、SiO2膜層14、下層Si基板16からなるSOI基板にSiO2膜22およびPoly−Si26からなる素子分離用絶縁膜を形成すると同時に埋め込みSiO224を埋め込んだサブコンタクト用のホールを形成する。ウェットエッチングにより埋め込みSiO224を途中までエッチングした後、トランジスタ28上の引き出し電極用コンタクトホールを形成すると同時に、SOI基板のSiO2膜層14まで貫通するサブコンタクト用のコンタクトホール40を形成する。その後、各コンタクトホールをWで埋め込むことにより、Wプラグ44と同時にサブコンタクト42を形成する。
【選択図】 図3
【解決手段】上層Si基板12、SiO2膜層14、下層Si基板16からなるSOI基板にSiO2膜22およびPoly−Si26からなる素子分離用絶縁膜を形成すると同時に埋め込みSiO224を埋め込んだサブコンタクト用のホールを形成する。ウェットエッチングにより埋め込みSiO224を途中までエッチングした後、トランジスタ28上の引き出し電極用コンタクトホールを形成すると同時に、SOI基板のSiO2膜層14まで貫通するサブコンタクト用のコンタクトホール40を形成する。その後、各コンタクトホールをWで埋め込むことにより、Wプラグ44と同時にサブコンタクト42を形成する。
【選択図】 図3
Description
本発明は、半導体装置に関し、特に基板にサブコンタクトを有する半導体装置およびその製造方法に関する。
近年、半導体集積回路はその集積度が進み、多種多様な素子を高密度に配置する必要が出てきた。それらの素子を互いに干渉することなく動作させるために、LOCOS(Local Oxidation of Silicon)法、STI(Shallow Trench Isolation)法、DTI(Deep Trench Isolation)法などの素子分離技術が発展してきた。
DTI法は、フラットパネルディスプレイ(FPD: Flat Panel Display)のスキャンドライバやデータドライバ、スイッチング素子などに用いられる高耐圧のトランジスタを搭載した集積回路などで用いられる手法である。DTI法では、SOI(Silicon on Insulator)基板の活性領域Siに、分離したい領域の外周に沿って深い溝を形成した後、溝の内壁にSi酸化膜を形成し、さらにはPoly−Siなどを埋め込んでから表面を平坦化することによって素子分離用絶縁膜を形成する。このSi酸化膜やPoly−Siによって電気的に分離されたSi領域のそれぞれにトランジスタ等の素子を形成していく(例えば特許文献1参照)。
分離されたSi領域にはトランジスタ等の素子の他、分離したSi基板の電位を所定の値に制御するためのサブコンタクトが形成される場合がある。チップサイズの縮小化、半導体の高集積化の要請は日々強くなるが、素子の形成領域以外に確保しなければならないサブコンタクトの形成領域が大きいほど、それらの傾向に対して無視できない障壁となってしまう。
また、サブコンタクトはトランジスタの引き出し電極のためのコンタクトホールより深いため、サブコンタクトを形成するために固有の工程を設ける必要があり、形成に要する時間も長い。結果としてサブコンタクトを形成することによりスループットが低くなり製造コストにも悪影響を及ぼす。
本発明はこうした課題に鑑みてなされたものであり、その目的は、サブコンタクトを、形成面積を抑えながら効率的に形成する技術を提供することにある。
本発明のある態様は半導体装置の製造方法に関する。この半導体装置の製造方法は、素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置の製造方法であって、基板に素子分離用の溝とサブコンタクト用のコンタクトホールをエッチングにより同時に形成する工程と、溝内部に絶縁材料を埋め込み前記素子分離用絶縁膜を形成するとともに、サブコンタクト用のコンタクトホールを絶縁材料で埋め込む工程と、基板の上面に層間絶縁膜を形成する工程と、サブコンタクト用のコンタクトホール上部の層間絶縁膜およびサブコンタクト用のコンタクトホール内部の絶縁材料をエッチングして、サブコンタクト用のコンタクトホールを開口する工程と、サブコンタクト用のコンタクトホールに導電性材料を埋め込む工程と、を含むことを特徴とする。
本発明の別の態様も半導体装置の製造方法に関する。この半導体装置の製造方法は、素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置の製造方法であって、サブコンタクト用のコンタクトホールの深さ方向の一部を素子分離用の溝と同時に形成する工程と、サブコンタクト用のコンタクトホールの深さ方向の別の一部を素子分離用絶縁膜により分離された領域に形成した素子の引き出し電極用のコンタクトホールと同時に形成する工程と、を含むことを特徴とする。
本発明の別の態様は半導体装置に関する。この半導体装置は、素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置であって、サブコンタクトの水平方向の幅の最大値はいずれの水平面においても前記素子分離用絶縁膜の膜厚より小さいことを特徴とする。
ここで「サブコンタクトの水平方向の幅の最大値」とは、サブコンタクトの断面形状である円形、矩形、楕円形などの幅の最大値のことであり、例えば円形であれば直径、矩形であれば長手方向の幅、楕円形であれば長径などである。また「素子分離用絶縁膜の膜厚」とは素子分離用絶縁膜の水平方向の断面形状であるラインの幅のことである。
なお、以上の構成要素の任意の組合せ、本発明の表現を半導体集積回路、半導体基板などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、素子分離用絶縁膜およびサブコンタクトを含む高集積な半導体装置を安価に製造することができる。
まず本実施の形態の特徴を明らかにするために、素子分離を行った領域にサブコンタクトとトランジスタを形成した基板の構造例について説明する。図1はSOI基板を用いて素子分離を行った場合の一般的な基板の断面図である。SOI基板は下層Si基板116、SiO2膜層114、および上層Si基板112を含む。この基板にさらにSiO2膜122およびPoly−Si126からなる素子分離用絶縁膜とトランジスタ128が形成され、BPSG(Boron Phosphorus Silicon Glass)などの層間絶縁膜130中にトランジスタに接続するプラグ144が形成される。また層間絶縁膜130、上層Si基板112、およびSiO2膜層114を貫通するようにサブコンタクト142が形成される。
図1に示すような構造の基板を形成するためには通常、
(1)素子分離用溝の加工とSiO2膜122およびPoly−Si126の埋め込み
(2)トランジスタ128の形成
(3)層間絶縁膜130の形成
(4)サブコンタクト142のコンタクトホール形成
(5)プラグ144のコンタクトホール形成
(6)各コンタクトホールの埋め込み
といった工程を経る必要がある。すなわち、素子分離用絶縁膜、プラグ144、サブコンタクト142、トランジスタ128といった各要素は、加工量、加工対象、使用材料などの観点でその形成手法を共通化できないため、ほとんどの部分を独立に作り込んでいく必要がある。
(1)素子分離用溝の加工とSiO2膜122およびPoly−Si126の埋め込み
(2)トランジスタ128の形成
(3)層間絶縁膜130の形成
(4)サブコンタクト142のコンタクトホール形成
(5)プラグ144のコンタクトホール形成
(6)各コンタクトホールの埋め込み
といった工程を経る必要がある。すなわち、素子分離用絶縁膜、プラグ144、サブコンタクト142、トランジスタ128といった各要素は、加工量、加工対象、使用材料などの観点でその形成手法を共通化できないため、ほとんどの部分を独立に作り込んでいく必要がある。
図1においてサブコンタクト142は、層間絶縁膜130、上層Si基板112、およびSiO2膜層114を貫くコンタクトホールを形成し、アルミニウムなどの埋め込み材料をスパッタリングにより堆積させて形成する。サブコンタクト142は他の構成要素より深いコンタクトホールの加工が必要となるため、短時間にエッチングを行いコンタクトホールを形成するためには図1のような階段形状またはすり鉢形状としてアスペクト比を低く抑える必要がある。この形状によりスパッタによる埋め込み材料の埋め込み性も良好となる。
ところがサブコンタクト142をこのような形状とすることにより、各分離領域においてサブコンタクト142を形成すると、チップ全体で必要となるサブコンタクト142の形成領域が多大なものになり、チップサイズの縮小や高集積化に対し障壁となる。そこで本実施の形態では加工に要する時間を削減しながらもサブコンタクト142に要する領域を小さくする。
次に本実施の形態における素子分離用絶縁膜、素子およびサブコンタクトの形成手法について図2および図3に基づき説明する。図2および図3は各処理工程を示す基板の断面図である。まず図2(a)に示すように、下層Si基板16、SiO2膜層14、および上層Si基板12を含むSOI基板を用意する。そして図2(b)に示すように、SOI基板に素子分離用の溝18およびサブコンタクト用のホール20をRIE(Reactive Ion Etching)により形成する。この際、例えばパターニングした窒化膜上のTEOS(tetra ethyl ortho silicate)(図示せず)をハードマスクとしてSF6/HBr/O2ガスによってエッチングを行う。
本実施の形態におけるサブコンタクト用のホール20は同図に示すように、素子分離用の溝18の幅よりその径が小さい。素子分離用の溝18の幅は例えば幅1.0〜3.0μm程度であり、サブコンタクト用のホール20の径は例えば0.1〜0.8μm程度である。後者の寸法は以下に述べるように、素子分離用の溝18の内部に形成するSiO2膜の厚さによって決定する。
次に図2(c)に示すように、素子分離用の溝18の内壁および底面に、熱酸化またはCVD(Chemical Vapor Deposition)法によりSiO2膜22を形成する。このとき同時にサブコンタクト用のホール20の内部にも埋め込みSiO224を形成する。素子分離用の溝18の内部に形成するSiO2膜22の膜厚は素子分離用絶縁膜に必要な幅、すなわち素子分離用の溝18の幅に依存して決定するが、例えば0.3〜0.8μm程度である。同図に示すように、このSiO2膜22の形成と同時に、サブコンタクト用のホール20の埋め込みSiO224による埋め込みが完了するように、あらかじめサブコンタクト用のホール20の径を決定しておく。
続いて図2(d)に示すように、CVD法によりPoly−Si26を気相成長させて素子分離用の溝18の内部をさらに埋め込み、エッチバックして上面のPoly−SiとTEOSなどを除去して平坦化する。この後、Poly−Si26の上部にさらにLOCOS法により酸化膜を形成するなどしてもよい。
次いで図3(a)に示すように、通常の方法でトランジスタ28等の素子およびBPSGなどの層間絶縁膜30を形成する。そして図3(b)に示すように、サブコンタクト用のホール20を形成した位置に開口部34を有するレジストマスク32を層間絶縁膜30上に形成し、HF:H2O溶液などによりサブコンタクト用のホール20内部の埋め込みSiO224をエッチングする。このとき層間絶縁膜30は多少後退するが、この工程によってウェットエッチングで高速かつ異方性をもってサブコンタクト用のホール20を形成し直すことができる。このエッチングが終了した時点で、同図に示すようにサブコンタクト用のホール20内部の埋め込みSiO224が残っていてもよいし、全てエッチングされていてもよい。ただしSOI基板のSiO2膜層14への水平方向の侵食が行われないように、SiO2膜層14の上面以上の水平面で終了することが望ましい。
レジストマスク32を除去した後、図3(c)に示すように、トランジスタ28の各領域とサブコンタクトが位置する領域にそれぞれ開口部36および開口部34を有するレジストマスク38を層間絶縁膜30上に形成し、RIE(Reactive Ion Etching)により異方性エッチングを行う。これによりトランジスタ28の引き出し電極用のコンタクトホールが形成されるとともに、サブコンタクト用のホール内部の残りの埋め込みSiO224およびSOI基板のSiO2膜層14が異方性をもってエッチングされる。そしてサブコンタクト用のホールの底部がSiO2膜層14の下面に到達するまでエッチングを行う。結果として層間絶縁膜30、上層Si基板12、およびSiO2膜層14を貫通するサブコンタクト用のコンタクトホール40が形成される。
その後、図3(d)に示すように、レジストマスク38を除去し、トランジスタ28の引き出し電極用のコンタクトホールとサブコンタクト用のコンタクトホール40内部にTi、TiN膜をスパッタリングまたはCVD法により形成した後、WをCVD法により気相成長させて埋め込みを行う。そして表面をウェットエッチバックやCMPなどにより平坦化することにより、Wプラグ44とサブコンタクト42の双方が完成する。
以上述べた本実施の形態によれば、サブコンタクト用のコンタクトホールを形成する際、その深さ方向の一部を素子分離用の溝の形成と同時に行い、残りをトランジスタの引き出し電極用コンタクトホールの形成と同時に行う。そしてサブコンタクト用のコンタクトホールを形成するのに特に必要な工程を、ホール内部の埋め込みSiO2のウェットエッチングのみとする。当該ウェットエッチングはスループットが高いため、サブコンタクトのコンタクトホールのみを独立してドライエッチングで形成する場合と比較すると処理が格段に高速化する。結果として製造コストを削減させることができる。
また素子分離用の溝や引き出し電極用コンタクトホールと同時にサブコンタクト用のコンタクトホールを形成することにより、アスペクト比が高くても形成に要する時間を気にする必要がなくなり、サブコンタクトの断面形状を細長くすることができる。結果としてチップ内でサブコンタクトの形成に要する面積を縮小することができ、チップ全体の面積縮小を容易に行うことができる。またホール径が小さいため短時間で埋め込み性を良好にWを成長させることができる。結果としてサブコンタクトの形成に要する時間の削減と面積縮小を同時に実現させることができる。
以上、本発明を実施の形態をもとに説明した。上記実施の形態は例示であり、それらの各構成要素の組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
例えば、実施の形態ではSOI基板を用いて素子分離用絶縁膜を形成し、サブコンタクト用コンタクトホールの一部を素子分離用の溝と同時に形成し、残りをトランジスタの引き出し電極用コンタクトホールと同時に形成した。これによりサブコンタクト下部に位置するSOI基板のSiO2膜層をドライエッチングで異方性をもって貫通させた。一方、SOI基板を使用しない場合などにおいて、サブコンタクト用コンタクトホールを全て、素子分離用の溝と同時に形成するようにしてもよい。この場合、図3(b)に示したウェットエッチングによって、サブコンタクト用コンタクトホール内部の埋め込みSiO2を全てエッチングしてコンタクトホールを完成するようにしてもよい。このようにしても、サブコンタクトの形成に要する時間は削減でき、所要面積も縮小できるため、実施の形態で述べたのと同様の効果を得ることができる。
12 上層Si基板、 14 SiO2膜層、 16 下層Si基板、 18 素子分離用の溝、 20 サブコンタクト用のホール、 22 SiO2膜、 24 埋め込みSiO2、 26 Poly−Si、 28 トランジスタ、 30 層間絶縁膜、 40 サブコンタクト用のコンタクトホール、 42 サブコンタクト、 44 Wプラグ。
Claims (7)
- 素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置の製造方法であって、
前記基板に素子分離用の溝と前記サブコンタクト用のコンタクトホールをエッチングにより同時に形成する工程と、
前記溝内部に絶縁材料を埋め込み前記素子分離用絶縁膜を形成するとともに、前記サブコンタクト用のコンタクトホールを絶縁材料で埋め込む工程と、
前記基板の上面に層間絶縁膜を形成する工程と、
前記サブコンタクト用のコンタクトホール上部の層間絶縁膜および前記サブコンタクト用のコンタクトホール内部の絶縁材料をエッチングして、前記サブコンタクト用のコンタクトホールを開口する工程と、
前記サブコンタクト用のコンタクトホールに導電性材料を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記基板はSOI基板であり、
前記サブコンタクト用のコンタクトホールを開口する工程は、前記SOI基板に含まれる絶縁膜層の上面以上の所定の水平面まで前記サブコンタクト用のコンタクトホール内部の絶縁材料をウェットエッチングによりエッチングし、
前記サブコンタクト用のコンタクトホールを開口する工程の後、前記サブコンタクト用のコンタクトホールの底面が前記SOI基板に含まれる絶縁膜層の下面に到達するまで、前記サブコンタクト用のコンタクトホールをドライエッチングによりさらにエッチングする工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記層間絶縁膜を形成する工程の前に、前記素子分離用絶縁膜により分離された領域に素子を形成する工程をさらに含み、
前記コンタクトホールをドライエッチングによりさらにエッチングする工程は、前記素子の引き出し電極用のコンタクトホールを形成するのと同時に行うことを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記埋め込む工程は、導電性材料を化学気相成長法により埋め込むことを特徴とする請求項1から3のいずれかに記載の半導体装置の製造方法。
- 素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置の製造方法であって、
前記サブコンタクト用のコンタクトホールの深さ方向の一部を前記素子分離用の溝と同時に形成する工程と、
前記サブコンタクト用のコンタクトホールの深さ方向の別の一部を前記素子分離用絶縁膜により分離された領域に形成した素子の引き出し電極用のコンタクトホールと同時に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置であって、
前記サブコンタクトの水平方向の幅の最大値はいずれの水平面においても前記素子分離用絶縁膜の膜厚より小さいことを特徴とする半導体装置。 - 前記サブコンタクトはタングステンを含む導電性材料により形成されたことを特徴とする請求項6に記載の半導体装置。
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JP2014096578A (ja) * | 2012-10-10 | 2014-05-22 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | マイクロイメージングデバイスのための改善された相互接続方法 |
US9614076B2 (en) | 2013-08-12 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
CN106783729A (zh) * | 2016-12-22 | 2017-05-31 | 上海新微科技服务有限公司 | 一种soi下衬底接触引出的方法 |
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