KR20120003692A - 매립게이트를 구비한 반도체 장치 제조방법 - Google Patents
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Abstract
본 발명은 매립게이트를 구비한 반도체 장치에서 셀영역과 페리영역의 경계지역에 형성된 둔턱에 기인한 반도체 장치의 특성 열화 및 신뢰성 저하를 방지할 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 셀영역과 페리영역을 갖는 기판의 상기 셀영역 기판에 복수개의 매립게이트를 형성하는 단계; 상기 기판 전면에 절연막을 형성하는 단계; 페리오픈마스크를 사용하여 상기 페리영역의 기판을 노출시키는 단계; 상기 기판 전면에 페리게이트도전막 및 보호막을 형성하는 단계; 상기 보호막 상에 상부면이 평탄하도록 희생막을 형성하는 단계; 상기 셀영역의 페리게이트도전막이 노출될때까지 상기 희생막 및 상기 보호막을 식각하는 단계; 상기 셀영역의 절연막이 노출될때까지 평탄화공정을 실시하는 단계; 및 잔류하는 상기 보호막을 제거하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치 제조방법에 관한 것이다.
현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다 하더라도 소자특성에 만족할 수 있는 저항특성이나 리프레시(refresh), 항복전압(BV) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립게이트(Buried Gate, BG) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
도 1a 내지 도 1e는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 복수의 매립게이트(100)가 형성된 셀영역과 페리영역(또는 주변회로영역)을 갖는 기판(11) 전면에 실링막(15) 및 절연막(16)을 순차적으로 형성한다. 여기서, 셀영역에 형성된 매립게이트(100)는 트렌치(12), 트렌치(12) 표면에 형성된 셀게이트절연막(13) 및 셀게이트절연막(13) 상에서 트렌치(12)를 일부 매립하는 셀게이트전극(14)을 포함하고, 실링막(15)은 나머지 트렌치(12)를 매립하면서 기판(11) 전면을 덮는 구조를 갖는다.
다음으로, 셀영역의 절연막(16) 및 실링막(15)을 선택적으로 식각하여 매립게이트(100) 사이의 기판(11)을 노출시키는 비트라인콘택홀(17)을 형성한 후에 기판 전면(11)에 비트라인콘택홀(17)을 매립하도록 플러그도전막(18)을 증착한다.
다음으로, 플러그도전막(18) 상에 페리오픈마스크(peri open mask)를 이용하여 제1감광막패턴(19)을 형성한 후, 제1감광막패턴(19)을 식각장벽(etch barrier)으로 제1도전막(18), 절연막(16) 및 실링막(15)을 순차적으로 식각하여 페리영역의 기판(11)을 노출시킨다.
도 1b에 도시된 바와 같이, 제1감광막패턴(19)을 제거한 후에 기판(11) 전면에 페리게이트절연막(20) 및 페리게이트도전막(21)을 순차적으로 형성한다.
다음으로, 페리게이트도전막(21) 상에 셀오픈마스크(cell open mask)를 이용하여 제2감광막패턴(22)을 형성한다.
도 1c에 도시된 바와 같이, 제2감광막패턴(22)을 식각장벽으로 셀영역의 페리게이트도전막(21), 페리게이트절연막(20) 및 플러그도전막(18)을 순차적으로 식각하여 비트라인콘택플러그(18A)를 형성한 후에 제2감광막패턴(22)을 제거한다. 이하, 식각된 페리게이트도전막(21)의 도면부호는 '21A'로 변경하여 표기한다.
여기서, 셀오픈마스크와 페리오픈마스크가 서로 중첩되는 영역으로 인해 비트라인콘택플러그(18A)를 형성하기 위한 식각공정이 완료된 시점에서 셀영역과 페리영역이 접하는 경계지역에 둔턱(A)이 발생한다.
도 1d에 도시된 바와 같이, 셀영역과 페리영역의 경계지역에 형성된 둔턱(A)을 제거하기 위한 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시한다. 이하, 둔턱이 제거된 페리게이트도전막(21A)의 도면부호는 '21B'로 표기한다.
도 1e에 도시된 바와 같이, 기판(11) 전면에 도전막(23) 및 하드마스크막(24)을 순차적으로 형성한 후, 셀영역에 하드마스크막(24) 및 도전막(23)을 순차적으로 식각하여 비트라인콘택플러그(18A)와 접하는 비트라인(26)을 형성하고, 페리영역의 하드마스크막(24), 도전막(23), 페리게이트도전막(21B) 및 페리게이트절연막(20)을 순차적으로 식각하여 페리게이트(25)를 형성한다. 이하, 식각된 페리게이트도전막(21B) 및 페리게이트절연막(20)의 도면부호는 각각 '21C' 및 '20A'로 변경하여 표기한다.
하지만, 종래기술에서 셀영역과 페리영역이 접하는 경계지역에 형성된 둔턱(A)을 제거하기 위한 평탄화공정시 셀영역과 페리영역에 기형성된 구조물에 손상되는 문제점이 발생한다. 구체적으로, 평탄화공정시 둔턱(A)이 떨어져나감에 따라 둔턱(A) 아래에 형성된 구조물이 패이거나(도 1d의 도면부호 'B' 참조), 페리영역의 페리게이트도전막(21B)이 손실되는 문제점이 발생한다(도 1d의 도면부호 'C' 참조).
상술한 바와 같이, 둔턱(A)을 제거하기 위한 평탄화공정시 유발된 결함들은 후속 페리게이트(25) 형성공정시 기판(11) 손실(도 1e의 도면부호 'D' 참조)과 같은 문제점을 유발하여 반도체 장치의 특성 열화 및 신뢰성 저하와 같은 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립게이트를 구비한 반도체 장치에서 셀영역과 페리영역의 경계지역에 형성된 둔턱에 기인한 반도체 장치의 특성 열화 및 신뢰성 저하를 방지할 수 있는 반도체 장치 제조방법을 제공한다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 셀영역과 페리영역을 갖는 기판의 상기 셀영역 기판에 복수개의 매립게이트를 형성하는 단계; 상기 기판 전면에 절연막을 형성하는 단계; 페리오픈마스크를 사용하여 상기 페리영역의 기판을 노출시키는 단계; 상기 기판 전면에 페리게이트도전막 및 보호막을 형성하는 단계; 상기 보호막 상에 상부면이 평탄하도록 희생막을 형성하는 단계; 상기 셀영역의 페리게이트도전막이 노출될때까지 상기 희생막 및 상기 보호막을 식각하는 단계; 상기 셀영역의 절연막이 노출될때까지 평탄화공정을 실시하는 단계; 및 잔류하는 상기 보호막을 제거하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 보호막은 상기 페리게이트도전막 및 상기 절연막에 대하여 식각선택비를 갖는 물질로 형성한다. 구체적으로, 상기 보호막은 질화막을 포함할 수 있고, 상기 페리게이트도전막은 폴리실리콘막을 포함할 수 있으며, 상기 절연막은 산화막을 포함할 수 있다.
상기 희생막은 감광막으로 형성할 수 있다. 상기 셀영역의 페리게이트도전막이 노출될때까지 상기 희생막 및 상기 보호막을 식각하는 단계는 상기 희생막 대 상기 보호막에 대한 식각선택비가 1 : 1인 식각조건으로 실시할 수 있다. 상기 평탄화공정은 화학적기계적연마법 또는 에치백을 사용하여 실시할 수 있다. 그리고, 상기 보호막을 제거하는 단계는 습식식각법을 사용하여 실시할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 상기 기판 전면에 도전막 및 하드마스크막을 순차적으로 형성하는 단계; 및 상기 셀영역의 도전막 및 하드마스크막을 선택적으로 식각하여 비트라인을 형성함과 동시에 상기 페리영역의 하드마스크막, 도전막 및 페리게이트도전막을 순차적으로 식각하여 페리게이트를 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 상기 페리오픈마스크를 사용하여 상기 페리영역의 기판을 노출시키기 이전에 상기 셀영역의 절연막을 선택적으로 식각하여 비트라인콘택홀을 형성하는 단계; 및 상기 비트라인콘택홀을 매립하도록 기판 전면에 플러그도전막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 평탄화공정을 실시하는 단계에서 상기 플러그도전막을 식각하여 상기 비트라인콘택홀을 매립하는 비트라인콘택플러그를 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 셀영역에 비트라인콘택플러그을 형성하기 위한 식각공정시 셀오픈마스크를 사용하지 않음으로써, 페리오픈마스크와 셀오픈마스크를 번갈아 사용함에 따라 셀영역과 페리영역의 경계지역에 둔턱이 발생하는 것을 원천적으로 방지할 수 있는 효과가 있다. 이를 통해, 둔턱을 제거하는 과정에서 발생하는 문제점들도 원천적으로 방지할 수 있는 효과가 있다.
도 1a 내지 도 1e는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에서 셀영역과 페리영역의 경계지역에 형성된 둔턱에 기인한 반도체 장치의 특성 열화 및 신뢰성 저하를 방지할 수 있는 반도체 장치의 제조방법을 제공한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 페리영역(또는 주변회로영역)이 정의된 기판(31)에 소자분리막(미도시)을 형성하여 복수개의 활성영역(미도시)을 정의한다. 이때, 기판(31)으로는 실리콘기판을 사용할 수 있다.
다음으로, 기판(31)을 선택적으로 식각하여 셀영역에 복수개의 트렌치(12)를 형성한다. 이때, 트렌치(32)는 매립게이트(200)가 형성될 공간을 제공하기 위한 것으로, 소자분리막(미도시)과 활성영역(미도시)을 동시에 가로지르는 라인패턴(line pattern)으로 형성할 수 있다.
다음으로, 트렌치(32) 표면 상에 셀게이트절연막(33)을 형성한다. 셀게이트절연막(33)은 산화막으로 형성할 수 있다. 예컨대, 셀게이트절연막(33)은 열산화법(thermal oxidation)을 사용하여 실리콘산화막(SiO2)으로 형성할 수 있다.
다음으로, 셀게이트절연막(33) 상에 트렌치(32)를 일부 매립하는 셀게이트전극(34)을 형성한다. 셀게이트전극(34)은 금속막으로 형성할 수 있다.
상술한 공정과정을 통해 기판(31)에 매립된 구조를 갖는 매립게이트(200)를 형성할 수 있다.
다음으로, 기판(31) 전면을 덮고 나머지 트렌치(32)를 매립하는 실링막(35)을 형성하고, 실링막(35) 상에 절연막(36)을 형성한다. 실링막(35)은 산화막 또는 질화막으로 이루어진 단일막이나, 산화막과 질화막이 적층된 적층막으로 형성할 수 있다. 그리고, 절연막(36)은 산화막 예컨대, TEOS막으로 형성할 수 있다.
다음으로, 절연막(36) 및 실링막(35)을 선택적으로 식각하여 매립게이트(200) 사이의 기판(31)을 노출시키는 비트라인콘택홀(37)을 형성한다.
다음으로, 비트라인콘택홀(37)을 매립하도록 기판(31) 전면에 플러그도전막(38)을 증착한다. 플러그도전막(38)은 폴리실리콘막으로 형성할 수 있다.
다음으로, 플러그도전막(38) 상에 페리오픈마스크(peri open mask)를 이용하여 제1감광막패턴(39)을 형성한다.
다음으로, 제1감광막패턴(39)을 식각장벽으로 페리영역의 플러그도전막(38), 절연막(36) 및 실링막(35)을 순차적으로 식각하여 페리영역의 기판(31)을 노출시킨다.
도 2b에 도시된 바와 같이, 제1감광막패턴(39)을 제거한 후에 페리영역의 기판(31) 상에 페리게이트절연막(40)을 형성한다. 페리게이트절연막(40)은 산화막으로 형성할 수 있다. 예컨대, 페리게이트절연막(40)은 열산화법을 사용하여 실리콘산화막으로 형성할 수 있다.
다음으로, 기판(31) 전면에 페리게이트도전막(41)을 형성한다. 페리게이트도전막(41)은 폴리실리콘막으로 형성할 수 있다.
다음으로, 후속 공정간 페리영역에 잔류할 페리게이트도전막(41)을 보호하기 위하여 페리게이트도전막(41) 상에 보호막(42)을 형성한다. 보호막(42)은 절연막(36) 및 페리게이트도전막(41)과 식각선택비를 갖는 물질로 형성한다. 예컨대, 보호막(42)은 질화막으로 형성할 수 있으며, 질화막으로 실리콘질화막을 사용할 수 있다.
다음으로, 보호막(42) 상에 감광막(43)을 형성한다. 감광막(43)은 스핀코팅을 통해 형성하기 때문에 하부구조물의 단차와 상관없이 상부면이 평탄하도록 형성할 수 있다.
도 2c에 도시된 바와 같이, 셀영역의 페리게이트도전막(41)이 노출될때까지 식각공정을 실시한다. 이때, 페리영역에는 감광막(43) 및 보호막(42)이 잔류한다. 이하, 식각공정이 완료된 시점에서 감광막(43) 및 보호막(42)의 도면부호를 각각 '43A' 및 '42A'으로 변경하여 표기한다.
페리영역에 감광막(43A)과 보호막(42A)을 잔류시키기 위하여 식각공정은 감광막(43A) 대 보호막(42A) 즉, 감광막(43A) 대 질화막의 식각선택비가 1:1인 식각가스를 사용하여 실시하는 것이 바람직하다. 구체적으로, 식각공정은 CHF3와 CF4가 200:10(CHF3 : CF4) 비율로 혼합된 혼합가스를 사용하여 실시할 수 있다. 이때, 바이어스파워는 50W 내지 300W 범위를 사용할 수 있다. 이때, CF4 대신 SF6를 사용할 수도 있다. 참고로, 감광막(43A)은 주성분이 카본폴리머(Carbon Polymer)로 O2, Cl2, CF4/CHF3 등의 가스로 식각이 가능하다. 여기서, CF4/CHF3 혼합가스는 감광막(43A)을 식각함과 동시에 CHF3에서 비롯된 수소성분이 질화막 식각시 생성되는 식각부산물 CN(상온에서 비휘발성임)과 반응하여 HCN을 형성하기 때문에 질화막의 식각속도를 증가시키는 효과가 있다. 따라서, 감광막(43A)과 보호막(42A)을 동시에 식각하는 가스로 CF4/CHF3 혼합가스가 적합하다.
도 2d에 도시된 바와 같이, 절연막(36)의 상부면이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정은 에치백 또는 화학적기계적연마법을 사용하여 실시할 수 있다. 평탄화공정을 통해 셀영역에 비트라인콘택홀(37)을 매립하는 비트라인콘택플러그(38A)가 형성된다. 이하, 평탄화공정 이후에 잔류하는 보호막(42A) 및 페리게이트도전막(41)의 도면부호를 각각 '42B' 및 '41A'으로 변경하여 표기한다.
여기서, 평탄화공정에 앞서 진행한 식각공정시 전체 구조물의 상부면이 평탄하도록 형성함에 따라 평탄화공정을 안정적으로 진행할 수 있다. 아울러, 페리게이트도전막(41A) 상에 잔류하는 보호막(42B)으로 인하여 평탄화공정이 완료되는 시점까지 페리영역에 잔류하는 페리게이트도전막(41A)이 손실(또는 손상)되는 것을 방지할 수 있다.
도 2e에 도시된 바와 같이, 페리영역에 잔류하는 보호막(42B)을 제거한다. 이때, 보호막(42B)을 제거하는 과정에서 기형성된 구조물에 손상이 발생하는 것을 방지하기 위한 습식식각법을 사용하여 보호막(42B)을 제거한다. 예컨대, 보호막(42B)을 질화막으로 형성한 경우에 인산용액을 사용하여 보호막(42B)을 제거할 수 있다.
도 2f에 도시된 바와 같이, 기판(31) 전면에 도전막(44) 및 하드마스크막(45)을 순차적으로 형성한다. 이때, 도전막(44)은 금속막으로 형성할 수 있다. 그리고, 하드마스크막(45)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 셀영역의 도전막(44) 및 하드마스크막(45)을 순차적으로 식각하여 비트라인콘택플러그(38A)에 전기적으로 연결된 비트라인(46)을 형성한다. 이와 동시에 페리영역의 하드마스크막(45), 도전막(44), 페리게이트도전막(41A) 및 페리게이트절연막(40)을 순차적으로 식각하여 페리게이트(47)를 형성한다. 이하, 식각된 페리게이트절연막(40) 및 페리게이트도전막(41A)의 도면부호를 각각 '40A' 및 '41B'로 변경하여 표기한다.
상술한 본 발명의 일실시예에 따르면, 셀영역에 비트라인콘택플러그(38A)을 형성하기 위한 식각공정시 셀오픈마스크를 사용하지 않음으로써, 페리오픈마스크와 셀오픈마스크를 번갈아 사용함에 따라 셀영역과 페리영역의 경계지역에 둔턱이 발생하는 것을 원천적으로 방지할 수 있다. 이를 통해, 둔턱을 제거하는 과정에서 발생하는 문제점들도 원천적으로 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 트렌치
33 : 셀게이트절연막 34 : 셀게이트전극
35 : 실링막 36 : 절연막
37 : 비트라인콘택홀 38 : 플러그도전막
38A : 비트라인콘택플러그 39 : 제1감광막패턴
40, 40A : 페리게이트절연막 41, 41A, 41B : 페리게이트도전막
42, 42A, 42B : 보호막 43, 43A : 감광막
44 : 도전막 45 : 하드마스크막
46 : 비트라인 47 : 페리게이트
200 : 매립게이트
33 : 셀게이트절연막 34 : 셀게이트전극
35 : 실링막 36 : 절연막
37 : 비트라인콘택홀 38 : 플러그도전막
38A : 비트라인콘택플러그 39 : 제1감광막패턴
40, 40A : 페리게이트절연막 41, 41A, 41B : 페리게이트도전막
42, 42A, 42B : 보호막 43, 43A : 감광막
44 : 도전막 45 : 하드마스크막
46 : 비트라인 47 : 페리게이트
200 : 매립게이트
Claims (10)
- 셀영역과 페리영역을 갖는 기판의 상기 셀영역 기판에 복수개의 매립게이트를 형성하는 단계;
상기 기판 전면에 절연막을 형성하는 단계;
페리오픈마스크를 사용하여 상기 페리영역의 기판을 노출시키는 단계;
상기 기판 전면에 페리게이트도전막 및 보호막을 형성하는 단계;
상기 보호막 상에 상부면이 평탄하도록 희생막을 형성하는 단계;
상기 셀영역의 페리게이트도전막이 노출될때까지 상기 희생막 및 상기 보호막을 식각하는 단계;
상기 셀영역의 절연막이 노출될때까지 평탄화공정을 실시하는 단계; 및
잔류하는 상기 보호막을 제거하는 단계
를 포함하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 보호막은 상기 페리게이트도전막 및 상기 절연막에 대하여 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
- 제2항에 있어서,
상기 보호막은 질화막을 포함하고, 상기 페리게이트도전막은 폴리실리콘막을 포함하며, 상기 절연막은 산화막을 포함하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 희생막은 감광막으로 형성하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 셀영역의 페리게이트도전막이 노출될때까지 상기 희생막 및 상기 보호막을 식각하는 단계는 상기 희생막 대 상기 보호막에 대한 식각선택비가 1 : 1인 식각조건으로 실시하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 평탄화공정은 화학적기계적연마법 또는 에치백을 사용하여 실시하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 보호막을 제거하는 단계는 습식식각법을 사용하여 실시하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 기판 전면에 도전막 및 하드마스크막을 순차적으로 형성하는 단계; 및
상기 셀영역의 도전막 및 하드마스크막을 선택적으로 식각하여 비트라인을 형성함과 동시에 상기 페리영역의 하드마스크막, 도전막 및 페리게이트도전막을 순차적으로 식각하여 페리게이트를 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 페리오픈마스크를 사용하여 상기 페리영역의 기판을 노출시키기 이전에
상기 셀영역의 절연막을 선택적으로 식각하여 비트라인콘택홀을 형성하는 단계; 및
상기 비트라인콘택홀을 매립하도록 기판 전면에 플러그도전막을 형성하는 단계
를 더 포함하는 반도체 장치 제조방법. - 제9항에 있어서,
상기 평탄화공정을 실시하는 단계에서 상기 플러그도전막을 식각하여 상기 비트라인콘택홀을 매립하는 비트라인콘택플러그를 형성하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100064437A KR20120003692A (ko) | 2010-07-05 | 2010-07-05 | 매립게이트를 구비한 반도체 장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100064437A KR20120003692A (ko) | 2010-07-05 | 2010-07-05 | 매립게이트를 구비한 반도체 장치 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120003692A true KR20120003692A (ko) | 2012-01-11 |
Family
ID=45610569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100064437A KR20120003692A (ko) | 2010-07-05 | 2010-07-05 | 매립게이트를 구비한 반도체 장치 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120003692A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10553800B2 (en) | 2016-01-05 | 2020-02-04 | Samsung Display Co., Ltd. | Condensed cyclic compound and an organic light-emitting device including the same |
| US11670591B2 (en) | 2021-02-15 | 2023-06-06 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating same |
-
2010
- 2010-07-05 KR KR1020100064437A patent/KR20120003692A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10553800B2 (en) | 2016-01-05 | 2020-02-04 | Samsung Display Co., Ltd. | Condensed cyclic compound and an organic light-emitting device including the same |
| US10580999B2 (en) | 2016-01-05 | 2020-03-03 | Samsung Display Co., Ltd. | Condensed cyclic compound and an organic light-emitting device including the same |
| US11107999B2 (en) | 2016-01-05 | 2021-08-31 | Samsung Display Co., Ltd. | Condensed cyclic compound and an organic light-emitting device including the same |
| US11276827B2 (en) | 2016-01-05 | 2022-03-15 | Samsung Display Co., Ltd. | Condensed cyclic compound and an organic light-emitting device including the same |
| US11670591B2 (en) | 2021-02-15 | 2023-06-06 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating same |
| US12009299B2 (en) | 2021-02-15 | 2024-06-11 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating same |
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