KR20100092241A - 반도체 소자의 제조방법. - Google Patents

반도체 소자의 제조방법. Download PDF

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Abstract

반도체 소자의 제조방법이 개시된다. 반도체 소자 제조하기 위해서는 셀 영역과 주변 영역을 포함하고, 주변 영역의 상면이 셀 영역의 상면보다 낮은 단차를 갖는 기판을 제공한다. 기판의 셀 영역에 기판의 표면 아래로 매몰된 제1 게이트 구조물을 형성한다. 이어서, 기판의 주변 영역 상에 제2 게이트 구조물을 형성한다. 기판 상에 제1 게이트 구조물과 제2 게이트 구조물을 덮는 층간 절연막을 형성한다. 이 후, 층간 절연막을 패터닝하여 제1 게이트 구조물과 인접하는 기판을 노출시키는 제1 콘택홀 및 제2 게이트 구조물에 포함된 도전성 패턴을 노출시키는 제2 콘택홀을 형성한다. 이로 인해, 종래의 매립형 트랜지스터 및 플레너형 트랜지스터를 포함하는 반도체 소자에서 셀 영역의 비트라인의 높이가 너무 높아 공정 난이도가 높아지는 문제점을 해결할 수 있다.

Description

반도체 소자의 제조방법.{Method of Manufacturing Semiconductor Device}
반도체 소자의 제조방법에 관한 것이다. 보다 상세하게는 기판의 셀 영역의 매립형 트랜지스터 및 주변 영역의 플레너형 트랜지스터를 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 장치의 소자 집적화에 따라 좁은 면적에 다수의 소자 및 배선을 형성하기 위한 많은 노력이 이루어지고 있다. 이런 소자 고집적화를 위한 노력의 하나로 반도체 장치의 구성의 입체화, 배선의 다층화가 이루어지고 있다. 가장 일반적인 예로 DRAM 장치에서의 커패시터를 COB(Capacitor On Bit line) 구조로 형성하는 예를 들 수 있다. 여기서는 기판에 MOS(Metal Oxide Silicate) 트랜지스터 구조를 형성하고 드레인과 연결되는 캐퍼시터를 소오스에 데이터 신호를 주는 비트라인 위에 형성하고 있다. 따라서, 기판에 캐퍼시터를 형성하는 것에 비해 평면 소요 면적을 줄일 수 있다.
따라서 본 발명의 목적은 기판의 주변 영역의 셀 영역의 표면보다 낮은 단차 를 가짐으로 인해, 셀 영역의 비트라인의 높이가 낮아져 제조공정을 단축시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 반도체 소자 제조 방법에 따르면, 먼저, 셀 영역과 주변 영역을 포함하고, 상기 주변 영역의 상면이 상기 셀 영역의 상면보다 낮은 단차를 가는 기판을 제공한다. 상기 기판의 셀 영역에 기판의 표면 아래로 매몰된 제1 게이트 구조물을 형성한다. 이어서, 상기 기판의 주변 영역 상에 제2 게이트 구조물을 형성한다. 상기 기판 상에 제1 게이트 구조물과 상기 제2 게이트 구조물을 덮는 층간 절연막을 형성한다. 이 후, 상기 층간 절연막을 패터닝하여 상기 제1 게이트 구조물과 인접하는 기판을 노출시키는 제1 콘택홀 및 상기 제2 게이트 구조물에 포함된 도전성 패턴을 노출시키는 제2 콘택홀을 형성한다. 이어서, 제1 콘택홀에 하부가 매몰된 제1 비트라인 및 상기 제2 콘택홀에 하부가 매몰된 제2 비트라인을 동시에 형성한다.
일 예로서, 상기 기판에 형성된 단차는 상기 제2 게이트 구조물과 동일한 높이를 가질 수 있다. 또한, 상기 셀 영역 및 상기 주변 영역에 소자 분리막 패턴을 더 형성할 수 있다.
일 예로서, 상기 제1 게이트 구조물은 상기 기판을 식각하여 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내에 실리콘 산화막 패턴, 도전막 패턴 및 질화막 패턴을 적층하여 형성할 수 있다.
일 예로서, 상기 제1 콘택홀이 형성되는 콘택영역은 상기 셀 영역에서 게이 트 구조물들 사이의 기판 표면이 노출되어 형성할 수 있다.
상술한 본 발명의 반도체 소자 제조방법은 기판의 주변 영역의 기판을 식각하여 상기 주변 영역과 셀 영역이 단차를 갖는 기판을 마련함으로서 셀 영역에 형성되는 매립형 트랜지스터와 전기적으로 연결되는 콘택의 높이를 감소시킬 수 있다. 즉, 본 발명의 반도체 소자 제조방법은 종래의 매립형 트랜지스터와 플레너형 트랜지스터를 모두 포함하는 반도체 소자의 제조 시 셀 영역의 콘택의 높이가 높아짐으로 인해 제조공정의 난이도가 높아지는 문제점을 해결할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 반도체 소자 제조 방법 에 대하여 상세하게 설명한다. 그러나 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로, 본 발명을 제한하는 의도로 사용되는 것은 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함하고, "포함하다" 또는 "이루어지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기 술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 셀 영역과 주변 영역을 포함하고, 상기 주변 영역의 표면이 상기 셀 영역의 표면보다 낮은 단차를 갖는 기판(100)을 마련한다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘 게르마늄 기판과 같은 반도체 기판이나 SOI(Silicon On Insulator)기판, GOI(Germanium On Insulator) 기판 등을 포함할 수 있다. 상기 기판(100)에서 제1 영역(C)은 반도체 소자들이 형성되는 셀 영역이고, 상기 제2 영역(F)은 주변 소자들이 형성되는 주변 영역이다.
상기 단차를 갖는 기판(100)을 형성하기 위해서는 먼저, 상기 평탄한 기판의 제1 영역(C) 상에 제2 영역(F)을 노출시키는 마스크 패턴(102)을 형성한다. 일 예로서, 상기 마스크 패턴(102)은 포토레지스턴트 패턴 또는 실리콘 질화막 패턴을 포함할 수 있다. 이 후, 상기 마스크 패턴(102)에 노출된 기판의 제2 영역(F)을 식각한다. 그 결과, 상기 평탄한 기판은 제1 영역(C)과 제2 영역(F)의 높이가 서로 다른 단차를 갖는 기판(100)으로 형성된다.
일 예로서, 상기 식각 공정은 상기 단차가 이후 제2 영역(F)에서 형성되는 제2 게이트 구조물의 높이와 동일한 높이를 갖도록 상기 기판을 식각할 수 있다. 다른 예로서, 상기 식각 공정은 단차가 상기 제2 게이트 구조물의 높이보다 조금 높거나 낮은 높이를 갖도록 상기 기판(100)을 식각할 수 있다. 이상 설명한 바와 같이, 상기 기판의 식각하여 단차를 갖는 기판을 마련하는 것은 종래의 매립형 트랜지스터와 플레너형 트랜지스터를 모두 포함하는 반도체 소자의 제조공정에서 셀 영역의 비트라인의 높이가 높아져 공정 난이도가 높아지는 것을 방지하여 제조 공정을 단순화하기위해 수행되는 것이다.
도 2를 참조하면, 단차를 갖는 기판(100)의 제1 영역(C) 및 제2 영역(F)에 각각 소자 분리막 패턴(104)을 형성한다. 일 예로서, 상기 소자 분리막 패턴(104)을 형성하기 위해서는 먼저 제1 영역(C) 및 제2 영역(F)의 소자 분리 트렌치를 형성한다. 이 후, 소자 분리 트렌치를 매몰하면서 상기 가판을 덮는 소자 분리막을 형성한 후, 상기 기판의 표면이 노출될 때까지 상기 소자 분리막을 식각한다. 그 결과, 트렌치 내부에 존재하는 소자 분리막 패턴(104)이 형성된다. 이 후, 소자 분리막 패턴(104)이 형성된 기판(100)의 표면에 패드 산화막(106)을 더 형성할 수 있다.
도 3을 참조하면, 상기 기판(100)의 제1 영역(C)에 매립형 제1 게이트 구조물을 형성한다. 이를 형성하기 위해서는 먼저, 기판의 제1 영역(C)에 게이트 트렌치(108)를 형성한다. 상기 게이트 트렌치(108)를 형성하기 위해 상기 기판(100) 상 에 게이트 트렌치(108) 형성 영역을 정의하는 제1 마스크 패턴(미도시)을 형성한다. 상기 제1 마스크 패턴은 실리콘 질화물을 포함하고, 상기 기판(100)의 제2영역(F)을 완전히 덮는다. 이어서, 상기 제1 마스크 패턴에 노출된 제1 영역(C)의 기판(100)을 식각한다. 그 결과, 상기 기판(100)의 제1 영역(C)에는 매립형 게이트 구조물이 형성되기 위한 게이트 트렌치(108)가 형성된다.
이어서, 게이트 트렌치(108) 내부에 제1 도전막 패턴(110)을 형성한다. 먼저, 게이트 트렌치(108) 내부를 충분해 매몰하는 도전성 물질을 증착하여 제1 도전막을 형성한다. 상기 제1 도전막은 상기 게이트 트렌치(108) 내부를 보이드 없이 채울 수 있도록 증착 시에 스텝 커버러지 특성이 우수한 금속 물질을 사용하여 형성하는 것이 바람직하다. 예를 들어, 상기 제1 도전막은 티타늄 질화물을 증착시켜 형성할 수 있다.
이어서, 상기 제1 도전막 패턴(110)의 상부 면이 상기 기판 상부 표면보다 낮게 위치하게 되도록 상기 제1 도전막을 건식 식각한다. 이 때, 상기 제1 도전막 패턴(110)이 티타늄 질화물로 형성되는 경우, 직류 전압이 500V 이하로 인가되고, 1 내지 50mT의 압력 하에서 식각 가스를 인가하여 상기 식각 공정을 수행할 수 있다. 상기 식각 가스는 Cl2, HBr, NF3, CF3, CHF3 중에서 선택된 적어도 하나의 가스이다. 또한, N2 및 Ar와 같은 불활성 가스를 상기 식각 가스와 함께 유입할 수 있다. 이때, 상기 건식 식각 공정에 의해 상기 제2 영역(F)의 기판 상에 형성되어 있는 제1 도전막은 모두 제거되어 상기 제2 영역(F)에서는 제1 마스크 패턴이 노출된 다.
이어서, 상기 제1 영역(C) 및 제2 영역(F)에 형성되어 있는 제1 마스크 패턴을 제거한다. 상기 제1 하드 마스크 패턴의 제거는 습식 식각 공정 또는 에치백(etch back) 공정을 통해 수행될 수 있다. 일 예로서, 상기 제1 하드 마스크 패턴이 실리콘 질화물로 이루어진 경우, 인산을 이용하여 상기 제1 하드 마스크 패턴을 제거할 수 있다. 상기 제1 마스크 패턴이 제거됨으로써, 상기 제1 영역(C)의 게이트 트렌치(108) 사이에는 상기 제1 개구에 비해 낮은 깊이를 갖는 제2 개구가 생성된다.
이어서, 상기 제2 개구 내부의 제1 도전막 패턴(110) 상에 질화막 패턴(112)을 형성한다. 먼저, 상기 제2 개구 내부를 완전하게 채우도록 질화막을 형성한다. 상기 질화막은 이 후의 금속 실리사이드 형성 공정 시에 하부에 형성된 제1 도전막 패턴(110)을 보호하기 위한 막이다. 상기 질화막 패턴(112)은 실리콘 질화물 또는 실리콘산질화물로 형성될 수 있다. 본 실시예에서는, 상기 질화막 패턴(112)을 실리콘 질화물로 형성하는 것으로 설명한다.
이어서, 상기 질화막을 건식 식각 공정을 통해 에치백하여 상기 제2 개구 내부에 상기 기판 상부 표면보다 낮은 상부면을 갖는 질화막 패턴(112)을 형성한다. 이 때, 마스크(미도시)를 이용하여 상기 제2 영역(F)에 형성되어 있는 질화막은 완전히 제거된다. 상기 공정을 수행하면, 상기 제1 영역(C)에 매립형 트랜지스터의 제1 게이트 구조물이 형성된다.
도 4를 참조하면, 상기 제2 영역(F)에 플레너형 트랜지스터의 제2 게이트 구 조물을 형성한다. 상기 제2 게이트 구조물을 형성하기 위해서는 먼저 상기 제2 영역(F)에 제2 도전막을 형성한다. 상기 제2 도전막은 상기 제2 영역(F)에 형성되는 플레너형 트랜지스터의 게이트 전극의 일부로 사용된다. 상기 본 실시예에서는 상기 제2 도전막으로서 폴리실리콘막을 형성한다. 이후, 상기 제2 도전막 상에 텅스텐 실리사이드막을 더 형성할 수 있다.
이어서, 상기 텅스텐 실리사이드막 상에 제2 마스크 패턴(114)을 형성한다. 상기 제2 마스크 패턴(114)은 제2 영역(F)에 플레너형 트랜지스터의 게이트 전극을 패터닝하기 위한 마스크로 사용된다. 일 예로서, 제2 영역(F)의 텅스텐 실리사이드막 상에 형성된 제2 마스크 패턴(116)의 표면이 상기 제1 영역(C)의 기판 표면의 높이와 동일한 높이를 갖도록 형성할 수 있다.
이후, 상기 제2 마스크 패턴(114)을 식각 마스크로 사용하여 상기 텅스텐 실리사이드막 및 제2 도전막을 식각한다. 상기 공정을 수행하면, 상기 제2 영역(F)에 플레너형 트랜지스터의 제2 게이트 구조물이 형성된다.
도 5를 참조하면, 상기 기판 표면 아래에 제1 및 제2 콘택영역(116, 118)을 형성한다. 상기 제1 및 제2 콘택영역은 제1 및 제2 게이트 구조물에 노출된 기판의 표면아래에 불순물을 이온주입 함으로서 형성할 수 있다. 그 결과, 상기 제1 영역(C)의 상기 제1 게이트 구조물의 양측 부와 인접하는 기판 표면 아래에는 제1 콘택영역(116)이 형성되고, 상기 제2 영역(F)의 상기 제2 게이트 구조물의 양측 부와 인접하는 기판 표면 아래에는 제2 콘택영역(118)이 형성될 수 있다.
도 6을 참조하면, 기판 상에 평탄한 표면을 갖는 제1 층간 절연막(120)을 형 성한 후, 상기 제1 층간 절연막(120)을 관통하여 제1 콘택홀 및 제2 콘택홀을 형성한다.
상기 제1 층간 절연막(120)은 상기 제1 및 제2 게이트 구조물을 덮는 실리콘 산화물을 증착한 후, 평탄화 공정을 수행함으로서 형성된다. 상기 제1 층간 절연막(120)은 상기 제1 영역과 제2 영역에서 그 두께 서로 다른 것을 특징으로 한다. 일 예로서, 상기 제1 영역에서 제1 층간 절연막(120)은 약 450 내지 750Å의 두께를 가질 수 있다. 이어서, 상기 제1 층간 절연막(120) 상에 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(120)을 식각한다. 그 결과, 상기 기판의 제1 콘택영역(116) 영역을 노출하는 제1 콘택홀(122) 및 상기 제2 게이트 구조물에 포함된 텅스텐 실리사이드막 패턴의 표면을 노출시키는 제2 콘택홀(124)이 형성된다. 이렇게 형성된 제2 콘택홀(124)의 깊이는 상기 제1 콘택홀(122)의 깊이보다 약 1.5 내지 4배 정도 깊을 수 있다.
도 7을 참조하면, 제1 비트라인과 및 제2 비트라인을 형성한다. 상기 비트라인을 형성하기 위해서는 제1 및 제2 콘택홀(122, 124)을 충분히 채우면서 제1 층간 절연막(120) 상에 도전막(126)을 형성한다. 이 후, 상기 도전막 상부에 비트라인 마스크를 형성한 후 상기 비트라인 마스크에 노출된 도전막을 패터닝한다. 상기 제1 콘택홀(122)에 그 하부가 매립된 제1 비트라인과 및 제2 콘택홀(124)에 그 하부가 매립된 제2 비트라인을 동시에 형성한다.
상술한 본 발명의 반도체 소자 제조방법은 기판의 주변 영역의 기판을 식각 하여 상기 주변 영역과 셀 영역이 단차를 갖는 기판을 마련함으로서 셀 영역에 형성되는 콘택홀과 비트라인의 높이를 감소시킬 수 있다. 즉, 본 발명의 반도체 소자 제조방법은 종래의 매립형 트랜지스터 및 플레너형 트랜지스터를 포함하는 반도체 소자에서 셀 영역의 비트라인의 높이가 높아 공정 난이도가 높아지는 문제점을 해결할 수 있다.
이상, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 7은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 102 : 마스크 패턴
104: 소자 분리막 패턴 106 : 패드 산화막
108 : 게이트 트렌치 110 : 제1 도전막 패턴
112 : 질화막 패턴 114 : 제2 마스크 패턴
116 : 제1 콘택영역 118 : 제2 콘택영역
120 : 제1 층간 절연막 122 : 제1 콘택홀
124 : 제2 콘택홀 126 : 도전막

Claims (5)

  1. 주변 영역의 표면이 상기 셀 영역의 표면보다 낮은 단차를 갖는 기판을 마련하는 단계;
    상기 기판의 셀 영역에 기판의 표면 아래로 매몰된 제1 게이트 구조물을 형성하는 단계;
    상기 기판의 주변 영역 상에 제2 게이트 구조물을 형성하는 단계;
    상기 가판 상에 제1 게이트 구조물과 상기 제2 게이트 구조물을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 패터닝하여 상기 제1 게이트 구조물과 인접하는 기판을 노출시키는 제1 콘택홀 및 상기 제2 게이트 구조물에 포함된 도전성 패턴을 노출시키는 제2 콘택홀을 형성하는 단계; 및
    상기 제1 콘택홀에 매몰된 하부를 갖는 제1 비트라인과 기 제2 콘택홀에 매몰된 하부를 갖는 제2 비트라인을 동시에 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 단차는 상기 제2 게이트 구조물의 높이와 동일한 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 기판에 셀 영역 및 주변 영역에 소자 분리막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 제1 게이트 구조물을 형성하는 단계는,
    상기 기판을 식각하여 게이트 트렌치를 형성하는 단계; 및
    상기 게이트 트렌치 내에 실리콘 산화막 패턴, 도전막 패턴 및 질화막 패턴이 적층된 제1 게이트 구조물을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 제1 콘택홀이 형성되는 콘택영역은 상기 셀 영역에서 게이트 구조물들 사이의 기판 표면이 노출되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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KR (1) KR20100092241A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8445350B2 (en) 2011-03-11 2013-05-21 Hynix Semiconductor, Inc. Semiconductor device and method of manufacturing the same
KR20140112705A (ko) * 2013-03-14 2014-09-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9257436B2 (en) 2010-12-15 2016-02-09 SK Hynix Inc. Semiconductor device with buried gates and fabrication method thereof
US9276074B2 (en) 2012-04-30 2016-03-01 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices having buried channel array
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