KR101133486B1

KR101133486B1 - 구동 회로 및 표시 장치

Info

Publication number: KR101133486B1
Application number: KR1020107021090A
Authority: KR
Inventors: 도시오 와타나베; 신스케 안자이; 요시히로 나카타니; 히로아키 후지노; 히로후미 마츠이; 마사미 모리; 고히치 호소카와
Original assignee: 샤프 가부시키가이샤
Priority date: 2008-02-28
Filing date: 2009-02-05
Publication date: 2012-07-12
Also published as: CN101960511A; US8587573B2; CN101960511B; KR20100118996A; US20110199355A1; WO2009107469A1

Abstract

구동 회로 (10) 는, m 개의 출력 단자 (OUT1~OUT18) 와, m＋1 개의 출력 회로 (11＿1~11＿19) 를 각각 포함하는 m＋1 개의 영상 신호 출력부와, 상기 각 영상 신호 출력부의 양부를 판정하는 판정부와, 상기 판정부에 의한 판정 결과에 따라, 상기 출력 단자 (OUT1~OUT18) 와 상기 영상 신호 출력부의 접속을 전환하는 스위치 (SWB1~SWB18) 를 구비하고, 스위치 (SWB1~SWB18) 는, 상기 판정부에 의해, i 번째 (i 는 m 이하의 자연수) 의 상기 영상 신호 출력부가 불량이라고 판정된 경우, j 번째 (j 는 i－1 이하의 자연수) 의 상기 출력 단자에 j 번째의 상기 영상 신호 출력부를 접속시키고, k 번째 (k 는 i 이상 m 이하의 자연수) 의 상기 출력 단자에 k＋1 번째의 상기 영상 신호 출력부를 접속시킨다. 이로써, 결함이 있는 상기 영상 신호 출력부를 검출한 경우에 자기 수복할 수 있어, 상기 영상 신호 출력부에 접속되는 배선을 보다 간략화할 수 있는 구동 회로를 제공한다.

Description

구동 회로 및 표시 장치{DRIVE CIRCUIT, AND DISPLAY DEVICE}

본 발명은, 문제를 자기 검출하여 자기 수복 (修復) 을 실시하는, 표시 장치를 구동시키는 구동 회로 및 그 구동 회로를 구비한 표시 장치에 관한 것이다.

최근, 액정 패널 등의 대형화 및 고정세화에 수반하여, 액정 구동용 반도체 집적 회로에 있어서는, 액정 구동용 출력 단자의 단자 수 증가나, 출력 단자로부터의 출력하는 다치 (多値) 전압의 다계조화가 진행되고 있다. 예를 들어 현재 주류의 액정 구동용 반도체 집적 회로는, 256 계조의 전압을 출력할 수 있는 약 500 개의 출력 단자 수를 구비하는 것이 있다. 또한, 출력 단자 수를 1000 개 이상 구비한 액정 구동용 반도체 집적 회로의 개발도 현재 행해지고 있다. 또한, 계조 출력 전압은, 액정 패널의 다색화에 수반하여, 1024 계조를 출력할 수 있는 액정 구동용 반도체 집적 회로의 개발도 행해지고 있다.

여기서, 종래의 액정 구동용 반도체 집적 회로의 구성을, 도 53 을 참조하여 이하에 설명한다. 도 53 은 종래의 액정 구동용 반도체 집적 회로의 구성을 나타내는 블록도이다.

도 53 에 나타내는 액정 구동용 반도체 집적 회로 (101) 는, n 개의 액정 구동용 신호 출력 단자로부터, 각각 m 계조의 출력 전압을 출력할 수 있다. 먼저, 액정 구동용 반도체 집적 회로 (101) 의 구성에 대해 설명한다. 액정 구동용 반도체 집적 회로 (101) 는, 외부에 클록 입력 단자 (102), 복수의 신호 입력 단자를 구비한 계조 데이터 입력 단자 (103), LOAD 신호 입력 단자 (104) 및, 기준 전원 단자인 V0 단자 (105), V1 단자 (106), V2 단자 (107), V3 단자 (108), V4 단자 (109) 를 구비하고 있다. 또한, 액정 구동용 반도체 집적 회로 (101) 는, n 개의 액정 구동용 신호 출력 단자 (111－1~111－n) (이하, 액정 구동용 신호 출력 단자를 신호 출력 단자라고 한다. 또한, 액정 구동용 신호 출력 단자 (111－1~111－n) 를 총칭하는 경우에는, 신호 출력 단자 (111) 라고 한다) 를 구비하고 있다. 또한, 액정 구동용 반도체 집적 회로 (101) 는, 기준 전원 보정 회로 (121), 포인터용 시프트 레지스터 회로 (123), 래치 회로부 (124), 홀드 회로 (125), D/A 컨버터 (Digital Analog Converter：이하, DAC 라고 한다) 회로 (126) 및 출력 버퍼 (127) 를 구비하고 있다. 또한, 포인터용 시프트 레지스터 회로 (123) 는, n 단의 시프트 레지스터 회로 (123－1~123－n) 에 의해 구성된다. 또한, 래치 회로부 (124) 는, n 개의 래치 회로 (124－1~124－n) 에 의해 구성되어 있고, 홀드 회로 (125) 는, n 개의 홀드 회로 (125－1~125－n) 에 의해 구성되어 있다. 또한, DAC 회로 (126) 는, n 개의 DAC 회로 (126－1~126－n) 에 의해 구성되어 있다. 추가로, 출력 버퍼 (127) 는 n 개의 출력 버퍼 (127－1 내지 127－n) 에 의해 구성되고, 각 출력 버퍼 (127) 는, 연산 증폭기에 의해 구성되어 있다.

다음으로, 액정 구동용 반도체 집적 회로 (101) 의 동작에 대해 설명한다. 포인터용 시프트 레지스터 회로 (123) 는, 클록 입력 단자 (102) 로부터 입력된 클록 입력 신호에 기초하여 1 개째의 래치 회로 (124－1) 부터 n 개째의 래치 회로 (124－n) 까지 순차적으로 선택한다. 포인터용 시프트 레지스터 회로 (123) 에 의해 선택된 래치 회로 (124) 는, 계조 데이터 입력 단자 (103) 로부터의 계조 데이터를 저장한다. 또한, 계조 데이터는 래치 회로 (124) 마다 대응하는, 바꿔 말하면 신호 출력 단자 (111) 마다 대응하는, 상기 클록 입력 신호에 동기한 데이터이다. 또한, 각 래치 회로 (124－1~124－n) 는, 신호 출력 단자 (111) 마다 대응하는, 각각 상이한 값의 계조 데이터를, 각각에 접속되는 홀드 회로에 출력한다. 계조 데이터가 입력된 각 홀드 회로 (125) 는, 데이터 LOAD 신호에 기초하여 디지털 데이터로서 DAC 회로 (126－1~126－n) 에 출력한다.

여기서, DAC 회로 (126－1~126－n) 는, 홀드 회로 (125) 로부터의 계조 데이터에 기초하여 m 종류의 계조 전압에서 1 개의 전압값을 선택하여, 출력 버퍼 (127－1~127－n) 에 출력한다. 또한 DAC 회로 (126) 는, 기준 전원 단자 V0 단자 (105)~V4 단자 (109) 로부터 입력되는 전압에 의해, m 종류의 계조 전압을 출력할 수 있다. 다음으로, 출력 버퍼 (127) 는, DAC 회로 (126) 로부터의 계조 전압을 버퍼하여, 신호 출력 단자 (111－1~111－n) 에 액정 구동용 신호로서 출력한다.

다음으로, 도 54 에 시프트 레지스터 (123), 래치 회로 (124), 홀드 회로 (125) 의 구체적인 구성예를 나타낸다.

도 54 는 액정 구동용 신호 출력 단자 (OUT1 내지 OUT18) 의 18 개 출력이 되는 액정 구동용 반도체 집적 회로 (101) 의 구성을 나타내고 있다. 액정 구동용 반도체 집적 회로 (101) 가 구비하는 포인터용 시프트 레지스터 (DF＿1~DF＿18) (이하, 총칭하는 경우에는 포인터용 시프트 레지스터 (DF) 로 한다) 는, 도 53 에 나타내는 포인터용 시프트 레지스터 회로 (123) 에 대응하고, 래치 회로 (DLA＿1~DLA＿18) (이하, 총칭하는 경우에는 래치 회로 (DLA) 로 한다) 는, 도 53 에 나타내는 래치 회로 (124) 에 대응하고, 홀드 회로 (DLB＿1~DLB＿18) (이하, 총칭하는 경우에는 홀드 회로 (DLB) 로 한다) 는, 도 53 에 나타내는 홀드 회로 (125) 에 대응하고, 출력 회로 (11＿1~11＿18) 는, 도 53 에 나타내는 DAC 회로 (126) 및 출력 버퍼 (127) 에 대응하고, 포인터용 시프트 레지스터의 스타트 타이밍을 나타내는 스타트 펄스 신호선 (SP 신호선) 으로부터 입력되는 동작 개시 신호 (SP 신호), 및 클록 신호선 (CLK 신호선) 으로부터 입력되는 동작 클록 신호는, 도 53 에 나타내는 시프트 클록용 입력 신호에 대응하고, DATA 신호선으로부터 입력되는 계조 데이터는 도 53 에 나타내는 계조 데이터에 대응하고, LS 신호선으로부터 입력되는 데이터 LOAD 신호는 도 53 에 나타내는 데이터 LOAD 신호에 대응한다.

도 54 에 나타내는 바와 같이, 각 포인터용 시프트 레지스터 (DF) 는, D－플립플롭으로 구성되어 있고, 각 래치 회로 (DLA) 및 각 홀드 회로 (DLB) 는, D 래치로 구성되어 있다. 또한, 액정 구동용 반도체 집적 회로 (101) 가 구비하는, 각 포인터용 시프트 레지스터 (DF), 각 래치 회로 (DLA) 및 홀드 회로 (DLB) 의 각각의 개수는, 액정 구동용 신호 출력 단자 (OUT) 의 수와 같아진다.

도 55 는 포인터용 시프트 레지스터 회로 (123) 의 동작을 나타내는 타이밍 차트이다. 시프트 레지스터 회로 (123) 에서는, 첫 번째로, DF＿1 의 입력부 (D) 에, 집적 회로 (101) 의 동작 개시를 나타내는 「H」의 SP 신호가 입력된다. DF＿1 은, CLK 신호의 상승에 따라 SP 신호의 값 「H」를 받아들이고, 자신의 출력부 (Q) 로부터 「H」의 선택 신호를 출력한다. 도 55 에 나타내는 바와 같이, CLK 신호의 다음의 상승에 있어서는, SP 신호는 「L」이 되어 있기 때문에, DF＿1 의 출력부 (Q) 도 「L」이 된다. 또한, 도 55 에 있어서는, DF＿1~DF＿18 의 각각의 선택 신호를 Q(DF＿1)~Q(DF＿18) 로 기재하고 있다.

각 DF 의 출력부 (Q) 는, 다음 단의 DF 의 입력부 (D) 에 접속되어 있고, DF＿1~DF＿18 은, 시프트 레지스터를 구성하고 있다. 요컨대, DF＿1 로부터의 선택 신호인 Q(DF＿1) 이 「L」이 되기 전에, CLK 신호의 상승에 따라, DF＿2 는 「H」의 Q(DF＿2) 를 출력하고, 그 후, Q(DF＿1) 은 「L」이 된다. 이 동작 처리가 DF＿2~DF＿18 에 있어서도 동일하게 행해지고, 도 55 에 나타내는 바와 같이, 각 DF 는, CLK 신호의 상승에 동기하여, 각각의 출력부 (Q) 에 접속되는 각 래치 회로 (DLA) 에 선택 신호를 순차적으로 출력한다.

이상과 같이, 시프트 레지스터 회로 (123), 래치 회로 (124), 홀드 회로 (125), DAC 회로 (126) 및 출력 버퍼 (127) 는, 액정 구동용 신호 출력 단자 (111) 와 동일한 개수 필요하고, 액정 구동용 신호 출력 단자 (111) 가 1000 개 단자이면, 상기 각 회로 (124~127) 도, 각각 1000 개 필요하다.

여기서, 종래의 다른 액정 구동용 반도체 집적 회로의 구성을, 도 56 를 참조하여 이하에 설명한다. 도 56 은 종래의 다른 액정 구동용 반도체 집적 회로의 구성을 나타내는 블록도이다. 도 56 의 액정 구동용 반도체 집적 회로 (101') 는, 포인터용 회로 (123') 의 구성에 있어서만, 도 53 에 나타내는 액정 구동용 반도체 집적 회로 (101) 와 상이하기 때문에, 이하에서는, 포인터용 회로 (123') 의 구성에 대해 설명하고, 도 53 에 나타내는 부재와 동일한 것에 대해서는 동일한 부호를 붙여, 설명을 생략한다.

포인터용 회로 (123') 는, 카운터와 디코더에 의해 구성된다. 또한, 래치 회로 (124) 는, n 개의 래치 회로 (124－1~124－n) 에 의해 구성되어 있고, 홀드 회로 (125) 는, n 개의 홀드 회로 (125－1~125－n) 에 의해 구성되어 있다. 또한, DAC 회로 (126) 는, n 개의 DAC 회로 (126－1~126－n) 에 의해 구성되어 있다. 추가로, 출력 버퍼 (127) 는 n 개의 출력 버퍼 (127－1 내지 127－n) 에 의해 구성되고, 각 출력 버퍼 (127) 는, 연산 증폭기에 의해 구성되어 있다.

다음으로, 액정 구동용 반도체 집적 회로 (101') 의 동작에 대해 설명한다. 포인터용 회로 (123') 는, 클록 입력 단자 (102) 로부터 입력된 클록 입력 신호의 카운트에 기초하여 1 개째의 래치 회로 (124－1) 부터 n 개째의 래치 회로 (124－n) 까지 순차적으로 선택한다. 포인터용 회로 (123') 에 의해 선택된 래치 회로 (124) 는, 계조 데이터 입력 단자 (103) 로부터의 계조 데이터를 저장한다. 또한, 계조 데이터는, 래치 회로 (124) 마다 대응하는, 바꿔 말하면, 신호 출력 단자 (111) 마다 대응하는, 상기 클록 입력 신호에 동기한 데이터이다. 또한, 각 래치 회로 (124－1~124－n) 는, 신호 출력 단자 (111) 마다 대응하는, 각각 상이한 값의 계조 데이터를, 각각에 접속되는 홀드 회로에 출력한다. 계조 데이터가 입력된 각 홀드 회로 (125) 는, 데이터 LOAD 신호에 기초하여 디지털 데이터로서 DAC 회로 (126－1~126－n) 에 출력한다.

도 57 은 포인터용 회로 (123'), 래치 회로 (124), 홀드 회로 (125) 를 구비한 액정 구동용 반도체 집적 회로 (101') 의 구체적인 구성을 나타내는 도면이다.

도 57 에서는, 설명을 위해, 액정 구동용 신호 출력 단자 (OUT1~OUT18) 의 18 개 출력을 나타내고 있다. 래치 회로 (DLA＿1~DLA＿18) (이하, 총칭하는 경우에는 래치 회로 (DLA) 로 한다) 는, 도 56 에 나타내는 래치 회로 (124) 에 대응하고, 홀드 회로 (DLB＿1~DLB＿18) (이하, 총칭하는 경우에는 홀드 회로 (DLB) 로 한다) 는, 도 56 에 나타내는 홀드 회로 (125) 에 대응하고, 출력 회로 (11＿1~11＿18) 는, 도 56 에 나타내는 DAC 회로 (126) 및 출력 버퍼 (127) 에 대응하고 있다.

또한, SP 신호선을 통해 입력되는 카운터의 스타트 타이밍을 나타내는 개시 신호 및 CLK 신호선을 통해 입력되는 클록 신호는, 도 56 에 나타내는 시프트 클록용 입력 신호에 대응하고, LS 신호선을 통해 입력되는 데이터 LOAD 신호는 도 56 에 나타내는 데이터 LOAD 신호에 대응한다.

도 58 은 포인터용 회로 (123') 의 구성을 나타내는 도면이다. 포인터용 회로 (123') 는, 세트 리셋 회로와 카운터와 디코더에 의해 구성된다.

세트 리셋 회로는, 스타트 펄스 신호선 (SP 신호선) 으로부터의 동작 개시 신호 (SP 신호) 와 클록 신호선 (CLK 신호선) 으로부터의 클록 신호 (CLK 신호) 와 후술하는 선택 신호선 (SEL18) 으로부터의 선택 신호 (SEL 신호) 가 입력되면, 카운터 (123＿2) 의 동작 클록 신호 (CLKB 신호) 를 생성하고, 카운터 클록 신호선 (CLKB 신호선) 을 통해 출력한다.

카운터는, 5 개의 D 플립플롭 (DF＿1~DF＿5) (이하, 총칭하는 경우에는 DFF 로 한다) 에 의해 구성된다. 카운터 (123＿2) 에는, CLKB 신호와 SP 신호가 입력되고, 각 DFF 로부터 출력되는 CQ1~CQ5 에 기초하여 DQ1~DQ5 및 DQ1B~DQ5B 를 생성한다.

디코더는, 도 58 에 나타내는 논리식의 연산을 실행하여, 도 57 에 나타내는 선택 신호선 (SEL0~SEL17) (SEL 신호선) 에 출력하는 선택 신호를 생성한다. 또한, 디코더의 구체적인 구성은, 도 58 에 나타내는 논리 연산을 실행할 수 있는 구성이면 되고, 특별히 한정되지는 않는다.

도 59 는 포인터용 회로 (123') 의 동작을 나타내는 타이밍 차트이다. 포인터용 회로 (123') 에서는, SP 신호가 「H」가 되면, CLKB 신호선을 통해 카운터 (123＿2) 에 동작 클록 신호의 입력이 개시된다. CLKB 신호는, CLK 신호의 반전 신호이다.

카운터 (123＿2) 는, CLKB 신호선의 동작 클록 신호의 하강에 의해 카운트업을 실시하는데, 스타트 펄스 신호선 (SP 신호선) 의 동작 개시 신호 (SP 신호) 가 「H」인 기간은, DFF 가 리셋되어 있고, DFF 로부터 출력되는 CQ1~CQ5 는, 모두 「L」이다. 이 기간, 디코더 (123＿3) 는, 선택 신호선 (SEL0) 의 선택 신호를 「H」로 한다. SP 신호가 「L」이 된 후, 카운터 클록 신호선 (CLKB 신호선) 의 동작 클록 신호 (CLKB 신호) 의 하강에 의해, 카운터 (123＿2) 는 카운트업을 실시하여, CQ1 이 「H」가 되고, 선택 신호선 (SEL1) 의 선택 신호가 「H」가 된다. 이후, 카운트업마다 선택 신호선 (SEL2~SEL17) 의 선택 신호가 순차적으로 「H」가 된다. 선택 신호선 (SEL18) 의 선택 신호가 「H」가 되었을 때에, 세트 리셋 회로 (123＿1) 는 리셋되고, CLKB 신호선의 동작 클록 신호의 입력은 정지되고, 카운터 (123＿2) 도 정지된다.

상기 서술한 바와 같이, 최근, 액정 패널 등의 표시 장치가 대형화·고정세화가 진행되고 있어, 풀스펙의 고정세 TV (HDTV：High Definition Television) 에 있어서는, 데이터 라인 수는 1920 개가 된다. 따라서, 표시 구동용 반도체 집적 회로는, 데이터 라인마다 R·G·B 의 계조 전압의 신호를 부여할 필요가 있고, 그 결과, 표시 구동용 반도체 집적 회로는, 1920 개 × 3(R·G·B) = 5760 개의 출력 수, 바꿔 말하면, 5760 개의 액정 구동용 신호 출력 단자를 구비할 필요가 있다. 여기서, 1 개의 표시 구동용 반도체 집적 회로의 출력 수를 720 개로 한 경우, 표시 구동용 반도체 집적 회로는 8 개 필요하다.

일반적으로, 표시 구동용 반도체 집적 회로는 웨이퍼 단계에 있어서 테스트되고, 패키지 후 출하 테스트되고, 액정 패널에 탑재 후에 표시 테스트가 실시된다. 또한, 번인이나 스트레스 테스트의 스크리닝 테스트에 의해, 초기 불량이 일어날 가능성이 있는 반도체 집적 회로는 제거된다. 따라서, 표시 불량이 일어나는, 표시 구동용 반도체 집적 회로를 탑재한 표시 장치가 시장에 출하되는 경우는 없다. 그러나, 출하 전의 테스트나 스크리닝 테스트시에는, 불량으로 판단되지 않았던, 극미소의 결함이나 이물질의 부착 혼입에 의해, 표시 장치를 사용하고 있는 사이에 표시 불량이 드물게 발생한다. 예를 들어 표시 구동용 반도체 집적 회로의 하나의 데이터 라인에서의 출하 후의 표시 불량이 발생하는 비율이 0.01 ppm (1 억분의 1) 이었다고 해도, 데이터 라인 수가 5760 개가 되는 풀스펙의 HDTV 에 있어서는, 표시 불량의 발생 비율은 57.6 ppm (100 만분의 57.6) 이 된다. 요컨대, 약 17361 대에 1 대가 표시 불량을 발생시키게 되어, 보다 대형화·고정세화가 될수록, 표시 불량의 발생 비율은 높아진다.

이와 같은, 표시 불량이 발생한 경우, 신속하게 표시 장치를 회수하여, 표시 구동용 반도체 집적 회로의 리페어를 행할 필요가 있으나, 회수 수리에 큰 비용을 필요로 하는 것은 물론, 상품 이미지가 저하되게 된다.

여기서, 종래 기술에 있어서는, 표시 구동용 반도체 집적 회로에, 결함이 되는 회로에 구비하는 예비 회로를 형성하여, 결함이 있는 회로를 예비 회로로 전환함으로써, 표시 구동용 반도체 집적 회로의 문제를 회피하는 것이 개시되어 있다.

구체적으로는, 특허문헌 1 에 있어서, 표시 구동용 반도체 집적 회로가, 시프트 레지스터의 각 단에 예비 병렬 회로를 구비하고, 시프트 레지스터의 자기 검사를 실시하고, 이 검사 결과를 기초로 병렬 회로 중 결함이 없는 일방을 선택함으로써, 결함의 시프트 레지스터가 일으키는 표시 불량을 회피하는 수법이 개시되어 있다. 또한, 특허문헌 2 에 있어서는, DAC 회로의 입력과 출력에 셀렉터를 형성하고, 결함이 있는 DAC 회로의 위치가 기억된 RAM 의 정보를 기초로 셀렉터를 전환하여, 결함이 있는 DAC 회로와 예비 DAC 회로를 전환하는 방법이 개시되어 있다.

일본 공개특허공보 「일본 공개특허공보 평6－208346호 (공개일：1994년 7월 26일)」 일본 공개특허공보 「일본 공개특허공보 평8－278771호 (공개일：1996년 10월 22일)」

그러나, 특허문헌 1 은, 시프트 레지스터에 병렬된 예비 회로를 형성하여, 시프트 레지스터의 결함을 검출하는 방법 및, 결함이 있는 시프트 레지스터를 예비 시프트 레지스터로 전환하는 자기 수복 방법에 대해 개시하고 있으나, 그 밖의 DAC 회로 등의 출력 회로에 있어서의, 결함을 검출하는 방법이나 자기 수복 방법에 대해서는 개시하고 있지 않다.

또한, 특허문헌 2 에는, 결함이 있는 DAC 회로를 검출하여, 결함이 있는 DAC 회로와 예비 DAC 회로를 전환하는 구성이 개시되어 있으나, 이 구성에 있어서는, 예비 DAC 회로의 출력과, 기타 모든 DAC 회로의 출력을 전환할 수 있도록 배선할 필요가 있다. 따라서, 회로 기판 상에 있어서, 예비 DAC 회로에 접속되는 배선이 복잡해져, DAC 회로를 실장하는 회로 기판이 대형화되게 된다.

본 발명은, 결함이 있는 영상 신호 출력부를 자기 수복할 수 있어, 영상 신호 출력부에 접속되는 배선을 보다 간략화한 구동 회로를 제공하는 것에 있다.

본 발명에 관련된 구동 회로는, 표시 패널에 접속된 m 개 (m 은 2 이상의 자연수) 출력 단자와, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력하는 출력 회로 및, 상기 출력 회로의 출력 신호를 버퍼링하여 상기 각 출력 단자에 출력하는, 연산 증폭기를 사용한 출력 버퍼를 포함하는, 상기 출력 단자마다 형성된 m＋1 개의 출력 회로 블록을 구비한, 상기 표시 패널을 구동시키는 구동 회로로서, 상기 출력 회로 블록 중, m＋1 번째의 출력 회로 블록은, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력할 수 있는 예비 출력 회로 및, 상기 예비 출력 회로의 출력 신호를 버퍼링하여 상기 복수의 출력 단자에 출력할 수 있는, 연산 증폭기를 사용한 예비 출력 버퍼를 포함하는 예비 출력 회로 블록이고, 당해 구동 회로에 있어서의 통상 동작과 자기 검출 수복 동작의 전환을 제어하여, 통상 동작시에는, 입력 신호를 상기 복수의 출력 회로에 입력시키고, 자기 검출 수복 동작시에는, 테스트용의 제 1 입력 신호를 상기 복수의 출력 회로에 입력시킴과 함께, 테스트용의 제 2 입력 신호를 상기 예비 출력 회로에 입력시키는 제어 수단과, 상기 제어 수단에 의해 자기 검출 수복 동작으로 전환되어 있는 동안, 불량이 된 당해 구동 회로를 자기 수복하는 자기 수복 수단을 구비하고, 상기 자기 수복 수단은, 상기 각 출력 회로로부터의 출력 신호와, 상기 예비 출력 회로로부터의 출력 신호를 비교하는 비교 수단과, 상기 비교 수단의 비교 결과에 기초하여 상기 각 출력 회로가 불량인지의 여부를 판정하는 판정 수단과, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째 (h 는 m 이하의 자연수) 의 상기 출력 단자에 h 번째의 상기 출력 회로를 접속시키는 한편, 상기 판정 수단에 의해, i 번째 (i 는 m 이하의 자연수) 의 상기 출력 회로가 불량이라고 판정된 경우, j 번째 (j 는 i―1 이하의 자연수) 의 상기 출력 단자에 j 번째의 상기 출력 회로를 접속시킴과 함께, k 번째 (k 는 i 이상 m 이하의 자연수) 의 상기 출력 단자에, k＋1 번째의 상기 출력 회로를 접속시키는 접속 전환 수단과, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 받아들이는 상기 출력 회로로서, h 번째의 상기 출력 회로를 선택하고, 상기 판정 수단에 의해, i 번째의 상기 출력 회로가 불량이라고 판정된 경우, j 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 받아들이는 상기 출력 회로로서, j 번째의 출력 회로를 선택함과 함께, k 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 받아들이는 상기 출력 회로로서, k＋1 번째의 출력 회로를 선택하는 선택 수단을 구비하고, 상기 비교 수단으로서, 상기 각 출력 회로 블록의 연산 증폭기를 사용하고, 상기 각 출력 회로 블록의 연산 증폭기는, 상기 제어 수단의 전환 제어에 의해, 통상 동작시에는, 정극성 (正極性) 입력 단자에 상기 각 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 (負極性) 입력 단자에 자신의 출력이 부 (負) 귀환함으로써, 상기 출력 버퍼로 전환되고, 자기 검출 수복 동작시에는, 정극성 입력 단자에 상기 각 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 상기 예비 출력 회로로부터의 출력 신호가 입력됨으로써, 상기 비교 수단으로 전환되는 것을 특징으로 하고 있다.

상기 구성에 의하면, 본 발명에 관련된 구동 회로는, 표시 패널에 접속된 m 개 (m 은 2 이상의 자연수) 출력 단자와, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력하는 출력 회로 및, 상기 출력 회로의 출력 신호를 버퍼링하여 상기 각 출력 단자에 출력하는, 연산 증폭기를 사용한 출력 버퍼를 포함하는, 상기 출력 단자마다 형성된 m＋1 개의 출력 회로 블록을 구비하고 있고, 표시 패널을 구동시킨다.

상기 출력 회로 블록 중, m＋1 번째의 출력 회로 블록은, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력할 수 있는 예비 출력 회로 및, 상기 예비 출력 회로의 출력 신호를 버퍼링하여 상기 복수의 출력 단자에 출력할 수 있는, 연산 증폭기를 사용한 예비 출력 버퍼를 포함하는 예비 출력 회로 블록이다.

제어 수단은, 당해 구동 회로에 있어서의 통상 동작과 자기 검출 수복 동작의 전환을 제어하여, 통상 동작시에는, 입력 신호를 상기 복수의 출력 회로에 입력시키고, 자기 검출 수복 동작시에는, 테스트용의 제 1 입력 신호를 상기 복수의 출력 회로에 입력시킴과 함께, 테스트용의 제 2 입력 신호를 상기 예비 출력 회로에 입력시킨다.

자기 수복 수단은, 상기 제어 수단에 의해 자기 검출 수복 동작으로 전환되어 있는 동안, 불량이 된 당해 구동 회로를 자기 수복한다. 자기 수복 수단은, 상기 각 출력 회로로부터의 출력 신호와, 상기 예비 출력 회로로부터의 출력 신호를 비교하는 비교 수단과, 상기 비교 수단의 비교 결과에 기초하여 상기 각 출력 회로가 불량인지의 여부를 판정하는 판정 수단에 추가하여, 접속 전환 수단과 선택 수단을 구비하고 있다.

여기서, 접속 전환 수단은, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째 (h 는 m 이하의 자연수) 의 상기 출력 단자에 h 번째의 상기 출력 회로를 각각 개별적으로 접속시킨다. 요컨대, 첫번째의 영상 신호 출력부로부터의 영상 신호는 첫번째의 출력 단자에 출력되고, 두번째의 영상 신호 출력부로부터의 영상 신호는 두번째의 출력 단자에 출력된다. 이후 동일하게, 세번째~m 번째의 각 영상 신호 출력부로부터의 영상 신호는 세번째~m 번째의 각 출력 단자에 출력된다.

한편, 접속 전환부는, 상기 판정 수단에 의해, i 번째 (i 는 m 이하의 자연수) 의 상기 출력 회로가 불량이라고 판정된 경우, j 번째 (j 는 i―1 이하의 자연수) 의 상기 출력 단자에 j 번째의 상기 출력 회로를 접속시킴과 함께, k 번째 (k 는 i 이상 m 이하의 자연수) 의 상기 출력 단자에, k＋1 번째의 상기 출력 회로를 접속시킨다. 따라서, 불량이라고 판정된 영상 신호 출력부는, 어느 출력 단자에도 접속되지 않는다. 예를 들어 7 번째의 영상 출력부가 불량이라고 판정된 경우, 첫번째~6 번째까지의 영상 신호 출력부로부터의 각 영상 신호는, 첫번째~6 번째의 각 출력 단자에 각각 개별적으로 출력되고, 8 번째~m＋1 번째의 영상 신호 출력부로부터의 영상 신호는, 7 번째~m 번째의 출력 단자에 각각 개별적으로 출력된다. 따라서, 판정부에 의해 불량이라고 판정된 7 번째의 영상 신호 출력부로부터의 영상 신호는, 어느 출력 단자에도 출력되지 않는다.

또한, i 번째의 출력 회로가 불량이라고 판정된 경우, 접속 전환 수단은, k 번째의 상기 출력 단자에 k＋1 번째의 상기 출력 회로를 접속시킨다. 요컨대, 접속 전환 수단은, 각 출력 단자의 접속처를, 모든 출력 회로가 양호하다고 판정된 경우에 접속되는 출력 회로로부터, 이 출력 회로에 인접하는 출력 회로로 순차적으로 전환한다. 이로써, 출력 회로와 출력 단자의 배선이 복잡해지는 것을 억제할 수 있고, 그 결과, 회로 기판이 대형화되는 것을 억제할 수 있게 된다.

또한, 선택 수단은, 판정 수단에 의해 모든 출력 회로가 양호한 것으로 판정된 경우, h 번째의 출력 단자에 대응하는 상기 입력 신호를 받아들이는 상기 출력 회로로서, h 번째의 상기 출력 회로를 선택한다. 이로써, 판정 수단에 의해 모든 출력 회로가 양호한 것으로 판정된 경우, h 번째의 출력 단자에는, h 번째의 상기 출력 회로가 접속되기 때문에, 각 출력 단자에는, 각 출력 단자에 대응한 영상 신호가 각 출력 회로로부터 출력된다. 요컨대, 첫번째의 출력 단자에 대응하는 입력 신호를 첫번째의 출력 회로가 받아들이고, 두번째의 출력 단자에 대응하는 입력 신호를 두번째의 출력 회로가 받아들이고, 이후 동일하게, 세번째~m 번째의 각 출력 단자에 대응하는 입력 신호를 세번째~m 번째의 각 출력 회로가 받아들인다. 또한, 이 때, 첫번째~m 번째의 각 출력 단자는, 첫번째~m 번째의 각 출력 회로에 각각 접속되어 있기 때문에, 첫번째~m 번째의 각 출력 단자에는, 각각 대응한 입력 신호가 각 출력 회로로부터 출력된다.

한편, i 번째의 출력 회로가 불량이라고 판정된 경우, 선택 수단은, j 번째 (j 는 i-1 이하의 자연수) 의 출력 단자에 대응하는 입력 신호를 받아들이는 출력 회로로서, j 번째의 출력 회로를 선택함과 함께, k 번째의 출력 단자에 대응하는 입력 신호를 받아들이는 출력 회로로서, k＋1 번째의 출력 회로를 선택한다.

예를 들어 판정 수단에 의해 7 번째의 출력 회로가 불량이라고 판정된 경우, 선택 수단은, 첫번째~7 번째의 각 출력 단자에 대응하는 입력 신호를 받아들이는 출력 회로로서, 첫번째~7 번째의 각 출력 회로를 선택함과 함께, 7 번째~m 번째의 출력 단자에 대응하는 입력 신호를 받아들이는 영상 신호 출력부로서, 8 번째~m＋1 번째의 출력 회로를 선택한다.

그리고, 상기 서술한 바와 같이, 접속 전환 수단에 의해 출력 회로와 출력 단자의 접속이 전환되어 있기 때문에, 결과적으로, 각 출력 단자에는, 각 출력 단자에 대응한 영상 신호가 7 번째의 출력 회로를 제외한 출력 회로로부터 출력된다.

이상과 같이, 본 발명에 관련된 구동 회로는, 각 출력 회로의 양부를 판정하는 판정 수단을 구비하고 있고, 상기 접속 전환 수단은, 판정 수단에 의한 판정 결과에 따라, 상기 서술한 바와 같이, 각 출력 단자와 각 출력 회로의 접속을 전환한다. 요컨대, 본 발명에 관련된 구동 회로는, 자신이 구비하는 각 출력 회로의 양부를 판정하여, 출력 회로에 문제가 있는 것을 검출하면, 구동 회로 자신이 자기 수복을 실시하고, 바꿔 말하면, 인간이 수리를 실시하지 않고, 정상인 출력 회로를 사용하여, 영상 신호를 각 출력 단자에 출력할 수 있다.

이상으로부터, 본 발명의 구동 회로는, 결함이 있는 출력 회로를 검출한 경우에 자기 수복할 수 있어, 출력 회로에 접속되는 배선을 보다 간략화할 수 있게 되는 효과를 발휘한다.

본 발명에 관련된 구동 회로는, 상기 각 출력 회로에 각각 접속된 m＋1 개의 래치 회로로서, 상기 출력 회로에 받아들이는 상기 입력 신호를 래치하는 래치 회로를 추가로 구비하고, 상기 선택 수단은, 상기 각 래치 회로에 접속되는 m＋1 개의 단자를 갖고, 상기 입력 신호를 래치하는 래치 회로를 선택하기 위한 선택 신호를 출력하는 시프트 레지스터로서, 상기 시프트 레지스터는, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하기 위한 래치 회로로서, h 번째의 상기 래치 회로를 선택하고, 상기 판정 수단에 의해, i 번째의 상기 출력 회로가 불량이라고 판정된 경우, j 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하기 위한 래치 회로로서, j 번째의 상기 래치 회로를 선택함과 함께, k 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하는 래치 회로로서, k＋1 번째의 상기 래치 회로를 선택하는 것이 바람직하다.

상기 구성에 의하면, 구동 회로는, 상기 출력 회로에 받아들이는 입력 신호를 래치하는 m＋1 개의 래치 회로를 구비하고 있다. 각 래치 회로는, 각각 m＋1 개의 각 출력 회로에 접속되어 있다. 선택 수단으로서의 시프트 레지스터는, 선택 신호에 의해, 입력 신호를 받아들이는 출력 회로에 접속된 래치 회로를 선택한다. 그리고, 시프트 레지스터로부터의 선택 신호에 의해 선택된 래치 회로는, 입력 신호를 래치하여, 자신에 접속되어 있는 출력 회로에 공급한다.

이로써, 시프트 레지스터의 내부 동작에 의해 출력 회로를 선택하는 구성으로 할 수 있게 된다.

본 발명에 관련된 구동 회로에서는, 상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수와 동등한 복수의 서브 출력 단자로 이루어지고, 상기 각 출력 회로는, 상기 원색 수와 동등한 복수의 서브 출력 회로로 이루어지고, 상기 판정 수단은, 상기 각 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것이 바람직하다.

상기 구성에 의하면, 각 출력 단자는, 원색 수와 동등한 복수의 서브 출력 단자로 이루어지고, 각 출력 회로는, 원색 수와 동등한 복수의 서브 출력 회로로 이루어진다. 예를 들어 표시색이 RGB 의 3 원색에 의해 구성되는 경우, 각 출력 단자는 3 개의 서브 출력 단자의 세트에 의해 구성되고, 각 출력 회로는 3 개의 서브 출력 회로의 세트에 의해 구성된다.

그리고, 각 출력 회로를 구성하는 서브 출력 회로 중, 적어도 어느 것이 불량이라고 판정 수단에 의해 판정된 경우, 불량의 서브 출력 회로를 포함하는 출력 회로는, 어느 출력 단자 및 접속 단자로부터도 분리되어, 출력 단자 및 접속 단자와 출력 회로의 접속은, 문제가 검출되기 전에 접속되어 있던 출력 회로에 인접하는 출력 회로와의 접속으로 순차적으로 전환된다.

이로써, 표시색을 구성하는 원색 수 단위로, 출력 단자 및 접속 단자와 출력 회로의 접속을 전환할 수 있게 되기 때문에, 컬러의 표시 장치를 구동시키는 구동 회로에 있어서도, 회로 기판의 배선을 복잡화시키지 않고 자기 수복 기능을 실장할 수 있다.

본 발명에 관련된 구동 회로는, 상기 원색 수는 3 인 것이 바람직하다.

상기 구성에 의하면, 예를 들어 표시색이 RGB 의 3 원색에 의해 구성되는 표시 장치를 구동시킬 수 있게 된다.

본 발명에 관련된 구동 회로에서는, 상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수의 자연수배의 수와 동등한 복수의 서브 출력 단자로 이루어지고, 상기 각 래치 회로는, 상기 원색 수의 자연수배와 동등한 복수의 서브 래치 회로로 이루어지고, 상기 각 출력 회로는, 상기 원색 수의 자연수배와 동등한 복수의 서브 출력 회로로 이루어지고, 상기 판정 수단은, 상기 각 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것이 바람직하다.

상기 구성에 의하면, 각 출력 단자는, 원색 수의 자연수배의 수와 동등한 복수의 서브 출력 단자로 이루어지고, 각 출력 회로 및 래치 회로는, 원색 수의 자연수배와 동등한 복수의 서브 출력 회로 및 서브 래치 회로로 이루어진다.

예를 들어 표시색이 RGB 의 3 원색에 의해 구성되고, 각 원색에 대응하는 영상 신호로서 2 종류의 계조 전압을 출력하는 경우, 각 출력 단자는 6 개의 서브 출력 단자의 세트에 의해 구성되고, 각 출력 회로는 6 개의 서브 출력 회로의 세트에 의해 구성되어도 된다.

그리고, 각 출력 회로를 구성하는 서브 출력 회로 중, 적어도 어느 것이 불량이라고 판정 수단에 의해 판정된 경우, 불량의 출력부를 포함하는 출력 회로는, 어느 출력 단자 및 접속 단자로부터도 분리되어, 출력 단자 및 접속 단자와 출력 회로의 접속은, 문제가 검출되기 전에 접속되어 있던 출력 회로에 인접하는 출력 회로와의 접속으로 순차적으로 전환된다.

이로써, 표시색을 구성하는 원색 수의 자연수배 단위로, 출력 단자 및 접속 단자와 출력 회로의 접속을 전환할 수 있게 되기 때문에, 원색에 대응하는 계조 전압이 복수의 신호에 의해 설정되는 컬러의 표시 장치를 구동시키는 구동 회로에 있어서도, 회로 기판의 배선을 복잡화시키지 않고 자기 수복 기능을 실장할 수 있다.

또한, 본 발명에 관련된 구동 회로에서는, 나아가 상기 원색 수는 3 이고, 또한, 상기 자연수는 2 인 것이 바람직하다.

상기 구성에 의하면, 예를 들어 표시색이 RGB 의 3 원색에 의해 구성되고, RGB 의 각각에 대응하는 계조 전압이 2 개의 신호에 의해 설정되는 구성의 컬러의 표시 장치로 하는 것이 가능해진다.

본 발명에 관련된 구동 회로에서는, 상기 선택 수단은, 상기 원색 수 단위로 상기 각 서브 출력 회로에 접속되는 복수의 접속 단자를 구비하고, 상기 복수의 서브 출력 회로는, 상기 원색 수 단위로 상기 복수의 접속 단자 중 어느 것에 접속되는 것인 것이 바람직하다.

상기 구성에 의하면, 예를 들어 표시 장치의 도트 반전 구동이 가능해진다.

본 발명에 관련된 구동 회로에서는, 상기 각 출력 회로에 각각 접속된 m＋1 개의 래치 회로로서, 상기 출력 회로에 받아들이는 상기 입력 신호를 래치하는 래치 회로를 추가로 구비하고, 상기 선택 수단은, 상기 각 래치 회로와의 접속하기 위한 m 개의 단자를 갖고, 그 m 개의 단자와 상기 래치 회로의 접속을 전환함으로써, 상기 입력 신호를 래치하는 래치 회로를 선택하는 포인터 회로로서, 상기 포인터 회로는, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하는 래치 회로로서, h 번째의 상기 래치 회로를 선택하고, 상기 판정 수단에 의해, i 번째의 상기 출력 회로가 불량이라고 판정된 경우, j 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하는 래치 회로로서, j 번째의 상기 래치 회로를 선택함과 함께, k 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하는 회로로서, k＋1 번째의 상기 래치 회로를 선택하는 것이 바람직하다.

상기 구성에 의하면, 구동 회로는, 상기 출력 회로에 받아들이는 입력 신호를 래치하는 m＋1 개의 래치 회로를 구비하고 있다. 각 래치 회로는, 각각 m＋1 개의 각 출력 회로에 접속되어 있다. 선택 수단으로서의 포인터 회로는, 상기 m＋1 개의 래치 회로와 접속하기 위한 m 개의 단자를 갖고, 그 m 개의 단자와 상기 m＋1 개의 래치 회로의 접속을 전환함으로써, 입력 신호를 받아들이는 출력 회로에 접속된 래치 회로를 선택한다. 그리고, 포인터 회로와 접속됨으로써 선택된 래치 회로는, 입력 신호를 래치하여, 자신에 접속되어 있는 출력 회로에 공급한다.

이로써, 포인터 회로와 래치 회로의 접속 전환에 의해 출력 회로를 선택하는 구성으로 할 수 있게 된다.

본 발명에 관련된 구동 회로에서는, 상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수와 동등한 복수의 서브 출력 단자로 이루어지고, 상기 각 래치 회로는, 상기 원색 수와 동등한 복수의 서브 래치 회로로 이루어지고, 상기 각 출력 회로는, 상기 원색 수와 동등한 복수의 서브 출력 회로로 이루어지고, 상기 판정 수단은, 상기 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것이 바람직하다.

상기 구성에 의하면, 각 출력 단자는, 원색 수와 동등한 복수의 서브 출력 단자로 이루어지고, 각 출력 회로는, 원색 수와 동등한 복수의 서브 출력 회로로 이루어진다.

예를 들어 표시색이 RGB 의 3 원색에 의해 구성되는 경우, 각 출력 단자는 3 개의 서브 출력 단자의 세트에 의해 구성되고, 각 출력 회로는 3 개의 출력부의 세트에 의해 구성된다. 보다 상세하게는, 출력 단자는, R 에 대응하는 서브 출력 단자와, G 에 대응하는 서브 출력 단자와, B 에 대응하는 서브 출력 단자로 이루어지고, 각 출력 회로는, R 에 대응하는 서브 출력 회로와, G 에 대응하는 서브 출력 회로와, B 에 대응하는 서브 출력 회로로 이루어진다.

본 발명에 관련된 구동 회로에서는, 상기 원색 수는 3 인 것이 바람직하다.

본 발명에 관련된 구동 회로에서는, 상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수의 정수배의 수와 동등한 복수의 서브 출력 단자로 이루어지고, 상기 각 래치 회로는, 상기 원색 수의 정수배와 동등한 복수의 서브 래치 회로로 이루어지고, 상기 각 출력 회로는, 상기 원색 수의 정수배와 동등한 복수의 서브 출력 회로로 이루어지고, 상기 판정 수단은, 상기 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것이 바람직하다.

상기 구성에 의하면, 각 출력 단자는, 원색 수의 정수배의 수와 동등한 복수의 서브 출력 단자로 이루어지고, 각 출력 회로는, 원색 수의 정수배와 동등한 복수의 서브 출력 회로로 이루어진다.

그리고, 각 출력 회로를 구성하는 출력부 중, 적어도 어느 것이 불량이라고 판정 수단에 의해 판정된 경우, 불량의 서브 출력 회로를 포함하는 출력 회로는, 어느 출력 단자 및 접속 단자로부터도 분리되어, 출력 단자 및 접속 단자와 출력 회로의 접속은, 문제가 검출되기 전에 접속되어 있던 출력 회로에 인접하는 출력 회로와의 접속으로 순차적으로 전환된다.

이로써, 표시색을 구성하는 원색 수의 정수배 단위로, 출력 단자 및 접속 단자와 출력 회로의 접속을 전환할 수 있게 되기 때문에, 원색에 대응하는 계조 전압이 복수의 신호에 의해 설정되는 컬러의 표시 장치를 구동시키는 구동 회로에 있어서도, 회로 기판의 배선을 복잡화시키지 않고 자기 수복 기능을 실장할 수 있다.

본 발명에 관련된 구동 회로에서는, 상기 원색 수는 3 이고, 또한, 상기 정수는 2 인 것이 바람직하다.

본 발명에 관련된 구동 회로에서는, 상기 선택 수단은, 상기 원색 수 단위로 상기 각 서브 래치 회로에 접속되는 복수의 접속 단자를 구비하고, 상기 복수의 서브 래치 회로는, 상기 원색 수 단위로 상기 복수의 접속 단자 중 어느 것에 접속되는 것인 것이 바람직하다.

본 발명에 관련된 구동 회로에서는, 상기 각 출력 단자에 대응하는 상기 입력 신호를 받아들이는 m 개의 래치 회로와, 상기 각 래치 회로에 각각 접속된 m 개의 홀드 회로로서, 모든 상기 래치 회로가 상기 입력 신호를 받아들인 후, 상기 래치 회로로부터의 상기 입력 신호를 상기 출력 회로에 출력하는 홀드 회로를 추가로 구비하고, 상기 선택 수단은, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째의 상기 홀드 회로를, 상기 h 번째의 출력 회로에 접속시키고, 상기 판정 수단에 의해, i 번째의 상기 출력 회로가 불량이라고 판정된 경우, j 번째의 상기 홀드 회로를, 상기 j 번째의 출력 회로에 접속시킴과 함께, k 번째의 상기 홀드 회로를, k＋1 번째의 상기 출력 회로에 접속시키는 것이 바람직하다.

상기 구성에 의하면, 래치 회로 및 홀드 회로는, 입력 신호를 받아들여 기억하고, 출력 회로에 출력할 수 있다. m 개의 래치 회로는, 각각 m 개의 홀드 회로에 접속되어 있고, m 개의 홀드 회로는, m＋1 개의 출력 회로와의 접속을 전환할 수 있다. 각 래치 회로는, 입력 신호를 래치하고, 각 홀드 회로는, 래치 회로에 의해 래치된 입력 신호를 기억한다. 그리고, 모든 래치 회로 및 홀드 회로가 입력 신호를 래치하여 기억한 후, 제어 신호에 따라, 각각에 접속되어 있는 출력 회로에, 기억하고 있는 입력 신호를 출력한다.

이로써, 홀드 회로와 출력 회로의 접속 전환에 의해 출력 회로를 선택할 수 있다.

본 발명에 관련된 구동 회로에서는, 상기 각 출력 단자에 대응하는 상기 입력 신호를 받아들이는 m 개의 래치 회로와, 상기 각 출력 회로에 각각 접속된 m＋1 개의 홀드 회로로서, 모든 상기 래치 회로가 상기 입력 신호를 받아들인 후, 상기 래치 회로로부터의 상기 입력 신호를 상기 출력 회로에 출력하는 홀드 회로를 추가로 구비하고, 상기 선택 수단은, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째의 상기 래치 회로를, 상기 h 번째의 홀드 회로에 접속시키고, 상기 판정 수단에 의해, i 번째의 상기 출력 회로가 불량이라고 판정된 경우, j 번째의 상기 래치 회로를, 상기 j 번째의 홀드 회로에 접속시킴과 함께, k 번째의 상기 래치 회로를, k＋1 번째의 상기 홀드 회로에 접속시키는 것이 바람직하다.

상기 구성에 의하면, 래치 회로 및 홀드 회로는, 입력 신호를 받아들여 기억하고, 출력 회로에 출력할 수 있다. m＋1 개의 홀드 회로는, 각각 m＋1 개의 출력 회로에 접속되어 있고, m 개의 래치 회로는, m＋1 개의 홀드 회로와의 접속을 전환할 수 있다. 각 래치 회로는, 입력 신호를 래치하고, 각 홀드 회로는, 래치 회로에 의해 래치된 입력 신호를 기억한다. 그리고, 모든 래치 회로 및 홀드 회로가 입력 신호를 래치하여 기억한 후, 제어 신호에 따라, 각각에 접속되어 있는 출력 회로에, 기억하고 있는 입력 신호를 출력한다.

이로써, 래치 회로와 홀드 회로의 접속 전환에 의해 출력 회로를 선택할 수 있다.

본 발명에 관련된 구동 회로에서는, 상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수와 동등한 복수의 서브 출력 단자로 이루어지고, 상기 각 출력 회로는, 상기 원색 수와 동등한 복수의 서브 출력 회로로 이루어지고, 상기 각 래치 회로는, 상기 원색 수와 동등한 복수의 서브 래치 회로로 이루어지고, 상기 각 홀드 회로는, 상기 원색 수와 동등한 복수의 서브 홀드 회로로 이루어지고, 상기 판정 수단은, 상기 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것이 바람직하다.

상기 구성에 의하면, 각 출력 단자는, 원색 수와 동등한 복수의 서브 출력 단자로 이루어지고, 각 영상 신호 출력부는, 원색 수와 동등한 복수의 출력부로 이루어지고, 각 래치 회로는, 원색 수와 동등한 복수의 서브 래치 회로로 이루어지고, 각 홀드 회로는, 원색 수와 동등한 복수의 서브 홀드 회로로 이루어진다.

예를 들어 표시색이 RGB 의 3 원색에 의해 구성되는 경우, 각 출력 단자는 3 개의 서브 출력 단자의 세트에 의해 구성되고, 각 출력 회로는 3 개의 서브 출력 회로의 세트에 의해 구성된다. 보다 상세하게는, 출력 단자는, R 에 대응하는 서브 출력 단자와, G 에 대응하는 서브 출력 단자와, B 에 대응하는 서브 출력 단자로 이루어지고, 각 출력 회로는, R 에 대응하는 서브 출력 회로와, G 에 대응하는 서브 출력 회로와, B 에 대응하는 서브 출력 회로로 이루어지고, 각 래치 회로는, R 에 대응하는 서브 래치 회로와, G 에 대응하는 서브 래치 회로와, B 에 대응하는 서브 래치 회로로 이루어진다.

본 발명에 관련된 구동 회로에서는, 상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수의 정수배의 수와 동등한 복수의 서브 출력 단자로 이루어지고, 상기 각 래치 회로는, 상기 원색 수의 정수배와 동등한 복수의 서브 래치 회로로 이루어지고, 상기 각 홀드 회로는, 상기 원색 수의 정수배와 동등한 복수의 서브 홀드 회로로 이루어지고, 상기 각 출력 회로는, 상기 원색 수의 정수배와 동등한 복수의 서브 출력 회로로 이루어지고, 상기 판정 수단은, 상기 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것이 바람직하다.

상기 구성에 의하면, 각 출력 단자는, 원색 수의 정수배의 수와 동등한 복수의 서브 출력 단자로 이루어지고, 각 출력 회로는, 원색 수의 정수배와 동등한 복수의 서브 출력 회로로 이루어지고, 각 래치 회로는, 원색 수의 정수배와 동등한 복수의 서브 래치 회로로 이루어지고, 각 홀드 회로는, 원색 수의 정수배와 동등한 복수의 서브 홀드 회로로 이루어진다.

예를 들어 표시색이 RGB 의 3 원색에 의해 구성되고, 각 원색에 대응하는 영상 신호로서 2 종류의 계조 전압을 출력하는 경우, 각 출력 단자는 6 개의 서브 출력 단자의 세트에 의해 구성되고, 각 출력 회로는 6 개의 서브 출력 회로의 세트에 의해 구성되고, 각 래치 회로는 6 개의 서브 래치 회로의 세트에 의해 구성되고, 각 홀드 회로는 6 개의 서브 홀드 회로의 세트에 의해 구성되어도 된다.

그리고, 각 출력 회로를 구성하는 서브 출력 회로 중, 적어도 어느 것이 불량이라고 판정 수단에 의해 판정된 경우, 불량의 서브 출력 회로를 포함하는 출력 회로는, 어느 출력 단자 및 래치 회로로부터도 분리되어, 출력 단자 및 래치 회로와 출력 회로와의 접속은, 문제가 검출되기 전에 접속되어 있던 출력 회로에 인접하는 출력 회로와의 접속으로 순차적으로 전환된다.

이로써, 표시색을 구성하는 원색 수의 정수배 단위로, 출력 단자 및 래치 회로와 출력 회로와의 접속을 전환할 수 있게 되기 때문에, 원색에 대응하는 계조 전압이 복수의 신호에 의해 설정되는 컬러의 표시 장치를 구동시키는 구동 회로에 있어서도, 회로 기판의 배선을 복잡화시키지 않고 자기 수복 기능을 실장할 수 있다.

상기 구성에 의하면, 예를 들어 표시색이 RGB 의 3 원색에 의해 구성되고, RGB 의 각각에 대응하는 계조 전압이 2 개의 신호에 의해 설정되는 구성의 컬러의 표시 장치를 구동시킬 수 있게 된다.

본 발명에 관련된 표시 장치는, 상기 구동 회로를 구비하고 있는 것이 바람직하다.

상기 구성에 의하면, 본 발명에 관련된 표시 장치에서는, 출력 회로에 문제가 발생한 경우, 문제가 발생한 출력 회로를 분리하여, 정상인 출력 회로만으로 구동 회로를 재구성하고, 즉, 자기 수복할 수 있게 된다.

게다가, 본 발명에 관련된 표시 장치에서는, 출력 단자 및 래치 회로와 출력 회로와의 접속은, 문제가 검출되기 전에 접속되어 있던 출력 회로에 인접하는 출력 회로와의 접속으로 순차적으로 전환되는 구성으로서, 배선의 복잡화를 억제할 수 있기 때문에, 회로 기판이 대형화되지 않고 자기 수복 기능을 실장할 수 있게 된다.

도 1 은 본 발명의 실시형태 1 에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 블록도이다.
도 2 는 본 발명의 실시형태 1 에 관련된, 집적 회로에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트도이다.
도 3 은 본 발명의 실시형태 1 에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 블록도이다.
도 4 는 본 발명의 실시형태 1 에 관련된, 집적 회로에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트도이다.
도 5 는 본 발명의 실시형태 1 에 관련된, 예비 출력 회로를 사용하여, 통상적인 출력 회로에 있어서의 문제를 검출하는 구성을 나타내는 블록도이다.
도 6 은 본 발명의 실시형태 1 에 관련된, 제 1 문제 검출 방법에 있어서의, 동작 확인 테스트의 첫번째 순서를 나타내는 플로우 차트도이다.
도 7 은 본 발명의 실시형태 1 에 관련된, 제 1 문제 검출 방법에 있어서의, 동작 확인 테스트의 두번째 순서를 나타내는 플로우 차트도이다.
도 8 은 본 발명의 실시형태 1 에 관련된, 제 1 문제 검출 방법에 있어서의, 동작 확인 테스트의 세번째 순서를 나타내는 플로우 차트도이다.
도 9 는 본 발명의 실시형태 1 에 관련된, 제 1 문제 검출 방법에 있어서의, 동작 확인 테스트의 4 번째 순서를 나타내는 플로우 차트도이다.
도 10 은 본 발명의 실시형태 1 에 관련된, 제 1 문제 검출 방법에 있어서의, 동작 확인 테스트의 5 번째 순서를 나타내는 플로우 차트도이다.
도 11 은 본 발명의 실시형태 1 에 관련된, 제 1 문제 검출 방법 후의, 자기 수복하는 순서를 나타내는 플로우 차트도이다.
도 12 는 본 발명의 실시형태 1 에 관련된, 표시 장치의 전원 투입부터, 동작 확인 테스트를 실시하여 통상 동작으로 이행할 때까지의 처리 순서를 나타내는 플로우 차트도이다.
도 13 은 본 발명의 실시형태 1 에 관련된, 출력 회로에 있어서, 서로 인접하는 2 개의 출력 회로를 1 세트로 하여 문제를 검출하는 구성을 나타내는 블록도이다.
도 14 는 본 발명의 실시형태 1 에 관련된, 제 2 문제 검출 방법에 있어서의, 동작 확인 테스트의 첫번째 순서를 나타내는 플로우 차트도이다.
도 15 는 본 발명의 실시형태 1 에 관련된, 제 2 문제 검출 방법에 있어서의, 동작 확인 테스트의 두번째 순서를 나타내는 플로우 차트도이다.
도 16 은 본 발명의 실시형태 1 에 관련된, 제 2 문제 검출 방법에 있어서의, 동작 확인 테스트의 세번째 순서를 나타내는 플로우 차트도이다.
도 17 은 본 발명의 실시형태 1 에 관련된, 제 2 문제 검출 방법에 있어서의, 동작 확인 테스트의 4 번째 순서를 나타내는 플로우 차트도이다.
도 18 은 본 발명의 실시형태 1 에 관련된, 제 2 문제 검출 방법에 있어서의, 동작 확인 테스트의 5 번째 순서를 나타내는 플로우 차트도이다.
도 19 는 본 발명의 실시형태 1 에 관련된, 불량이라고 판정한 출력 회로를 무효로 하고, 자기 수복하는 순서를 나타내는 플로우 차트도이다.
도 20 은 본 발명의 실시형태 2 에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 블록도이다.
도 21 은 본 발명의 실시형태 2 에 관련된, 집적 회로에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트도이다.
도 22 는 본 발명의 실시형태 2 에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 상태를 나타내는 블록도이다.
도 23 은 본 발명의 실시형태 2 에 관련된, 집적 회로에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트도이다.
도 24 는 본 발명의 실시형태 3 에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 블록도이다.
도 25 는 본 발명의 실시형태 3 에 관련된, 집적 회로에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트도이다.
도 26 은 본 발명의 실시형태 3 에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 상태를 나타내는 블록도이다.
도 27 은 본 발명의 실시형태 3 에 관련된, 집적 회로에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트도이다.
도 28 은 제 4 형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 29 는 제 4 실시형태에 관련된 집적 회로에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트이다.
도 30 은 제 4 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 31 은 제 4 실시형태에 관련된 집적 회로에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트이다.
도 32 는 제 5 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 33 은 제 5 실시형태에 관련된, 포인터용 회로의 구성을 나타내는 도면이다.
도 34 는 집적 회로에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트이다.
도 35 는 제 5 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 상태를 나타내는 도면이다.
도 36 은 제 5 실시형태에 관련된 집적 회로에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트이다.
도 37 은 제 6 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 38 은 제 6 실시형태에 관련된 집적 회로에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트이다.
도 39 는 제 6 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 상태를 나타내는 도면이다.
도 40 은 제 6 실시형태에 관련된 집적 회로에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트이다.
도 41 은 제 7 형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 42 는 제 7 형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 43 은 제 8 형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 44 는 제 8 형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 45 는 제 9 형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 46 은 제 9 형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 47 은 제 10 형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 48 은 제 10 형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 49 는 제 11 형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 50 은 제 11 형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 51 은 제 12 형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 52 는 제 12 형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로의 구성을 나타내는 도면이다.
도 53 은 종래예에 있어서의, 액정 구동용 반도체 집적 회로의 구성을 나타내는 블록도이다.
도 54 는 종래예에 있어서의, 시프트 레지스터, 래치 회로, 홀드 회로 및 출력 회로를 구비한 액정 구동용 반도체 집적 회로의 구체적인 구성을 나타내는 도면이다.
도 55 는 종래의 액정 구동용 반도체 집적 회로의 동작을 나타내는 타이밍 차트이다.
도 56 은 종래의 액정 구동용 반도체 집적 회로의 구성을 나타내는 블록도이다.
도 57 은 포인터용 회로, 래치 회로, 홀드 회로를 구비한 액정 구동용 반도체 집적 회로의 구체적인 구성을 나타내는 도면이다.
도 58 은 포인터용 회로의 구성을 나타내는 도면이다.
도 59 는 포인터용 회로의 동작을 나타내는 타이밍 차트이다.
부호의 설명
1＿1~1＿20 연산 증폭기 (비교 수단)
2a, 2b 스위치
3＿1~3＿20 판정 회로 (판정 수단)
4＿1~4＿20 판정 플래그
5＿1~5＿20 풀업·풀다운 회로
10 집적 회로 (구동 회로)
20, 20', 20" 시프트 레지스터 (선택 수단)
11＿1~11＿24 출력 회로 (출력부)
DAC＿1~DAC＿18 디지털 아날로그 컨버터
DF＿1~DF＿27 D－플립플롭
DLA＿1~DLA＿19 래치 회로
DLA＿R1~DLA＿R8 래치 회로
DLA＿G1~DLA＿G8 래치 회로
DLA＿B1~DLA＿B8 래치 회로
DLB＿1~DLB＿19 홀드 회로
DLB＿R1~DLB＿R8 홀드 회로
DLB＿G1~DLB＿G8 홀드 회로
DLB＿B1~DLB＿B8 홀드 회로
OUT1~OUT18 출력 단자 (출력 단자, 서브 출력 단자)
SWA1~SWA28 스위치
SWB1~SWB18 스위치

발명을 실시하기 위한 최선의 형태

이하, 본 발명에 관련된 실시형태를 도면에 기초하여 설명한다.

[실시형태 1]

본 발명의 실시형태 1 에 대해, 도 1~도 19 를 참조하여 이하에 설명한다.

(자기 수복 회로의 구성)

먼저, 도 1 을 참조하여, 본 실시형태에 관련된 표시 구동용 반도체 집적 회로 (이하, 집적 회로로 한다) (10) 의 구성에 대해 설명한다. 또한, 설명을 간단히 하기 위해, 예로서 집적 회로 (10) 는, 종래예로서 설명한 도 53 에 상당하는 18 개 출력의 집적 회로로 하지만, 집적 회로 (10) 로부터의 출력은 18 개에 한정되지 않는다.

도 1 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) (구동 회로) 의 구성을 나타내는 블록도이다. 도 1 에 나타내는 바와 같이, 집적 회로 (10) 는, 액정 구동용 신호 출력 단자 (OUT1~OUT18) (이하, 출력 단자 (OUT1~OUT18) 로 약칭하고, 총칭하는 경우에는 출력 단자 (OUT) 로 한다) 와, D－플립플롭＿1~D－플립플롭＿19 (이하, DF＿1~DF＿19 로 약칭하고, 총칭하는 경우에는 DF 로 한다) 와, 래치 회로 (DLA＿1~DLA＿18) 와, 예비 래치 회로 (DLA＿19) (이하, 예비를 포함하는 모든 래치 회로를 총칭하는 경우에는 래치 회로 (DLA) 로 한다) 와, 홀드 회로 (DLB＿1~DLB＿18) 와, 예비 홀드 회로 (DLB＿19) (이하, 예비를 포함하는 모든 홀드 회로를 총칭하는 경우에는 홀드 회로 (DLB) 로 한다) 와, 출력 회로 (11＿1~11＿18) 와, 예비 출력 회로 (11＿19) (이하, 예비를 포함하는 모든 출력 회로를 총칭하는 경우에는 출력 회로 (11) 로 한다) 와, 18 개의 스위치 (SWA1~SWA18) (이하, 총칭하는 경우에는 스위치 (SWA) 로 한다) 와, 18 개의 스위치 (SWB1~SWB18) (이하, 총칭하는 경우에는 스위치 (SWB) 로 한다) 를 구비하고 있다. 또한, 집적 회로 (10) 는, 각 출력 단자 (OUT) 를 통해, 표시 장치가 구비하는 영상 신호선을 구동시키는 것으로서, 집적 회로 (10) 는 표시 장치에 구비되어도 된다.

각 DF 는 직렬로 접속되어 있고, 시프트 레지스터 (20) (선택부) 를 구성하고 있다. 따라서, 이 시프트 레지스터 (20) 는, SP 신호선 및 CLK 신호선으로부터 입력되는 스타트 펄스 신호 (이하, SP 신호로 한다) 및 클록 신호 (이하, CLK 신호로 한다) 에 기초하여 각 DF 로부터 각 래치 회로 (DLA) 에 펄스 신호를 순차적으로 출력하고, 계조 데이터를 받아들이는 래치 회로 (DLA) 를 선택한다.

여기서, 각 래치 회로 (DLA) 는, 입력된 펄스 신호 (이하, 선택 신호로 한다) 가 순차적으로 입력됨으로써, 이 선택 신호의 입력 타이밍에 동기하여, DATA 신호선으로부터, 각 출력 단자 (OUT) 에 대응한 계조 데이터를 순차적으로 받아들인다. 각 래치 회로 (DLA) 는, 받아들인 계조 데이터를, 각각 접속되는 홀드 회로 (DLB) 에 출력한다. 각 홀드 회로 (DLB) 는, 출력된 계조 데이터를 유지한 후, LS 신호선으로부터의 데이터 LOAD 신호 (이하, LS 신호로 한다) 에 기초하여 유지한 계조 데이터를, 각각에 접속되는 각 출력 회로 (11) 에 출력한다.

출력 회로 (11) 는, 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC (Digital Analog Converter) 회로 (도시되지 않음) 와, 버퍼 회로의 역할을 갖는 연산 증폭기 (도시되지 않음) 와, 출력 회로의 동작의 양부를 판정하는 판정 회로와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다.

각 출력 회로 (11) 는, 자신의 양부를 나타내는 Flag 를 출력한다. 하나의 출력 회로 (11) 를 예로 하면, 출력 회로 (11＿1) 는, 출력 회로 (11＿1) 가 불량이 된 경우에, 「1」이 되는 Flag1 을 출력하고, 출력 회로 (11＿1) 가 정상이면 「0」이 되는 Flag1 을 출력한다. 동일하게, 출력 회로 (11＿2~11＿18) 도, 자신의 양부를 나타내는 Flag2~Flag18 을 각각 출력한다. 또한, 이 출력 회로마다의 동작의 양부를 판정하는 회로 구성 및 판정 동작에 대해서는 후술로 한다.

도 1 에 나타내는 바와 같이, 스위치 (SWA1~SWA18) 는, 각 DF 의 입력처를 전환하는 것으로서, 이 스위치 (SWA1~SWA18) 의 각각의 전환은, 각 출력 회로 (11) 로부터 출력되는 Flag1~Flag18 의 값에 의해 제어된다. 구체적으로는, i 번째의 출력 회로 (11＿i) 로부터의 Flagi 가 「1」이었을 경우, i＋1 번째의 DF＿i＋1 의 입력처를 i 번째의 DF＿i 의 입력으로 하고, Flagi 가 「0」이었을 경우, i＋1 번째의 DF＿i＋1 의 입력처를, i 번째의 DF＿i 의 출력으로 한다. 또한 상기 i 는, 1

i

18 의 관계를 만족하는 정수이고, 이하의 설명에 있어서도 동일하다. 스위치 (SWA7) 를 예로 하면, 스위치 (SWA7) 는, 출력 회로 (11＿7) 로부터 출력되는 Flag7 의 값에 의해 제어되고, Flag7 이 「1」인 경우에는, 스위치 (SWA7) 는, DF＿8 의 입력을 DF＿7 의 입력에 접속시킨다. 한편, Flag7 이 「0」인 경우에는, 스위치 (SWA7) 는, DF＿8 의 입력을 DF＿7 의 출력에 접속시킨다.

또한, 스위치 (SWB1~SWB18) (접속 전환부) 는, 도 1 에 나타내는 바와 같이, 각 출력 단자 (OUT1~OUT18) 의 접속처를 전환한 것으로서, 이 스위치 (SWB1~SWB18) 의 각각의 전환은, Flag1~Flag18 로부터 구해지는 Flag＿X1~Flag＿X18 의 값에 의해 제어된다. 여기서, Flag＿X1~Flag＿X18 은, 도 1 에 나타내는 논리식을 이용하여, 도시되지 않은 제어 회로에 의해 구해진다. 스위치 (SWB) 의 동작을 구체적으로 설명하면, Flag1~Flagi 를 논리식 OR 로 조합한 Flag＿Xi 가 「1」이었을 경우, i 번째의 스위치 (SWBi) 는, i 번째의 출력 단자 (OUTi) 를 i＋1 번째의 출력 회로 (11＿i＋1) 의 출력에 접속시킨다. 한편, Flag＿Xi 가 「0」이었을 경우, i 번째의 스위치 (SWBi) 는, i 번째의 출력 단자 (OUTi) 를 i 번째의 출력 회로 (11＿i) 의 출력에 접속시킨다. 스위치 (SWB7) 를 예로 하면, 스위치 (SWB7) 는, Flag＿X7 의 값에 의해 제어되고, Flag＿X7 이 「1」이었을 경우, 스위치 (SWB7) 는, 출력 단자 (OUT7) 를 출력 회로 (11＿8) 의 출력에 접속시킨다. 한편, Flag＿X7 이 「0」이었을 경우, 스위치 (SWB7) 는, 출력 단자 (OUT7) 를 출력 회로 (11＿7) 의 출력에 접속시킨다.

또한, 도 1 에 나타내는 집적 회로 (10) 에 있어서는, 외부로부터 입력되는 계조 데이터를 래치하는 래치 회로 (DLA＿1~DLA＿18) 및 홀드 회로 (DLB＿1~DLB＿18) 는, 1 개의 출력 단자 (OUT) 에 대해 각각 1 회로로 하고 있으나, 입력되는 계조 데이터가 6 비트이면 각각 6 회로 필요하고, 8 비트이면 각각 8 회로 필요하다. 또한, 본 실시형태에 있어서는, 설명을 간략화하기 위해, 래치 회로 (DLA) 및 홀드 회로 (DLB) 는, 1 개의 출력 단자 (OUT) 에 대해 1 회로로 하고 있다.

(통상 동작)

다음으로, 집적 회로 (10) 에 있어서, 불량인 출력 회로가 발생하지 않은 경우의 동작, 즉, 통상적인 동작을 이하에 설명한다.

불량인 출력 회로가 발생하지 않은 경우, 출력 회로 (11＿1~11＿18) 에 있어서의 Flag1~Flag18 은 모두 「0」이다. 따라서, Flag1~Flag18 을 논리식 OR 로 조합한 Flag＿X1~Flag＿X18 도 모두 「0」이 된다. 그 때문에, 집적 회로 (10) 에 있어서의 스위치 (SWA1~SWA18) 및 스위치 (SWB1~SWB18) 는, 모두 도 1 에 나타내는 바와 같이 접속되고, 집적 회로 (10) 는, 도 54 에 나타내는 종래의 회로와 동일한 구성이 된다.

이하에, 집적 회로 (10) 의 통상 동작에 대해 도 2 를 참조하여 설명한다. 도 2 는 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트도이다.

첫 번째로, DF＿1 의 입력부 (D) 에, 집적 회로 (10) 의 동작 개시를 나타내는 「H」의 SP 신호가 입력된다. DF＿1 은, CLK 신호의 상승에 따라, SP 신호의 값 「H」를 받아들이고, 자신의 출력부 (Q) 로부터 「H」의 선택 신호를 출력한다. 도 2 에 나타내는 바와 같이, CLK 신호의 다음에 상승에 있어서는, SP 신호는 「L」이 되어 있기 때문에, DF＿1 의 출력부 (Q) 도 「L」이 된다. 또한, 도 2 에 있어서는, DF＿1~DF＿18 의 각각의 선택 신호를 Q(DF＿1)~Q(DF＿18) 로 기재하고 있다.

각 DF 의 출력부 (Q) 는, 다음 단의 DF 의 입력부 (D) 에 접속되어 있고, DF＿1 내지 DF＿18 은, 시프트 레지스터 (20) 를 구성하고 있다. 요컨대, DF＿1 로부터의 선택 신호인 Q(DF＿1) 이 「L」이 되기 전에, CLK 신호의 상승에 따라, DF＿2 는 「H」의 Q(DF＿2) 를 출력하고, 그 후 Q(DF＿1) 은 「L」이 된다. 이 동작 처리가, DF＿2~DF＿18 에 있어서도 동일하게 실시되고, 도 2 에 나타내는 바와 같이, 각 DF 는, CLK 신호의 상승에 동기하여, 각각의 출력부 (Q) 에 접속되는 각 래치 회로 (DLA) 에 선택 신호를 순차적으로 출력한다.

다음으로, 래치 회로 (DLA＿1) 는, DF＿1 로부터의 선택 신호를 게이트 단자 (G) 에 입력한다. 래치 회로 (DLA＿1) 는, 게이트부 (G) 에 「H」가 입력되어 있는 기간, 자신의 입력부 (D) 로부터 계조 데이터를 받아들이고, 받아들인 계조 데이터를 자신의 출력부 (Q) 로부터 홀드 회로 (DLB＿1) 에 출력한다. 여기서, 래치 회로 (DLA＿1) 는, 입력된 선택 신호의 하강 시점의 계조 데이터 (D1) 를 유지하고, 입력된 선택 신호가 「L」이 된 후에도, 유지한 계조 데이터 (D1) 를 출력부 (Q) 로부터 홀드 회로 (DLB＿1) 에 출력한다. 또한, CLK 신호 및 계조 데이터는, 서로 동기되어 있고, 집적 회로 (10) 에는, CLK 신호의 하강마다 각 출력 단자 (OUT) 에 대응한 계조 데이터가 순차적으로 입력되어 있다. 또한, 도 2 에 나타내는 계조 데이터 (D1~D18) 는, 출력 단자 (OUT1~OUT18) 의 각각에 대응하는 계조 데이터이다. 또한, 도 2 에 있어서는, 각 래치 회로 (DLA) 의 출력부 (Q) 로부터의 출력을 Q(DLA＿1)~Q(DLA＿18) 로 기재하고 있다.

또한, 래치 회로 (DLA＿2~DLA＿18) 는, 래치 회로 (DLA＿1) 와 동일하게, DF＿2~DF＿18 로부터 입력된 각 선택 신호가 「H」가 되는 기간, DATA 신호선을 통해, 각 계조 데이터 (D2~D18) 를 순차적으로 받아들이고, 선택 신호가 「L」이 된 후에도, 받아들인 각 계조 데이터 (D2~D18) 를, 각각 접속되는 홀드 회로 (DLB) 에 출력한다. 이 때, 홀드 회로 (DLB＿1~DLB＿18) 의 입력부 (D) 에는, 각 래치 회로 (DLA) 로부터 출력되는 각 계조 데이터 (D1~D18) 가 입력되어 있다. 또한, 도 2 에 있어서는, 래치 회로 (DLA＿1~DLA＿18) 가 각 출력부 (Q) 로부터 출력하는 신호를 Q(DLA＿1)~Q(DLA＿18) 로 기재하고 있다.

도 2 에서는, 이후의 동작을 기재하지 않았으나, 모든 래치 회로 (DLA) 가 계조 데이터 (D1~D18) 의 각각을 받아들인 후, 집적 회로 (10) 는, 각 홀드 회로 (DLB) 의 게이트부 (G) 에 「H」의 LS 신호를 출력한다. 각 홀드 회로 (DLB) 는, 「H」의 LS 신호가 입력되면, 자신의 입력부 (D) 에 입력되어 있는 각 계조 데이터 (D1~D18) 를 각 출력부 (Q) 에 출력한다. 이로써, 출력 회로 (11＿1~11＿18) 에는, 래치 회로 (DLA＿1~DLA＿18) 가 순서대로 받아들인 계조 데이터 (D1~D18) 가 입력되게 된다. 그리고, 출력 회로 (11＿1~11＿18) 는 각각 입력된 계조 데이터 (D1~D18) 를 계조 전압으로 변환하고, 변환한 계조 전압을 버퍼하여, 계조 데이터 (D1~D18) 에 대응하는 계조 전압을 출력 단자 (OUT1~OUT18) 의 각각에 출력한다.

또한, CLK 신호나 LS 신호의 입력에 의해, 예비 회로인 DF＿19, 래치 회로 (DLA＿19), 홀드 회로 (DLB＿19) 도 동작한다. 그러나, 출력 회로 (11＿19) 는, 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되어 있지 않아, 출력 단자 (OUT1~OUT18) 로부터의 출력 파형에는 영향을 주지 않는다. 그 때문에, 상기 설명에 있어서는, 예비 회로인 DF＿19, 래치 회로 (DLA＿19), 홀드 회로 (DLB＿19) 의 동작 설명은 생략하였다.

(자기 수복 동작)

다음으로, 집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하고, 출력 회로 (11＿7) 가 구비하는 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복 동작에 대해 도 3 및 도 4 를 참조하여 설명한다. 도 3 은 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이고, 도 4 는 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트도이다.

먼저, 도 3 에 나타내는 바와 같이, 집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 가 불량이 되어, Flag7 이 「1」로 설정되어 있다. 또한, 논리식 OR (도 1 참조) 에 의해, Flag＿X1~Flag＿X6 은 「0」이고, Flag7 이 도입되어 구성되는 Flag＿X7~Flag＿X18 은 「1」이 된다.

여기서, Flag＿X1~Flag＿X6 은 「0」이기 때문에, 스위치 (SWA1~SWA6) 및 스위치 (SWB1~SWB6) 는, 이미 설명한 통상 동작의 경우와 동일한 동작을 실시한다. 따라서, 여기서는, DF＿1~DF＿6, 래치 회로 (DLA＿1~DLA＿6), 홀드 회로 (DLB＿1~DLB＿6) 및 출력 회로 (11＿1~11＿6) 에 있어서의 동작의 설명은 생략한다.

한편, Flag7 이 「1」로 설정되어 있기 때문에, SWA7 은, DF＿8 의 입력부 (D) 의 접속처를, DF＿7 의 출력부 (Q) 로부터 DF＿6 의 출력부 (Q) 로 전환하고 있다. 도 4 에 나타내는 바와 같이, 이 SWA7 의 전환에 의해, DF＿7 및 DF＿8 은, 각각 래치 회로 (DLA＿7 및 DLA＿8) 에 동일한 타이밍으로, 바꿔 말하면, 계조 데이터 (D7) 의 입력 타이밍에 동기하여 선택 신호를 출력한다. 이로써, 래치 회로 (DLA＿7 및 DLA＿8) 는, 모두 계조 데이터 (D7) 를 받아들이게 된다. 또한, DF＿9~DF＿19 는, 각각 계조 데이터 (D8~D18) 의 입력 타이밍에 동기하여, 선택 신호를 래치 회로 (DLA＿9~DLA＿19) 에 출력한다. 이로써, 래치 회로 (DLA＿9) 는 계조 데이터 (D8) 를 받아들이고, 래치 회로 (DLA＿10) 는 계조 데이터 (D9) 를 받아들여, 이후 동일하게, 래치 회로 (DLA＿11~DLA＿19) 는 각각 계조 데이터 (D10~D18) 를 받아들인다. 이와 같이, 래치 회로 (DLA＿8~DLA＿19) 는, 통상 동작시에 비해 1 단 어긋난 계조 데이터 (D7~D18) 를 각각 받아들인다. 또한, 도 4 에 있어서는, 각 DF 로부터의 선택 신호를 Q(DF＿1)~Q(DF＿19) 로 기재하고, 각 래치 회로 (DLA) 의 출력부 (Q) 로부터의 출력을 Q(DLA＿1)~Q(DLA＿19) 로 기재하고 있다.

또한, Flag＿X7 은 「1」이기 때문에, 스위치 (SWB7) 는, 출력 단자 (OUT7) 의 접속처를, 출력 회로 (11＿7) 의 출력으로부터 출력 회로 (11＿8) 의 출력으로 전환하고 있다. 따라서, 불량인 출력 회로 (11＿7) 로부터 출력되는 계조 전압은, 어느 출력 단자 (OUT) 에도 출력되지 않는다. 또한, 출력 단자 (OUT7) 에는, 출력 회로 (11＿8) 로부터의 계조 데이터 (D7) 에 대응한 계조 전압이 입력된다. 또한, Flag＿X8~Flag＿X18 은 「1」이기 때문에, 스위치 (SWB8~SWB18) 는, 출력 단자 (OUT8) 와 출력 회로 (11＿9) 를 접속시키고, 출력 단자 (OUT9) 와 출력 회로 (11＿10) 를 접속시키고, 이후 동일하게, 출력 단자 (OUT10)~출력 단자 (OUT18) 의 각각에 출력 회로 (11＿11)~출력 회로 (11＿19) 를 접속시킨다. 그 결과, 출력 단자 (OUT1~OUT18) 의 각각에는, 계조 데이터 (D1~D18) 의 각각에 대응하는 계조 전압이 출력된다.

이상에 설명한 바와 같이, 출력 회로 (11), 래치 회로 (DLA) 및 홀드 회로 (DLB) 의 불량이 검출된 경우에는, 각 DF 의 입력부 (D) 의 접속처를 전환함과 함께, 출력 회로 (11＿1~11＿19) 와 출력 단자 (OUT1~OUT18) 의 접속을 전환함으로써, 불량으로 판단된 출력 회로 (11), 래치 회로 (DLA) 및 홀드 회로 (DLB) 를 분리하여, 정상인 회로를 순차적으로 시프트시키고, 다시 예비 회로를 추가함으로써, 자기 수복이 가능한 구성을 실현하고 있다.

(출력 회로의 문제 검출)

이하에, 집적 회로 (10) 에 있어서의 출력 회로 (11＿1~11＿18) 의 문제 검출 방법에 대해 설명한다. 이 문제의 검출 방법은, 출력 회로 (11＿1~11＿18) 의 각각이 구비하는 연산 증폭기에 있어서, 기준이 되는 전압과, 출력 회로 (11＿1~11＿18) 의 각각이 구비하는 DAC 회로로부터 출력되는 전압을 비교함으로써 실시한다. 출력 회로 (11＿1~11＿18) 의 문제 검출 방법에는, 예비 출력 회로 (11＿19) 가 구비하는 DAC 회로로부터 출력되는 전압을, 출력 회로 (11＿1~11＿18) 의 각각이 구비하는 DAC 회로로부터의 전압과 비교하여 판단하는 「제 1 문제 검출 방법」이나, 출력 회로 (11＿1~11＿18) 의 각각이 구비하는 DAC 회로로부터 출력되는 전압을 서로 비교하여 판단하는 「제 2 문제 검출 방법」이 있다.

(제 1 문제 검출 방법)

이하에, 예비 출력 회로 (11＿19) 가 구비하는 DAC 회로로부터 출력되는 전압을, 각 출력 회로 (11＿1~11＿18) 가 구비하는 DAC 회로로부터의 전압과 비교하여 판단하는 「제 1 문제 검출 방법」에 대해, 도 5~도 12 를 참조하여 설명한다.

도 5 는 예비 출력 회로 (11＿19) 를 사용하여, 통상적인 출력 회로 (11＿1~11＿18) 에 있어서의 문제를 검출하는 구성을 나타내는 도면이다. 도 5 에 있어서, DAC＿1, 연산 증폭기 (1＿1), 스위치 (2a, 2b), 판정 회로 (3＿1), 판정 플래그 (4＿1) 및 풀업·풀다운 회로 (5＿1) 에 의해 구성되는 블록이 도 1 의 출력 회로 (11＿1) 에 대응하고, DAC＿2, 연산 증폭기 (1＿2), 스위치 (2a, 2b), 판정 회로 (3＿2), 판정 플래그 (4＿2) 및 풀업·풀다운 회로 (5＿2) 에 의해 구성되는 블록이 도 1 의 출력 회로 (11＿2) 에 대응하고, DAC＿3, 연산 증폭기 (1＿3), 스위치 (2a, 2b), 판정 회로 (3＿3), 판정 플래그 (4＿3) 및 풀업·풀다운 회로 (5＿3) 에 의해 구성되는 블록이 도 1 의 출력 회로 (11＿3) 에 대응하고, DAC＿19 및 연산 증폭기 (1＿19) 에 의해 구성되는 블록이 도 1 의 예비 출력 회로 (11＿19) 에 대응하고 있다.

도 5 에 나타내는 회로는, 도 1 에 나타내는 자기 수복의 동작을 실시하는 집적 회로 (10) 의 일부로서 도입되어 있고, 각 출력 회로 (11) 는 이웃하는 2 개의 출력 회로로부터의 출력을 전환할 수 있는 스위치에 접속되어 있다. 예를 들어 출력 단자 (OUT1) 는, 출력 회로 (11＿1) 및 출력 회로 (11＿2) 로부터의 출력을 전환할 수 있는 스위치에 접속되어 있고, 출력 단자 (OUT2) 는, 출력 회로 (11＿2) 및 출력 회로 (11＿3) 로부터의 출력을 전환할 수 있는 스위치에 접속되어 있다.

또한, 도 5 에서는, 설명을 위해, 출력 회로 (11＿1~11＿3) 및 예비 출력 회로 (11＿19) 만을 나타내고 있으나, 문제의 검출은, 모든 통상적인 출력 회로 (11＿1~11＿18) 에 대해 실시되고, 각 출력 회로 (11＿1~11＿18) 도 출력 회로 (11＿1~11＿3) 와 동일한 회로를 구비하고 있다.

집적 회로 (10) 는, 래치 회로 (DLA＿1~DLA＿3) 와 홀드 회로 (DLB＿1~DLB＿3) 와 출력 회로 (11＿1~11＿3) 와 복수의 스위치 (2a 및 2b) 를 구비하고 있다. 또한, 집적 회로 (10) 는, 예비 회로로서의 래치 회로 (DLA＿19), 홀드 회로 (DLB＿19) 및 출력 회로 (11＿19) 도 구비하고 있다.

래치 회로 (DLA＿1~DLA＿3) 에는, DATA 신호선을 통해, 출력 단자 (OUT1~OUT3) 의 각각에 대응하는 계조 데이터가 입력된다. 또한 계조 데이터는, 홀드 회로 (DLB＿1~DLB＿3) 를 통해 출력 회로 (11＿1~11＿3) 에 입력되고, 출력 회로 (11＿1~11＿3) 에 있어서, 디지털의 계조 데이터로부터 계조 전압 신호로 변환된다.

또한 복수의 스위치 (2a) 는, test 신호에 의해 ON, OFF 가 전환되고, 또한 복수의 스위치 (2b) 는, testB 신호에 의해 ON, OFF 가 전환된다. 또한 스위치 (2a) 및 스위치 (2b) 는, 「H」의 신호가 입력된 경우에 ON 이 되고, 「L」의 신호가 입력된 경우에 OFF 가 된다.

(불량 판정을 실시하지 않는 경우의 동작)

다음으로, 도 5 에 있어서, 불량 판정을 실시하지 않는 경우, 요컨대 표시 장치가 계조 전압을 출력하는, 표시 구동을 실시할 때의 통상 동작에 대해 설명한다.

통상 동작의 경우에는, test 신호는 「L」이고, testB 신호는 「H」가 된다. 이 때, 스위치 (2a) 는 OFF 가 되고, 스위치 (2b) 는 ON 이 된다. 이로써, 래치 회로 (DLA＿1~DLA＿3) 에는, DF＿1~DF＿3 으로부터의 선택 신호가 입력되고, 래치 회로 (DLA＿19) 에는, DF＿19 로부터의 선택 신호가 입력된다.

래치 회로 (DLA＿1~DLA＿19) 는, 입력된 선택 신호에 동기하여, 계조 데이터의 입력 단자로부터, DATA 신호선을 통해 자신에 대응하는 계조 데이터를 취득한다. 홀드 회로 (DLB＿1~DLB＿19) 는, 래치 회로 (DLA＿1~DLA＿19) 가 취득한 계조 데이터를, LS 신호에 기초하여 출력한다.

다음으로, DAC＿1~DAC＿19 는, 각각 홀드 회로 (DLB＿1~DLB＿19) 로부터 계조 데이터를 받는다. 그리고, DAC＿1~DAC＿19 는, 디지털의 계조 데이터를 계조 전압으로 변환하여, 연산 증폭기 (1＿1~1＿19) 의 정극성 입력 단자에 출력한다. 여기서, 연산 증폭기 (1＿1~1＿19) 의 출력은, 스위치 (2b) 가 ON 되어 있기 때문에, 자신의 부극성 입력 단자에 대한 부귀환 (負歸還) 이 된다. 이로써, 연산 증폭기 (1＿1~1＿19) 는, 볼티지 팔로워로서 동작한다. 따라서, 연산 증폭기 (1＿1~1＿19) 는, DAC＿1~DAC＿19 로부터의 계조 전압에 대해, 버퍼 회로의 역할을 완수하게 되어, 자신의 정극성 입력 단자에 입력된 계조 전압을, 대응하는 출력 단자 (OUT1~OUT19) 에 출력한다.

이상의 설명과 같이, 출력 단자 (OUT) 마다 직렬로 접속된 래치 회로 (DLA) 와 홀드 회로 (DLB) 와 DAC 와 연산 증폭기를 포함하는 블록을 출력 회로 블록 (영상 신호 출력부) 으로 하면, 각 출력 회로 블록은, 계조 데이터의 입력 단자로부터 입력된 계조 데이터를, 표시 장치를 구동시키기 위한 계조 전압으로 변환하고, 변환한 계조 전압을 출력 단자 (OUT) 를 통해 표시 장치에 출력하는 것을 목적으로 하고 있다.

(동작 확인 테스트에 대한 전환)

DAC＿1~DAC＿3 의 동작 확인을 실시하는 동작 확인 테스트에 대한 전환을 실시하는 경우, test 신호를 「H」로 하고, testB 신호를 「L」로 한다. 먼저, 스위치 (2a) 가 ON 이 됨으로써, 예비 래치 회로 (DLA＿19) 에는, 동작 확인 테스트용의 STR 신호인 TSTR1 신호가 입력되고, 래치 회로 (DLA＿1~DLA＿3) 에는, 동작 확인 테스트용의 STR 신호인 TSTR2 신호가 입력된다. 또한, 연산 증폭기 (1＿1~1＿3) 의 부극성 입력 단자에는, 예비 DAC＿19 로부터의 계조 전압이 입력된다. 또한, 스위치 (2b) 가 OFF 로 됨으로써, 연산 증폭기 (1＿1~1＿3) 의 출력은, 자신의 부극성 입력 단자에 대한 부귀환이 차단된다. 그 결과, 연산 증폭기 (1＿1~1＿3) 는, 자신의 정극성 입력 단자에 직렬로 접속된 DAC＿1~DAC＿3 으로부터의 출력 전압과, 예비 DAC 회로인 DAC＿19 로부터의 출력 전압을 비교하는 컴퍼레이터가 된다.

또한, test 신호 및 testB 신호는, 동작 확인 테스트의 전환 및 동작 확인 테스트의 동작을 컨트롤하는 제어 회로 (도시되지 않음) 로부터 출력된다. 또한 이 제어 회로는, 동작 확인 테스트에 있어서의, DATA 신호선을 통해 입력되는 계조 데이터 및 LS 를 제어하는 회로이기도 하다. 또한 이 제어 회로는, 통상 동작 중의 계조 데이터, LS 신호, CLK 신호를 제어하는 제어 회로와 동일해도 되고, 상이한 제어 회로여도 된다.

(제 1 문제 검출 방법의 동작 확인 테스트 1)

다음으로, 동작 확인 테스트의 첫번째 순서를, 도 6 을 참조하여 이하에 설명한다. 도 6 은 제 1 문제 검출 방법에 있어서의 첫번째 순서를 나타내는 플로우 차트도이다.

상기 서술한 바와 같이, 도 5 에서는, 출력 회로 (11＿1~11＿3) 및 예비 출력 회로 (11＿19) 만을 나타내고 있으나, 문제의 검출은, 도 1 에 나타내는 모든 통상적인 출력 회로 (11＿1~11＿18) 에 대해 실시된다. 이하에서는, 출력 회로 (11＿1~11＿18) 에 포함되는 DAC＿1~DAC＿18 의 불량 판정을 실시하여, 출력 회로 (11＿1~11＿18) 의 문제를 검출하는 방법에 대해 설명한다.

또한, 도 1 에 나타내는 출력 회로 (11＿1~11＿18) 는, 각각 연산 증폭기 (1＿1~1＿18), 판정 회로 (3＿1~3＿18), 판정 플래그 (4＿1~4＿18) 및 풀업·풀다운 회로 (5＿1~5＿18) 를 포함하여 구성된다.

도 6 에 나타내는 단계 S21 (이하, S21 로 약칭한다) 에 있어서, test 신호를 「H」로 하고, testB 신호를 「L」로 한다. 이미 상기 서술한 바와 같이, S21 에 의해, 연산 증폭기 (1＿1~1＿18) 는 컴퍼레이터의 역할을 갖게 된다.

다음으로, S22 에 있어서, 도시되지 않은 제어 회로가 구비하는 카운터 m 을 0 으로 초기화한다. 또한 제어 회로는, TSTR1 신호를 액티브로 하여, 카운터 m 의 값에 대응하는 계조 m 의 계조 데이터를, 여기서는 계조 0 의 계조 데이터를, DATA 신호선을 통해 예비 래치 회로 (DLA＿19) 에 받아들이게 한다. 또한 제어 회로는, TSTR2 신호를 액티브로 하여, 카운터 m 의 값에 1 을 가산한 계조 m＋1 의 계조 데이터를, 여기서는 계조 1 의 계조 데이터를, DATA 신호선을 통해 래치 회로 (DLA＿1~DLA＿18) 에 저장한다.

다음으로, 예비 홀드 회로 (DLB＿19) 는, LS 신호에 기초하여 래치 회로 (DLA＿19) 로부터 계조 0 의 계조 데이터를 취득한다. 또한 DAC＿19 는, 홀드 회로 (DLB＿19) 로부터 계조 데이터를 입력하고, 계조 0 의 계조 전압을 연산 증폭기 (1＿1~1＿18) 의 부극성 입력 단자에 출력한다 (S23). 한편, 홀드 회로 (DLB＿1~DLB＿18) 는, LS 에 기초하여 래치 회로 (DLA＿1~DLA＿18) 로부터 계조 1 의 계조 데이터를 취득한다. 또한 DAC＿1~DAC＿18 은, 홀드 회로 (DLB＿1~DLB＿18) 로부터 계조 데이터를 입력한다. DAC＿1~DAC＿18 은, 자신에 직렬로 접속된 각 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자에 계조 1 의 계조 전압을 출력한다 (S23). 또한, 본 발명의 집적 회로는, n 계조의 계조 전압을 출력하는 것으로서, 계조 0 의 계조 전압이 가장 낮은 전압값이고, 계조 n 의 계조 전압이 가장 높은 전압값인 것으로 한다.

다음으로, 연산 증폭기 (1＿1~1＿18) 는, 정극성 입력 단자에 입력된 DAC＿1~DAC＿18 로부터의 계조 전압과, 부극성 입력 단자에 입력된 DAC＿19 로부터의 계조 전압을 비교한다 (S24). 구체적으로는, 연산 증폭기 (1＿1~1＿18) 는, 자신의 정극성 입력 단자에 계조 1 의 계조 전압을 입력하고, 자신의 부극성 입력 단자에 계조 0 의 계조 전압을 입력한다. 여기서, DAC＿1~DAC＿18 이 정상이면, 계조 1 의 계조 전압이 계조 0 의 계조 전압보다 높기 때문에, 연산 증폭기 (1＿1~1＿18) 는 「H」레벨의 신호를 출력한다. 여기서, 연산 증폭기 (1＿1~1＿18) 의 출력이 「L」레벨의 신호였을 경우, DAC＿1~DAC＿18 은 불량이게 된다.

다음으로, 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터의 출력 신호를 입력하고, 입력된 신호의 레벨과, 자신이 기억하는 기대값을 비교한다. 또한, 판정 회로 (3＿1~3＿18) 가 기억하는 기대값은, 제어 회로로부터 주어진 것이다. 이 동작 확인 테스트 1 에 있어서는, 판정 회로 (3＿1~3＿18) 는 기대값을 「H」레벨로서 기억하고 있다.

여기서, 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터 입력된 신호가, 자신이 기억하는 기대값과 동일한 「H」레벨이면, DAC＿1~DAC＿18 이 정상인 것으로 판정한다. 한편, 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터 입력된 신호가 「L」레벨이면, DAC＿1~DAC18 이 불량이라고 판정하여, 판정 플래그 (4＿1~4＿18) 에 「H」플래그를 출력한다. 판정 플래그 (4＿1~4＿18) 는, 판정 회로 (3＿1~3＿18) 로부터 「H」플래그가 입력된 경우, 입력된 「H」플래그를 자신의 내부 메모리에 기억한다 (S25).

또한, 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터의 출력 신호를 입력하고, 입력된 신호가 「H」레벨이면, 판정 플래그 (4＿1~4＿18) 에 「L」플래그를 출력하고, 입력된 신호가 「L」레벨이면, 판정 플래그 (4＿1~4＿18) 에 「H」플래그를 출력하는 구성으로 해도 된다. 이 경우, 판정 플래그 (4＿1~4＿18) 는, 판정 회로 (3＿1~3＿18) 로부터 한 번이라도 「H」플래그가 입력된 경우, 그 후, 판정 회로 (3＿1~3＿18) 로부터 「L」플래그를 입력해도, 판정 플래그 (4＿1~4＿18) 는 「H」플래그를 계속 유지한다. 또한, 불량으로 판단되어, 판정 플래그 (4＿1~4＿18) 가 「H」가 된 경우, 이후의 판정 동작을 실시하지 않는 구성으로 해도 된다.

다음으로, 제어 회로는, 카운터 m 의 값이 n－1 인지를 판정한다 (S26). 카운터 m 의 값이 n－1 이하인 경우에는, 카운터 m 의 값을 하나 늘리고, S23~S25 의 단계를, m 의 값이 n－1 이 될 때까지 반복하여 실시한다. 또한, 이 n 이란, 집적 회로 (10) 가 출력할 수 있는 계조 수이다.

(제 1 문제 검출 방법의 동작 확인 테스트 2)

다음으로, 동작 확인 테스트의 두번째 순서를, 도 7 을 참조하여 이하에 설명한다. 도 7 은 제 1 문제 검출 방법에 관련된, 동작 확인 테스트의 두번째 순서를 나타내는 플로우 차트도이다.

먼저, 동작 확인 테스트 1 에 있어서는, 항상 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자에 입력되는 계조 전압이 부극성 입력 단자에 입력되는 계조 전압보다 높기 때문에, DAC＿19 에 낮은 전압밖에 출력하지 않는 문제가 있는 경우나, DAC＿1~DAC＿18 에 높은 전압밖에 출력하지 않는 문제가 있는 경우에는, 판정 회로 (3＿1~3＿18) 는, 정상을 나타내는 「L」플래그를 출력해 버린다.

따라서, 동작 확인 테스트 2 에 있어서는, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자에, 부극성 입력 단자보다 낮은 계조 전압을 입력하여 동작 확인을 실시한다.

먼저, 동작 확인 테스트 1 이 종료된 후, 카운터 m 의 값을 0 으로 초기화한다 (S31). 다음으로, 제어 회로는, TSTR1 신호를 액티브로 하여, 카운터 m 의 값에 1 을 가산한 계조 m＋1 의 계조 데이터를, 여기서는 계조 1 의 계조 데이터를, DATA 신호선을 통해 예비 래치 회로 (DLA＿19) 에 받아들이게 한다. 다음으로, 제어 회로는, TSTR2 신호를 액티브로 하여, 카운터 m 에 대응하는 계조 m 의 계조 데이터를, 여기서는 계조 0 의 계조 데이터를, DATA 신호선을 통해 래치 회로 (DLA＿1~DLA＿18) 에 받아들이게 한다.

여기서, 동작 확인 테스트 1 의 S23 과 동일하게, DAC＿19 는, 래치 회로 (DLA＿19) 가 저장한 계조 데이터를, 홀드 회로 (DLB＿19) 를 통해 입력한다. 또한 DAC＿19 는, 입력된 계조 데이터에 대응하는 계조 m＋1 의 계조 전압을, 여기서는 계조 1 의 계조 전압을 연산 증폭기 (1＿1~1＿18) 의 부극성 입력 단자에 출력한다. 한편, DAC＿1~DAC＿18 은, 래치 회로 (DLA＿1~DLA＿18) 가 저장한 계조 데이터를, 홀드 회로 (DLB＿1~DLB＿18) 를 통해 입력한다. 또한 DAC＿1~DAC＿18 은, 입력된 계조 데이터에 대응하는 계조 m 의 계조 전압을, 여기서는 계조 0 의 계조 전압을, 자신에 직렬로 접속된 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자에 출력한다 (S32).

다음으로, 연산 증폭기 (1＿1~1＿18) 는, 정극성 입력 단자에 입력된 DAC＿1~DAC＿18 로부터의 계조 0 의 계조 전압과, 부극성 입력 단자에 입력된 DAC＿19 로부터의 계조 1 의 계조 전압을 비교한다 (S33). 여기서, DAC＿1~DAC＿18 이 정상이면, 계조 1 의 계조 전압이 계조 0 의 계조 전압보다 높기 때문에, 연산 증폭기 (1＿1~1＿18) 는 「L」플래그의 신호를 출력한다. 여기서, 연산 증폭기 (1＿1~1＿18) 의 출력이 「H」레벨의 신호였을 경우, DAC＿1~DAC＿18 은 불량이게 된다.

다음으로, 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터의 출력 신호의 레벨과, 자신이 기억하는 기대값을 비교한다. 이 동작 확인 테스트 2 에 있어서는, 판정 회로 (3＿1~3＿18) 는 기대값을 「L」레벨로서 기억하고 있다. 여기서, 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1) 로부터 입력된 신호가, 자신이 기억하는 기대값과 동일한 「L」레벨이면, DAC＿1~DAC＿18 이 정상인 것으로 판정한다. 한편, 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터 입력된 신호가 「H」이면, DAC＿1~DAC＿18 이 불량이라고 판정하여, 판정 플래그 (4＿1~4＿18) 에 「H」플래그를 출력한다. 판정 플래그 (4＿1~4＿18) 는, 판정 회로 (3＿1~3＿18) 로부터 「H」플래그가 입력된 경우, 입력된 「H」플래그를 자신의 내부 메모리에 기억한다 (S34). 이상의 S33~S34 의 단계를, m 의 값이 n－1 이 될 때까지 반복하여 실시한다 (S35, S36).

(제 1 문제 검출 방법의 동작 확인 테스트 3)

다음으로, 동작 확인 테스트의 세번째 순서를, 도 8 을 참조하여 이하에 설명한다. 도 8 은 제 1 문제 검출 방법에 관련된, 동작 확인 테스트의 세번째 순서를 나타내는 플로우 차트도이다.

DAC＿1~DAC＿18 에 있어서, 출력이 오픈이 되는 문제가 있는 경우, 실행 완료된 확인 테스트에 의한 연산 증폭기 (1＿1~1＿18) 에 입력된 계조 전압을 연산 증폭기 (1＿1~1＿18) 가 계속 유지하여, 동작 확인 테스트 1 및 2 에 있어서, 문제를 검출할 수 없는 경우가 있다. 여기서, 동작 확인 테스트 3 에 있어서는, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자에 풀다운 회로 (5＿1~5＿18) 를 접속시킨다. 이로써, DAC＿1~DAC＿18 의 출력이 오픈이 되는 경우, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자에 낮은 전압을 입력하게 된다. 그 결과, DAC＿1~DAC＿18 의 출력이 오픈이 되는 경우, 바꿔 말하면, DAC＿1~DAC＿18 로부터 출력이 없는 경우에 있어서, 실행 완료된 확인 테스트에 의한 연산 증폭기 (1) 의 입력된 계조 전압을 연산 증폭기 (1) 가 계속 유지하는 것을 방지할 수 있다.

동작 확인 테스트 3 의 구체적인 순서는, 도 8 에 나타내는 바와 같이, 먼저 카운터 m 을 0 으로 초기화한다 (S41). 다음으로, 풀업·풀다운 회로 (5＿1~5＿18) 는, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자를 풀다운한다 (S42). 이로부터의 S43~S47 의 단계는, 이미 상기 서술한 동작 확인 테스트 1 의 S23~S27 의 단계와 동일하기 때문에, 여기서는 그 설명을 생략한다.

이상과 같이, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자를 풀다운하여, 동작 확인 테스트 1 의 순서를 실시함으로써, DAC＿1~DAC＿18 의 출력이 오픈이 된 경우, 연산 증폭기 (1) 는 「L」레벨의 신호를 출력하게 된다. 그 결과, 판정 회로 (3＿1~3＿18) 는, 입력된 「L」레벨의 신호로부터 DAC＿1~DAC＿18 에 문제가 있는 것으로 판정하여, 판정 플래그 (4＿1~4＿18) 가 「H」플래그를 기억하게 된다.

(제 1 문제 검출 방법의 동작 확인 테스트 4)

다음으로, 동작 확인 테스트의 4 번째 순서를, 도 9 를 참조하여 이하에 설명한다. 도 9 는 제 1 문제 검출 방법에 관련된, 동작 확인 테스트의 4 번째 순서를 나타내는 플로우 차트도이다.

여기서, 동작 확인 테스트 4 는, 동작 확인 테스트 3 과 동일하게, DAC＿1~DAC＿18 의 출력이 오픈이 되는 문제에 대응하기 위한 것이다. 도 9 에 나타내는 바와 같이, 먼저 카운터 m 을 0 으로 초기화한다 (S51). 다음으로, 풀업·풀다운 회로 (5＿1~5＿18) 는, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자를 풀업한다 (S52). 이로부터의 S53~S57 의 단계는, 이미 상기 서술한 동작 확인 테스트 2 의, S32~S36 의 단계와 동일하기 때문에, 여기서는 그 설명을 생략한다.

이상과 같이, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자를 풀업하여, 동작 확인 테스트 2 의 순서를 실시함으로써, DAC＿1~DAC＿18 의 출력이 오픈이 된 경우, 연산 증폭기 (1＿1~1＿18) 는 「H」레벨의 신호를 출력하게 된다. 그 결과, 판정 회로 (3＿1~3＿18) 는, 입력된 「H」레벨의 신호로부터 DAC＿1~DAC＿18 에 문제가 있는 것으로 판정하여, 판정 플래그 (4＿1~4＿18) 가 「H」를 기억하게 된다.

(제 1 문제 검출 방법의 동작 확인 테스트 5)

다음으로, 동작 확인 테스트의 5 번째 순서를, 도 10 을 참조하여 이하에 설명한다. 도 10 은 제 1 문제 검출 방법에 관련된, 동작 확인 테스트의 5 번째 순서를 나타내는 플로우 차트도이다.

DAC＿1~DAC＿18 에서는, 자신에 있어서의 인접하는 2 개 계조가 쇼트된다는 문제가 발생하는 경우가 있다. 이와 같이, 인접하는 2 개 계조가 쇼트된 경우, DAC＿1~DAC＿18 은, 쇼트된 2 개 계조의 중간 전압을 출력하게 된다. 이 문제의 경우, DAC＿1~DAC＿18 이 출력하는 계조 전압은, 정상인 경우와 비교하여, 1 계조 이상의 전압의 어긋남이 되지 않는다. 따라서, 동작 확인 테스트 1~4 에 있어서, 이 문제를 검출할 수는 없다. 여기서, 동작 확인 테스트 5 에 있어서는, 이와 같은 DAC＿1~DAC＿18 에서의 인접하는 2 개의 계조가 쇼트된 문제를 검출하는 것이 목적이다.

도 10 에 나타내는 바와 같이, 제어 회로는, 먼저 카운터 m 을 0 으로 초기화한다 (S61). 다음으로, TSTR1 및 TSTR2 를 액티브로 하고, 또한 DATA 신호선을 통해, 계조 m 의 계조 데이터를, 여기서는 계조 0 의 계조 데이터를 래치 회로 (DLA＿19) 및 래치 회로 (DLA＿1~DLA＿18) 가 입력한다. 다음으로, DAC＿19 및 DAC＿1~DAC＿18 은, 홀드 회로 (DLB＿19) 및 홀드 회로 (DLB＿1~DLB＿18) 를 통해, 래치 회로 (DLA＿19) 및 래치 회로 (DLA＿1~DLA＿18) 로부터 계조 0 의 계조 데이터를 취득한다. 또한 DAC＿19 및 DAC＿1~DAC＿18 은, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자 및 부극성 입력 단자에 계조 0 의 계조 전압을 출력한다 (S62).

다음으로, 도시되지 않은 스위치에 의해, 각 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자와 부극성 입력 단자를 쇼트한다. 또한, 동작 확인 테스트 1 및 2 에 있어서, DAC＿1~DAC＿18 에 문제가 없는 것으로 판정되어 있는 경우에는, 정극성 입력 단자와 부극성 입력 단자에 입력되는 계조 전압의 차이는, 1 계조 이상의 전압차가 되지 않는다. 따라서, 정극성 입력 단자와 부극성 입력 단자를 쇼트함으로써, 큰 전류가 흐른다는 문제는 없다.

여기서, 각 연산 증폭기 (1＿1~1＿18) 에 있어서, 정극성 입력 단자와 부극성 입력 단자를 쇼트함으로써, 연산 증폭기 (1＿1~1＿18) 의 2 개의 입력 단자는, 동일한 계조 전압을 입력하게 된다. 여기서, 본래 연산 증폭기 (1＿1~1＿18) 는, 입출력의 오프셋 전압을 갖고 있기 때문에, 자신의 2 개의 입력 단자에 동일한 계조 전압이 입력되었다고 해도, 연산 증폭기 (1＿1~1＿18) 의 출력은, 「H」또는 「L」중 어느 것을 출력하게 된다. 이 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자와 부극성 입력 단자를 쇼트한 경우의, 연산 증폭기 (1＿1~1＿18) 의 출력 레벨을, 판정 회로 (3＿1~3＿18) 는 기대값으로서 기억한다 (S63).

다음으로, 도시되지 않은 스위치를 OFF 로 하여, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자와 부극성 입력 단자의 쇼트를 해제한다. 이 때, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자에는, DAC＿1~DAC＿18 로부터의 계조 0 의 계조 전압이 입력되고, 부극성 입력 단자에는, DAC＿19 로부터의 계조 0 의 계조 전압이 입력된다. 여기서, DAC＿19 및 DAC＿1~DAC＿18 에 문제가 없으면, 연산 증폭기 (1＿1~1＿18) 의 출력은, S63 에 있어서 판정 회로 (3＿1~3＿18) 가 기억한 기대값과 동일한 출력이 된다. 따라서, 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터의 출력과, 자신이 기억하는 기대값을 비교한다 (S64). 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터의 출력값이 기대값과 상이한 값이면, 판정 플래그 (4＿1~4＿18) 에 「H」플래그를 출력한다 (S65).

다음으로, 도시되지 않은 스위치에 의해, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자에 DAC＿19 로부터의 계조 전압을 입력하고, 부극성 입력 단자에 DAC＿1~DAC＿18 로부터의 계조 전압을 입력하도록, 연산 증폭기 (1＿1~1＿18) 의 입력을 전환한다 (S66). 여기서, S64 와 동일한 처리를 실시한다 (S67). S67 에 있어서, 판정 회로 (3＿1~3＿18) 가, 연산 증폭기 (1＿1~1＿18) 로부터의 출력과, 자신이 기억하는 기대값이 상이하면, 판정 플래그 (4＿1~4＿18) 에 「H」플래그를 출력한다 (S68). 이와 같이, 정극성 입력 단자와 부극성 입력 단자를 전환함으로써, 판정 회로 (3＿1~3＿18) 가 기억하는 기대값이 「H」레벨 또는 「L」레벨 중 어느 것이어도, DAC＿1~DAC＿18 의 문제를 검출할 수 있게 된다.

이상의 S62~S68 의 단계를, 카운터 m 의 값이 n 이 될 때까지, 카운터 m 의 값을 1 개 증가시켜 반복하여 실시한다 (S69, S70).

(제 1 문제 검출 방법에 관련된 자기 수복)

다음으로, 판정 플래그 (4＿1~4＿18) 가 「H」플래그를 기억하고 있는 경우, 바꿔 말하면, 상기 동작 확인 테스트 1~5 에 있어서, DAC＿1~DAC＿18 어느 것에 문제가 있는 것으로 판정 회로 (3＿1~3＿18) 가 판정한 경우의 수복에 대해, 도 11 을 참조하여 이하에 설명한다. 도 11 은 전술한 자기 수복 수단으로 자기 수복하는 순서를 나타내는 플로우 차트도이다.

판정 회로 (3＿1~3＿18) 는, DAC＿1~DAC＿18 이 불량이라고 판정된 경우, 「H」플래그를 판정 플래그 (4＿1~4＿18) 에 출력한다. 또한, 판정 플래그 (4＿1~4＿18) 는, 판정 회로 (3＿1~3＿18) 로부터의 「H」플래그를 입력하여, 자신의 내부에 기억한다. 여기서 제어 회로는, 판정 플래그 (4＿1~4＿18) 가 「H」를 기록하고 있는지의 여부를 검출한다 (S71). 제어 회로는, 판정 플래그 (4＿1~4＿18) 가 「H」를 기억하고 있지 않은 것을 검출한 경우에는, S75 의 처리로 이동한다. 한편, 제어 회로는, 판정 플래그 (4＿1~4＿18) 가 「H」를 기억하고 있는 것을 검출한 경우, 판정 플래그 (4＿1~4＿18) 의 각각이 기억하고 있는 「H」의 플래그 수를 확인한다. 여기서, 판정 플래그 (4＿1~4＿18) 가 기억하고 있는 「H」의 플래그 수가 복수인 경우, S73 의 처리로 이동한다. 한편, 판정 플래그 (4) 가 기억하고 있는 「H」의 플래그 수가 1 개인 경우에는, S74 의 처리로 이동한다 (S72).

S74 에 있어서는, 「H」플래그를 기억하고 있는 판정 플래그 (4＿1~4＿18) 에 대응하는 DAC＿1~DAC18 을 무효로 하여, 출력 회로 전체를 수복하는 처리를 실시한다 (S74). 구체적으로는, 판정 플래그 (4＿1~4＿18) 는, 각각 자신이 기억하는 플래그를 Flag1~Flag18 로서 스위치 (SWA1~SWA18) 에 출력함과 함께, Flag＿X1~Flag＿X18 을 구하는 제어 회로에 출력한다.

다음으로, S73 의 처리에 대해 설명한다. 판정 플래그 (4＿1~4＿18) 가 기억하는 「H」플래그의 수가 복수였을 경우, 확률적으로 예비 DAC19 가 불량으로 생각할 수 있다. 따라서, S73 에 있어서, 제어 회로는 판정 플래그 (4＿1~4＿18) 가 기억하는 플래그를 모두 「L」플래그로 하고, S75 의 처리로 이행한다. 다음으로, S71 에 있어서 아니오로 판정된 경우, S73 의 처리 후 또는 S74 의 처리 후, 제어 회로는 test 신호를 「L」로, testB 신호를 「H」로 전환하고, 통상 동작으로 이행한다 (S75).

다음으로, 집적 회로 (10) 를 탑재하는 표시 장치의 전원 투입부터, 동작 확인 테스트를 실시하고, 통상 동작을 실시할 때까지의 순서를, 도 12 를 참조하여 이하에 설명한다. 도 12 는 표시 장치의 전원 투입부터, 동작 확인 테스트를 실시하여 통상 동작으로 이행할 때까지의 처리 순서를 나타내는 플로우 차트도이다.

도 12 에 나타내는 바와 같이, 먼저, 표시 장치에 전원 투입하여, 집적 회로 (10) 를 초기화함으로써, 판정 플래그 (4＿1~4＿18) 는 모두 「L」플래그가 된다 (S81). 다음으로, 제어 회로는, test 신호를 「H」로, testB 신호를 「L」로 하고, 동작 확인 테스트의 상태로 집적 회로 (10) 를 전환한다 (S82). 다음으로, 제어 회로 및 집적 회로 (10) 는, 상기 서술한 동작 확인 테스트를 실시한다 (S83). 또한, 모든 동작 확인 테스트 1~5 가 종료되었는지의 여부를 제어 회로는 확인하고, 불량이 되는 회로가 있는 경우에는 자기 수복을 실시하여, 통상 동작으로 이행한다 (S84).

(제 2 문제 검출 방법)

이하에, 출력 회로로부터 출력하는 전압을 서로 비교하여, 불량을 판단하는 「제 2 문제 검출 방법」에 대해, 도 13~도 19 를 참조하여 설명한다. 또한, 제 2 문제 검출 방법의 설명에 관해서는, 제 1 문제 검출 방법과 상이한 지점에 대해서만 설명하고, 중복되는 지점에 대해서는 그 설명을 생략한다.

먼저, 제 1 문제 검출 방법과 제 2 문제 방법의 차이에 대해 간단하게 설명한다. 제 1 문제 검출 방법은, DAC＿1~DAC＿18 의 출력과, 예비 DAC＿19 의 출력을 연산 증폭기 (1＿1~1＿18) 에 있어서 비교하고 있다. 한편, 제 2 문제 검출 방법은, 서로 인접하는 2 개의 DAC 를 1 세트로 하여, 서로의 DAC 로부터의 출력을 연산 증폭기 (1＿1~1＿20) 에 있어서 비교한다.

도 13 은 출력 회로 (11＿1~11＿20) 에 있어서, 서로 인접하는 2 개의 출력 회로를 1 세트로 하여 문제를 검출하는 구성을 나타내는 도면이다. 도 13 에 있어서, DAC＿1, 연산 증폭기 (1＿1), 스위치 (2a, 2b), 판정 회로 (3＿1), 판정 플래그 (4＿1) 및 풀업·풀다운 회로 (5＿1) 에 의해 구성되는 블록이 도 1 의 출력 회로 (11＿1) 에 대응하고, DAC＿2, 연산 증폭기 (1＿2), 스위치 (2a, 2b), 판정 회로 (3＿2), 판정 플래그 (4＿2) 및 풀업·풀다운 회로 (5＿2) 에 의해 구성되는 블록이 도 1 의 출력 회로 (11＿2) 에 대응하고, DAC＿3, 연산 증폭기 (1＿3), 스위치 (2a, 2b), 판정 회로 (3＿3), 판정 플래그 (4＿3) 및 풀업·풀다운 회로 (5＿3) 에 의해 구성되는 블록이 도 1 의 출력 회로 (11＿3) 에 대응하고, DAC＿4, 연산 증폭기 (1＿4), 스위치 (2a, 2b), 판정 회로 (3＿4), 판정 플래그 (4＿4) 및 풀업·풀다운 회로 (5＿4) 에 의해 구성되는 블록이 도 1 의 출력 회로 (11＿4) 에 대응하고, DAC＿19, 연산 증폭기 (1＿19), 스위치 (2a, 2b), 판정 회로 (3A), 판정 플래그 (4A) 및 풀업·풀다운 회로 (25A) 에 의해 구성되는 블록이 도 1 의 예비 출력 회로 (11＿19) 에 대응하고 있다.

또한, 도 1 에서는 래치 회로 (DLA＿20), 홀드 회로 (DLB＿20) 및 출력 회로 (11＿20) 는 나타내지 않았으나, 제 2 문제 검출 방법을 실시하는 경우에는, 도 1 에 나타내는 집적 회로 (10) 에 있어서, 래치 회로 (DLA＿20), 홀드 회로 (DLB＿20) 및 출력 회로 (11＿20) 에 의해 구성되는 블록이 구비된다. 출력 회로 (11＿20) 는, DAC＿20, 연산 증폭기 (1＿20), 스위치 (2a, 2b), 판정 회로 (3B), 판정 플래그 (4B) 및 풀업·풀다운 회로 (25B) 를 포함하여 구성된다.

도 13 에 나타내는 회로는, 도 1 에 나타내는 자기 수복의 동작을 실시하는 집적 회로 (10) 의 일부로서 도입되어 있고, 각 출력 회로는 이웃하는 2 개의 출력 회로 (11) 로부터의 출력을 전환할 수 있는 스위치에 접속되는데, 예를 들어 출력 단자 (OUT1) 는, 출력 회로 (11＿1) 및 출력 회로 (11＿2) 로부터의 출력을 전환할 수 있는 스위치에 접속되어 있고, 출력 단자 (OUT2) 는, 출력 회로 (11＿2) 및 출력 회로 (11＿3) 로부터의 출력을 전환할 수 있는 스위치에 접속되어 있다.

또한 도 13 에서는, 설명을 위해, 출력 회로 (11＿1~11＿4) 및 예비 출력 회로 (11＿19, 11＿20) 만을 나타내고 있으나, 문제의 검출은, 모든 통상적인 출력 회로 (11＿1~11＿18) 에 대해 실시된다.

집적 회로 (10) 는, 래치 회로 (DLA＿1~DLA＿4) 와 홀드 회로 (DLB＿1~DLB＿4) 와 출력 회로 (11＿1~11＿4) 와 복수의 스위치 (2a 및 2b) 를 구비하고 있다. 또한 집적 회로 (10) 는, 예비 래치 회로 (DLA＿19 및 DLA＿20) 와, 예비 홀드 회로 (DLB＿19 및 DLB＿20) 와, 예비 DAC 회로 (DAC＿19 및 DAC＿20) 와, 연산 증폭기 (1＿19 및 1＿20) 와, 풀업·풀다운 회로 (25A 및 25B) 를 포함하여 구성되는 출력 회로 (11＿19 및 11＿20) 를 구비하고 있다.

연산 증폭기 (1＿1~1＿20) 는, 자신에 직렬로 접속되는 DAC＿1~DAC＿20 으로부터의 출력을, 자신의 정극성 입력 단자에 입력한다. 또한, 연산 증폭기 (1＿1~1＿20) 는, 자신에 이웃하는 연산 증폭기에 직렬로 접속되는 DAC＿1~DAC＿20 으로부터의 출력을 자신의 부극성 입력 단자에 입력한다. 구체적으로는, 도 13 에 나타내는 바와 같이, 연산 증폭기 (1＿1) 는, DAC＿1 로부터의 출력을 자신의 정극성 입력 단자에 입력하고, DAC＿2 로부터의 출력을, 스위치 (2a) 를 통해 자신의 부극성 입력 단자에 입력한다. 동일하게, 연산 증폭기 (1＿2) 는, DAC＿2 로부터의 출력을 자신의 정극성 입력 단자에 입력하고, DAC＿1 로부터의 출력을, 스위치 (2a) 를 통해 자신의 부극성 입력 단자에 입력한다.

또한, 연산 증폭기 (1＿19) 에 있어서도, DAC＿19 로부터의 출력을 자신의 정극성 입력 단자에, DAC＿20 으로부터의 출력을, 스위치 (2a) 를 통해 자신의 부극성 입력 단자에 입력한다. 또한 연산 증폭기 (1＿20) 에 있어서도, DAC＿20 으로부터의 출력을 자신의 정극성 입력 단자에, DAC＿19 로부터의 출력을, 스위치 (2a) 를 통해 자신의 부극성 입력 단자에 입력하고 있다.

(불량 판정을 실시하지 않는 경우의 동작)

집적 회로 (10) 에 있어서의 통상 동작에 있어서는, 제 1 문제 검출 방법의 경우와 동일하게, 제어 회로는 test 신호를 「L」레벨로, testB 신호를 「H」레벨로 한다. 이로써, DAC＿1~DAC＿18 은, 홀드 회로 (DLB＿1~DLB＿18) 로부터 입력된 계조 데이터를 계조 전압 신호로 변환하여, 계조 전압으로서 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자에 출력한다. 여기서 연산 증폭기 (1＿1~1＿18) 의 출력은, 스위치 (2b) 가 ON 되어 있기 때문에, 자신의 부극성 입력 단자에 대한 부귀환이 된다. 이로써, 연산 증폭기 (1＿1~1＿18) 는, 볼티지 팔로워로서 동작한다. 따라서, 연산 증폭기 (1＿1~1＿18) 는, DAC＿1~DAC＿18 로부터의 계조 전압을 버퍼하여, 대응하는 각 출력 단자 (OUT1~OUT18) 에 출력한다.

(동작 확인 테스트의 전환)

집적 회로 (10) 에 있어서의 동작 확인 테스트에 대한 전환은, 제어 회로가 test 신호를 「H」레벨로 하고, testB 신호를 「L」레벨로 한다. 먼저, 스위치 (2a) 가 ON 이 됨으로써, 래치 회로 (DLA＿19) 및 홀수 번째의 래치 회로 (DLA) (래치 회로 (DLA＿1, DLA＿3)) 에는 TSTR1 신호가 입력된다. 또한, 래치 회로 (DLA＿20) 및 짝수 번째의 래치 회로 (래치 회로 (DLA＿2, DLA＿4)) 에는 TSTR2 신호가 입력된다. 또한, 스위치 (2a) 가 ON 이 됨으로써, 홀수 번째의 연산 증폭기 (연산 증폭기 (1＿1, 1＿3)) 의 부극성 입력 단자에는, 이웃하는 짝수 번째의 DAC (DAC＿2, DAC＿4) 로부터의 출력이 입력되고, 짝수 번째의 연산 증폭기 (연산 증폭기 (1＿2, 1＿4)) 의 부극성 입력 단자에는, 이웃하는 홀수 번째의 DAC (DAC＿1, DAC＿3) 로부터의 출력이 입력된다. 또한, testB 신호가 「L」레벨이 됨으로써, 스위치 (2b) 는 OFF 가 된다. 이로써, 연산 증폭기 (1＿1~1＿4) 에 있어서의, 자신의 출력의 부극성 입력 단자에 대한 부귀환이 차단되게 된다. 그 결과, 연산 증폭기 (1＿1~1＿4) 는, 자신에 직렬로 접속된 DAC＿1~DAC＿4 로부터의 출력과, 이웃하는 DAC＿1~DAC＿4 로부터의 출력을 비교하는 컴퍼레이터가 된다.

(제 2 문제 검출 방법의 동작 확인 테스트 1)

다음으로, 제 2 문제 검출 방법에 관련된, 동작 확인 테스트의 첫번째 순서를, 도 14 를 참조하여 이하에 설명한다. 도 14 는 제 2 문제 검출 방법에 관련된, 동작 확인 테스트의 첫번째 순서를 나타내는 플로우 차트도이다.

상기 서술한 바와 같이, 도 13 에서는, 출력 회로 (11＿1~11＿4) 및 예비 출력 회로 (11＿19, 11＿20) 만을 나타내고 있으나, 문제의 검출은, 도 1 에 나타내는 모든 통상적인 출력 회로 (11＿1~11＿18) 에 대해 실시된다. 이하에서는, 출력 회로 (11＿1~11＿18) 에 포함되는 DAC＿1~DAC＿18 의 불량 판정을 실시하여, 출력 회로 (11＿1~11＿18) 의 문제를 검출하는 방법에 대해 설명한다.

먼저, 제어 회로는 test 신호를 「H」레벨로, testB 신호를 「L」레벨로 한다 (S101). 이로써, 연산 증폭기 (1＿1~1＿18) 는 컴퍼레이터로서 동작한다 (S102). 다음으로, 제어 회로는, 홀수 번째의 판정 회로 (판정 회로 (3＿1, 3＿3, ···)) 의 기대값을 「L」레벨로 설정한다. 한편, 제어 회로는, 짝수 번째의 판정 회로 (판정 회로 (3＿2, 3＿4, ···)) 의 기대값을 「H」레벨로 설정한다.

다음으로, 제어 회로는, 자신이 구비하는 카운터 m 을 0 으로 초기화한다 (S103). 또한 제어 회로는, TSTR1 을 액티브로 하고, 래치 회로 (DLA＿19) 및 홀수 번째의 래치 회로 (DLA＿1, DLA＿3, ···) 가 DATA 신호선을 통해 계조 m 의 계조 데이터를 입력한다. 또한 제어 회로는, TSTR2 를 액티브로 하고, 래치 회로 (DLA＿20) 및 짝수 번째의 래치 회로 (DLA＿2, DLA＿4, ···) 가 데이터 버스를 통해 계조 m＋1 의 계조 데이터를 입력한다 (S104).

여기서, 카운터 m 의 값이 0 인 경우를 생각하면, 홀수 번째의 연산 증폭기 (연산 증폭기 (1＿1, 1＿3, ···)) 는, 자신의 정극성 입력 단자에 계조 0 의 계조 전압을, 자신에 직렬로 접속되는 홀수 번째의 DAC (DAC＿1, DAC3, ···) 로부터 입력한다. 또한, 홀수 번째의 연산 증폭기는, 자신의 부극성 입력 단자에 계조 1 의 계조 전압을, 이웃하는 짝수 번째의 DAC (DAC＿2, DAC＿4, ···) 로부터 입력한다. 여기서, 연산 증폭기 (1＿1~1＿18) 의 2 개의 입력 단자에 접속되는 DAC＿1~DAC＿18 이 정상이면, 홀수 번째의 연산 증폭기 (1) 의 출력은 「L」이 된다. 한편, 짝수 번째의 연산 증폭기는, 자신의 정극성 입력 단자에 계조 1 의 계조 전압을, 자신에 직렬로 접속되는 짝수 번째의 DAC 로부터 입력한다. 또한, 짝수 번째의 연산 증폭기 (연산 증폭기 (1＿2, 1＿4, ···)) 는, 자신의 부극성 입력 단자에 계조 0 의 계조 전압을, 이웃하는 홀수 번째의 DAC 회로로부터 입력한다. 여기서, 연산 증폭기 (1＿1~1＿18) 의 2 개의 입력 단자에 접속되는 DAC＿1~DAC＿18 이 정상이면, 짝수 번째의 연산 증폭기의 출력은 「H」가 된다.

다음으로, 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터의 출력 신호의 레벨이, 자신이 기억하는 기대값에 합치하는지를 판정한다 (S105). 여기서, 연산 증폭기 (1＿1~1＿18) 로부터의 출력이 기대값과 상이한 경우, 판정 회로 (3＿1~3＿18) 는 판정 플래그 (4＿1~4＿18) 에 「H」플래그를 출력한다 (S106). 이상의 S104~S106 까지의 처리를, 카운터 m 의 값을 1 개씩 늘려, 카운터 m 의 값이 n－1 이 될 때까지 반복하여 실시한다 (S107, S108).

(제 2 문제 검출 방법의 동작 확인 테스트 2)

다음으로, 제 2 문제 검출 방법에 관련된, 동작 확인 테스트의 두번째 순서를, 도 15 를 참조하여 이하에 설명한다. 도 15 는 제 2 문제 검출 방법에 관련된, 동작 확인 테스트의 두번째 순서를 나타내는 플로우 차트도이다.

제 2 문제 검출 방법에 있어서의 동작 확인 테스트 2 는, 제 2 문제 검출 방법에서의 동작 확인 테스트 1 에 있어서의 홀수 번째와 짝수 번째의 계조 전압 관계를 반대로 한 동작 확인으로서, 그 외에는, 제 2 문제 검출 방법에 있어서의 동작 확인 테스트와 동일하다.

먼저, 제어 회로는, 홀수 번째의 판정 회로의 기대값을 「H」로 설정하고, 한편, 짝수 번째의 판정 회로의 기대값을 「L」로 설정한다. 또한 제어 회로는, 자신이 구비하는 카운터 m 을 0 으로 초기화한다 (S111).

다음으로, 제어 회로는, TSTR1 을 액티브로 하고, 래치 회로 (DLA＿19) 및 홀수 번째의 래치 회로가 데이터 버스를 통해 계조 m＋1 의 계조 데이터를 입력한다. 또한, 제어 회로는, TSTR2 를 액티브로 하고, 래치 회로 (DLA＿20) 및 짝수 번째의 래치 회로가 데이터 버스를 통해 계조 m 의 계조 데이터를 입력한다 (S112).

여기서, 카운터 m 의 값이 0 인 경우를 생각하면, 홀수 번째의 연산 증폭기는, 자신의 정극성 입력 단자에 계조 1 의 계조 전압을, 자신에 직렬로 접속되는 홀수 번째의 DAC 로부터 입력한다. 또한 홀수 번째의 연산 증폭기는, 자신의 부극성 입력 단자에 계조 0 의 계조 전압을, 이웃하는 짝수 번째의 DAC 로부터 입력한다. 여기서, 연산 증폭기의 2 개의 입력 단자에 접속되는 DAC 가 정상이면, 홀수 번째의 연산 증폭기의 출력은 「H」레벨이 된다. 한편, 짝수 번째의 연산 증폭기는, 자신의 정극성 입력 단자에 계조 0 의 계조 전압을, 자신에 직렬로 접속되는 짝수 번째의 DAC 로부터 입력한다. 또한, 짝수 번째의 연산 증폭기는, 자신의 부극성 입력 단자에 계조 1 의 계조 전압을, 이웃하는 홀수 번째의 DAC 로부터 입력한다. 여기서, 연산 증폭기의 2 개의 입력 단자에 접속되는 DAC 가 정상이면, 짝수 번째의 연산 증폭기 (1) 의 출력은 「L」레벨이 된다.

다음으로, 판정 회로 (3) 는 연산 증폭기로부터의 출력 레벨과, 자신이 기억하는 기대값을 비교한다 (S113). 여기서, 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터의 출력이 기대값과 상이한 경우, 판정 플래그 (4＿1~4＿18) 에 「H」플래그를 출력한다. 이상의 S112~S114 의 처리를, 카운터 m 의 값을 1 개씩 늘려, 카운터 m 의 값이 n－1 이 될 때까지 반복하여 실시한다 (S115, S116).

(제 2 문제 검출 방법의 동작 확인 테스트 3)

다음으로, 제 2 문제 검출 방법에 관련된, 동작 확인 테스트의 세번째 순서를, 도 16 을 참조하여 이하에 설명한다. 도 16 은 제 2 문제 검출 방법에 관련된, 동작 확인 테스트의 세번째 순서를 나타내는 플로우 차트도이다.

제 1 문제 검출 방법의 동작 확인 테스트 3 에 있어서 설명한 바와 같이, DAC＿1~DAC＿18 에 있어서, 출력이 오픈이 되는 문제가 있는 경우, 실행 완료된 확인 테스트에 의한, 연산 증폭기 (1＿1~1＿18) 의 입력된 계조 전압을 연산 증폭기 (1＿1~1＿18) 가 계속 유지하여, 제 2 문제 검출 방법의 동작 확인 테스트 1 및 2 에 있어서 문제를 검출할 수 없는 경우가 있다.

먼저, 동작 확인 테스트 1~2 와 동일하게, 제어 회로는, 자신이 구비하는 카운터 m 의 값을 0 으로 초기화한다 (S121). 또한 집적 회로 (10) 는, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자에 풀업·풀다운 회로 (5＿1~5＿18) 를 접속시키고 있다. 여기서, 홀수 번째의 연산 증폭기의 정극성 입력 단자를 풀업하도록, 제어 회로는 풀업·풀다운 회로 (5＿1~5＿18) 를 제어한다 (S122). 그 결과, 홀수 번째의 DAC 의 출력이 오픈이 되는 경우에, 홀수 번째의 연산 증폭기의 정극성 입력 단자에 높은 전압을 입력하게 된다. 한편, 짝수 번째의 연산 증폭기의 정극성 입력 단자에 대해서는, 풀다운이 되도록, 제어 회로는 풀업·풀다운 회로 (5＿1~5＿18) 를 제어한다 (S122). 그 결과, 짝수 번째의 DAC 의 출력이 오픈이 되는 경우에, 짝수 번째의 연산 증폭기 (1) 의 정극성 입력 단자에 낮은 전압을 입력하게 된다.

이 후의 S123~S127 의 처리에 대해서는, 제 2 형태의 동작 확인 테스트 1 과 동일하기 때문에, 여기서는 그 설명을 생략한다.

(제 2 문제 검출 방법의 동작 확인 테스트 4)

다음으로, 제 2 문제 검출 방법에 관련된, 동작 확인 테스트의 4 번째 순서를, 도 17 을 참조하여 이하에 설명한다. 도 17 은 제 2 문제 검출 방법에 관련된, 동작 확인 테스트의 4 번째 순서를 나타내는 플로우 차트도이다.

여기서는, 상기 동작 확인 테스트 3 과 동일한 문제를 검출하는 것을 목적으로 하고 있다. 먼저, 지금까지의 동작 확인 테스트와 동일하게, 제어 회로는, 자신이 구비하는 카운터 m 의 값을 0 으로 초기화한다 (S131). 다음으로, 제어 회로는, 홀수 번째의 연산 증폭기의 정극성 입력 단자를 풀다운하도록, 풀업·풀다운 회로 (5＿1~5＿18) 를 제어한다 (S132). 그 결과, 홀수 번째의 DAC 의 출력이 오픈이 되는 경우에, 홀수 번째의 연산 증폭기의 정극성 입력 단자에 낮은 전압을 입력하게 된다. 한편, 짝수 번째의 연산 증폭기 (1) 의 정극성 입력 단자에 대해서는, 풀업이 되도록, 제어 회로는 풀업·풀다운 회로 (5＿1~5＿18) 를 제어한다 (S132). 그 결과, 짝수 번째의 DAC 의 출력이 오픈이 되는 경우에, 짝수 번째의 연산 증폭기의 정극성 입력 단자에 높은 전압을 입력하게 된다.

이 후의 S133~S137 의 처리에 대해서는, 제 2 실시형태의 동작 확인 테스트 2 와 동일하기 때문에, 여기서는 그 설명을 생략한다.

(제 2 문제 검출 방법의 동작 확인 테스트 5)

다음으로, 제 2 문제 검출 방법에 관련된, 동작 확인 테스트의 5 번째 순서를, 도 18 을 참조하여 이하에 설명한다. 도 18 은 제 2 문제 검출 방법에 관련된, 동작 확인 테스트의 5 번째 순서를 나타내는 플로우 차트도이다.

제 1 문제 검출 방법의 동작 확인 테스트 5 에 있어서 설명한 바와 같이, DAC＿1~DAC＿18 에서는, 자신에 있어서의 인접하는 2 개 계조가 쇼트된다는 문제가 발생하는 경우가 있다. 제 2 문제 검출 방법의 동작 확인 테스트 5 에 있어서는, 이와 같은 문제를 검출하는 것이 목적이다.

도 18 에 나타내는 바와 같이, 먼저, 제어 회로는, 자신이 구비하는 카운터 m 의 값을 0 으로 초기화한다 (S141). 다음으로, TSTR1 및 TSTR2 를 액티브로 하고, 또한 데이터 버스를 통해 계조 m 의 계조 데이터를 래치 회로 (DLA＿19), 래치 회로 (DLA＿20) 및 래치 회로 (DLA＿1~DLA＿18) 가 입력한다. 또한 LS 신호를 액티브로 함으로써, 홀수 번째의 DAC 및 짝수 번째의 DAC 는, 동일한 계조 m 의 계조 전압을 출력하게 된다 (S142). 다음으로, 도시되지 않은 스위치를 통해, 제어 회로는, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자와 부극성 입력 단자를 쇼트시킨다. 이 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자와 부극성 입력 단자를 쇼트시킴으로써, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자 및 부극성 입력 단자는, 동일한 계조 전압을 입력하게 된다. 다음으로, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자와 부극성 입력 단자를 쇼트한 경우의 연산 증폭기의 출력 레벨을, 판정 회로 (3) 는 기대값으로서 기억한다 (S143).

다음으로, 도시되지 않은 스위치를 OFF 로 하여, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자와 부극성 입력 단자의 쇼트를 해제한다. 이 때, 홀수 번째의 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자는, 자신에 직렬로 접속된 홀수 번째의 DAC 로부터의 계조 m 의 계조 전압이 입력되고, 부극성 입력 단자에는, 자신에 이웃하는 짝수 번째의 DAC 로부터의 계조 m 의 계조 전압이 입력된다. 한편, 짝수 번째의 연산 증폭기의 정극성 입력 단자는, 자신에 직렬로 접속된 짝수 번째의 DAC 로부터의 계조 m 의 계조 전압이 입력되고, 부극성 입력 단자에는, 자신에 이웃하는 홀수 번째의 DAC 로부터의 계조 m 의 계조 전압이 입력된다. 여기서, 판정 회로 (3＿1~3＿18) 는, 자신이 기억한 기대값과 연산 증폭기 (1＿1~1＿18) 로부터의 출력을 비교한다 (S144). 또한 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터의 출력이, 자신이 기억하는 기대값과 상이한 경우에는, 판정 플래그 (4＿1~4＿18) 에 「H」플래그를 출력한다. 또한 판정 플래그 (4＿1~4＿18) 는, 판정 회로 (3＿1~3＿18) 로부터 입력된 「H」플래그를 자신의 내부에 기억한다.

다음으로, 제어 회로는, 도시되지 않은 스위치를 사용하여 DAC＿1~DAC＿18 로부터의, 연산 증폭기 (1＿1~1＿18) 의 정극성 입력 단자에 입력되는 신호와, 부극성 입력 단자에 입력되는 신호를 교체한다 (S146). 이후, S144 의 처리와 동일한 처리를 실시한다 (S147). 또한 S145 와 동일하게, 판정 회로 (3＿1~3＿18) 는, 연산 증폭기 (1＿1~1＿18) 로부터의 출력이, 자신이 기억하는 기대값과 상이한 경우에는, 판정 플래그 (4＿1~4＿18) 에 「H」를 출력한다 (S148).

이상의 S142~S148 의 처리를, 카운터 m 의 값이 n 이 될 때까지, 카운터 m 의 값을 1 개 증가시켜 반복하여 실시한다 (S149, S150).

(제 2 문제 검출 방법에 관련된 자기 수복)

다음으로, 판정 플래그 (4) 가 「H」를 기억하고 있는 경우, 바꿔 말하면, 상기 동작 확인 테스트 1~5 에 있어서, DAC＿1~DAC＿18 의 어느 것에 문제가 있는 것으로 판정 회로 (3＿1~3＿18) 가 판정한 경우의 수복에 대해, 도 19 를 참조하여 이하에 설명한다. 도 19 는 불량이라고 판정한 출력 회로를 무효로 하여, 자기 수복하는 순서를 나타내는 플로우 차트도이다.

먼저, 제어 회로는, 판정 플래그 (4＿1~4＿18) 가 「H」를 기억하고 있는지의 여부를 검출한다 (S151). 제어 회로는, 판정 플래그 (4＿1~4＿18) 가 「H」를 기억하고 있지 않은 것을 검출한 경우에는, S153 의 처리로 이행한다. 한편, 제어 회로가, 「H」를 기억하고 있는 판정 플래그 (4＿1~4＿18) 를 검출한 경우, 「H」를 기억하는 판정 플래그 (4＿1~4＿18) 에 대응하는 출력 회로와 이것에 쌍이 되는 출력 회로를 무효로 하여, 출력 회로 전체를 수복하는 처리를 실시한다 (S152). 또한 S152 에 있어서는, 판정 플래그 (4＿1~4＿18) 가, 각각 자신이 기억하는 플래그를 Flag1~Flag18 로서 스위치 (SWA1~SWA18) 에 출력함과 함께, Flag＿X1~Flag＿X18 을 구하는 제어 회로에 출력하는 처리도 포함된다.

다음으로, 제어 회로는, test 신호를 「L」, testB 신호를 「H」로 하고, 통상 동작으로 이행한다 (S153).

또한, 제 2 문제 검출 방법은 2 개의 출력 회로를 1 세트로 하여 판정을 실시하므로, 무효로 하는 출력 회로도 2 개 이상 필요하다.

이 때문에, 자기 수복의 제 1 실시형태의 경우, 예비 회로를 2 출력분 준비할 필요가 있다. 후술하는 자기 수복의 제 2 실시형태의 경우에는 3 출력 회로를 1 세트로 하여 무효 처리를 실시하므로, 제 2 문제 검출 방법을 대응시키는 것은 어렵다. 따라서, 이 경우, 후술하는 자기 수복의 제 3 실시형태와 같이 6 출력을 1 세트로 하여 무효 처리를 실시하는 것이 바람직하다.

[실시형태 2]

본 발명의 실시형태 2 에 대해, 도 20~도 23 을 참조하여 이하에 설명한다. 또한 실시형태 2 에 나타내는 구성은 실시형태 1 의 변형예로서, 실시형태 1 과 상이한 지점에 대해 설명하고, 중복되는 지점에 대해서는 그 설명을 생략한다.

(자기 수복 회로의 구성)

먼저, 도 20 을 참조하여, 본 실시형태에 관련된 집적 회로 (10) 에 있어서, 불량인 출력 회로와 양품인 출력 회로를 교체하여, 자기 수복을 실시하는 구성에 대해 설명한다. 또한, 제 1 실시형태와 동일하게, 집적 회로 (10) 는 18 개 출력의 집적 회로로 하지만, 집적 회로 (10) 로부터의 출력은 18 개에 한정되지 않는다.

도 20 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 블록도이다. 도 20 에 나타내는 바와 같이, 집적 회로 (10) 는, 출력 단자 (OUT1~OUT18) 와, DF＿20~DF＿26 (이하, 총칭하는 경우에는 DF 로 한다) 과, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와, 예비 래치 회로 (DLA＿R7, DLA＿G7 및 DLA＿B7) (이하, 예비를 포함하는 모든 래치 회로를 총칭하는 경우에는 래치 회로 (DLA) 로 한다) 와, 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 와, 예비 홀드 회로 (DLB＿R7, DLB＿G7 및 DLB＿B7) (이하, 예비를 포함하는 모든 홀드 회로를 총칭하는 경우에는 홀드 회로 (DLB) 로 한다) 와, 출력 회로 (11＿1~11＿18) 와, 예비 출력 회로 (11＿19~11＿21) (이하, 예비를 포함하는 모든 출력 회로를 총칭하는 경우에는 출력 회로 (11) 로 한다) 와, 스위치 (SWA20)~스위치 (SWA25) 와, 스위치 (SWB1~SWB18) 를 구비하고 있다.

또한, 본 실시형태에 있어서는, 특허청구범위에 있어서의 서브 출력 회로가 개별의 출력 회로 (11) (출력 회로 (11＿1, 11＿2, 11＿3) 의 각각) 에 대응하고 있고, 서브 래치 회로가 개별의 래치 DLA (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1) 의 각각) 에 대응하고 있고, 출력 회로 및 래치 회로가 각각 표시색을 구성하는 3 원색 RGB 에 대응하여 연속으로 배치되는 출력 회로 (11) 로 이루어지는 블록 (예를 들어 출력 회로 (11＿1~11＿3) 로 이루어지는 블록) 및 래치 회로 (DLA) 로 이루어지는 블록 (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1) 로 이루어지는 블록) 에 대응하고 있다.

또한, 특허청구범위에 있어서의 서브 출력 단자가 출력 단자 (OUT1~OUT18) 의 각각에 대응하고 있고, 특허청구범위에 있어서의 출력 단자가, 3 개의 출력 단자로 이루어지는 세트 (예를 들어 OUT1~OUT3) 에 대응하고 있다.

또한, 집적 회로 (10) 가 구비하는 출력 회로 (11) 는, 실시형태 1 의 집적 회로 (10) 가 구비하는 출력 회로 (11) 와 동일한 내부 회로 구성이고, 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC 회로 (도시되지 않음) 와, 버퍼 회로의 역할을 갖는 연산 증폭기 (도시되지 않음) 와, 출력 회로의 동작의 양부를 판정하는 판정 회로와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다.

본 실시형태에 관련된 집적 회로 (10) 에는, 3 개의 DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해, 각각 표시색을 구성하는 3 원색, 즉 적색 (R), 녹색 (G) 및 청색 (B) 의 계조 데이터가 입력된다. 요컨대, 집적 회로 (10) 는, RGB 의 3 색에 의해 표시색이 구성되는 컬러의 표시 장치를 구동시키는 구성이다.

래치 회로 (DLA＿R1~DLA＿R7) 의 각 입력부 (D) 는 DATAR 신호선에 접속되어 있고, 래치 회로 (DLA＿G1~DLA＿G7) 의 각 입력부 (D) 는 DATAG 신호선에 접속되어 있고, 래치 회로 (DLA＿B1~DLA＿B7) 의 각 입력부 (D) 는 DATAB 신호선에 접속되어 있다.

각 DF 는 직렬로 접속되어 있고, 시프트 레지스터 (20') 를 구성하고 있다. 따라서, 이 시프트 레지스터 (20') 는, SP 신호선 및 CLK 신호선으로부터 입력되는 SP 신호 및 CLK 신호에 기초하여 각 DF 로부터 각 래치 회로 (DLA) 에 선택 신호를 순차적으로 출력하고, 계조 데이터를 받아들이는 래치 회로 (DLA) 를 선택한다.

또한, 래치 회로 (DLA＿R1, DLA＿G1 및 DLA＿B1) 의 게이트부 (G) 는 DF＿20 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R2, DLA＿G2 및 DLA＿B2) 의 게이트부 (G) 는 DF＿21 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R3, DLA＿G3 및 DLA＿B3) 의 게이트부 (G) 는 DF＿22 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R4, DLA＿G4 및 DLA＿B4) 의 게이트부 (G) 는 DF＿23 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R5, DLA＿G5 및 DLA＿B5) 의 게이트부 (G) 는 DF＿24 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R6, DLA＿G6 및 DLA＿B6) 의 게이트부 (G) 는 DF＿25 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R7, DLA＿G7 및 DLA＿B7) 의 게이트부 (G) 는 DF＿26 의 출력부 (Q) 에 접속되어 있다.

여기서 래치 회로 (DLA) 는 각각 입력된 계조 데이터 중, 각 출력 단자 (OUT) 에 대응하는 계조 데이터를 취출하여, 각각이 접속되는 각 홀드 회로 (DLB) 에 출력한다. 홀드 회로 (DLB) 는, 각각 각 래치 회로 (DLA) 로부터의 계조 데이터를 유지한 후, 각각이 접속되는 각 출력 회로 (11) 에 출력한다. 또한, 본 실시형태에 관련된 출력 회로 (11) 는, 실시형태 1 에 관련된 출력 회로 (11) 와 동일하게, DAC 회로와 버퍼 회로와 판정 회로와 판정 플래그를 각각 구비하고 있고, 또한 출력 회로 (11＿1~11＿18) 의 양부 판정 결과를 나타내는 Flag1~Flag18 을 출력하는 구성을 갖고 있다. 또한 Flag1~Flag18 은, 각각 출력 회로가 양품일 때에는 「0」이 되고, 출력 회로가 불량일 때에는 「1」이 된다.

도 20 에 나타내는 바와 같이, 스위치 (SWA20~SWA25) 는 DF＿21~DF＿26 의 입력처를 전환하는 것으로서, 이 스위치 (SWA20~SWA25) 의 각각의 전환은, Flag1~Flag18 로부터 구해지는 FlagA~FlagF 의 값에 의해 제어된다. 여기서 FlagA~FlagF 는, 도 20 에 나타내는 논리식에 의해 구해진다. 스위치 (SWA20 및 SWA21) 를 예로 들어 구체적으로 설명하면, FlagA 가 「0」이었을 경우, 스위치 (SWA20) 는 DF＿21 의 입력부 (D) 와 DF＿20 의 출력부 (Q) 를 접속시킨다. 한편, FlagA 가 「1」이었을 경우, DF＿21 의 입력부 (D) 와 DF＿20 의 입력부 (D) 를 접속시킨다. 또한, 스위치 (SWA21) 는, FlagB 가 「0」이었을 경우, DF＿22 의 입력부 (D) 와 DF＿21 의 출력부 (Q) 를 접속시킨다. 한편, FlagB 가 「1」이었을 경우, 스위치 (SWA21) 는, DF＿22 의 입력부 (D) 와 DF＿20 의 출력부를 접속시킨다.

동일하게, 스위치 (SWA22~SWA25) 는, FlagC~FlagF 가 「0」인 경우, DF＿23~DF＿26 의 각 입력부 (D) 를, 1 단 상류에 배치된 DF＿22~DF＿25 의 각 출력부 (Q) 에 접속시킨다. 한편, 스위치 (SWA22~SWA25) 는, FlagC~FlagF 가 「1」인 경우, DF＿23~DF＿26 의 각 입력부 (D) 를, 2 단 상류에 배치된 DF＿21~DF＿24 의 각 출력부 (Q) 에 접속시킨다.

또한, 스위치 (SWB1~SWB18) 는, 도 20 에 나타내는 바와 같이, 각 출력 단자 (OUT1~OUT18) 의 접속처를 전환하는 것으로서, 이 스위치 (SWB1~SWB3) 의 전환은 FlagA 의 값에 의해 제어되고, 이 스위치 (SWB4~SWB6) 의 전환은 FlagG 의 값에 의해 제어되고, 이 스위치 (SWB7~SWB9) 의 전환은 FlagH 의 값에 의해 제어되고, 이 스위치 (SWB10~SWB12) 의 전환은 FlagI 의 값에 의해 제어되고, 이 스위치 (SWB13~SWB15) 의 전환은 FlagJ 의 값에 의해 제어되고, 이 스위치 (SWB16~SWB18) 의 전환은 FlagK 의 값에 의해 제어된다. 여기서 FlagG~FlagK 는, 도 20 에 나타내는 논리식에 의해 구해진다.

스위치 (SWB) 의 구체적인 동작을 설명하면, i 번째의 스위치 (SWBi) 에 입력되는 Flag (FlagA, FlagG~FlagK 중 어느 것) 가 「0」이었을 경우, 스위치 (SWBi) 는, i 번째의 출력 단자 (OUTi) 에 i 번째의 출력 회로 (11＿i) 를 접속시키고, 한편, 입력되는 Flag 가 「1」이었을 경우, 스위치 (SWBi) 는, i 번째의 출력 단자 (OUTi) 에 i＋세번째의 출력 회로 (11＿i＋3) 를 접속시킨다. 스위치 (SWB7) 를 예로 하면, 스위치 (SWB7) 는 FlagH 의 값에 의해 제어되고, FlagH 가 「1」이었을 경우, 스위치 (SWB7) 는, 출력 단자 (OUT7) 를 출력 회로 (11＿10) 에 접속시킨다. 한편, FlagH 가 「0」이었을 경우, 스위치 (SWB7) 는, 출력 단자 (OUT7) 를 출력 회로 (11＿7) 의 출력에 접속시킨다.

(통상 동작)

불량인 출력 회로가 발생하지 않은 경우, 출력 회로 (11＿1~11＿18) 에 있어서의 Flag1~Flag18 은 모두 「0」이다. 따라서, Flag1~Flag18 을 논리식 OR 로 조합한 FlagA~FlagK 도 모두 「0」이 된다. 그 때문에, 집적 회로 (10) 에 있어서의 스위치 (SWA20~SWA25) 및 스위치 (SWB1~SWB18) 는, 모두 도 20 에 나타내는 바와 같이 접속된다.

이하에, 집적 회로 (10) 의 통상 동작에 대해 도 21 을 참조하여 설명한다. 도 21 은 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트도이다.

첫 번째로, DF＿20 의 입력부 (D) 에, 집적 회로 (10) 의 동작 개시를 나타내는 「H」의 SP 신호가 입력된다. DF＿20 은, CLK 신호의 상승에 따라 SP 신호의 값 「H」를 받아들이고, 자신의 출력부 (Q) 로부터 「H」의 선택 신호를 출력한다. 도 21 에 나타내는 바와 같이, CLK 신호의 다음의 상승에 있어서는, SP 신호는 「L」이 되어 있기 때문에 DF＿20 의 출력부 (Q) 도 「L」이 된다. 또한, 도 21 에 있어서는, DF＿20~DF＿25 의 각각의 선택 신호를 Q(DF＿20)~Q(DF＿25) 로 기재하고 있다.

각 DF 의 출력부 (Q) 는, 다음 단의 DF 의 입력부 (D) 에 접속되어 있고, DF＿20~DF＿25 는, 시프트 레지스터 (20') 를 구성하고 있다. 요컨대, DF＿20 으로부터의 선택 신호인 Q(DF＿20) 이 「L」이 되기 전에, CLK 신호의 하강에 따라 DF＿21 은 「H」의 Q(DF＿21) 을 출력하고, 그 후 Q(DF＿20) 은 「L」이 된다. 이 동작 처리가 DF＿20~DF＿25 에 있어서도 동일하게 실시되고, 도 21 에 나타내는 바와 같이, 각 DF 는 CLK 신호의 하강에 동기하여, 각각의 출력부 (Q) 에 접속되는 각 래치 회로 (DLA) 에 선택 신호를 순차적으로 출력한다.

각 래치 회로 (DLA) 에는, DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 RGB 에 대응하는 계조 데이터가 입력된다. DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 입력되는 계조 데이터는, CLK 신호의 하강마다 변화한다. 요컨대, 도 21 에 나타내는 바와 같이, CLK 신호의 하강 타이밍에 동기하여, R1 에서 R2 로, 또는 G1 에서 G2 로, 또는 B1 에서 B2 으로, ··· 로 변화한다. 각 래치 회로 (DLA) 는, 자신의 게이트부 (G) 에 입력되는 선택 신호가 「H」인 기간, 입력부 (D) 에 입력되는 계조 데이터를 받아들여, 출력부 (Q) 에 출력한다. 즉, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 는, 각각 각 DF 로부터의 각 선택 신호선이 「H」인 기간, 외부로부터 입력되는 계조 데이터를 받아들여, 출력부 (Q) 에 출력한다. 또한, 도 21 에 있어서는, 각 래치 회로 (DLA) 의 출력부 (Q) 로부터의 출력을 Q(DLA＿R1)~Q(DLA＿B6) 으로 기재하고 있다.

이로써, 데이터 신호선 (DATAR) 을 통해 입력되는 계조 데이터의 변화 타이밍과 동기하여, 순차적으로 래치 회로 (DLA＿R1~DLA＿R6) 가 선택되고, 각 래치 회로 (DLA) 에는, 각 출력 단자 (OUT) 에 대응하는 계조 데이터가 받아들여진다. 요컨대, 각 DF 로부터 순차적으로 출력되는 선택 신호에 의해, 래치 회로 (DLA＿R1~DLA＿R6) 는, 순차적으로 각 계조 데이터 (R1~R6) 를 받아들인다. 동일하게 하여, 각 DF 로부터 순차적으로 출력되는 선택 신호에 의해, 래치 회로 (DLA＿G1~DLA＿G6) 는, 순차적으로 계조 데이터 (G1~G6) 를 받아들인다. 또한 동일하게 하여, 각 DF 로부터 순차적으로 출력되는 선택 신호에 의해, 래치 회로 (DLA＿B1~DLA＿B6) 는, 순차적으로 계조 데이터 (B1~B6) 를 받아들인다.

도 21 에서는, 이후의 동작을 기재하지 않았으나, 모든 래치 회로 (DLA) 가 각 계조 데이터를 받아들인 후, 집적 회로 (10) 는, 각 홀드 회로 (DLB) 의 게이트부 (G) 에 「H」의 LS 신호를 출력한다. 각 홀드 회로 (DLB) 는, 「H」의 LS 신호가 입력되면, 자신의 입력부 (D) 에 입력되어 있는 각 계조 데이터를 각 출력부 (Q) 로부터 출력한다. 이로써, 출력 회로 (11＿1~11＿18) 에는, 각 래치 회로 (DLA) 가 순서대로 받아들인 계조 데이터 (R1~R6, G1~G6 및 B1~B6) 가 입력되게 된다. 그리고, 출력 회로 (11＿1~11＿18) 는 각각 입력된 계조 데이터를 계조 전압으로 변환하고, 변환한 계조 전압을 버퍼하여, 각각이 접속되는 출력 단자 (OUT1~OUT18) 의 각각에 출력한다.

또한, CLK 신호나 LS 신호의 입력에 의해, 예비 회로인 DF＿26, 래치 회로 (DLA＿R7, DLA＿G7 및 DLA＿B7), 홀드 회로 (DLB＿R7, DLB＿G7 및 DLB＿B7) 도 동작한다. 그러나, 출력 회로 (11＿19~11＿21) 는 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되어 있지 않아, 출력 단자 (OUT1~OUT18) 로부터의 출력 파형에는 영향을 주지 않는다. 그 때문에, 상기 설명에 있어서는, 예비 회로인 DF＿26, 래치 회로 (DLA＿R7, DLA＿G7 및 DLA＿B7), 홀드 회로 (DLB＿R7, DLB＿G7 및 DLB＿B7) 의 동작의 설명은 생략하였다.

(자기 수복 동작)

다음으로, 집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하고, 출력 회로 (11＿7) 가 구비하는 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복 동작에 대해 도 22 및 도 23 을 참조하여 설명한다. 도 22 는 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이고, 도 23 은 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트도이다.

먼저, 도 22 에 나타내는 바와 같이, 집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 가 불량이 되어, Flag7 이 「1」로 설정되어 있다. 또한, 논리식 OR (도 20 참조) 에 의해 FlagA, FlagB 및 FlagD~FlagG 는 「0」이고, Flag7 이 도입되어 구성되는 FlagC, FlagH~FlagK 는 「1」이 된다.

여기서, FlagA, FlagB 및 FlagD~FlagG 는 「0」이기 때문에, 스위치 (SWA20 및 SWA21) 와 스위치 (SWB1~SWB6) 는, 이미 설명한 통상 동작의 경우와 동일한 동작을 실시한다. 따라서, 여기서는 DF＿20 및 DF＿21 과, 래치 회로 (DLA＿R1, DLA＿R2, DLA＿G1, DLA＿G2, DLA＿B1 및 DLA＿B2) 와, 홀드 회로 (DLB＿R1, DLB＿R2, DLB＿G1, DLB＿G2, DLB＿B1 및 DLB＿B2) 와, 출력 회로 (11＿1~11＿6) 에 있어서의 동작의 설명은 생략한다.

한편, FlagC, FlagH~FlagK 는 「1」이기 때문에, 도 22 에 나타내는 바와 같이, SWA22 는 DF＿23 의 입력부 (D) 의 접속처를, DF＿22 의 출력부 (Q) 로부터 DF＿21 의 출력부 (Q) 로 전환하고 있다. 이 SWA22 의 전환에 의해, DF＿22 및 DF＿23 은, 도 23 에 나타내는 바와 같이, 각각 래치 회로 (DLA＿R3, DLA＿G3, DLA＿B3, DLA＿R4, DLA＿G4, DLA＿B4) 에 동일한 타이밍으로, 바꿔 말하면, 계조 데이터 (R3, G3 및 B3) 의 입력 타이밍에 동기하여 선택 신호를 출력한다. 이로써, 래치 회로 (DLA＿R3 및 DLA＿R4) 는 모두 계조 데이터 (R3) 를, 래치 회로 (DLA＿G3 및 DLA＿G4) 는 모두 계조 데이터 (G3) 를, 래치 회로 (DLA＿B3 및 DLA＿B4) 는 모두 계조 데이터 (B3) 를 받아들이게 된다. 또한, DF＿24~DF＿26 은, 각각 계조 데이터 (R4~R6, G4~G6, B4~B6) 의 입력 타이밍에 동기하여, 선택 신호를 래치 회로 (DLA＿R5~DLA＿R7, DLA＿G5~DLA＿G7, DLA＿B5~DLA＿B7) 에 순차적으로 출력한다. 이로써, 래치 회로 (DLA＿R5~DLA＿R7, DLA＿G5~DLA＿G7, DLA＿B5~DLA＿B7) 는, 입력된 선택 신호에 기초하여 각 계조 데이터 (R4~R6, G4~G6, B4~B6) 를 각각 받아들인다. 또한 도 23 에 있어서는, 각 DF 로부터의 선택 신호를 Q(DF＿20)~Q(DF＿26) 으로 기재하고, 각 래치 회로 (DLA) 의 출력부 (Q) 로부터의 출력을 Q(DLA＿R1)~Q(DLA＿B7) 로 기재하고 있다.

또한, FlagH 는 「1」이기 때문에, 스위치 (SWB7~SWB9) 는 출력 단자 (OUT7~OUT9) 의 접속처를, 출력 회로 (11＿7~11＿9) 의 출력으로부터 출력 회로 (11＿10~11＿12) 의 출력으로 전환하고 있다. 따라서, 불량인 출력 회로 (11＿7~11＿9) 로부터 출력되는 계조 데이터 (R3, G3 및 B3) 에 대응하는 계조 전압은, 어느 출력 단자 (OUT) 에도 출력되지 않는다. 또한 출력 단자 (OUT7~OUT9) 에는, 출력 회로 (11＿10~11＿12) 로부터의 계조 데이터 (R3, G3 및 B3) 에 대응한 계조 전압이 입력된다. 또한 FlagI~FlagK 는 「1」이기 때문에, 스위치 (SWB10~SWB18) 는, 출력 단자 (OUT10) 와 출력 회로 (11＿13) 를 접속시키고, 출력 단자 (OUT11) 와 출력 회로 (11＿14) 를 접속시키고, 이후 동일하게, 출력 단자 (OUT12)~출력 단자 (OUT18) 의 각각에 출력 회로 (11＿15)~출력 회로 (11＿21) 를 접속시킨다. 그 결과, 출력 단자 (OUT1~OUT18) 의 각각에는, 계조 데이터 (R1~R6, G1~G6 및 B1~B6) 의 각각에 대응하는 계조 전압이 출력된다.

또한, 본 실시형태에 관련된 집적 회로 (10) 는, 실시형태 1 에 있어서 설명한 제 1 문제 검출 방법을 이용하여, 출력 회로 (11) 의 문제를 검출해도 된다. 구체적으로는, 표시색을 구성하는 R 에 대응하는 출력 회로 (11) (11＿1, 11＿4, ···) 는, 자신이 구비하는 DAC 회로로부터 출력되는 전압과, 출력 회로 (11＿19) 가 구비하는 DAC 회로로부터 출력되는 전압을, 자신이 구비하는 각 연산 증폭기에서 비교하고, 표시색을 구성하는 G 에 대응하는 출력 회로 (11) (11＿2, 11＿5, ···) 는, 자신이 구비하는 DAC 회로로부터 출력되는 전압과, 출력 회로 (11＿20) 가 구비하는 DAC 회로로부터 출력되는 전압을, 자신이 구비하는 각 연산 증폭기에서 비교하고, 표시색을 구성하는 B 에 대응하는 출력 회로 (11) (11＿3, 11＿6, ···) 는, 자신이 구비하는 DAC 회로로부터 출력되는 전압과, 출력 회로 (11＿21) 가 구비하는 DAC 회로로부터 출력되는 전압을, 자신이 구비하는 각 연산 증폭기에서 비교한다. 이로써, 각 출력 회로 (11) 가 구비하는 판정 회로는, 각 연산 증폭기에서의 비교 결과에 기초하여 각 출력 회로 (11) 의 양호 및 불량을 판정하고, 각 출력 회로 (11) 는, 각 판정 회로에서의 판정 결과에 기초하여 제어 회로 및 각 스위치 (SWA) 및 각 스위치 (SWB) 에 Flag1~Flag18 을 출력한다. 또한, Flag1~Flag18 의 값에 기초하여 집적 회로 (10) 가 자기 수복을 실시하는 구성 및 방법은 이미 서술한 바와 같다.

[실시형태 3]

본 발명의 실시형태 3 에 대해, 도 24~도 27 을 참조하여 이하에 설명한다. 또한, 실시형태 3 에 나타내는 구성은 실시형태 1 의 변형예로서, 실시형태 1 과 상이한 지점에 대해 설명하고, 중복되는 지점에 대해서는 그 설명을 생략한다.

(자기 수복 회로의 구성)

먼저, 도 24 를 참조하여, 본 실시형태에 관련된 집적 회로 (10) 에 있어서, 불량인 출력 회로와 양품인 출력 회로를 교체하여, 자기 수복을 실시하는 구성에 대해 설명한다. 또한, 제 1 실시형태와 동일하게, 집적 회로 (10) 는 18 개 출력의 집적 회로로 하지만, 집적 회로 (10) 로부터의 출력은 18 개에 한정되지 않는다.

도 24 는 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 블록도이다. 도 24 에 나타내는 바와 같이, 집적 회로 (10) 는, 출력 단자 (OUT1~OUT18) 와, DF＿20~DF＿27 (이하, 총칭하는 경우에는 DF 로 한다) 과, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와, 예비 래치 회로 (DLA＿R7, DLA＿G7, DLA＿B7, DLA＿R8, DLA＿G8 및 DLA＿B8) (이하, 예비를 포함하는 모든 래치 회로를 총칭하는 경우에는 래치 회로 (DLA) 로 한다) 와, 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 와, 예비 홀드 회로 (DLB＿R7, DLB＿G7, DLB＿B7, DLB＿R8, DLB＿G8 및 DLB＿B8) (이하, 예비를 포함하는 모든 홀드 회로를 총칭하는 경우에는 홀드 회로 (DLB) 로 한다) 와, 출력 회로 (11＿1~11＿18) 와, 예비 출력 회로 (11＿19~11＿24) (이하, 예비를 포함하는 모든 출력 회로를 총칭하는 경우에는 출력 회로 (11) 로 한다) 와, 스위치 (SWA26)~스위치 (SWA28) 와, 스위치 (SWB1~SWB18) 와, 32 개의 스위치 (SWREV) 를 구비하고 있다.

또한, 본 실시형태에서는, 특허청구범위에 있어서의 서브 출력 회로가 개별의 출력 회로 (11) (출력 회로 (11＿1, 11＿2, 11＿3) 의 각각) 에 대응하고 있고, 서브 래치 회로가 개별의 래치 회로 (DLA) (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1, DLA＿R2, DLA＿G2, DLA＿B2) 의 각각) 에 대응하고 있고, 출력 회로 및 래치 회로가, 각각 표시색을 구성하는 3 원색 RGB 마다 정부 (正負) 의 계조 전압에 대응하여 연속으로 배치되는 출력 회로 (11) 로 이루어지는 블록 (예를 들어 출력 회로 (11＿1~11＿6) 로 이루어지는 블록) 및 래치 회로 (DLA) 로 이루어지는 블록 (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1, DLA＿R2, DLA＿G2, DLA＿B2)) 에 대응하고 있다.

또한, 본 실시형태에서는, 특허청구범위에 있어서의 서브 출력 단자가 출력 단자 (OUT1~OUT18) 의 각각에 대응하고 있고, 특허청구범위에 있어서의 출력 단자가 6 개의 출력 단자로 이루어지는 세트 (예를 들어 OUT1~OUT6) 에 대응하고 있다.

또한, 포인터용 회로 (133) 는, SWA20~SWA25 의 각각 개별적으로 접속 가능한 접속 단자를 구비하고 있고, 특허청구범위에 있어서의 서브 접속 단자가 개별의 접속 단자에 대응하고 있고, 특허청구범위에 있어서의 접속 단자가 상기 출력 회로에 대응하여 배치되는 2 개의 접속 단자에 대응하고 있다.

또한, 집적 회로 (10) 가 구비하는 출력 회로 (11) 는, 실시형태 1 의 집적 회로 (10) 가 구비하는 출력 회로 (11) 와 동일한 내부 회로 구성이며, 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC 회로 (도시되지 않음) 와, 버퍼 회로의 역할을 갖는 연산 증폭기 (도시되지 않음) 와, 출력 회로의 동작의 양부를 판정하는 판정 회로와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다.

집적 회로 (10) 에 포함되는 출력 회로 (11) 는, 도트 반전 구동의 정측 (正側) 전압의 출력과 부측 (負側) 전압의 출력의 편측에만 대응하는 회로로서, 도 24 에서는, 출력 회로 (11＿1, 11＿3, 11＿5…) 의 홀수 번째의 출력 회로 (11) 가 정측 전압의 출력에 대응하고, 출력 회로 (11＿2, 11＿4, 11＿6…) 의 짝수 번째의 출력 회로 (11) 가 부측 전압의 출력에 대응하고 있는 상태를 나타내고 있다. 그리고, 도트 반전 구동을 실시하기 위해서는, 각 출력 단자 (OUT) 에 정측 전압과 부측 전압의 양방을 출력할 수 있을 필요가 있다. 그래서, 집적 회로 (10) 에서는, 제어 신호 (REV) 에 의한 스위치 (SWREV) 의 전환 제어를 실시하여, 출력 회로 및 출력 단자와 선택 신호선의 접속을 변경함으로써, 계조 데이터의 샘플링 타이밍을 변경하여, 정측 전압과 부측 전압의 전환을 실현하고 있다.

또한, 본 실시형태에 관련된 집적 회로 (10) 에는, 3 개의 DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해, 각각 표시색을 구성하는 3 원색, 즉 적색 (R), 녹색 (G) 및 청색 (B) 의 계조 데이터가 입력된다. 요컨대, 집적 회로 (10) 는, RGB 의 3 색에 의해 표시색이 구성되는 컬러의 표시 장치를 구동시키는 구성이다.

래치 회로 (DLA＿R1~DLA＿R8) 의 각 입력부 (D) 는 DATAR 신호선에 접속되어 있고, 래치 회로 (DLA＿G1~DLA＿G8) 의 각 입력부 (D) 는 DATAG 신호선에 접속되어 있고, 래치 회로 (DLA＿B1~DLA＿B8) 의 각 입력부 (D) 는 DATAB 신호선에 접속되어 있다.

각 DF 는 직렬로 접속되어 있고, 시프트 레지스터 (20") 를 구성하고 있다. 따라서, 이 시프트 레지스터 (20") 는, SP 신호선 및 CLK 신호선으로부터 입력되는 SP 신호 및 CLK 신호에 기초하여 각 DF 로부터 각 래치 회로 (DLA) 에 선택 신호를 순차적으로 출력하고, 계조 데이터를 받아들이는 래치 회로 (DLA) 를 선택한다.

또한, 래치 회로 (DLA＿R1, DLA＿G1 및 DLA＿B1) 의 게이트부 (G) 는 DF＿20 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R2, DLA＿G2 및 DLA＿B2) 의 게이트부 (G) 는 DF＿21 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R3, DLA＿G3 및 DLA＿B3) 의 게이트부 (G) 는 DF＿22 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R4, DLA＿G4 및 DLA＿B4) 의 게이트부 (G) 는 DF＿23 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R5, DLA＿G5 및 DLA＿B5) 의 게이트부 (G) 는 DF＿24 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R6, DLA＿G6 및 DLA＿B6) 의 게이트부 (G) 는 DF＿25의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R7, DLA＿G7 및 DLA＿B7) 의 게이트부 (G) 는 DF＿26 의 출력부 (Q) 에 접속되어 있고, 래치 회로 (DLA＿R8, DLA＿G8 및 DLA＿B8) 의 게이트부 (G) 는 DF＿27 의 출력부 (Q) 에 접속되어 있다.

여기서, 래치 회로 (DLA) 는 각각 입력된 계조 데이터 중, 각 출력 단자 (OUT) 에 대응하는 계조 데이터를 취출하여, 각각이 접속되는 각 홀드 회로 (DLB) 에 출력한다. 홀드 회로 (DLB) 는, 각각 각 래치 회로 (DLA) 로부터의 계조 데이터를 유지한 후, 각각이 접속되는 각 출력 회로 (11) 에 출력한다. 또한, 본 실시형태에 관련된 출력 회로 (11) 는, 판정 회로와 판정 플래그를 각각 구비하고 있고, 또한 출력 회로 (11＿1~11＿18) 의 양부 판정 결과를 나타내는 Flag1~Flag18 을 출력하는 구성을 갖고 있다. 또한 Flag1~Flag18 은, 각각 출력 회로가 양품일 때에는 「0」이 되고, 출력 회로가 불량일 때에는 「1」이 된다.

도 24 에 나타내는 바와 같이, 스위치 (SWA26~SWA28) 는, DF＿22, DF＿24 및 DF＿26 의 입력처를 전환하는 것으로서, 이 스위치 (SWA26~SWA28) 의 각각의 전환은, Flag1~Flag18 로부터 구해지는 FlagL~FlagN 의 값에 의해 제어된다. 여기서, FlagL~FlagN 은, 도 24 에 나타내는 논리식에 의해 구해진다. 구체적으로 설명하면, FlagL 이 「0」이었을 경우, 스위치 (SWA26) 는, DF＿22 의 입력부 (D) 와 DF＿21 의 출력부 (Q) 를 접속시킨다. 한편, FlagL 이 「1」이었을 경우, DF＿22 의 입력부 (D) 와 DF＿20 의 입력부 (D) 를 접속시킨다.

동일하게, 스위치 (SWA27 및 SWA28) 는, FlagM 및 FlagN 이 「0」인 경우, DF＿24 및 DF＿26 의 각 입력부 (D) 를 1 단 상류에 배치된 DF＿23 및 DF＿25 의 각 출력부 (Q) 에 접속시킨다. 한편, FlagM 및 FlagN 이 「1」인 경우, 스위치 (SWA27 및 SWA28) 는, DF＿24 및 DF＿26 의 각 입력부 (D) 를 2 단 상류에 배치된 DF＿22 및 DF＿24 의 각 출력부 (Q) 에 접속시킨다.

또한, 스위치 (SWB1~SWB18) 는, 도 24 에 나타내는 바와 같이, 각 출력 단자 (OUT1~OUT18) 의 접속처를 전환하는 것으로서, 이 스위치 (SWB1~SWB6) 의 전환은 FlagL 의 값에 의해 제어되고, 이 스위치 (SWB7~SWB12) 의 전환은 FlagO 의 값에 의해 제어되고, 이 스위치 (SWB13~SWB18) 의 전환은 FlagP 의 값에 의해 제어된다. 여기서, FlagO 및 FlagP 는, 도 24 에 나타내는 논리식에 의해 구해진다.

(통상 동작)

불량인 출력 회로가 발생하지 않은 경우, 출력 회로 (11＿1~11＿18) 에 있어서의 Flag1~Flag18 은 모두 「0」이다. 따라서, Flag1~Flag18 을 논리식 OR 로 조합한 FlagL~FlagP 도 모두 「0」이 된다. 그 때문에, 집적 회로 (10) 에 있어서의 스위치 (SWA26~SWA28) 및 스위치 (SWB1~SWB18) 는, 모두 도 24 에 나타내는 바와 같이 접속된다.

이하에, 집적 회로 (10) 의 통상 동작에 대해 도 25 를 참조하여 설명한다. 도 25 는 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트도이다.

첫 번째로, DF＿20 의 입력부 (D) 에, 집적 회로 (10) 의 동작 개시를 나타내는 「H」의 SP 신호가 입력된다. DF＿20 은, CLK 신호의 상승에 따라 SP 신호의 값 「H」를 받아들이고, 자신의 출력부 (Q) 로부터 「H」의 선택 신호를 출력한다. 도 25 에 나타내는 바와 같이, CLK 신호의 다음의 상승에 있어서는, SP 신호는 「L」이 되어 있기 때문에, DF＿20 의 출력부 (Q) 도 「L」이 된다. 또한 도 25 에 있어서는, DF＿20~DF＿25 의 각각의 선택 신호를 Q(DF＿20)~Q(DF＿25) 로 기재하고 있다.

각 DF 의 출력부 (Q) 는, 다음 단의 DF 의 입력부 (D) 에 접속되어 있고, DF＿20~DF＿27 은, 시프트 레지스터 (20") 를 구성하고 있다. 요컨대, DF＿20 으로부터의 선택 신호인 Q(DF＿20) 이 「L」이 되기 전에, CLK 신호의 상승에 따라 DF＿21 은 「H」의 Q(DF＿21) 을 출력하고, 그 후 Q(DF＿20) 은 「L」이 된다. 이 동작 처리가 DF＿20~DF＿25 에 있어서도 동일하게 실시되고, 도 25 에 나타내는 바와 같이, 각 DF 는 CLK 신호의 상승에 동기하여, 각각의 출력부 (Q) 에 접속되는 각 래치 회로 (DLA) 에 선택 신호를 순차적으로 출력한다.

각 래치 회로 (DLA) 에는, DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 RGB 에 대응하는 계조 데이터가 입력된다. DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 입력되는 계조 데이터는, CLK 신호의 하강마다 변화한다. 요컨대, 도 25 에 나타내는 바와 같이, CLK 신호의 하강 타이밍에 동기하여, R1 에서 R2 로, 또는 G1 에서 G2 로, 또는 B1 에서 B2 으로, ··· 로 변화한다. 각 래치 회로 (DLA) 는, 자신의 게이트부 (G) 에 입력되는 선택 신호가 「H」인 기간, 입력부 (D) 에 입력되는 계조 데이터를 받아들여, 출력부 (Q) 에 출력한다. 즉, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 는, 각각 각 DF 로부터의 각 선택 신호선이 「H」인 기간, 외부로부터 입력되는 계조 데이터를 받아들여, 출력부 (Q) 에 출력한다. 또한 도 25 에 있어서는, 각 래치 회로 (DLA) 의 출력부 (Q) 로부터의 출력을 Q(DLA＿R1)~Q(DLA＿B6) 으로 기재하고 있다.

도 25 에서는, 이후의 동작을 기재하지 않았으나, 모든 래치 회로 (DLA) 가 각 계조 데이터를 받아들인 후, 집적 회로 (10) 는, 각 홀드 회로 (DLB) 의 게이트부 (G) 에 「H」의 LS 신호를 출력한다. 각 홀드 회로 (DLB) 는, 「H」의 LS 신호가 입력되면, 자신의 입력부 (D) 에 입력되어 있는 각 계조 데이터를 각 출력부 (Q) 로부터 출력한다. 이로써, 출력 회로 (11＿1~11＿18) 에는, 각 래치 회로 (DLA) 가 순서대로 받아들인 계조 데이터 (R1~R6, G1~G6 및 B1~B6) 가 입력되게 된다. 그리고, 출력 회로 (11＿1~11＿18) 는 각각 입력된 계조 데이터를 계조 전압으로 변환하고, 변환한 계조 전압을 버퍼하여, 각각이 접속되는 출력 단자 (OUT1~OUT18) 에 출력한다.

또한, CLK 신호나 LS 신호의 입력에 의해, 예비 회로인 DF＿26, DF＿27, 래치 회로 (DLA＿R7, DLA＿G7, DLA＿B7, DLA＿R8, DLA＿G8 및 DLA＿B8), 홀드 회로 (DLB＿R7, DLB＿G7, DLB＿B7, DLB＿R8, DLB＿G8 및 DLB＿B8), 출력 회로 (11＿19~11＿24) 도 동작한다. 그러나, 출력 회로 (11＿19~11＿24) 는, 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되어 있지 않아, 출력 단자 (OUT1~OUT18) 로부터의 출력 파형에는 영향을 주지 않는다. 그 때문에, 상기 설명에 있어서는, 예비 회로인 DF＿26, DF＿27, 래치 회로 (DLA＿R7, DLA＿G7, DLA＿B7, DLA＿R8, DLA＿G8 및 DLA＿B8), 홀드 회로 (DLB＿R7, DLB＿G7, DLB＿B7, DLB＿R8, DLB＿G8 및 DLB＿B8), 출력 회로 (11＿19~11＿24) 의 동작의 설명은 생략하였다.

(자기 수복 동작)

다음으로, 집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하고, 출력 회로 (11＿7) 가 구비하는 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복 동작에 대해, 도 26 및 도 27 을 참조하여 설명한다. 도 26 은 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이고, 도 27 은 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트도이다.

먼저, 도 26 에 나타내는 바와 같이, 집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 가 불량이 되어, Flag7 이 「1」로 설정되어 있다. 또한, 논리식 OR (도 24 참조) 에 의해, FlagL 및 FlagN 은 「0」이고, Flag7 이 도입되어 구성되는 FlagM, FlagO 및 FlagP 는 「1」이 된다.

여기서, FlagL 및 FlagN 은 「0」이기 때문에, 스위치 (SWA26 및 SWA28) 와, 스위치 (SWB1~SWB6) 는, 이미 설명한 통상 동작의 경우와 동일한 동작을 실시한다. 따라서, 여기서는, DF＿20 및 DF＿21 과, 래치 회로 (DLA＿R1, DLA＿R2, DLA＿G1, DLA＿G2, DLA＿B1 및 DLA＿B2) 와, 홀드 회로 (DLB＿R1, DLB＿R2, DLB＿G1, DLB＿G2, DLB＿B1 및 DLB＿B2) 와, 출력 회로 (11＿1~11＿6) 에 있어서의 동작의 설명은 생략한다.

한편, FlagM, FlagO 및 FlagP 는 「1」이기 때문에, 도 26 에 나타내는 바와 같이, 스위치 (SWA27) 는, DF＿24 의 입력부 (D) 의 접속처를, DF＿23 의 출력부 (Q) 로부터 DF＿21 의 출력부 (Q) 로 전환하고 있다. 이 SWA27 의 전환에 의해, DF＿22 및 DF＿24 는 도 27 에 나타내는 바와 같이, 각각 래치 회로 (DLA＿R3, DLA＿G3, DLA＿B3, DLA＿R5, DLA＿G5 및 DLA＿B5) 에 동일한 타이밍으로, 바꿔 말하면, 계조 데이터 (R3, G3 및 B3) 의 입력 타이밍에 동기하여 선택 신호를 출력한다. 이로써, 래치 회로 (DLA＿R3 및 DLA＿R5) 는 모두 계조 데이터 (R3) 를, 래치 회로 (DLA＿G3 및 DLA＿G5) 는 모두 계조 데이터 (G3) 를, 래치 회로 (DLA＿B3 및 DLA＿B5) 는 모두 계조 데이터 (B3) 를 받아들이게 된다. 또한, 이 SWA27 의 전환에 의해, DF＿23 및 DF＿25 는 도 27 에 나타내는 바와 같이, 각각 래치 회로 (DLA＿R4, DLA＿G4, DLA＿B4, DLA＿R6, DLA＿G6 및 DLA＿B6) 에 동일한 타이밍으로, 바꿔 말하면, 계조 데이터 (R4, G4 및 B4) 의 입력 타이밍에 동기하여 선택 신호를 출력한다. 이로써, 래치 회로 (DLA＿R4 및 DLA＿R6) 는 모두 계조 데이터 (R4) 를, 래치 회로 (DLA＿G4 및 DLA＿G6) 는 모두 계조 데이터 (G4) 를, 래치 회로 (DLA＿B4 및 DLA＿B6) 는 모두 계조 데이터 (B4) 를 받아들이게 된다.

또한 DF＿26 은, 계조 데이터 (R5, G5 및 B5) 의 입력 타이밍에 동기하여, 선택 신호를 래치 회로 (DLA＿R7, DLA＿G7 및 DLA＿B7) 에 출력하고, DF＿27 은, 계조 데이터 (R6, G6 및 B6) 의 입력 타이밍에 동기하여, 선택 신호를 래치 회로 (DLA＿R8, DLA＿G8 및 DLA＿B8) 에 출력한다. 이로써, 래치 회로 (DLA＿R7, DLA＿R8, DLA＿G7, DLA＿G8, DLA＿B7, DLA＿B8) 는, 각각 입력된 선택 신호에 기초하여 각 계조 데이터 (R5, R6, G5, G6, B5 및 B6) 를 받아들인다. 또한 도 27 에 있어서는, 각 DF 로부터의 선택 신호를 Q(DF＿20)~Q(DF＿27) 로 기재하고, 각 래치 회로 (DLA) 의 출력부 (Q) 로부터의 출력을 Q(DLA＿R1)~Q(DLA＿B8) 로 기재하고 있다.

또한, FlagO 는 「1」이기 때문에, 스위치 (SWB7~SWB12) 는 출력 단자 (OUT7~OUT12) 의 접속처를, 출력 회로 (11＿7~11＿12) 의 출력으로부터 출력 회로 (11＿13~11＿18) 의 출력으로 전환하고 있다. 따라서, 불량인 출력 회로 (11＿7~11＿12) 로부터 출력되는 계조 데이터 (R3, G3, B3, R4, G4 및 B4) 에 대응하는 계조 전압은, 어느 출력 단자 (OUT) 에도 출력되지 않는다. 또한 출력 단자 (OUT7~OUT12) 에는, 출력 회로 (11＿13~11＿18) 로부터의 계조 데이터 (R3, G3, B3, R4, G4 및 B4) 에 대응한 계조 전압이 입력된다. 또한 FlagP 는 「1」이기 때문에, 스위치 (SWB13~SWB18) 는, 각각 출력 단자 (OUT13) 와 출력 회로 (11＿19) 를 접속시키고, 출력 단자 (OUT14) 와 출력 회로 (11＿21) 를 접속시키고, 출력 단자 (OUT15) 와 출력 회로 (11＿23) 를 접속시키고, 출력 단자 (OUT16) 와 출력 회로 (11＿20) 를 접속시키고, 출력 단자 (OUT17) 와 출력 회로 (11＿22) 를 접속시키고, 출력 단자 (OUT18) 와 출력 회로 (11＿24) 를 접속시킨다. 그 결과, 출력 단자 (OUT1~OUT18) 의 각각에는 계조 데이터 (R1~R6, G1~G6 및 B1~B6) 의 각각에 대응하는 계조 전압이 출력된다.

또한, 본 실시형태에 관련된 집적 회로 (10) 는, 실시형태 1 에 있어서 설명한 제 1 문제 검출 방법을 이용하여, 출력 회로 (11) 의 문제를 검출해도 된다. 구체적으로는, 각 출력 회로 (11) 에는, 표시색을 구성하는 원색이 동일한 원색, 또한, 도트 반전 구동에 있어서의 계조 전압의 극성이 같은 극성이 되는 예비 출력 회로 (11) 가 구비하는 DAC 로부터의 출력 전압이 입력된다. 여기서, 각 출력 회로 (11) 는, 예비 출력 회로가 구비하는 DAC 로부터 입력된 출력 전압과, 자신이 구비하는 DAC 로부터의 출력 전압을, 자신이 구비하는 연산 증폭기에서 비교한다. 이로써, 각 출력 회로 (11) 가 구비하는 판정 회로에 있어서, 각 연산 증폭기에서의 비교 결과에 기초하여 각 출력 회로 (11) 의 양호 및 불량이 판정되고, 각 출력 회로 (11) 는, 각 판정 회로에서의 판정 결과에 기초하여 제어 회로 및 각 스위치 (SWA) 및 각 스위치 (SWB) 에 Flag1~Flag18 을 출력한다. 또한, Flag1~Flag18 의 값에 기초하여 집적 회로 (10) 가 자기 수복을 실시하는 구성 및 방법은, 이미 서술한 바와 같다.

또한 본 실시형태에 관련된 집적 회로 (10) 는, 실시형태 1 에 있어서 설명한 제 1 문제 검출 방법을 이용하여, 출력 회로 (11) 의 문제를 검출해도 된다. 구체적으로는, 각 출력 회로 (11) 는, 서로 인접하는 출력 회로 (11) 가, 서로 구비하는 DAC 로부터의 출력 전압을, 각각이 구비하는 연산 증폭기에서 서로 비교한다. 도 24 를 참조하여 설명하면, 출력 회로 (11＿1) 는, 자신이 구비하는 DAC 로부터의 출력 전압과, 출력 회로 (11＿2) 가 구비하는 DAC 로부터의 출력 전압을, 자신이 구비하는 연산 증폭기에서 비교하고, 출력 회로 (11＿2) 는, 자신이 구비하는 DAC 로부터의 출력 전압과, 출력 회로 (11＿1) 가 구비하는 DAC 로부터의 출력 전압을, 자신이 구비하는 연산 증폭기에서 비교한다. 또한, 출력 회로 (11＿3 및 11＿4, 11＿5 및 11＿6, ···) 도 동일하다. 이로써, 각 출력 회로 (11) 는, 각 출력 회로 (11) 가 구비하는 판정 회로에서, 각 연산 증폭기에서의 비교 결과에 기초하여 각 출력 회로 (11) 의 양호 및 불량이 판정되고, 각 출력 회로 (11) 는, 각 판정 회로에서의 판정 결과에 기초하여 제어 회로 및 각 스위치 (SWA) 및 각 스위치 (SWB) 에 Flag1~Flag18 을 출력한다. 또한, Flag1~Flag18 의 값에 기초하여 집적 회로 (10) 가 자기 수복을 실시하는 구성 및 방법은, 이미 서술한 바와 같다.

[실시형태 4]

본 발명의 제 4 실시형태에 대해, 도 28~도 31 을 참조하여 이하에 설명한다.

(자기 수복 회로의 구성)

첫 번째로, 도 28 을 참조하여, 본 실시형태에 관련된, 자기 수복 가능한 표시 구동용 반도체 집적 회로 (이하, 집적 회로로 한다) (10) 의 구성에 대해 설명한다. 또한, 설명을 간단하게 하기 위해, 도 54 에 나타내는 종래의 집적 회로의 설명과 동일하게 18 개 출력의 구성에 대해 설명하는데, 집적 회로 (10) 는 18 개 출력의 구성에 한정되지 않는다.

도 28 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 집적 회로 (10) 는, 포인터용 회로 (123) 와 스위치 (SWA1~SWA18) (이하, 총칭하는 경우에는, 스위치 (SWA) 로 한다) 와 래치 회로 (DLA＿1~DLA＿18) (이하, 총칭하는 경우에는 래치 회로 (DLA) 로 한다) 와 홀드 회로 (DLB＿1~DLB＿18) (이하, 총칭하는 경우에는 홀드 회로 (DLB) 로 한다) 와 출력 회로 (11＿1~11＿18) (이하, 총칭하는 경우에는 출력 회로 (11) 로 한다) 와 스위치 (SWB1~SWB18) (이하, 총칭하는 경우에는 스위치 (SWB) 로 한다) 와 신호 출력 단자 (OUT1~OUT18) (이하, 출력 단자 (OUT1~OUT18) 로 한다) 와 예비 래치 회로 (DLA＿19) 와 예비 홀드 회로 (DLB＿19) 와 예비 출력 회로 (11＿19) 를 구비하고 있다.

집적 회로 (10) 는, 출력 단자 (OUT1~OUT18) 를 통해 표시 장치 (도시되지 않음) 와 접속되어, 표시 장치를 구동시킨다.

포인터용 회로 (123) (선택부) 는, 도 58 에 나타내는 종래와 동일한 구성이다. 포인터용 회로 (123) 는, 세트 리셋 회로 (123＿1) 와 카운터 (123＿2) 와 디코더 (123＿3) 에 의해 구성된다. 포인터용 회로 (123) 는, SWA1~SWA18 의 각각에 개별적으로 접속 가능한 접속 단자를 구비하고 있다.

세트 리셋 회로 (123＿1) 는, 스타트 펄스 신호선 (SP 신호선) 으로부터의 동작 개시 신호 (SP 신호) 와 클록 신호선 (CLK 신호선) 으로부터의 클록 신호 (CLK 신호) 와 후술하는 선택 신호선 (SEL18) 으로부터의 선택 신호 (SEL 신호) 가 입력되면, 카운터 (123＿2) 의 동작 클록 신호 (CLKB 신호) 를 생성하고, 카운터 클록 신호선 (CLKB 신호선) 을 통해 출력한다.

카운터 (123＿2) 는, 5 개의 D 플립플롭 (DF＿1~DF＿5) (이하, 총칭하는 경우에는 DFF 로 한다) 에 의해 구성된다. 카운터 (123＿2) 에는, CLKB 신호와 SP 신호가 입력되고, 각 DFF 로부터 출력되는 CQ1~CQ5 에 기초하여 DQ1~DQ5 및 DQ1B~DQ5B 를 생성한다.

디코더 (123＿3) 는, 도 58 에 나타내는 논리식의 연산을 실행하여, 도 28 에 나타내는 선택 신호선 (SEL0~SEL18 신호선) 에 출력하는 선택 신호 (SEL 신호) 를 생성한다. 또한 디코더 (123＿3) 의 구체적인 구성은, 도 58 에 나타내는 논리 연산을 실행할 수 있는 구성이면 되고, 특별히 한정되지는 않는다.

래치 회로 (DLA＿1~DLA＿18) 에는, DATA 신호선을 통해 계조 데이터가 입력된다. 래치 회로 (DLA＿1~DLA＿18) 는, 각각 입력된 계조 데이터 중, 출력 단자 (OUT1~OUT18) 로부터 출력하는 영상 신호에 대응하는 계조 데이터를 취출하여, 홀드 회로 (DLB＿1~DLB＿18) 에 출력한다. 홀드 회로 (DLB＿1 내지 DLB＿18) 는, 래치 회로 (DLA＿1~DLA＿18) 로부터의 계조 데이터를 유지한 후, 각각 LS 신호선으로부터의 데이터 LOAD 신호 (이하, LS 신호로 한다) 에 기초하여 출력 회로 (11) 에 출력한다.

출력 회로 (11) 는, 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC (Digital Analog Converter) 회로와, 버퍼 회로의 역할을 갖는 연산 증폭기와, 출력 회로의 동작의 양부를 판정하는 판정 회로 (판정부) 와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다. 또한 도 28 에서는, 출력 회로 (11＿A) 에 있어서의 판정 플래그는 FlagA 로 표기하고 있다. 예를 들어 출력 회로 (11＿1) 의 양부 판정 결과는 Flag1, 출력 회로 (11＿2) 의 양부 판정 결과는 Flag2, ···출력 회로 (11＿18) 의 양부 판정 결과는 Flag18 과 같이 나타낸다. 또한, 출력 회로의 양부 판정 방법의 상세한 것은 후술하는데, 판정 플래그는, 출력 회로가 양품일 때에는 「0」, 불량일 때에는 「1」이 되도록 설정되어 있다.

또한 도 28 에 나타내는 바와 같이, 집적 회로 (10) 는, 예비 래치 회로 (DLA＿19) 와 예비 홀드 회로 (DLB＿19) 와 예비 출력 회로 (11＿19) 를 구비하고 있다.

스위치 (SWA1~SWA18) 는, 각각 단자 0, 단자 1 및 단자 2 를 구비하고 있고, 단자 0 과 단자 1 을 접속시키는 상태와, 단자 0 과 단자 2 를 접속시키는 상태의 2 가지 상태를 갖는 스위치 회로로서, Flag1~Flag18 의 값에 기초하여 접속 상태는 전환된다. 보다 상세하게 설명하면, SWA1~SWA18 의 접속 상태는, 각각 Flag＿X1~Flag＿X18 의 값에 의해 결정된다. Flag＿X1~Flag＿X18 은 Flag1 내지 Flag18 의 조합으로 결정되고, 조합은 도 28 의 아래에 논리식으로서 나타내고 있다.

또한, Flag＿X1~Flag＿X18 을 생성하는 구체적인 구성은 도시하지 않았으나, 도 28 에 나타내는 논리 연산을 실행할 수 있는 구성이면 되고, 특별히 한정되지는 않는다.

SWA1~SWA18 은, Flag＿X1~Flag＿X18 의 값이 「0」일 때, 단자 0 과 단자 1 이 접속된다. 한편, Flag1~Flag18 의 값이 「1」일 때, 단자 0 과 단자 2 가 접속된다. 예를 들어 Flag1 의 값이 「0」일 때, 즉, 출력 회로 (11＿1) 의 동작이 양호한 경우에는, 도 28 에 나타내는 논리식에 의해 Flag＿X1 은 「0」이 되고, SWA1 은, 단자 0 과 단자 1 이 접속된다. 한편, Flag1 의 값이 「1」일 때, 즉, 출력 회로 (11＿1) 의 동작이 불량인 경우, Flag＿X1 은 「1」이 되고, SWA1 은, 단자 0 과 단자 2 가 접속된다. SWB1~SWB18 에 있어서도 동일하게 하여, 접속 상태가 결정된다. 도 28 에서는, 각 스위치 (SWA1~SWA18 및 SWB1~SWB18) 의 상태를 결정하는 신호 (Flag1~Flag18) 를 화살표로 나타내고 있다. 또한 Flag＿X1~Flag＿X18 은, 도시되지 않은 제어부에 의해 결정된다. 그리고, 특허청구범위에 있어서의 선택 수단은, 도시되지 않은 제어부와 포인터용 회로 (123) 와 SWA1~SWA18 에 의해 구성된다. 그리고, 특허청구범위에 있어서의 접속 전환 수단은, 도시되지 않은 제어부와 SWB1~SWB18 에 의해 구성된다.

또한 DLA＿1~DLA＿18, DLB＿1~DLB＿18 은, DATA 신호선을 통해 입력되는 계조 데이터를 나타내는 디지털 신호를 래치하는 회로로서, 도 28 에서는 각각 1 회로로 나타내고 있으나, 외부로부터 입력되는 계조 데이터가 6 비트이면 6 회로, 8 비트이면 8 회로가 필요하다. 그러나, 설명이 번잡해지기 때문에 1 회로로 대표하고 있다.

(통상 동작)

다음으로, 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작, 즉, 통상적인 동작을, 도 28 및 도 29 를 이용하여 설명한다.

상기 서술한 바와 같이, 도 28 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 도 29 는 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트이다.

불량인 출력 회로가 발생하지 않은 경우, 출력 회로 (11) 에 있어서의 Flag1~Flag18 은 모두 「0」이다. 따라서, Flag1~Flag18 의 조합의 OR 로 구성되는 Flag＿X1~Flag＿X18 도 모두 「0」이 된다. 그 때문에, 도 28 에 나타내는 바와 같이, 집적 회로 (10) 에 있어서의 SWA1~SWA18 은, 모두 단자 0 과 단자 1 이 접속된 상태가 되고, 집적 회로 (10) 는, 도 56 에 나타내는 종래의 회로와 동일한 구성이 된다.

이하에, 집적 회로 (10) 의 동작에 대해 설명한다. 첫 번째로, 집적 회로 (10) 의 포인터용 회로 (123) 에, SP 신호선을 통해 동작 개시 펄스 신호가 입력된다. 또한, 포인터용 회로 (123) 에는, CLK 신호선을 통해 클록 신호가 입력된다. 포인터용 회로 (123) 는 18 개의 접속 단자를 갖고 있고, SP 신호가 입력되면, 각 접속 단자로부터 선택 신호선 (SEL0~SEL17) 을 통해 선택 신호를 출력한다. 선택 신호는, 외부로부터 입력되는 계조 데이터를 래치하는 래치 회로를 선택하기 위한 신호이다. 도 29 에 나타내는 바와 같이, SEL0~SEL17 에 있어서, 1 클록마다 순차적으로 펄스가 발생하고 있는 선택 신호선 (즉, 「H」 상태의 신호) 이 전환된다.

각 래치 회로에는, DATA 신호선을 통해 계조 데이터가 입력된다. DATA 신호선을 통해 입력되는 계조 데이터는, CLK 신호의 하강마다 변화한다. 요컨대, 도 29 에 나타내는 바와 같이, CLK 신호의 하강 타이밍에 동기하여, D1 에서 D2 로, D2 에서 D3 으로, ··· 로 변화한다. 각 래치 회로는, 게이트 (G) 에 입력되는 신호가 「H」인 동안, 입력부 (D) 에 입력되는 신호를 받아들여, 출력부 (Q) 에 출력한다. 즉, 래치 회로 (DLA＿1~DLA＿18) 는 각각 선택 신호선 (SEL0~SEL17) 에 있어서의 선택 신호가 「H」인 동안, 외부로부터 입력되는 계조 데이터를 받아들여, 출력부 (Q) 에 출력한다.

이로써, 계조 데이터의 변화 타이밍과 동기하여, 순차적으로 래치 회로 (DLA＿1~DLA＿18) 가 선택되고, 각 래치 회로에는, 각 래치 회로에 대응하는 출력 단자로부터 출력되는 영상 신호의 계조 데이터가 받아들여진다. 요컨대, SEL0~SEL17 의 펄스에 의해, 래치 회로 (DLA＿1~DLA＿18) 는, 순차적으로 계조 데이터 「D1」~「D18」을 받아들인다.

또한, 래치 회로 (DLA＿1~DLA＿18) 는, 선택 신호선 (SEL0~SEL17) 의 선택 신호가 「L」인 동안, 받아들인 계조 데이터를 유지한다. 예를 들어 SEL0 의 선택 신호가 「L」이 될 때에는, DATA 신호선을 통해 「D1」의 계조 데이터가 입력되어 있는 상태이기 때문에, 래치 회로 (DLA＿1) 의 출력부 (Q) 는, 이후 「D1」을 유지한다. 동일하게, SEL1~SEL17 에 있어서의 선택 신호가 「L」이 될 때, DLA＿2~DLA＿18 의 출력 (Q) 은, 계조 데이터 「D2」~「D18」을 유지한다. 이 때, 홀드 회로 (DLB＿1~DLB＿18) 의 입력부 (D) 에는, DLA＿1~DLA＿18 의 출력부 (Q) 에 있어서 유지된 데이터가 입력되어 있다.

도 29 에서는, 이후의 동작을 기재하지 않았으나, 도 28 에 나타내는 집적 회로 (10) 는, DLA＿1 부터 순차적으로 계조 데이터를 받아들이기 시작하고, DLA＿18 이 데이터를 받아들인 후, LS 신호선에 「H」펄스를 입력한다. 요컨대, 홀드 회로 (DLB＿1~DLB＿18) 의 게이트 (G) 에 「H」펄스가 입력된다. 이로써, DLB＿1~DLB＿18 은 입력부 (D) 에 입력되어 있는 계조 데이터 「D1」~「D18」을 출력부 (Q) 에 출력한다. 이 동작에 의해, 출력 회로 (11) 에는, DLA＿1~DLA＿18 이 순서대로 받아들인 「D1」~「D18」의 계조 데이터가 입력된 것이 된다. 그리고, 출력 회로 (11) 는, 디지털 데이터의 계조 데이터를 계조 전압 (즉 영상 신호) 으로 변환하고, 각각 대응하는 출력 단자 (OUT1~OUT18) 를 통해, 계조 데이터 「D1」~「D18」에 대응하는 계조 전압을 출력한다.

또한, CLK 신호선으로부터의 CLK 신호 입력이나 LS 신호선으로부터의 펄스 입력에 의해, 예비 회로인 DF＿19, DLA＿19, DLB＿19 도 동작한다. 그러나, 출력 회로 (11＿19) 는, 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되어 있지 않아, 출력 단자 (OUT1~OUT18) 로부터의 출력 파형에는 영향을 주지 않는다. 그 때문에, 상기 설명에 있어서는, 예비 회로인 DF＿19, DLA＿19, DLB＿19 의 동작 설명은 생략하였다.

(자기 수복의 동작)

집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하여, 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복의 동작에 대해, 도 30 및 도 31 을 이용하여 설명한다.

도 30 은 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 도 31 은 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트이다.

집적 회로 (10) 에서는, 출력 회로 (11＿7) 에 이상이 발생하여, Flag7 이 「1」로 설정되면, Flag7 을 포함하는 OR 로 구성되는 Flag＿X7 내지 Flag＿X18 은 「1」이 된다. 이 때문에, SWA7~SWA18 의 접속 상태는, 단자 0 과 단자 1 의 접속에서, 단자 0 과 단자 2 사이의 접속으로 변경된다. 이로써, 선택 신호선 (SEL6) 은 래치 회로 (DLA＿8) 에 접속되고, 계조 데이터 「D7」은 DLA＿8 에 기억된다. 또한 동일하게, 선택 신호선 (SEL7) 이 래치 회로 (DLA＿9) 에 접속되고, 통상시에 DLA＿8 에 기억되었던 데이터 「D8」이 DLA＿9 에 기억되고, 선택 신호선 (SEL8) 이 래치 회로 (DLA＿10) 에 접속되고, 통상시에 DLA＿9 에 기억되었던 데이터 「D9」가 DLA＿10 에 기억된다. 요컨대, 래치 회로 (DLA), 홀드 회로 (DLB) 및 출력 회로 (11) 는, 1 단 어긋나게 동작한다. 그리고, 마지막으로, DLA＿18 에 기억되어 있는 「D18」은, 예비 회로의 DLA＿19 에 기억된다.

이로써, 본 발명에 관련된 집적 회로 (10) 에서는, 출력 회로에 이상이 발생한 경우, 전환 스위치에 의해, 출력 회로 (11＿7) 에 계조 데이터는 입력되지 않게 된다. 이 때, 도 30 에 나타내는 바와 같이, Flag＿X7 내지 Flag＿X18 에 의해 제어되는 스위치 (SWB7 내지 SWB18) 의 접속이, 단자 0 과 단자 1 의 접속으로부터 단자 0 과 단자 2 의 접속으로 전환되어 있기 때문에, 출력 회로 (11＿7) 는 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되지 않는다. 그리고, 출력 단자 (OUT7) 에는 출력 회로 (11＿8), 출력 단자 (OUT8) 에는 출력 회로 (11＿9) 로, 순차적으로 출력 회로가 시프트되어 출력 단자에 접속되고, 마지막의 예비 출력 회로 (11＿19) 가 출력 단자 (OUT18) 에 접속된다.

이상의 설명과 같이, 출력 회로, 래치 회로 및 홀드 회로의 불량이 검출된 경우에는, 포인터용 회로 (123) 로부터 연장되는 선택 신호선 (SEL0~SEL17) 과 래치 회로 (DLA＿1~DLA＿19) (및 홀드 회로 (DLB＿1~DLB＿19)) 의 접속을 전환함과 함께, 출력 회로 (11) 와 출력 단자 (OUT1~OUT19) 의 접속을 전환함으로써, 불량으로 판단된 출력 회로, 래치 회로 및 홀드 회로를 분리하여, 정상인 회로를 순차적으로 시프트시키고, 다시 예비 회로를 추가함으로써, 자기 수복이 가능한 구성을 실현한다.

[실시형태 5]

본 발명의 제 5 실시형태에 대해, 도 32~도 36 을 참조하여 이하에 설명한다.

(자기 수복 회로의 구성)

첫 번째로, 도 32 를 참조하여, 본 실시형태에 관련된 표시 구동용 반도체 집적 회로 (이하, 집적 회로로 한다) (10) 의 구성에 대해 설명한다. 또한, [실시형태 4] 에 있어서의 도 28 의 설명과 동일하게, 18 개의 출력을 취출하여 설명하는데, 집적 회로 (10) 로부터의 출력은 18 개에 한정되지 않는다.

도 32 는 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 집적 회로 (10) 는, 포인터용 회로 (133) (선택부) 와 스위치 (SWA20~SWA25) 와 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 와 출력 회로 (11＿1~11＿18) 와 스위치 (SWB1~SWB18) 와 신호 출력 단자 (OUT1~OUT18) (이하, 출력 단자 (OUT1~OUT18) 라고 한다) 를 구비하고 있다.

또한, 본 실시형태에서는, 특허청구범위에 있어서의 서브 출력 회로가 개별의 출력 회로 (11) (출력 회로 (11＿1, 11＿2, 11＿3) 의 각각) 에 대응하고 있고, 서브 래치 회로가 개별의 래치 회로 (DLA) (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1) 의 각각) 에 대응하고 있고, 출력 회로 및 래치 회로가, 각각 표시색을 구성하는 3 원색 RGB 에 대응하여 연속으로 배치되는 출력 회로 (11) 로 이루어지는 블록 (예를 들어 출력 회로 (11＿1~11＿3) 로 이루어지는 블록) 및 래치 회로 (DLA) 로 이루어지는 블록 (래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1)) 에 대응하고 있다.

도 33 은 포인터용 회로 (133) 의 구성을 나타내는 도면이다. 본 실시형태에 관련된 포인터용 회로 (133) 는 선택 신호선에 입력되는 신호 (SEL0~SEL6) 를 생성한다. 포인터용 회로는, 카운터와 디코더에 의해 구성된다. 포인터용 회로 (133) 는, SWA20~SWA25 의 각각 개별적으로 접속 가능한 접속 단자를 구비하고 있다.

카운터는, 3 개의 D 플립플롭 (DF＿1~DF＿3) (이하, 총칭하는 경우에는 DFF 로 한다) 에 의해 구성된다. 카운터에는, CLK 신호선으로부터의 CLK 신호와 신호선 R 로부터의 신호가 입력되고, 각 DFF 로부터 출력되는 CQ1~CQ3 에 기초하여 DQ1~DQ3 및 DQ1B~DQ3B 를 생성한다.

디코더는, 도 33 에 나타내는 논리식의 연산을 실행하여, 도 32 에 나타내는 선택 신호선 (SEL0~SEL5) 에 출력하는 선택 신호를 생성한다. 또한, 디코더의 구체적인 구성은, 도 33 에 나타내는 논리 연산을 실행할 수 있는 구성이면 되고, 특별히 한정되지는 않는다.

본 실시형태에 관련된 집적 회로 (10) 에는, 3 개의 데이터 신호선, DATAR 신호선, DATAG 신호선 및 DATAB 신호선에 의해, 각각 표시색을 구성하는 3 원색, 즉 적색 (R), 녹색 (G) 및 청색 (B) 의 계조 데이터가 입력된다. 요컨대, 집적 회로 (10) 는, RGB 의 3 색에 의해 표시색이 구성되는 컬러의 표시 장치를 구동시키는 구성이다. 래치 회로 (DLA＿R1~DLA＿R6) 에는, DATAR 신호선을 통해 R 에 대응하는 계조 데이터가 입력되고, 래치 회로 (DLA＿G1~DLA＿G6) 에는, DATAG 신호선을 통해 G 에 대응하는 계조 데이터가 입력되고, 래치 회로 (DLA＿B1~DLA＿B6) 에는, DATAB 신호선을 통해 B 에 대응하는 계조 데이터가 입력된다.

또한, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 는 각각 입력된 계조 데이터 중, 출력 단자 (OUT1~OUT18) 로부터 출력하는 영상 신호에 대응하는 계조 데이터를 취출하여, 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 에 출력한다. 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 는, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 로부터의 계조 데이터를 유지한 후, 각각 출력 회로 (11＿1~11＿18) 에 출력한다.

출력 회로 (11＿1~11＿18) 는, 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC (Digital Analog Converter) 회로와, 버퍼 회로의 역할을 갖는 연산 증폭기와, 출력 회로의 동작의 양부를 판정하는 판정 회로와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다. 또한 도 32 에서는, 출력 회로 (11＿A) 에 있어서의 판정 플래그는, FlagA 로 표기하고 있다. 예를 들어 출력 회로 (11＿1) 의 양부 판정 결과는 Flag1, 출력 회로 (11＿2) 의 양부 판정 결과는 Flag2, ···출력 회로 (11＿18) 의 양부 판정 결과는 Flag18 과 같이 나타낸다. 또한, 출력 회로의 양부 판정 방법의 상세한 것은 후술하는데, 판정 플래그는, 출력 회로가 양품일 때에는 「0」, 불량일 때에는 「1」이 되도록 설정되어 있다.

또한 도 32 에 나타내는 바와 같이, 집적 회로 (10) 는, 예비 래치 회로 (DLA＿R7, DLA＿G7, DLA＿B7) 와 예비 홀드 회로 (DLB＿R7, DLB＿G7, DLB＿B7), 예비 출력 회로 (11＿19~11＿21) 를 구비하고 있다.

스위치 (SWA20~SWA25) 는 각각 단자 0, 단자 1 및 단자 2 를 구비하고 있고, 단자 0 과 단자 1 을 접속시키는 상태와, 단자 0 과 단자 2 를 접속시키는 상태의 2 가지 상태를 갖는 스위치 회로로서, Flag1~Flag18 의 값에 기초하여 접속 상태는 전환된다. 보다 상세하게 설명하면, SWA20~SWA25 의 접속 상태는, 각각 FlagA, FlagG, FlagH, FlagI, FlagJ, FlagK 의 값에 의해 결정된다. 또한, SWB1~SWB3 의 접속 상태는 FlagA, SWB4~SWB6 의 접속 상태는 FlagG, SWB7~SWB9 의 접속 상태는 FlagH, SWB10~SWB12 의 접속 상태는 FlagI, SWB13~SWB15 의 접속 상태는 FlagJ, SWB16~SWB18 의 접속 상태는 FlagK 의 조합으로 결정된다. 여기서, FlagA~FlagK 는 Flag1 내지 Flag18 의 조합으로 결정되고, 조합은 도 32 의 아래에 논리식으로서 기재하고 있다.

또한, FlagA~FlagK 를 생성하는 구체적인 구성은 도시하지 않았으나, 도 32 에 나타내는 논리 연산을 실행할 수 있는 구성이면 되고, 특별히 한정되지는 않는다.

SWA20~SWA25 는, FlagA, FlagG, FlagH, FlagI, FlagJ, FlagK 의 값이 「0」일 때, 단자 0 과 단자 1 이 접속된다. 한편, FlagA, FlagG, FlagH, FlagI, FlagJ, FlagK 의 값이 「1」일 때, 단자 0 과 단자 2 가 접속된다. 예를 들어 Flag1~Flag3 의 값이 「0」일 때, 즉, 출력 회로 (11＿1~11＿3) 의 동작이 양호한 경우에는, 도 32 에 나타내는 논리식에 의해 FlagA 는 「0」이 되고, SWA20 은, 단자 0 과 단자 1 이 접속된다. 한편, Flag1~Flag3 의 값 중, 어느 값이 「1」일 때, 즉, 출력 회로 (11＿1~11＿3) 의 어느 동작이 불량인 경우, FlagA 는 「1」이 되고, SWA20 은, 단자 0 과 단자 2 가 접속된다. 도 32 에서는, 각 스위치 (SWA20~SWA25 및 SWB1~SWB18) 의 상태를 결정하는 신호 (FlagA~FlagK) 를 화살표로 나타내고 있다. 또한 FlagA~FlagK 는, 도시되지 않은 제어부에 의해 결정된다. 그리고, 특허청구범위에 있어서의 선택 수단은, 도시되지 않은 제어부와 포인터용 회로 (133) 와 SWA20~SWA25 에 의해 구성된다. 그리고, 특허청구범위에 있어서의 접속 전환 수단은, 도시되지 않은 제어부와 SWB1~SWB18 에 의해 구성된다.

실시형태 4 에서는, 계조 데이터 입력을 1 계통으로서 표현하였으나, 컬러 표시를 실시하는 경우, 본 실시형태와 같이 RGB 의 색마다 계조 데이터를 입력하는 것이 일반적이다.

(통상 동작)

다음으로, 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작, 즉, 통상적인 동작을, 도 32 및 도 34 를 이용하여 설명한다.

상기 서술한 바와 같이, 도 32 는 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 도 34 는 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트이다.

불량인 출력 회로가 발생하지 않은 경우, 출력 회로 (11＿1~11＿18) 에 있어서의 Flag1~Flag18 은, 모두 「0」이다. 따라서, Flag1~Flag18 의 조합의 OR 로 구성되는 FlagA~FlagK 도, 모두 「0」이 된다.

이하에, 집적 회로 (10) 의 동작에 대해 설명한다. 첫 번째로, 집적 회로 (10) 의 포인터용 회로 (133) 에, 스타트 펄스 신호선 (SP 신호선) 을 통해 동작 개시 신호 (SP 신호) 가 입력된다. 또한, 포인터용 회로 (133) 에는, 클록 신호선 (CLK 신호선) 을 통해 클록 신호가 입력된다. 포인터용 회로 (133) 는, 6 개의 접속 단자를 갖고 있고, SP 신호가 입력되면, 각 접속 단자로부터 선택 신호선 (SEL0~SEL5) 을 통해 선택 신호를 출력한다. 선택 신호는, 외부로부터 입력되는 계조 데이터를 래치하는 래치 회로를 선택하기 위한 신호이다. 도 34 에 나타내는 바와 같이, SEL0~SEL5 에 있어서, 1 클록마다 순차적으로 펄스가 발생하고 있는 선택 신호선 (즉, 「H」 상태의 신호) 이 전환된다.

각 래치 회로에는, DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 RGB 에 대응하는 계조 데이터가 입력된다. DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 입력되는 계조 데이터는, CLK 신호의 하강마다 변화한다. 요컨대, 도 34 에 나타내는 바와 같이, CLK 신호의 하강 타이밍에 동기하여, R1 에서 R2 로, 또는 G1 에서 G2 로, 또는 B1 에서 B2 으로, ··· 로 변화한다. 각 래치 회로는, 게이트 (G) 에 입력되는 신호가 「H」인 동안, 입력부 (D) 에 입력되는 신호를 받아들여, 출력부 (Q) 에 출력한다. 즉, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 는, 각각 선택 신호선 (SEL0~SEL5) 에 있어서의 선택 신호가 「H」인 동안, 외부로부터 입력되는 계조 데이터를 받아들여, 출력부 (Q) 에 출력한다.

이로써, DATAR 신호선을 통해 입력되는 계조 데이터의 변화 타이밍과 동기하여, 순차적으로 래치 회로 (DLA＿R1~DLA＿R6) 가 선택되고, 각 래치 회로에는, 각 래치 회로에 대응하는 출력 단자로부터 출력되는 영상 신호의 계조 데이터가 받아들여진다. 요컨대, SEL0~SEL5 의 펄스에 의해, 래치 회로 (DLA＿R1~DLA＿R6) 는, 순차적으로 계조 데이터 「R1」~「R6」을 받아들인다. 동일하게 하여, SEL0~SEL5 의 펄스에 의해, 래치 회로 (DLA＿G1~DLA＿G6) 는, 순차적으로 계조 데이터 「G1」~「G6」을 받아들인다. 또한 동일하게 하여, SEL0~SEL5 의 펄스에 의해, 래치 회로 (DLA＿B1~DLA＿B6) 는, 순차적으로 계조 데이터 「B1」~「B6」을 받아들인다.

또한, 래치 회로 (DLA＿R1~DLA＿R6) 는, 선택 신호선 (SEL0~SEL5) 의 선택 신호가 「L」인 동안, 받아들인 계조 데이터를 유지한다. 예를 들어 SEL0 의 선택 신호가 「L」이 될 때에는, DATAR 신호선을 통해 「R1」의 계조 데이터가 입력되어 있는 상태이기 때문에, 래치 회로 (DLA＿R1) 의 출력부 (Q) 는, 이후, 「R1」을 유지한다. 동일하게, SEL1~SEL5 에 있어서의 선택 신호가 「L」이 될 때, DLA＿R2~DLA＿R6 의 출력 (Q) 은, 계조 데이터 「R2」~「R6」을 유지한다. 이 때, 홀드 회로 (DLB＿R1~DLB＿R6) 의 입력부 (D) 에는, DLA＿R1~DLA＿R6 의 출력부 (Q) 에 있어서 유지된 데이터가 입력되어 있다.

또한, 래치 회로 (DLA＿G1~DLA＿G6) 는, 선택 신호선 (SEL0~SEL5) 의 선택 신호가 「L」인 동안, 받아들인 계조 데이터를 유지한다. 예를 들어 SEL0 의 선택 신호가 「L」이 될 때에는, DATAG 신호선을 통해 「G1」의 계조 데이터가 입력되어 있는 상태이기 때문에, 래치 회로 (DLA＿G1) 의 출력부 (Q) 는, 이후, 「G1」을 유지한다. 동일하게, SEL1~SEL5 에 있어서의 선택 신호가 「L」이 될 때, DLA＿G2~DLA＿G6 의 출력 (Q) 은, 계조 데이터 「G2」~「G6」을 유지한다. 이 때, 홀드 회로 (DLB＿G1~DLB＿G6) 의 입력부 (D) 에는, DLA＿G1~DLA＿G6 의 출력부 (Q) 에 있어서 유지된 데이터가 입력되어 있다.

또한, 래치 회로 (DLA＿B1~DLA＿B6) 는, 선택 신호선 (SEL0~SEL5) 의 선택 신호가 「L」인 동안, 받아들인 계조 데이터를 유지한다. 예를 들어 SEL0 의 선택 신호가 「L」이 될 때에는, DATAB 신호선을 통해 「B1」의 계조 데이터가 입력되어 있는 상태이기 때문에, 래치 회로 (DLA＿B1) 의 출력부 (Q) 는, 이후, 「B1」을 유지한다. 동일하게, SEL1~SEL5 에 있어서의 선택 신호가 「L」이 될 때, DLA＿B2~DLA＿B6 의 출력 (Q) 은, 계조 데이터 「B2」~「B6」을 유지한다. 이 때, 홀드 회로 (DLB＿B1~DLB＿B6) 의 입력부 (D) 에는, DLA＿B1~DLA＿B6 의 출력부 (Q) 에 있어서 유지된 데이터가 입력되어 있다.

또한, 집적 회로 (10) 에 있어서의 이후의 동작은, 실시형태 1 의 집적 회로 (10) 와 동일하여, 설명을 생략한다.

(자기 수복의 동작)

집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하여, 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복의 동작에 대해, 도 35 및 도 36 을 이용하여 설명한다.

도 35 는 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 상태를 나타내는 도면이다. 도 36 은 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트이다.

집적 회로 (10) 에서는, 출력 회로 (11＿7) 에 이상이 발생하여, Flag7 이 「1」로 설정되면, Flag7 을 포함하는 OR 로 구성되는 FlagC~FlagK 는 「1」이 된다. 이 때문에, SWA22~SWA25 의 접속 상태는, 단자 0 과 단자 1 의 접속으로부터, 단자 0 과 단자 2 사이의 접속으로 변경된다. 이로써, 선택 신호선 (SEL2) 은, 래치 회로 (DLA＿R4, DLA＿G4 및 DLA＿B4) 에 접속되고, 계조 데이터 「R3」, 「G3」, 「B3」은, 각각 DLA＿R4, DLA＿G4 및 DLA＿B4 에 기억된다.

또한 동일하게, 선택 신호선 (SEL3) 이 래치 회로 (DLA＿R5, DLA＿G5 및 DLA＿B5) 에 접속되고, 통상시에 DLA＿R4, DLA＿G4 및 DLA＿B4 에 기억되었던 데이터 「R4」, 「G4」, 「B4」는, 각각 래치 회로 (DLA＿R5, DLA＿G5 및 DLA＿B5) 에 기억된다. 또한 동일하게, 선택 신호선 (SEL4) 이 래치 회로 (DLA＿R6, DLA＿G6 및 DLA＿B6) 에 접속되고, 통상시에 DLA＿R5, DLA＿G5 및 DLA＿B5 에 기억되었던 데이터 「R5」, 「G5」, 「B5」는, 각각 래치 회로 (DLA＿R6, DLA＿G6 및 DLA＿B6) 에 기억된다.

요컨대, 래치 회로와 홀드 회로에 의해 구성되는 래치 회로는, 1 단 어긋나게 동작한다. 그리고 마지막으로, 선택 신호선 (SEL5) 이 래치 회로 (DLA＿R7, DLA＿G7 및 DLA＿B7) 에 접속되고, DLA＿R6, DLA＿G6 및 DLA＿B6 에 기억되어 있는 「R6」, 「G6」, 「B6」은, 각각 예비 회로의 DLA＿R7, DLA＿G7 및 DLA＿B7 에 기억된다.

이로써, 본 발명에 관련된 집적 회로 (10) 에서는, 출력 회로에 이상이 발생한 경우, 전환 스위치에 의해, 출력 회로 (11＿7), 출력 회로 (11＿8) 및 출력 회로 (11＿9) 에는, 계조 데이터는 입력되지 않게 된다. 이 때, 도 35 에 나타내는 바와 같이, FlagH 내지 FlagK 에 의해 제어되는 스위치 (SWB7 내지 SWB18) 의 접속이, 단자 0 과 단자 1 의 접속으로부터 단자 0 과 단자 2 의 접속으로 전환되어 있기 때문에, 출력 회로 (11＿7), 출력 회로 (11＿8) 및 출력 회로 (11＿9) 는 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되지 않는다.

그리고, 출력 단자 (OUT7~OUT9) 에는 출력 회로 (11＿10~11＿12), 출력 단자 (OUT10~OUT12) 에는 출력 회로 (11＿13~11＿15) 로, 순차적으로 RGB 의 계조 전압을 출력하는 3 개의 출력 회로의 세트마다 시프트되어 출력 단자에 접속되고, 마지막의 예비 출력 회로 (11＿19~11＿21) 가 출력 단자 (OUT16~OUT18) 에 접속된다.

이상의 설명과 같이, 출력 회로, 래치 회로 및 홀드 회로의 불량이 검출된 경우에는, 포인터용 회로 (133) 로부터 연장되는 선택 신호선과 래치 회로 (및 홀드 회로) 의 접속을 전환함과 함께, 출력 회로와 출력 단자의 접속을 전환함으로써, 불량으로 판단된 출력 회로, 래치 회로 및 홀드 회로를 분리하여, 정상인 회로를 순차적으로 시프트시키고, 다시 예비 회로를 추가함으로써, 자기 수복이 가능한 구성을 실현한다.

또한, 본 실시형태에 관련된 집적 회로 (10) 는, 실시형태 1 에 있어서 설명한 제 1 문제 검출 방법을 이용하여, 출력 회로 (11) 의 문제를 검출해도 된다. 구체적으로는, 표시색을 구성하는 R 에 대응하는 출력 회로 (11) (11＿1, 11＿4, ···) 는, 자신이 구비하는 DAC 회로로부터 출력되는 전압과, 출력 회로 (11＿19) 가 구비하는 DAC 회로로부터 출력되는 전압을, 자신이 구비하는 각 연산 증폭기에서 비교하고, 표시색을 구성하는 G 에 대응하는 출력 회로 (11) (11＿2, 11＿5, ···) 는, 자신이 구비하는 DAC 회로로부터 출력되는 전압과, 출력 회로 (11＿20) 가 구비하는 DAC 회로로부터 출력되는 전압을, 자신이 구비하는 각 연산 증폭기에서 비교하고, 표시색을 구성하는 B 에 대응하는 출력 회로 (11) (11＿3, 11＿6, ···) 는, 자신이 구비하는 DAC 회로로부터 출력되는 전압과, 출력 회로 (11＿21) 가 구비하는 DAC 회로로부터 출력되는 전압을, 자신이 구비하는 각 연산 증폭기에서 비교한다. 이로써, 각 출력 회로 (11) 가 구비하는 판정 회로는, 각 연산 증폭기에서의 비교 결과에 기초하여 각 출력 회로 (11) 의 양호 및 불량을 판정하고, 각 출력 회로 (11) 는, 각 판정 회로에서의 판정 결과에 기초하여 제어 회로 및 각 스위치 (SWA) 및 각 스위치 (SWB) 에 Flag1~Flag18 을 출력한다. 또한, Flag1~Flag18 의 값에 기초하여 집적 회로 (10) 가 자기 수복을 실시하는 구성 및 방법은, 이미 서술한 바와 같다.

[실시형태 6]

본 발명의 제 6 실시형태에 대해, 도 37~도 40 을 참조하여 이하에 설명한다.

(자기 수복 회로의 구성)

첫 번째로, 도 37 을 참조하여, 본 실시형태에 관련된 표시 구동용 반도체 집적 회로 (이하, 집적 회로로 한다) (10) 의 구성에 대해 설명한다. 또한, [실시형태 4] 에 있어서의 도 28 의 설명과 동일하게, 18 개의 출력을 취출하여 설명하는데, 집적 회로 (10) 로부터의 출력은 18 개에 한정되지 않는다.

도 37 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 집적 회로 (10) 는, 포인터용 회로 (133) 와 스위치 (SWA20~SWA25) 와 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 와 출력 회로 (11＿1~11＿18) 와 스위치 (SWB1~SWB18) 와 신호 출력 단자 (OUT1~OUT18) (이하, 출력 단자 (OUT1~OUT18) 라고 한다) 를 구비하고 있다.

또한 본 실시형태에서는, 특허청구범위에 있어서의 서브 출력 회로가 출력 회로 (11) (출력 회로 (11＿1, 11＿2, 11＿3) 의 각각) 에 대응하고 있고, 서브 래치 회로가 개별의 래치 회로 (DLA) (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1, DLA＿R2, DLA＿G2, DLA＿B2) 의 각각) 에 대응하고 있고, 출력 회로 및 래치 회로가 각각, 표시색을 구성하는 3 원색 RGB 마다 정부 (正負) 의 계조 전압에 대응하여 연속으로 배치되는 출력 회로 (11) 로 이루어지는 블록 (예를 들어 출력 회로 (11＿1~11＿6) 로 이루어지는 블록) 및 래치 회로 (DLA) 로 이루어지는 블록 (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1, DLA＿R2, DLA＿G2, DLA＿B2) 로 이루어지는 블록) 에 대응하고 있다.

또한, 특허청구범위에 있어서의 서브 출력 단자가 출력 단자 (OUT1~OUT18) 의 각각에 대응하고 있고, 특허청구범위에 있어서의 출력 단자가 상기 출력 회로에 대응하여 배치되는 6 개의 출력 단자로 이루어지는 세트 (예를 들어 OUT1~OUT6) 에 대응하고 있다.

또한 포인터용 회로 (133) 는, SWA20~SWA25 의 각각 개별적으로 접속 가능한 접속 단자를 구비하고 있고, 각 접속 단자는, RGB 단위의 래치 회로 (DLA), 홀드 회로 (DLB) 및 출력 회로 (11) 로 이루어지는 블록 (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1) 와 홀드 회로 (DLB＿R1, DLB＿G1, DLB＿B1) 와 출력 회로 (11＿1, 11＿3, 11＿5) 로 이루어지는 블록) 에 접속되어 있다.

출력 회로 (11＿1~11＿18) 는, 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC (Digital Analog Converter) 회로와, 버퍼 회로의 역할을 갖는 연산 증폭기와, 출력 회로의 동작의 양부를 판정하는 판정 회로와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다. 또한 도 37 에서는, 출력 회로 (11＿A) 에 있어서의 판정 플래그는, FlagA 로 표기하고 있다. 예를 들어 출력 회로 (11＿1) 의 양부 판정 결과는 Flag1, 출력 회로 (11＿2) 의 양부 판정 결과는 Flag2, ···출력 회로 (11＿18) 의 양부 판정 결과는 Flag18 과 같이 나타낸다. 또한, 출력 회로의 양부 판정 방법의 상세한 것은 후술하는데, 판정 플래그는, 출력 회로가 양품일 때에는 「0」, 불량일 때에는 「1」이 되도록 설정되어 있다.

또한, 집적 회로 (10) 에 포함되는 출력 회로 (11＿1~11＿18) 는, 도트 반전 구동의 정측 전압의 출력과 부측 전압의 출력의 편측에만 대응하는 회로로서, 도 37 에서는, 출력 회로 (11＿1, 11＿3, 11＿5 …) 의 홀수 회로가 정측 전압의 출력에 대응하고, 출력 회로 (11＿2, 11＿4, 11＿6 …) 의 짝수 회로가 부측 전압의 출력에 대응하고 있는 상태를 나타내고 있다. 그리고, 도트 반전 구동을 실시하기 위해서는, 각 출력 단자에 정측 전압과 부측 전압의 양방을 출력할 수 있을 필요가 있다. 그래서, 집적 회로 (10) 에서는, 제어 신호 (REV) 에 의한 스위치 (SWREV) 의 전환 제어를 실시하여, 출력 회로 및 출력 단자와 선택 신호선의 접속을 변경함으로써, 계조 데이터의 샘플링 타이밍을 변경하여, 정측 전압과 부측 전압의 전환을 실현하고 있다.

또한 도 37 에 나타내는 바와 같이, 집적 회로 (10) 는, 예비 래치 회로 (DLA＿R7, DLA＿G7, DLA＿B7, DLA＿R8, DLA＿G8, DLA＿B8) 와, 예비 홀드 회로 (DLB＿R7, DLB＿G7, DLB＿B7, DLB＿R8, DLB＿G8, DLB＿B8) 와, 예비 출력 회로 (11＿19~11＿24) 를 구비하고 있다.

스위치 (SWA20~SWA25) 는, 각각 단자 0, 단자 1 및 단자 2 를 구비하고 있고, 단자 0 과 단자 1 을 접속시키는 상태와, 단자 0 과 단자 2 를 접속시키는 상태의 2 가지 상태를 갖는 스위치 회로로서, Flag1~Flag18 의 값에 기초하여 접속 상태는 전환된다. 보다 상세하게 설명하면, SWA20~SWA25 의 접속 상태는, 각각 FlagL, FlagO, FlagP 의 값에 의해 결정된다. 또한, SWB1~SWB6 의 접속 상태는 FlagL, SWB7~SWB12 의 접속 상태는 FlagO, SWB13~SWB18 의 접속 상태는 FlagP 의 값에 의해 결정된다. 여기서, FlagL~FlagP 는 Flag1 내지 Flag18 의 조합으로 결정되고, 조합은 도 37 의 아래에 논리식으로서 기재하고 있다.

또한, FlagL~FlagP 를 생성하는 구체적인 구성은 도시하지 않았으나, 도 37 에 나타내는 논리 연산을 실행할 수 있는 구성이면 되고, 특별히 한정되지는 않는다.

SWA20~SWA25 는, FlagL, FlagO, FlagP 의 값이 「0」일 때, 단자 0 과 단자 1 이 접속된다. 한편, FlagL, FlagO, FlagP 의 값이 「1」일 때, 단자 0 과 단자 2 가 접속된다. 예를 들어 Flag1~Flag6 의 값이 「0」일 때, 즉, 출력 회로 (11＿1~11＿6) 의 동작이 양호한 경우에는, 도 37 에 나타내는 논리식에 의해 FlagL 은 「0」이 되고, SWA20 은, 단자 0 과 단자 1 이 접속된다. 한편, Flag1~Flag6 의 값 중, 어느 값이 「1」일 때, 즉, 출력 회로 (11＿1~11＿6) 의 어느 동작이 불량인 경우, FlagL 은 「1」이 되고, SWA20 은, 단자 0 과 단자 2 가 접속된다. 도 37 에서는, 각 스위치 (SWA20~SWA25 및 SWB1~SWB18) 의 상태를 결정하는 신호 (FlagL~FlagN) 를 화살표로 나타내고 있다. 또한, FlagL~FlagN 은, 도시되지 않은 제어부에 의해 결정된다. 그리고, 특허청구범위에 있어서의 선택 수단은, 도시되지 않은 제어부와 포인터용 회로 (133) 와 SWA20~SWA25 에 의해 구성된다. 그리고, 특허청구범위에 있어서의 접속 전환 수단은, 도시되지 않은 제어부와 SWB1~SWB18 에 의해 구성된다.

(통상 동작)

다음으로, 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작, 즉, 통상적인 동작을, 도 37 및 도 38 을 이용하여 설명한다.

상기 서술한 바와 같이, 도 37 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 도 38 은 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작을 나타내는 타이밍 차트이다. 본 실시형태에서는, 스위치 (SWREV) 에 있어서, 단자 0 과 단자 1 이 접속된 상태에 대해 설명한다.

불량인 출력 회로가 발생하지 않은 경우, 출력 회로 (11＿1~11＿18) 에 있어서의 Flag1~Flag18 은, 모두 「0」이다. 따라서, Flag1~Flag18 의 조합의 OR 로 구성되는 FlagL~FlagP 도, 모두 「0」이 된다.

이하에, 집적 회로 (10) 의 동작에 대해 설명한다. 첫 번째로, 집적 회로 (10) 의 포인터용 회로 (133) 에, 스타트 펄스 신호선 (SP 신호선) 을 통해 동작 개시 신호 (SP 신호) 가 입력된다. 또한, 포인터용 회로 (133) 에는, 클록 신호선 (CLK 신호선) 을 통해 클록 신호 (CLK 신호) 가 입력된다. 포인터용 회로 (133) 는, 6 개의 접속 단자를 갖고 있고, SP 신호가 입력되면, 각 접속 단자로부터 선택 신호선 (SEL0~SEL5) 을 통해 선택 신호를 출력한다. 선택 신호 (SEL) 는, 외부로부터 입력되는 계조 데이터를 래치하는 래치 회로를 선택하기 위한 신호이다. 도 37 에 나타내는 바와 같이, SEL0~SEL5 에 있어서, 1 클록마다 순차적으로 펄스가 발생하고 있는 선택 신호선 (즉, 「H」 상태의 신호) 이 전환된다.

각 래치 회로에는, DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 RGB 에 대응하는 계조 데이터가 입력된다. DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 입력되는 계조 데이터는, CLK 신호의 하강마다 변화한다. 요컨대, 도 38 에 나타내는 바와 같이, CLK 신호의 하강 타이밍에 동기하여, R1 에서 R2 로, 또는 G1 에서 G2 로, 또는 B1 에서 B2 으로, ··· 로 변화한다. 각 래치 회로는, 게이트 (G) 에 입력되는 신호가 「H」인 동안, 입력부 (D) 에 입력되는 신호를 받아들여, 출력부 (Q) 에 출력한다. 즉, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 는, 각각 선택 신호선 (SEL0~SEL5) 에 있어서의 선택 신호가 「H」인 동안, 외부로부터 입력되는 계조 데이터를 받아들여, 출력부 (Q) 에 출력한다.

또한, 집적 회로 (10) 에 있어서의 이후의 동작은, 실시형태 4 의 집적 회로 (10) 와 동일하여, 설명을 생략한다.

(자기 수복의 동작)

집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하여, 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복의 동작에 대해, 도 39 및 도 40 을 이용하여 설명한다.

도 39 는 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 상태를 나타내는 도면이다. 도 40 은 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생한 경우의 동작을 나타내는 타이밍 차트이다.

집적 회로 (10) 에서는, 출력 회로 (11＿7) 에 이상이 발생하여, Flag7 이 「1」로 설정되면, Flag7 을 포함하는 OR 로 구성되는 FlagC~FlagK 는 「1」이 된다. 이 때문에, SWA22~SWA25 의 접속 상태는, 단자 0 과 단자 1 의 접속으로부터, 단자 0 과 단자 2 사이의 접속으로 변경된다. 이로써, 선택 신호선 (SEL2) 은, 래치 회로 (DLA＿R5, DLA＿G5 및 DLA＿B5) 에 접속되고, 계조 데이터 「R3」, 「G3」, 「B3」은, 각각 DLA＿R5, DLA＿G5 및 DLA＿B5 에 기억된다.

또한 동일하게, SEL3 은 DLA＿R6, DLA＿G6, DLA＿B6 의 게이트에 접속되고, SEL4 는 DLA＿R7, DLA＿G7, DLA＿B7 의 게이트에 접속되고, SEL5 는 DLA＿R8, DLA＿G8, DLA＿B8 의 게이트에 접속된다.

이로써, DLA＿R3, DLA＿G3, DLA＿B3 에 기억되었던 데이터 「R3」, 「G3」, 「B3」은 DLA＿R5, DLA＿G5, DLA＿B5 에 기억되고, DLA＿R4, DLA＿G4, DLA＿B4 에 기억되었던 데이터 「R4」, 「G4」, 「B4」는 예비 회로 (DLA＿R6, DLA＿G6, DLA＿B6) 에 기억되고, DLA＿R5, DLA＿G5, DLA＿B5 에 기억되었던 데이터 「R5」, 「G5」, 「B5」는, 예비 회로 (DLA＿R7, DLA＿G7, DLA＿B7) 에 기억되고, DLA＿R6, DLA＿G6, DLA＿B6 에 기억되었던 데이터 「R6」, 「G6」, 「B6」은 예비 회로 (DLA＿R8, DLA＿G8, DLA＿B8) 에 기억된다는 식으로 래치 회로가 1 단 어긋나게 동작한다.

이로써, 본 발명에 관련된 집적 회로 (10) 에서는, 출력 회로에 이상이 발생한 경우, 전환 스위치에 의해, 출력 회로 (11＿7), 출력 회로 (11＿8), 출력 회로 (11＿9), 출력 회로 (11＿10), 출력 회로 (11＿11), 출력 회로 (11＿12) 에는, 계조 데이터는 입력되지 않게 된다. 이 때, 도 39 에 나타내는 바와 같이, FlagO 및 FlagP 에 의해 제어되는 스위치 (SWB7~SWB18) 의 접속이, 단자 0 과 단자 1 의 접속으로부터 단자 0 과 단자 2 의 접속으로 전환되어 있기 때문에, 출력 회로 (11＿7), 출력 회로 (11＿8), 출력 회로 (11＿9), 출력 회로 (11＿10), 출력 회로 (11＿11), 출력 회로 (11＿12) 는 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되지 않는다.

그리고, 출력 단자 (OUT7) 에는 출력 회로 (11＿13), 출력 단자 (OUT8) 에는 출력 회로 (11＿15), 출력 단자 (OUT9) 에는 출력 회로 (11＿17), 출력 단자 (OUT10) 에는 출력 회로 (11＿14), 출력 단자 (OUT11) 에는 출력 회로 (11＿16), 출력 단자 (OUT12) 에는 출력 회로 (11＿18) 로, 순차적으로 RGB 각각에 대해 정부의 계조 전압을 출력하는 6 개의 출력 회로의 세트마다 순차적으로 시프트되어 출력 단자에 접속되고, 마지막의 예비 출력 회로 (11＿19)~출력 회로 (11＿24) 가 출력 단자 (OUT13)~출력 단자 (OUT18) 에 접속된다.

또한 본 실시형태에 관련된 집적 회로 (10) 는, 실시형태 1 에 있어서 설명한 제 1 문제 검출 방법을 이용하여, 출력 회로 (11) 의 문제를 검출해도 된다. 구체적으로는, 각 출력 회로 (11) 는, 서로 인접하는 출력 회로 (11) 가, 서로 구비하는 DAC 로부터의 출력 전압을, 각각이 구비하는 연산 증폭기에서 서로 비교한다. 도 37 를 참조하여 설명하면, 출력 회로 (11＿1) 는, 자신이 구비하는 DAC 로부터의 출력 전압과, 출력 회로 (11＿2) 가 구비하는 DAC 로부터의 출력 전압을, 자신이 구비하는 연산 증폭기에서 비교하고, 출력 회로 (11＿2) 는, 자신이 구비하는 DAC 로부터의 출력 전압과, 출력 회로 (11＿1) 가 구비하는 DAC 로부터의 출력 전압을, 자신이 구비하는 연산 증폭기에서 비교한다. 또한, 출력 회로 (11＿3 및 11＿4, 11＿5 및 11＿6, ···) 도 동일하다. 이로써, 각 출력 회로 (11) 는, 각 출력 회로 (11) 가 구비하는 판정 회로에 있어서, 각 연산 증폭기에서의 비교 결과에 기초하여 각 출력 회로 (11) 의 양호 및 불량이 판정되고, 각 출력 회로 (11) 는, 각 판정 회로에서의 판정 결과에 기초하여 제어 회로 및 각 스위치 (SWA) 및 각 스위치 (SWB) 에 Flag1~Flag18 을 출력한다. 또한, Flag1~Flag18 의 값에 기초하여 집적 회로 (10) 가 자기 수복을 실시하는 구성 및 방법은, 이미 서술한 바와 같다.

[실시형태 7]

본 발명의 제 7 실시형태에 대해, 도 41 및 도 42 를 참조하여 이하에 설명한다.

(자기 수복 회로의 구성)

첫 번째로, 도 41 을 참조하여, 본 실시형태에 관련된, 자기 수복 가능한 표시 구동용 반도체 집적 회로 (이하, 집적 회로로 한다) (10) 의 구성에 대해 설명한다. 또한, 설명을 간단하게 하기 위해, 도 53 에 나타내는 종래의 집적 회로의 설명과 동일하게, 18 개 출력의 구성에 대해 설명하는데, 집적 회로 (10) 는 18 개 출력의 구성에 한정되지 않는다.

도 41 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 집적 회로 (10) 는, D－플립플롭＿1~D－플립플롭＿18 (이하, DF＿1~DF＿18 로 약칭하고, 총칭하는 경우에는 DF 로 한다) 과 스위치 (SWA1~SWA18) (이하, 총칭하는 경우에는, 스위치 (SWA) 로 한다) 와 래치 회로 (DLA＿1~DLA＿18) (이하, 총칭하는 경우에는 래치 회로 (DLA) 로 한다) 와 홀드 회로 (DLB＿1~DLB＿18) (이하, 총칭하는 경우에는 홀드 회로 (DLB) 로 한다) 와 출력 회로 (11＿1~11＿18) (이하, 총칭하는 경우에는 출력 회로 (11) 로 한다) 와 스위치 (SWB1~SWB18) (이하, 총칭하는 경우에는 스위치 (SWB) 로 한다) 와 신호 출력 단자 (OUT1~OUT18) (이하, 출력 단자 (OUT1~OUT18) 로 한다) 와 예비 출력 회로 (11＿19) 를 구비하고 있다.

또한, 본 실시형태에서는, 특허청구범위에 있어서의 출력 회로는, 출력 회로 (11) 에 대응하고 있고, 특허청구범위에 있어서의 래치 회로 및 홀드 회로는, 래치 회로 (DLA) 와 홀드 회로 (DLB) 에 대응하고 있다.

집적 회로 (10) 에 있어서의 DF＿1~DF＿18 (선택부) 은, 도 54 에 나타내는 종래의 액정 구동용 반도체 집적 회로 (101) 와 동일하게, 포인터용 시프트 레지스터 회로를 구성하고 있고, 도 55 에 나타내는 타이밍 차트의 동작을 실시한다.

출력 회로 (11) 는, 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC (Digital Analog Converter) 회로와, 버퍼 회로의 역할을 갖는 연산 증폭기와, 출력 회로의 동작의 양부를 판정하는 판정 회로 (판정부) 와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다. 또한, 도 41 에서는, 출력 회로 (11＿A) 에 있어서의 판정 플래그는, FlagA 로 표기하고 있다. 예를 들어 출력 회로 (11＿1) 의 양부 판정 결과는 Flag1, 출력 회로 (11＿2) 의 양부 판정 결과는 Flag2, ···출력 회로 (11＿18) 의 양부 판정 결과는 Flag18 과 같이 나타낸다. 또한, 출력 회로의 양부 판정 방법의 상세한 것은 후술하는데, 판정 플래그는, 출력 회로가 양품일 때에는 「0」, 불량일 때에는 「1」이 되도록 설정되어 있다.

스위치 (SWA1~SWA18) 는, DLB＿1~DLB＿18 과 출력 회로 (11＿1~11＿18) 사이에 형성되어 있다. 스위치 (SWB1~SWB18) 는, 출력 회로 (11＿1~11＿19) 와 출력 단자 (OUT1~OUT18) 사이에 형성되어 있다. 또한, DLB＿1~DLB＿18 은, 각각 DLA＿1~DLA＿18 과 접속되어 있고, 래치부에 대응하는 블록을 형성하고 있다.

또한, 스위치 (SWA1~SWA18 및 SWB1~SWB18) 는, 각각 단자 0, 단자 1 및 단자 2 를 구비하고 있고, 단자 0 과 단자 1 을 접속시키는 상태와, 단자 0 과 단자 2 를 접속시키는 상태의 2 가지 상태를 갖는 스위치 회로로서, Flag1~Flag18 의 값에 기초하여 접속 상태는 전환된다. 보다 상세하게 설명하면, SWA1~SWA18 의 접속 상태는, 각각 Flag＿X1~Flag＿X18 의 값에 의해 결정된다. Flag＿X1~Flag＿X18 은 Flag1 내지 Flag18 의 조합으로 결정되고, 조합은 도 41 의 아래에 논리식으로서 나타내고 있다.

또한, Flag＿X1~Flag＿X18 을 생성하는 구체적인 구성은 도시하지 않았으나, 도 41 에 나타내는 논리 연산을 실행할 수 있는 구성이면 되고, 특별히 한정되지는 않는다.

SWA1~SWA18 은, Flag＿X1~Flag＿X18 의 값이 「0」일 때, 단자 0 과 단자 1 이 접속된다. 한편, Flag1~Flag18 의 값이 「1」일 때, 단자 0 과 단자 2 가 접속된다. 예를 들어 Flag1 의 값이 「0」일 때, 즉, 출력 회로 (11＿1) 의 동작이 양호한 경우에는, 도 41 에 나타내는 논리식에 의해 Flag＿X1 은 「0」이 되고, SWA1 은, 단자 0 과 단자 1 이 접속된다. 한편, Flag1 의 값이 「1」일 때, 즉, 출력 회로 (11＿1) 의 동작이 불량인 경우, Flag＿X1 은 「1」이 되고, SWA1 은, 단자 0 과 단자 2 가 접속된다. SWB1~SWB18 에 있어서도 동일하게 하여, 접속 상태가 결정된다. 도 41 에서는, 각 스위치 (SWA1~SWA18 및 SWB1~SWB18) 의 상태를 결정하는 신호 (Flag1~Flag18) 를 화살표로 나타내고 있다. 또한, Flag＿X1~Flag＿X18 은, 도시되지 않은 제어부에 의해 결정된다. 그리고, 특허청구범위에 있어서의 접속 전환 수단은, 도시되지 않은 제어부 및 각 스위치 (SWB1~SWB18) 에 대응하고 있고, 특허청구범위에 있어서의 선택 수단은, 도시되지 않은 제어부 및 각 스위치 (SWA1~SWA18) 에 대응하고 있다.

또한, DLA＿1~DLA＿18, DLB＿1~DLB＿18 은, DATA 신호선을 통해 입력되는 계조 데이터를 나타내는 디지털 신호를 래치하는 회로로서, 도 41 에서는, 각각 1 회로로 나타내고 있으나, 외부로부터 입력되는 계조 데이터가 6 비트이면 6 회로, 8 비트이면 8 회로가 필요하다. 그러나, 설명이 번잡해지기 때문에 1 회로로 대표하고 있다.

(통상 동작)

다음으로, 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작, 즉, 통상적인 동작을, 도 41 을 이용하여 설명한다. 상기 서술한 바와 같이, 도 41 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다.

불량인 출력 회로가 발생하지 않은 경우, 출력 회로 (11) 에 있어서의 Flag1~Flag18 은, 모두 「0」이다. 따라서, Flag1~Flag18 의 조합의 OR 로 구성되는 Flag＿X1~Flag＿X18 도, 모두 「0」이 된다. 그 때문에, 도 41 에 나타내는 바와 같이, 집적 회로 (10) 에 있어서의 SWA1~SWA18 은, 모두 단자 0 과 단자 1 이 접속된 상태가 되고, 집적 회로 (10) 는, 도 54 에 나타내는 종래의 회로와 동일한 구성이 된다.

이하에, 집적 회로 (10) 의 동작에 대해 설명한다. 포인터용 시프트 레지스터를 구성하는 각 DF 에는, CLK 신호선을 통해 클록 신호가 입력되고, CLK 신호의 상승 타이밍에 있어서 입력부 (D) 에 입력되는 신호의 상태를 출력부 (Q) 로부터 출력한다. 그리고, DF＿1~DF＿18 의 출력부 (Q) 로부터의 출력 신호는, 각각 다음 단의 DF 의 입력부 (D) 에 입력됨과 함께, 각각의 출력부 (Q) 에 접속되는 각 래치 회로 (DLA) 에 선택 신호로서 입력된다. 선택 신호는, 외부로부터 입력되는 계조 데이터를 래치하는 래치 회로를 선택하기 위한 신호이다.

첫 번째로, 포인터용 시프트 레지스터 회로 초단의 DF＿1 에, SP 신호선을 통해 동작 개시 펄스 신호 (SP 신호) 가 입력된다. 포인터용 시프트 레지스터 초단의 DF＿1 은, CLK 신호의 상승 타이밍에 있어서 SP 신호의 「H」펄스를 받아들이고, 출력부 (Q) 로부터 「H」의 신호를 출력한다. CLK 신호의 다음의 상승에서는, SP 신호는 「L」이 되어 있어, 출력부 (Q) 로부터 「L」의 신호를 출력한다.

DF＿2~DF＿18 은, DF＿1 과 동일하게, CLK 신호의 상승 타이밍에 있어서 입력부 (D) 에 입력되는 신호의 상태를 출력부 (Q) 로부터 출력한다. 이로써, DF＿1~DF＿18 중에서, 1 클록마다 「H」펄스의 신호를 출력하는 DF 가 순차적으로 전환된다. 이하에서는, DF＿1~DF＿18 로부터의 출력을, 각각 Q(DF＿1)~Q(DF＿18) 로 나타낸다. 또한 동일하게, 래치 회로 (DLA＿1~DLA＿18) 로부터의 출력을, 각각 Q(DLA＿1)~Q(DLA＿18) 로 나타내고, 홀드 회로 (DLB＿1~DLB＿18) 로부터의 출력을, 각각 Q(DLB＿1)~Q(DLB＿18) 로 나타낸다.

각 래치 회로에는, DATA 신호선을 통해 계조 데이터가 입력된다. DATA 신호선을 통해 입력되는 계조 데이터는, CLK 신호의 하강마다 변화한다. 요컨대, CLK 신호의 하강 타이밍에 동기하여, D1 에서 D2 로, D2 에서 D3 으로, ··· 로 변화한다. 각 래치 회로는, 게이트 (G) 에 입력되는 선택 신호가 「H」인 동안, 입력부 (D) 에 입력되는 신호를 받아들여, 출력부 (Q) 에 출력한다. 즉, 래치 회로 (DLA＿1~DLA＿18) 는, 각각 입력되는 Q(DF＿1)~Q(DF＿18) 이 「H」인 동안, 외부로부터 입력되는 계조 데이터를 받아들여, 출력부 (Q) 에 출력한다.

이로써, 계조 데이터의 변화 타이밍과 동기하여, 순차적으로 래치 회로 (DLA＿1~DLA＿18) 가 선택되고, 각 래치 회로에는, 각 래치 회로에 대응하는 출력 단자로부터 출력되는 영상 신호의 계조 데이터가 받아들여진다. 요컨대, Q(DF＿1)~Q(DF＿18) 의 「H」펄스에 의해, 래치 회로 (DLA＿1~DLA＿18) 는, 순차적으로 계조 데이터 「D1」~「D18」을 받아들인다. 그리고, 래치 회로 (DLA＿1~DLA＿18) 는, Q(DF＿1)~Q(DF＿18) 이 「L」인 동안, 받아들인 계조 데이터를 유지한다.

예를 들어 래치 회로 (DLA＿1) 는, 입력되어 있는 Q(DF＿1) 이 「H」일 때에, DATA 신호선을 통해 「D1」의 계조 데이터를 받아들인다. 그 후, Q(DF＿1) 이 「L」이 될 때에는, DATA 신호선을 통해 「D1」의 계조 데이터가 입력되어 있는 상태가 계속되고 있기 때문에, 래치 회로 (DLA＿1) 의 출력부 (Q) 로부터의 출력인 Q(DLA＿1) 로 하고, 이후, 「D1」이 유지된다.

또한, Q(DF＿1) 은, 다음 단의 DF＿2 의 입력부 (D) 에도 입력되어 있고, DF＿2 에 입력되는 CLK 신호가 상승 타이밍에 있어서, Q(DF＿1) 은 「L」이 되기 전 (즉, 「H」의 상태) 이기 때문에, DF＿2 의 출력부 (Q) 로부터 출력되는 신호인 Q(DF＿2) 는 「H」가 된다. 그리고, DLA＿2 는, 입력되어 있는 Q(DF＿2) 가 「H」인 기간, DATA 신호선을 통해 「D2」의 계조 데이터를 받아들인다. 그 후, Q(DF＿2) 가 「L」이 될 때에는, DATA 신호선을 통해 「D2」의 계조 데이터가 입력되어 있는 상태가 계속되고 있기 때문에, 래치 회로 (DLA＿2) 의 출력부 (Q) 로부터의 출력인 Q(DLA＿2) 로 하고, 이후, 「D2」가 유지된다.

동일하게 하여, Q(DF＿3)~Q(DF＿18) 이 「L」이 될 때에, DLA＿2~DLA＿18 의 출력부 (Q) 로부터의 출력인 Q(DLA＿2)~Q(DLA＿18) 로서, 계조 데이터 「D2」~「D18」이 유지된다.

이상과 같이, 포인터용 시프트 레지스터 회로를 구성하는 각 DF 는, DF＿1 로부터 순차적으로 펄스를 시프트하고, 이 펄스에 의한 DLA＿1 내지 DLA＿18 은, DATA 신호선을 통해 순차적으로 계조 데이터 「D1」~「D18」을 받아들인다. 그리고, 홀드 회로 (DLB＿1~DLB＿18) 의 입력부 (D) 에는, 각각 DLA＿1~DLA＿18 의 출력부 (Q) 에 있어서 유지된 계조 데이터 「D1」~「D18」이 입력되어 있다.

또한 도 41 에 나타내는 집적 회로 (10) 는, DLA＿1 로부터 순차적으로 계조 데이터를 받아들이기 시작하고, DLA＿18 이 데이터를 받아들인 후, LS 신호선에 「H」펄스를 입력한다. 요컨대, 홀드 회로 (DLB＿1~DLB＿18) 의 게이트 (G) 에 데이터 LOAD 신호 (이하, LS 신호로 한다) 로서의 「H」펄스가 입력된다. 이로써, DLB＿1~DLB＿18 은 입력부 (D) 에 입력되어 있는 계조 데이터 「D1」~「D18」을 출력부 (Q) 로부터 출력한다. 이 동작에 의해, 출력 회로 (11) 에는, DLA＿1~DLA＿18 이 순서대로 받아들인 「D1」~「D18」의 계조 데이터가 입력되게 된다. 그리고, 출력 회로 (11) 는, 디지털 데이터의 계조 데이터를 계조 전압 (즉 영상 신호) 으로 변환하고, 각각 대응하는 출력 단자 (OUT1~OUT18) 를 통해, 계조 데이터 「D1」~「D18」에 대응하는 계조 전압을 출력한다.

(자기 수복의 동작)

집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하여, 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복의 동작에 대해, 도 42 를 이용하여 설명한다.

도 42 는 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 집적 회로 (10) 에서는, 출력 회로 (11＿7) 에 이상이 발생하여, Flag7 이 「1」로 설정되면, Flag7 을 포함하는 OR 로 구성되는 Flag＿X7 내지 Flag＿X18 은 「1」이 된다. 이 때문에, SWA7~SWA18 의 접속 상태는, 단자 0 과 단자 1 의 접속으로부터, 단자 0 과 단자 2 사이의 접속으로 변경된다.

이로써, 출력 회로 (11＿7) 에 대한 입력은 오픈이 되고, 홀드 회로 (DLB＿7) 의 출력부 (Q) 는 출력 회로 (11＿8) 에 접속되고, 홀드 회로 (DLB＿8) 의 출력부 (Q) 는 출력 회로 (11＿9) 에 접속되고, 홀드 회로 (DLB＿9) 의 출력부 (Q) 는 출력 회로 (11＿10) 에 접속된다. 요컨대, 홀드 회로 (DLB) 와 출력 회로 (11) 가 1 단씩 순차적으로 어긋나게 접속되고, 마지막으로 홀드 회로 (DLB＿18) 의 출력부 (Q) 가 예비 출력 회로 (11＿19) 에 접속된다. 요컨대, 본 발명에 관련된 집적 회로 (10) 에서는, 전환 스위치에 의해, 이상이 발생한 출력 회로 (11＿7) 에 계조 데이터는 입력되지 않게 된다.

또한, 이 때, 집적 회로 (10) 에서는, 도 42 에 나타내는 바와 같이, Flag＿X7 내지 Flag＿X18 에 의해 제어되는 스위치 (SWB7 내지 SWB18) 의 접속이, 단자 0 과 단자 1 의 접속으로부터 단자 0 과 단자 2 의 접속으로 전환되어 있기 때문에, 출력 회로 (11＿7) 는 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되지 않는다. 그리고, 출력 단자 (OUT7) 에는 출력 회로 (11＿8), 출력 단자 (OUT8) 에는 출력 회로 (11＿9) 로, 순차적으로 출력 회로가 시프트되어 출력 단자에 접속되고, 마지막의 예비 출력 회로 (11＿19) 가 출력 단자 (OUT18) 에 접속된다.

이상의 설명과 같이, 출력 회로의 불량이 검출된 경우에는, 홀드 회로 (DLB＿1~DLB＿18) 와 출력 회로 (11＿1~11＿19) 의 접속을 전환함과 함께, 출력 회로 (11＿1~11＿19) 와 출력 단자 (OUT1~OUT18) 의 접속을 전환함으로써, 불량으로 판단된 출력 회로를 분리하여, 정상인 회로를 순차적으로 시프트시키고, 다시 예비 회로를 추가함으로써, 자기 수복이 가능한 구성을 실현한다.

[실시형태 8]

본 발명의 제 8 실시형태에 대해, 도 43~도 44 를 참조하여 이하에 설명한다.

(자기 수복 회로의 구성)

첫 번째로, 도 43 을 참조하여, 본 실시형태에 관련된 표시 구동용 반도체 집적 회로 (이하, 집적 회로로 한다) (10) 의 구성에 대해 설명한다. 또한, [실시형태 7] 에 있어서의 도 41 의 설명과 동일하게, 18 개의 출력을 취출하여 설명하는데, 집적 회로 (10) 로부터의 출력은 18 개에 한정되지 않는다.

도 43 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 집적 회로 (10) 는, D－플립플롭＿20~D－플립플롭＿25 (이하, DF＿20~DF＿25 로 약칭한다) 와 스위치 (SWA1~SWA18) 와 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 와 출력 회로 (11＿1~11＿18) 와 스위치 (SWB1~SWB18) 와 신호 출력 단자 (OUT1~OUT18) 와 예비 출력 회로 (11＿19~11＿21) 를 구비하고 있다.

또한, 본 실시형태에서는, 특허청구범위에 있어서의 출력부가, 개별의 출력 회로 (11) (출력 회로 (11＿1, 11＿2, 11＿3) 의 각각) 에 대응하고 있고, 영상 신호 출력부가, 표시색을 구성하는 3 원색 RGB 에 대응하여 연속으로 배치되는 출력 회로 (11) 로 이루어지는 블록 (예를 들어 출력 회로 (11＿1~11＿3) 로 이루어지는 블록) 에 대응한다.

또한, 특허청구범위에 있어서의 서브 래치부가, 개별의 래치 회로 (DLA) (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1) 의 각각) 와 홀드 회로 (DLB) (예를 들어 홀드 회로 (DLB＿R1, DLB＿G1, DLB＿B1) 의 각각) 로 이루어지는 블록에 대응하고 있고, 래치부가, 표시색을 구성하는 3 원색 RGB 에 대응하여 연속으로 배치되는 래치 회로 (DLA) 및 홀드 회로 (DLB) 로 이루어지는 블록 (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1) 와 홀드 회로 (DLB＿R1, DLB＿G1, DLB＿B1) 로 이루어지는 블록) 에 대응하고 있다.

또한, 특허청구범위에 있어서의 서브 출력 단자가 출력 단자 (OUT1~OUT18) 의 각각에 대응하고 있고, 특허청구범위에 있어서의 출력 단자가, 상기 영상 신호 출력부에 대응하여 배치되는 3 개의 출력 단자로 이루어지는 세트 (예를 들어 OUT1~OUT3) 에 대응하고 있다.

출력 회로 (11＿1~11＿18) 는, 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC (Digital Analog Converter) 회로와, 버퍼 회로의 역할을 갖는 연산 증폭기와, 출력 회로의 동작의 양부를 판정하는 판정 회로와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다. 또한, 도 43 에서는, 출력 회로 (11＿A) 에 있어서의 판정 플래그는, FlagA 로 표기하고 있다. 예를 들어 출력 회로 (11＿1) 의 양부 판정 결과는 Flag1, 출력 회로 (11＿2) 의 양부 판정 결과는 Flag2, ···출력 회로 (11＿18) 의 양부 판정 결과는 Flag18 과 같이 나타낸다. 또한, 출력 회로의 양부 판정 방법의 상세한 것은 후술하는데, 판정 플래그는, 출력 회로가 양품일 때에는 「0」, 불량일 때에는 「1」이 되도록 설정되어 있다.

또한 도 43 에 나타내는 바와 같이, 집적 회로 (10) 는, 예비 출력 회로 (11＿19~11＿21) 를 구비하고 있다.

스위치 (SWA1~SWA18) 는, 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 와 출력 회로 (11＿1~11＿18) 사이에 형성되어 있다. 스위치 (SWB1~SWB18) 는, 출력 회로 (11＿1~11＿21) 와 출력 단자 (OUT1~OUT18) 사이에 형성되어 있다. 또한, 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 는, 각각 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와 접속되어 있고, 래치부에 대응하는 블록을 형성하고 있다.

스위치 (SWA1~SWA18) 및 스위치 (SWB1~SWB18) 는, 각각 단자 0, 단자 1 및 단자 2 를 구비하고 있고, 단자 0 과 단자 1 을 접속시키는 상태와, 단자 0 과 단자 2 를 접속시키는 상태의 2 가지 상태를 갖는 스위치 회로로서, Flag1~Flag18 의 값에 기초하여 접속 상태는 전환된다. 보다 상세하게 설명하면, SWA1~SWA3 의 접속 상태는 FlagA, SWA4~SWA6 은 FlagG, SWA7~SWA9 는 FlagH, SWA10~SWA12 는 FlagI, SWA13~SWA15 는 FlagJ, SWA16~SWA18 은 FlagK 의 값에 의해 결정된다. 또한, SWB1~SWB3 의 접속 상태는 FlagA, SWB4~SWB6 의 접속 상태는 FlagG, SWB7~SWB9 의 접속 상태는 FlagH, SWB10~SWB12 의 접속 상태는 FlagI, SWB13~SWB15 의 접속 상태는 FlagJ, SWB16~SWB18 의 접속 상태는 FlagK 의 조합으로 결정된다. 여기서, FlagA~FlagK 는 Flag1 내지 Flag18 의 조합으로 결정되고, 조합은 도 43 의 아래에 논리식으로서 기재하고 있다.

또한, FlagA~FlagK 를 생성하는 구체적인 구성은 도시하지 않았으나, 도 43 에 나타내는 논리 연산을 실행할 수 있는 구성이면 되고, 특별히 한정되지는 않는다.

SWA1~SWA18 은, FlagA, FlagG, FlagH, FlagI, FlagJ, FlagK 의 값이 「0」일 때, 단자 0 과 단자 1 이 접속된다. 한편, FlagA, FlagG, FlagH, FlagI, FlagJ, FlagK 의 값이 「1」일 때, 단자 0 과 단자 2 가 접속된다. 예를 들어 Flag1~Flag3 의 값이 「0」일 때, 즉, 출력 회로 (11＿1~11＿3) 의 동작이 양호한 경우에는, 도 43 에 나타내는 논리식에 의해 FlagA 는 「0」이 되고, SWA1 은, 단자 0 과 단자 1 이 접속된다. 한편, Flag1~Flag3 의 값 중, 어느 값이 「1」일 때, 즉, 출력 회로 (11＿1~11＿3) 의 어느 동작이 불량인 경우, FlagA 는 「1」이 되고, SWA1 은, 단자 0 과 단자 2 가 접속된다. 도 43 에서는, 각 스위치 (SWA1~SWA18 및 SWB1~SWB18) 의 상태를 결정하는 신호 (FlagA~FlagK) 를 화살표로 나타내고 있다. 또한, FlagA~FlagK 는, 도시되지 않은 제어부에 의해 결정된다. 그리고, 특허청구범위에 있어서의 접속 전환 수단은, 도시되지 않은 제어부 및 각 스위치 (SWB1~SWB18) 에 대응하고 있고, 특허청구범위에 있어서의 선택 수단은, 도시되지 않은 제어부 및 각 스위치 (SWA1~SWA18) 에 대응하고 있다.

실시형태 7 에서는, 계조 데이터 입력을 1 계통으로서 표현하였으나, 컬러 표시를 실시하는 경우, 본 실시형태와 같이 RGB 의 색마다 계조 데이터를 입력하는 것이 일반적이다.

(통상 동작)

다음으로, 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작, 즉, 통상적인 동작을, 도 43 을 이용하여 설명한다. 상기 서술한 바와 같이, 도 43 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다.

이하에, 집적 회로 (10) 의 동작에 대해 설명한다. 포인터용 시프트 레지스터를 구성하는 각 DF 에는, CLK 신호선을 통해 클록 신호가 입력되고, CLK 신호의 상승 타이밍에 있어서 입력부 (D) 에 입력되는 신호의 상태를 출력부 (Q) 로부터 출력한다. 그리고, DF＿20~DF＿25 의 출력부 (Q) 로부터의 출력 신호는, 각각 다음 단의 DF 의 입력부 (D) 에 입력됨과 함께, 각각의 출력부 (Q) 에 접속되는 각 래치 회로 (DLA) 에 선택 신호로서 입력된다. 선택 신호는, 외부로부터 입력되는 계조 데이터를 래치하는 래치 회로를 선택하기 위한 신호이다.

첫 번째로, 포인터용 시프트 레지스터 회로 초단의 DF＿20 에, SP 신호선을 통해 동작 개시 펄스 신호 (SP 신호) 가 입력된다. 포인터용 시프트 레지스터 초단의 DF＿20 은, CLK 신호의 상승 타이밍에 있어서 SP 신호의 「H」펄스를 받아들여, 출력부 (Q) 로부터 「H」의 신호를 출력한다. CLK 신호의 다음의 상승에서는, SP 신호는 「L」이 되어 있어, 출력부 (Q) 로부터 「L」의 신호를 출력한다. DF＿21~DF＿25 는, DF＿20 과 동일하게, CLK 신호의 상승 타이밍에 있어서 입력부 (D) 에 입력되는 신호의 상태를 출력부 (Q) 로부터 출력한다. 이로써, DF＿20~DF＿25 중에서, 1 클록마다 「H」펄스의 신호를 출력하는 DF 가 순차적으로 전환된다.

각 래치 회로에는, DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 RGB 에 대응하는 계조 데이터가 입력된다. DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 입력되는 계조 데이터는, CLK 신호의 하강마다 변화한다. 요컨대, CLK 신호의 하강 타이밍에 동기하여, R 에 대응하는 계조 데이터가 R1 에서 R2 로, G 에 대응하는 계조 데이터가 G1 에서 G2 로, B 에 대응하는 계조 데이터가 B1 에서 B2 로, ··· 로 변화한다. 각 래치 회로는, 게이트 (G) 에 입력되는 선택 신호가 「H」인 동안, 입력부 (D) 에 입력되는 신호를 받아들여, 출력부 (Q) 에 출력한다. 즉, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 는, 각각 입력되는 Q(DF＿20)~Q(DF＿25) 가 「H」인 동안, 외부로부터 입력되는 계조 데이터를 받아들여, 출력부 (Q) 에 출력한다.

이로써, DATAR 신호선을 통해 입력되는 계조 데이터의 변화 타이밍과 동기하여, 순차적으로 래치 회로 (DLA＿R1~DLA＿R6) 가 선택되고, 각 래치 회로에는, 각 래치 회로에 대응하는 출력 단자로부터 출력되는 영상 신호의 계조 데이터가 받아들여진다. 요컨대, Q(DF＿20)~Q(DF＿25) 의 「H」펄스에 의해, 래치 회로 (DLA＿R1~DLA＿R6) 는, 순차적으로 계조 데이터 「R1」~「R6」을 받아들인다. 동일하게 하여, Q(DF＿20)~Q(DF＿25) 의 「H」펄스에 의해, 래치 회로 (DLA＿G1~DLA＿G6) 는, 순차적으로 계조 데이터 「G1」~「G6」을 받아들인다. 또한 동일하게 하여, Q(DF＿20)~Q(DF＿25) 의 「H」펄스에 의해, 래치 회로 (DLA＿B1~DLA＿B6) 는, 순차적으로 계조 데이터 「B1」~「B6」을 받아들인다.

그리고, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 는, Q(DF＿20)~Q(DF＿25) 가 「L」인 동안, 받아들인 계조 데이터를 유지한다.

예를 들어 래치 회로 (DLA＿R1) 는, 입력되어 있는 Q(DF＿20) 이 「H」일 때에, DATAR 신호선을 통해 「R1」의 계조 데이터를 받아들인다. 그 후, Q(DF＿20) 이 「L」이 될 때에는, DATAR 신호선을 통해 「R1」의 계조 데이터가 입력되어 있는 상태가 계속되고 있기 때문에, 래치 회로 (DLA＿R1) 의 출력부 (Q) 로부터의 출력인 Q(DLA＿R1) 로 하고, 이후, 「R1」이 유지된다. 동일하게, Q(DF＿20)Q(DF＿25) 가 「L」이 될 때, DLA＿R2~DLA＿R6 의 출력부 (Q) 로부터의 출력으로 하고, 이후, 계조 데이터 「R2」~「R6」이 유지된다. 이 때, 홀드 회로 (DLB＿R1~DLB＿R6) 의 입력부 (D) 에는, DLA＿R1~DLA＿R6 의 출력부 (Q) 에 있어서 유지된 데이터가 입력되어 있다.

또한, 래치 회로 (DLA＿G1) 는, 입력되어 있는 Q(DF＿20) 이 「H」일 때에, DATAG 신호선을 통해 「G1」의 계조 데이터를 받아들인다. 그 후, Q(DF＿20) 이 「L」이 될 때에는, DATAG 신호선을 통해 「G1」의 계조 데이터가 입력되어 있는 상태가 계속되고 있기 때문에, 래치 회로 (DLA＿G1) 의 출력부 (Q) 로부터의 출력인 Q(DLA＿G1) 로 하고, 이후, 「G1」이 유지된다. 동일하게, Q(DF＿20)Q(DF＿25) 가 「L」이 될 때, DLA＿G2~DLA＿G6 의 출력부 (Q) 로부터의 출력으로 하고, 이후, 계조 데이터 「G2」~「G6」이 유지된다. 이 때, 홀드 회로 (DLB＿G1~DLB＿G6) 의 입력부 (D) 에는, DLA＿G1~DLA＿G6 의 출력부 (Q) 에 있어서 유지된 데이터가 입력되어 있다.

또한, 래치 회로 (DLA＿B1) 는, 입력되어 있는 Q(DF＿20) 이 「H」일 때에, DATAB 신호선을 통해 「B1」의 계조 데이터를 받아들인다. 그 후, Q(DF＿20) 이 「L」이 될 때에는, DATAB 신호선을 통해 「B1」의 계조 데이터가 입력되어 있는 상태가 계속되고 있기 때문에, 래치 회로 (DLA＿B1) 의 출력부 (Q) 로부터의 출력인 Q(DLA＿B1) 로 하고, 이후, 「B1」이 유지된다. 동일하게, Q(DF＿20)Q(DF＿25) 가 「L」이 될 때, DLA＿B2~DLA＿B6 의 출력부 (Q) 로부터의 출력으로 하고, 이후, 계조 데이터 「B2」~「B6」이 유지된다. 이 때, 홀드 회로 (DLB＿B1~DLB＿B6) 의 입력부 (D) 에는, DLA＿B1~DLA＿B6 의 출력부 (Q) 에 있어서 유지된 데이터가 입력되어 있다.

또한, 집적 회로 (10) 에 있어서의 이후의 동작은, 실시형태 8 의 집적 회로 (10) 와 동일하여, 설명을 생략한다.

(자기 수복의 동작)

집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하여, 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복의 동작에 대해, 도 44 를 이용하여 설명한다.

도 44 는 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 상태를 나타내는 도면이다. 집적 회로 (10) 에서는, 출력 회로 (11＿7) 에 이상이 발생하여, Flag7 이 「1」로 설정되면, Flag7 을 포함하는 OR 로 구성되는 FlagC~FlagK 는 「1」이 된다. 이 때문에, SWA7~SWA18 의 접속 상태는, 단자 0 과 단자 1 의 접속으로부터, 단자 0 과 단자 2 사이의 접속으로 변경된다.

이로써, 출력 회로 (11＿7~11＿9) 에 대한 입력은 오픈이 되고, 홀드 회로 (DLB＿R3) 의 출력부 (Q) 는 출력 회로 (11＿10) 에 접속되고, 홀드 회로 (DLB＿G3) 의 출력부 (Q) 는 출력 회로 (11＿11) 에 접속되고, 홀드 회로 (DLB＿B3) 의 출력부 (Q) 는 출력 회로 (11＿12) 에 접속된다. 요컨대, Q(DLB＿R3) 은 출력 회로 (11＿10) 에 공급되고, Q(DLB＿G3) 은 출력 회로 (11＿11) 에 공급되고, Q(DLB＿B3) 은 출력 회로 (11＿12) 에 공급된다.

동일하게 하여, 홀드 회로 (DLB) 와 출력 회로 (11) 가 RGB 의 블록 단위로 순차적으로 어긋나게 접속되고, 마지막으로 홀드 회로 (DLB＿R6, DLB＿G6, DLB＿B6) 의 출력부 (Q) 가, 각각 예비 출력 회로 (11＿19, 11＿20, 11＿21) 에 접속되어, Q(DLB＿R6) 은 출력 회로 (11＿19) 에, Q(DLB＿G6) 은 출력 회로 (11＿20) 에, Q(DLB＿B6) 은 출력 회로 (11＿21) 에 각각 공급된다. 따라서, 본 발명에 관련된 집적 회로 (10) 에서는, 출력 회로에 이상이 발생한 경우, 전환 스위치에 의해, 출력 회로 (11＿7), 출력 회로 (11＿8) 및 출력 회로 (11＿9) 에는, 계조 데이터는 입력되지 않게 된다.

또한, 이 때, 집적 회로 (10) 에서는, 도 44 에 나타내는 바와 같이, FlagH 내지 FlagK 에 의해 제어되는 스위치 (SWB7 내지 SWB18) 의 접속이, 단자 0 과 단자 1 의 접속으로부터 단자 0 과 단자 2 의 접속으로 전환되어 있기 때문에, 출력 회로 (11＿7), 출력 회로 (11＿8) 및 출력 회로 (11＿9) 는 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되지 않는다.

이상의 설명과 같이, 출력 회로의 불량이 검출된 경우에는, 래치 회로와 출력 회로의 접속을 전환함과 함께, 출력 회로와 출력 단자의 접속을 전환함으로써, 불량으로 판단된 출력 회로를 분리하여, 정상인 회로를 순차적으로 시프트시키고, 다시 예비 회로를 추가함으로써, 자기 수복이 가능한 구성을 실현한다.

[실시형태 9]

본 발명의 제 9 실시형태에 대해, 도 45~도 46 을 참조하여 이하에 설명한다.

(자기 수복 회로의 구성)

첫 번째로, 도 45 를 참조하여, 본 실시형태에 관련된 표시 구동용 반도체 집적 회로 (이하, 집적 회로로 한다) (10) 의 구성에 대해 설명한다. 또한, [실시형태 7] 에 있어서의 도 41 의 설명과 동일하게, 18 개의 출력을 취출하여 설명하는데, 집적 회로 (10) 로부터의 출력은 18 개에 한정되지 않는다.

도 45 는 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 집적 회로 (10) 는, D－플립플롭＿20~D－플립플롭＿25 와 스위치 (SWA1~SWA18) 와 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 와 출력 회로 (11＿1~11＿18) 와 스위치 (SWB1~SWB18) 와 신호 출력 단자 (OUT1~OUT18) 와 예비 출력 회로 (11＿19~11＿24) 를 구비하고 있다.

또한, 본 실시형태에서는, 특허청구범위에 있어서의 출력부가, 개별의 출력 회로 (11) (출력 회로 (11＿1, 11＿2, 11＿3, 11＿4, 11＿5, 11＿6) 의 각각) 에 대응하고 있고, 영상 신호 출력부가, 표시색을 구성하는 3 원색 RGB 마다 정부의 계조 전압에 대응하여 연속으로 배치되는 출력 회로 (11) 로 이루어지는 블록 (예를 들어 출력 회로 (11＿1~11＿6) 로 이루어지는 블록) 에 대응한다.

또한, 특허청구범위에 있어서의 서브 래치 회로가, 개별의 래치 회로 (DLA) (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1, DLA＿R2, DLA＿G2, DLA＿B2) 의 각각) 에 대응하고 있고, 서브 홀드 회로가, 개별의 홀드 회로 (DLB) (예를 들어 홀드 회로 (DLB＿R1, DLB＿G1, DLB＿B1, DLB＿R2, DLB＿G2, DLB＿B2) 의 각각) 에 대응하고 있고, 래치 회로, 홀드 회로가, 각각 표시색을 구성하는 3 원색 RGB 마다 정부의 계조 전압에 대응하여 연속으로 배치되는 래치 회로 (DLA) 로 이루어지는 블록 (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1, DLA＿R2, DLA＿G2, DLA＿B2)) 및 홀드 회로 (DLB) 로 이루어지는 블록 (예를 들어 홀드 회로 (DLB＿R1, DLB＿G1, DLB＿B1, DLB＿R2, DLB＿G2, DLB＿B2) 로 이루어지는 블록) 에 대응하고 있다.

또한, 특허청구범위에 있어서의 서브 출력 단자가 출력 단자 (OUT1~OUT18) 의 각각에 대응하고 있고, 특허청구범위에 있어서의 출력 단자가, 상기 영상 신호 출력부에 대응하여 배치되는 6 개의 출력 단자로 이루어지는 세트 (예를 들어 OUT1~OUT6) 에 대응하고 있다.

또한, 포인터용 시프트 레지스터 회로는, DF＿20~DF＿25 에 의해 구성되고, 각 DF (예를 들어 DF＿20) 는, RGB 의 3 색 단위로 래치 회로 (DLA) (예를 들어 DLA＿R1, DLA＿G1, DLA＿B1) 에 접속되는 접속 단자를 구비하고 있다.

출력 회로 (11＿1~11＿18) 는, 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC (Digital Analog Converter) 회로와, 버퍼 회로의 역할을 갖는 연산 증폭기와, 출력 회로의 동작의 양부를 판정하는 판정 회로와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다. 또한, 도 45 에서는, 출력 회로 (11＿A) 에 있어서의 판정 플래그는, FlagA 로 표기하고 있다. 예를 들어 출력 회로 (11＿1) 의 양부 판정 결과는 Flag1, 출력 회로 (11＿2) 의 양부 판정 결과는 Flag2, ···출력 회로 (11＿18) 의 양부 판정 결과는 Flag18 과 같이 나타낸다. 또한, 출력 회로의 양부 판정 방법의 상세한 것은 후술하는데, 판정 플래그는, 출력 회로가 양품일 때에는 「0」, 불량일 때에는 「1」이 되도록 설정되어 있다.

또한, 집적 회로 (10) 에 포함되는 출력 회로 (11＿1~11＿18) 는, 도트 반전 구동의 정측 전압의 출력과 부측 전압의 출력 중 편측에만 대응하는 회로로서, 도 45 에서는, 출력 회로 (11＿1, 11＿3, 11＿5 ···) 의 홀수 회로가 정측 전압의 출력에 대응하고, 출력 회로 (11＿2, 11＿4, 11＿6 ···) 의 짝수 회로가 부측 전압의 출력에 대응하고 있는 상태를 나타내고 있다. 그리고, 도트 반전 구동을 실시하기 위해서는, 각 출력 단자에 정측 전압과 부측 전압의 양방을 출력할 수 있을 필요가 있다. 그래서, 집적 회로 (10) 에서는, 제어 신호 (REV) 에 의한 스위치 (SWREV) 의 전환 제어를 실시하여, 출력 회로 및 출력 단자와 선택 신호선의 접속을 변경함으로써, 계조 데이터의 샘플링 타이밍을 변경하여, 정측 전압과 부측 전압의 전환을 실현하고 있다.

또한 도 45 에 나타내는 바와 같이, 집적 회로 (10) 는, 예비 출력 회로 (11＿19~11＿24) 를 구비하고 있다.

스위치 (SWA1~SWA18) 는, 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 와 출력 회로 (11＿1~11＿18) 사이에 형성되어 있다. 스위치 (SWB1~SWB18) 는, 출력 회로 (11＿1~11＿24) 와 출력 단자 (OUT1~OUT18) 사이에 형성되어 있다. 또한, 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 는, 각각 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와 접속되어 있고, 래치부에 대응하는 블록을 형성하고 있다.

스위치 (SWA1~SWA18) 및 스위치 (SWB1~SWB18) 는, 각각 단자 0, 단자 1 및 단자 2 를 구비하고 있고, 단자 0 과 단자 1 을 접속시키는 상태와, 단자 0 과 단자 2 를 접속시키는 상태의 2 가지 상태를 갖는 스위치 회로로서, Flag1~Flag18 의 값에 기초하여 접속 상태는 전환된다. 보다 상세하게 설명하면, SWA1~SWA18 의 접속 상태는, 각각 FlagL, FlagO, FlagP 의 값에 의해 결정된다. 또한, SWB1~SWB6 의 접속 상태는 FlagL, SWB7~SWB12 의 접속 상태는 FlagO, SWB13~SWB18 의 접속 상태는 FlagP 의 값에 의해 결정된다. 여기서, FlagL~FlagP 는 Flag1 내지 Flag18 의 조합으로 결정되고, 조합은 도 45 의 아래에 논리식으로서 기재하고 있다.

또한, FlagL~FlagP 를 생성하는 구체적인 구성은 도시하지 않았으나, 도 45 에 나타내는 논리 연산을 실행할 수 있는 구성이면 되고, 특별히 한정되지는 않는다.

SWA1~SWA18 은, FlagL, FlagO, FlagP 의 값이 「0」일 때, 단자 0 과 단자 1 이 접속된다. 한편, FlagL, FlagO, FlagP 의 값이 「1」일 때, 단자 0 과 단자 2 가 접속된다. 예를 들어 Flag1~Flag6 의 값이 「0」일 때, 즉, 출력 회로 (11＿1~11＿6) 의 동작이 양호한 경우에는, 도 45 에 나타내는 논리식에 의해 FlagL 은 「0」이 되고, SWA1 은, 단자 0 과 단자 1 이 접속된다. 한편, Flag1~Flag6 의 값 중, 어느 값이 「1」일 때, 즉, 출력 회로 (11＿1~11＿6) 의 어느 동작이 불량인 경우, FlagL 은 「1」이 되고, SWA1 은, 단자 0 과 단자 2 가 접속된다. 도 45 에서는, 각 스위치 (SWA1~SWA18 및 SWB1~SWB18) 의 상태를 결정하는 신호 (FlagL~FlagP) 를 화살표로 나타내고 있다. 또한, FlagL~FlagP 는, 도시되지 않은 제어부에 의해 결정된다. 그리고, 특허청구범위에 있어서의 접속 전환 수단은, 도시되지 않은 제어부 및 각 스위치 (SWB1~SWB18) 에 대응하고 있고, 특허청구범위에 있어서의 선택 수단은, 도시되지 않은 제어부 및 각 스위치 (SWA1~SWA18) 에 대응하고 있다.

(통상 동작)

다음으로, 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작, 즉, 통상적인 동작을, 도 45 를 이용하여 설명한다. 상기 서술한 바와 같이, 도 45 는 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 본 실시형태에서는, 스위치 (SWREV) 에 있어서, 단자 0 과 단자 1 이 접속된 상태에 대해 설명한다.

각 래치 회로에는, DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 RGB 에 대응하는 계조 데이터가 입력된다. DATAR 신호선, DATAG 신호선 및 DATAB 신호선을 통해 입력되는 계조 데이터는, CLK 신호의 하강마다 변화한다. 요컨대, CLK 신호의 하강 타이밍에 동기하여, R 에 대응하는 계조 데이터가 R1 에서 R2 로, G 에 대응하는 계조 데이터가 G1 에서 G2 로, B 에 대응하는 계조 데이터가 B1 에서 B2 으로, ··· 로 변화한다. 각 래치 회로는, 게이트 (G) 에 입력되는 선택 신호가 「H」인 동안, 입력부 (D) 에 입력되는 신호를 받아들여, 출력부 (Q) 에 출력한다. 즉, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 는, 각각 입력되는 Q(DF＿20)~Q(DF＿25) 가 「H」인 동안, 외부로부터 입력되는 계조 데이터를 받아들여, 출력부 (Q) 에 출력한다.

(자기 수복의 동작)

집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하여, 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복의 동작에 대해, 도 46 을 이용하여 설명한다.

도 46 은 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 상태를 나타내는 도면이다. 집적 회로 (10) 에서는, 출력 회로 (11＿7) 에 이상이 발생하여, Flag7 이 「1」로 설정되면, Flag7 을 포함하는 OR 로 구성되는 FlagC~FlagK 는 「1」이 된다. 이 때문에, SWA7~SWA18 의 접속 상태는, 단자 0 과 단자 1 의 접속으로부터, 단자 0 과 단자 2 사이의 접속으로 변경된다.

이로써, 출력 회로 (11＿7~11＿12) 에 대한 입력은 오픈이 되고, 홀드 회로 (DLB＿R3, DLB＿R4, DLB＿G3, DLB＿G4, DLB＿B3, DLB＿B4) 의 출력부 (Q) 는, 각각 출력 회로 (11＿13~11＿18) 에 접속된다. 요컨대, Q(DLB＿R3), Q(DLB＿R4), Q(DLB＿G3), Q(DLB＿G4), Q(DLB＿B3), Q(DLB＿B4) 는, 각각 출력 회로 (11＿13~11＿18) 에 공급된다.

동일하게 하여, 홀드 회로 (DLB) 와 출력 회로 (11) 가 RGB 의 블록 단위로 순차적으로 어긋나게 접속되고, 마지막으로 홀드 회로 (DLB＿R5, DLB＿R6, DLB＿G5, DLB＿G6, DLB＿B5, DLB＿B6) 의 출력부 (Q) 가, 각각 예비 출력 회로 (11＿19~11＿24) 에 접속되고, Q(DLB＿R5), Q(DLB＿R6), Q(DLB＿G5), Q(DLB＿G6), Q(DLB＿B5), Q(DLB＿B6) 은, 각각 출력 회로 (11＿19~11＿24) 에 공급된다. 따라서, 본 발명에 관련된 집적 회로 (10) 에서는, 출력 회로에 이상이 발생한 경우, 전환 스위치에 의해, 출력 회로 (11＿7), 출력 회로 (11＿8), 출력 회로 (11＿9), 출력 회로 (11＿10), 출력 회로 (11＿11), 출력 회로 (11＿12) 에는, 계조 데이터는 입력되지 않게 된다.

또한, 이 때, 집적 회로 (10) 에서는, 도 46 에 나타내는 바와 같이, FlagO 및 FlagP 에 의해 제어되는 스위치 (SWB7~SWB18) 의 접속이, 단자 0 과 단자 1 의 접속으로부터 단자 0 과 단자 2 의 접속으로 전환되어 있기 때문에, 출력 회로 (11＿7), 출력 회로 (11＿8), 출력 회로 (11＿9), 출력 회로 (11＿10), 출력 회로 (11＿11), 출력 회로 (11＿12) 는 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되지 않는다.

또한 본 실시형태에 관련된 집적 회로 (10) 는, 실시형태 1 에 있어서 설명한 제 2 문제 검출 방법을 이용하여, 출력 회로 (11) 의 문제를 검출해도 된다. 구체적으로는, 각 출력 회로 (11) 는, 서로 인접하는 출력 회로 (11) 가, 서로 구비하는 DAC 로부터의 출력 전압을, 각각이 구비하는 연산 증폭기에서 서로 비교한다. 출력 회로 (11＿1) 는, 자신이 구비하는 DAC 로부터의 출력 전압과, 출력 회로 (11＿2) 가 구비하는 DAC 로부터의 출력 전압을, 자신이 구비하는 연산 증폭기에서 비교하고, 출력 회로 (11＿2) 는, 자신이 구비하는 DAC 로부터의 출력 전압과, 출력 회로 (11＿1) 가 구비하는 DAC 로부터의 출력 전압을, 자신이 구비하는 연산 증폭기에서 비교한다. 또한, 출력 회로 (11＿3 및 11＿4, 11＿5 및 11＿6, ···) 도 동일하다. 이로써, 각 출력 회로 (11) 는, 각 출력 회로 (11) 가 구비하는 판정 회로에 있어서, 각 연산 증폭기에서의 비교 결과에 기초하여 각 출력 회로 (11) 의 양호 및 불량이 판정되고, 각 출력 회로 (11) 는, 각 판정 회로에서의 판정 결과에 기초하여 제어 회로 및 각 스위치 (SWA) 및 각 스위치 (SWB) 에 Flag1~Flag18 을 출력한다. 또한, Flag1~Flag18 의 값에 기초하여 집적 회로 (10) 가 자기 수복을 실시하는 구성 및 방법은, 이미 서술한 바와 같다.

[실시형태 10]

본 발명의 제 10 실시형태에 대해, 도 47~도 48 을 참조하여 이하에 설명한다.

(자기 수복 회로의 구성)

첫 번째로, 도 47 을 참조하여, 본 실시형태에 관련된 자기 수복 가능한 표시 구동용 반도체 집적 회로 (이하, 집적 회로로 한다) (10) 의 구성에 대해 설명한다. 또한, 설명을 간단하게 하기 위해, 도 53 에 나타내는 종래의 집적 회로의 설명과 동일하게, 18 개 출력의 구성에 대해 설명하는데, 집적 회로 (10) 는 18 개 출력의 구성에 한정되지 않는다.

도 47 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 집적 회로 (10) 는, D－플립플롭＿1~D－플립플롭＿18 과 스위치 (SWA1~SWA18) 와 래치 회로 (DLA＿1~DLA＿18) 와 홀드 회로 (DLB＿1~DLB＿18) 와 출력 회로 (11＿1~11＿18) 와 스위치 (SWB1~SWB18) 와 신호 출력 단자 (OUT1~OUT18) 와 예비 홀드 회로 (DLB＿19) 와 예비 출력 회로 (11＿19) 를 구비하고 있다.

출력 회로 (11) 는, 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC (Digital Analog Converter) 회로와, 버퍼 회로의 역할을 갖는 연산 증폭기와, 출력 회로의 동작의 양부를 판정하는 판정 회로 (판정부) 와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다. 또한 도 47 에서는, 출력 회로 (11＿A) 에 있어서의 판정 플래그는, FlagA 로 표기하고 있다. 예를 들어 출력 회로 (11＿1) 의 양부 판정 결과는 Flag1, 출력 회로 (11＿2) 의 양부 판정 결과는 Flag2, ···출력 회로 (11＿18) 의 양부 판정 결과는 Flag18 과 같이 나타낸다. 또한 판정 플래그는, 출력 회로가 양품일 때에는 「0」, 불량일 때에는 「1」이 되도록 설정되어 있다.

스위치 (SWA1~SWA18) 는, DLA＿1~DLA＿18 과 DLB＿1~DLB＿19 사이에 형성되어 있다. 스위치 (SWB1~SWB18) 는, 출력 회로 (11＿1~11＿19) 와 출력 단자 (OUT1~OUT18) 사이에 형성되어 있다. 또한 DLB＿1~DLB＿19 는, 각각 출력 회로 (11＿1~11＿19) 와 접속되어 있고, 영상 신호 출력부에 대응하는 블록을 형성하고 있다.

스위치 (SWA1~SWA18) 및 스위치 (SWB1~SWB18) 는, 각각 단자 0, 단자 1 및 단자 2 를 구비하고 있고, 단자 0 과 단자 1 을 접속시키는 상태와, 단자 0 과 단자 2 를 접속시키는 상태의 2 가지 상태를 갖는 스위치 회로로서, Flag1~Flag18 의 값에 기초하여 접속 상태는 전환된다. 보다 상세하게 설명하면, SWA1~SWA18 및 SWB1~SWB18 의 접속 상태는, 각각 Flag＿X1~Flag＿X18 의 값에 의해 결정된다. Flag＿X1~Flag＿X18 은 Flag1~Flag18 의 조합으로 결정되고, 조합은 도 47 의 아래에 논리식으로서 나타내고 있다. Flag＿X1~Flag＿X18 은, 도시되지 않은 제어부에 의해 결정된다. 그리고, 특허청구범위에 있어서의 접속 전환 수단은, 도시되지 않은 제어부 및 각 스위치 (SWB1~SWB18) 에 대응하고 있고, 특허청구범위에 있어서의 선택 수단은, 도시되지 않은 제어부 및 각 스위치 (SWA1~SWA18) 에 대응하고 있다.

또한, DLA＿1~DLA＿18, DLB＿1~DLB＿18 은, DATA 신호선을 통해 입력되는 계조 데이터를 나타내는 디지털 신호를 래치하는 회로로서, 도 47 에서는, 각각 1 회로로 나타내고 있으나, 외부로부터 입력되는 계조 데이터가 6 비트이면 6 회로, 8 비트이면 8 회로가 필요하다. 그러나, 설명이 번잡해지기 때문에 1 회로로 대표하고 있다.

(통상 동작)

다음으로, 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작, 즉, 통상적인 동작을, 도 47 을 이용하여 설명한다. 상기 서술한 바와 같이, 도 47 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다.

불량인 출력 회로가 발생하지 않은 경우, 출력 회로 (11) 에 있어서의 Flag1~Flag18 은, 모두 「0」이다. 따라서, Flag1~Flag18 의 조합의 OR 로 구성되는 Flag＿X1~Flag＿X18 도, 모두 「0」이 된다. 그 때문에, 도 47 에 나타내는 바와 같이, 집적 회로 (10) 에 있어서의 SWA1~SWA18 은, 모두 단자 0 과 단자 1 이 접속된 상태가 되고, 집적 회로 (10) 는, 도 54 에 나타내는 종래의 회로와 동일한 구성이 된다.

이하에, 집적 회로 (10) 의 동작에 대해 설명한다. 집적 회로 (10) 에 있어서도, DF＿1~DF＿18 에 의해 포인터용 시프트 레지스터가 구성되어 있고, 그 동작은, 실시형태 1 에 있어서의 집적 회로 (10) 의 포인터용 시프트 레지스터와 동일하다.

첫 번째로, 포인터용 시프트 레지스터 회로 초단의 DF＿1 에, SP 신호선을 통해 동작 개시 펄스 신호 (SP 신호) 가 입력된다. 포인터용 시프트 레지스터 초단의 DF＿1 은, CLK 신호의 상승 타이밍에 있어서 SP 신호의 「H」펄스를 받아들여, 출력부 (Q) 로부터 「H」의 신호를 출력한다. CLK 신호의 다음의 상승에서는, SP 신호는 「L」이 되어 있어, 출력부 (Q) 로부터 「L」의 신호를 출력한다. DF＿2~DF＿18 은, DF＿1 과 동일하게, CLK 신호의 상승 타이밍에 있어서 입력부 (D) 에 입력되는 신호의 상태를 출력부 (Q) 로부터 출력한다. 이로써, DF＿1~DF＿18 중에서, 1 클록마다 「H」펄스의 신호를 출력하는 DF 가 순차적으로 전환된다.

이로써, 계조 데이터의 변화 타이밍과 동기하여, 순차적으로 래치 회로 (DLA＿1~DLA＿18) 가 선택되고, 각 래치 회로에는, 각 래치 회로에 대응하는 출력 단자로부터 출력되는 영상 신호의 계조 데이터가 받아들여진다. 요컨대, Q(DF＿1)~Q(DF＿18) 의 「H」펄스에 의해, 래치 회로 (DLA＿1~DLB＿18) 는, 순차적으로 계조 데이터 「D1」~「D18」을 받아들인다. 그리고, 래치 회로 (DLA＿1~DLA＿18) 는, Q(DF＿1)~Q(DF＿18) 이 「L」인 동안, 받아들인 계조 데이터를 유지한다.

또한, Q(DF＿1) 은, 다음 단의 DF＿2 의 입력부 (D) 에도 입력되어 있고, DF＿2 에 입력되는 CLK 신호가 상승 타이밍에 있어서, Q(DF＿1) 은 「L」이 되기 전 (즉, 「H」 상태) 이기 때문에, DF＿2 의 출력부 (Q) 로부터 출력되는 신호인 Q(DF＿2) 는 「H」가 된다. 그리고, DLA＿2 는, 입력되어 있는 Q(DF＿2) 가 「H」인 기간, DATA 신호선을 통해 「D2」의 계조 데이터를 받아들인다. 그 후, Q(DF＿2) 가 「L」이 될 때에는, DATA 신호선을 통해 「D2」의 계조 데이터가 입력되어 있는 상태가 계속되고 있기 때문에, 래치 회로 (DLA＿2) 의 출력부 (Q) 로부터의 출력인 Q(DLA＿2) 로 하고, 이후, 「D2」가 유지된다.

동일하게 하여, Q(DF＿3)~Q(DF＿18) 이 「L」이 될 때에, DLA＿2~DLA＿18 의 출력부 (Q) 로부터의 출력인 Q(DLA＿2)~Q(DLA＿18) 로 하고, 계조 데이터 「D2」~「D18」이 유지된다.

또한 도 47 에 나타내는 집적 회로 (10) 는, DLA＿1 로부터 순차적으로 계조 데이터를 받아들이기 시작하고, DLA＿18 이 데이터를 받아들인 후, LS 신호선에 「H」펄스를 입력한다. 요컨대, 홀드 회로 (DLB＿1~DLB＿18) 의 게이트 (G) 에 「H」펄스가 입력된다. 이로써, DLB＿1~DLB＿18 은 입력부 (D) 에 입력되어 있는 계조 데이터 「D1」~「D18」을 출력부 (Q) 로부터 출력한다. 이 동작에 의해, 출력 회로 (11) 에는, DLA＿1~DLA＿18 이 순서대로 받아들인 「D1」~「D18」의 계조 데이터가 입력되게 된다. 그리고, 출력 회로 (11) 는, 디지털 데이터의 계조 데이터를 계조 전압 (즉 영상 신호) 으로 변환하고, 각각 대응하는 출력 단자 (OUT1~OUT18) 를 통해, 계조 데이터 「D1」~「D18」에 대응하는 계조 전압을 출력한다.

(자기 수복의 동작)

집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하여, 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복의 동작에 대해, 도 48 을 이용하여 설명한다.

도 48 은 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 집적 회로 (10) 에서는, 출력 회로 (11＿7) 에 이상이 발생하여, Flag7 이 「1」로 설정되면, Flag7 을 포함하는 OR 로 구성되는 Flag＿X7 내지 Flag＿X18 은 「1」이 된다. 이 때문에, SWA7~SWA18 의 접속 상태는, 단자 0 과 단자 1 의 접속으로부터, 단자 0 과 단자 2 사이의 접속으로 변경된다.

이로써, 통상 동작의 경우에 출력 회로 (11＿7) 에 접속되었던 홀드 회로 (DLB＿7) 에 대한 입력은 오픈이 되고, 래치 회로 (DLA＿7) 의 출력부 (Q) 는, 홀드 회로 (DLB＿8) 에 접속되고, 래치 회로 (DLA＿8) 의 출력부 (Q) 는, 홀드 회로 (DLB＿9) 에 접속되고, 래치 회로 (DLA＿9) 의 출력부 (Q) 는, 홀드 회로 (DLB＿10) 에 접속된다. 요컨대, 래치 회로 (DLA) 와 홀드 회로 (DLB) 가 1 단씩 순차적으로 어긋나게 접속되고, 마지막으로, 래치 회로 (DLA＿18) 의 출력부 (Q) 가, 예비 홀드 회로 (DLB＿19) 에 접속된다. 따라서, 본 발명에 관련된 집적 회로 (10) 에서는, 전환 스위치에 의해, 이상이 발생한 출력 회로 (11＿7) 와 홀드 회로 (DLB＿7) 로 이루어지는 블록에는 계조 데이터는 입력되지 않게 된다.

또한, 이 때, 집적 회로 (10) 에서는, 도 48 에 나타내는 바와 같이, Flag＿X7 내지 Flag＿X18 에 의해 제어되는 스위치 (SWB7 내지 SWB18) 의 접속이, 단자 0 과 단자 1 의 접속으로부터 단자 0 과 단자 2 의 접속으로 전환되어 있기 때문에, 출력 회로 (11＿7) 는 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되지 않는다. 그리고, 출력 단자 (OUT7) 에는 출력 회로 (11＿8), 출력 단자 (OUT8) 에는 출력 회로 (11＿9) 로, 순차적으로 출력 회로가 시프트되어 출력 단자에 접속되고, 마지막의 예비 출력 회로 (11＿19) 가 출력 단자 (OUT18) 에 접속된다.

이상의 설명과 같이, 출력 회로의 불량이 검출된 경우에는, 래치 회로 (DLA＿1~DLA＿18) 와 홀드 회로 (DLB＿1~DLB＿19) 의 접속을 전환함과 함께, 출력 회로 (11＿1~11＿19) 와 출력 단자 (OUT1~OUT18) 의 접속을 전환함으로써, 불량으로 판단된 출력 회로를 분리하여, 정상인 회로를 순차적으로 시프트시키고, 다시 예비 회로를 추가함으로써, 자기 수복이 가능한 구성을 실현한다.

또한, 본 실시형태에 관련된 집적 회로 (10) 는, 실시형태 1 에 있어서 설명한 문제 검출 방법을 이용하여, 출력 회로 (11) 의 문제를 검출해도 된다.

[실시형태 11]

본 발명의 제 11 실시형태에 대해, 도 49~도 50 을 참조하여 이하에 설명한다.

(자기 수복 회로의 구성)

첫 번째로, 도 49 를 참조하여, 본 실시형태에 관련된 표시 구동용 반도체 집적 회로 (이하, 집적 회로로 한다) (10) 의 구성에 대해 설명한다. 또한, [실시형태 7] 에 있어서의 도 41 의 설명과 동일하게, 18 개의 출력을 취출하여 설명하는데, 집적 회로 (10) 로부터의 출력은 18 개에 한정되지 않는다.

도 49 는 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 집적 회로 (10) 는, D－플립플롭＿20~D－플립플롭＿25 (이하, DF＿20~DF＿25 로 약칭한다) 와 스위치 (SWA1~SWA18) 와 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 와 출력 회로 (11＿1~11＿18) 와 스위치 (SWB1~SWB18) 와 신호 출력 단자 (OUT1~OUT18) 와 예비 홀드 회로 (DLB＿R7, DLB＿G7, DLB＿B7) 와 예비 출력 회로 (11＿19~11＿21) 를 구비하고 있다.

또한, 본 실시형태에서는, 특허청구범위에 있어서의 서브 홀드 회로가, 홀드 회로 (DLB) (예를 들어 홀드 회로 (DLB＿R1, DLB＿G1, DLB＿B1) 의 각각) 에 대응하고 있고, 서브 출력 회로가, 출력 회로 (11) (출력 회로 (11＿1, 11＿2, 11＿3) 의 각각) 에 대응하고 있고, 홀드 회로 및 출력 회로가, 각각 표시색을 구성하는 3 원색 RGB 에 대응하여 연속으로 배치되는 홀드 회로 (DLB) 로 이루어지는 블록 (예를 들어 홀드 회로 (DLB＿R1, DLB＿G1, DLB＿B1) 로 이루어지는 블록) 및 출력 회로 (11) 로 이루어지는 블록 (출력 회로 (11＿1~11＿3) 로 이루어지는 블록) 에 대응하고 있다.

또한, 특허청구범위에 있어서의 서브 래치 회로가, 개별의 래치 회로 (DLA) (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1) 의 각각) 에 대응하고 있고, 래치 회로가, 표시색을 구성하는 3 원색 RGB 에 대응하여 연속으로 배치되는 래치 회로 (DLA) 로 이루어지는 블록 (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1) 로 이루어지는 블록) 에 대응하고 있다.

또한, 특허청구범위에 있어서의 서브 출력 단자가 출력 단자 (OUT1~OUT18) 의 각각에 대응하고 있고, 특허청구범위에 있어서의 출력 단자가, 상기 출력 회로에 대응하여 배치되는 3 개의 출력 단자로 이루어지는 세트 (예를 들어 OUT1~OUT3) 에 대응하고 있다.

본 실시형태에 관련된 집적 회로 (10) 에는, 3 개의 데이터 신호선, DATAR 신호선, DATAG 신호선 및 DATAB 신호선에 의해, 각각 표시색을 구성하는 3 원색, 즉 적색 (R), 녹색 (G) 및 청색 (B) 의 계조 데이터가 입력된다. 요컨대, 집적 회로 (10) 는, RGB 의 3 색에 의해 표시색이 구성되는 컬러의 표시 장치를 구동시키는 구성이다. 래치 회로 (DLA＿R1~DLA＿R6) 에는, DATAR 신호선을 통해, R 에 대응하는 계조 데이터가 입력되고, 래치 회로 (DLA＿G1~DLA＿G6) 에는, DATAG 신호선을 통해, G 에 대응하는 계조 데이터가 입력되고, 래치 회로 (DLA＿B1~DLA＿B6) 에는, DATAB 신호선을 통해, B 에 대응하는 계조 데이터가 입력된다.

출력 회로 (11＿1~11＿18) 는, 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC (Digital Analog Converter) 회로와, 버퍼 회로의 역할을 갖는 연산 증폭기와, 출력 회로의 동작의 양부를 판정하는 판정 회로와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다. 또한, 도 49 에서는, 출력 회로 (11＿A) 에 있어서의 판정 플래그는, FlagA 로 표기하고 있다. 예를 들어 출력 회로 (11＿1) 의 양부 판정 결과는 Flag1, 출력 회로 (11＿2) 의 양부 판정 결과는 Flag2, ···출력 회로 (11＿18) 의 양부 판정 결과는 Flag18 과 같이 나타낸다. 또한, 출력 회로의 양부 판정 방법의 상세한 것은 후술하는데, 판정 플래그는, 출력 회로가 양품일 때에는 「0」, 불량일 때에는 「1」이 되도록 설정되어 있다.

또한 도 49 에 나타내는 바와 같이, 집적 회로 (10) 는, 예비 홀드 회로 (DLB＿R7, DLB＿G7, DLB＿B7) 와 예비 출력 회로 (11＿19~11＿21) 를 구비하고 있다.

스위치 (SWA1~SWA18) 는, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와 홀드 회로 (DLB＿R1~DLB＿R7, DLB＿G1~DLB＿G7 및 DLB＿B1~DLB＿B7) 사이에 형성되어 있다. 스위치 (SWB1~SWB18) 는, 출력 회로 (11＿1~11＿21) 와 출력 단자 (OUT1~OUT18) 사이에 형성되어 있다. 또한, 도 49 에 나타내는 바와 같이, DLB＿R1~DLB＿R7, DLB＿G1~DLB＿G7 및 DLB＿B1~DLB＿B7 은, 출력 회로 (11＿1~11＿21) 와 접속되어 있고, 각각 영상 신호 출력부에 대응하는 출력 블록을 형성하고 있다.

스위치 (SWA1~SWA18) 및 스위치 (SWB1~SWB18) 는, 각각 단자 0, 단자 1 및 단자 2 를 구비하고 있고, 단자 0 과 단자 1 을 접속시키는 상태와, 단자 0 과 단자 2 를 접속시키는 상태의 2 가지 상태를 갖는 스위치 회로로서, FlagA~FlagK 의 값에 기초하여 접속 상태는 전환된다. FlagA~FlagK 는, Flag1 내지 Flag18 의 조합으로 결정되고, 조합은 도 49 의 아래에 논리식으로서 나타내고 있다. FlagA~FlagK 는, 도시되지 않은 제어부에 의해 결정된다. 그리고, 특허청구범위에 있어서의 제 1 접속 전환부는, 도시되지 않은 제어부 및 각 스위치 (SWB1~SWB18) 에 대응하고 있고, 특허청구범위에 있어서의 제 2 접속 전환부는, 도시되지 않은 제어부 및 각 스위치 (SWA1~SWA18) 에 대응하고 있다.

실시형태 7 에서는, 계조 데이터 입력을 1 계통으로서 표현하였으나, 컬러 표시를 실시하는 경우, 본 실시형태와 같이, RGB 의 색마다 계조 데이터를 입력하는 것이 일반적이다.

(통상 동작)

다음으로, 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작, 즉, 통상적인 동작을, 도 49 를 이용하여 설명한다. 상기 서술한 바와 같이, 도 49 는 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다.

이하에, 집적 회로 (10) 의 동작에 대해 설명한다. 집적 회로 (10) 에 있어서도, DF＿20~DF＿25 에 의해 포인터용 시프트 레지스터가 구성되어 있고, 그 동작은, 실시형태 2 에 있어서의 집적 회로 (10) 의 포인터용 시프트 레지스터와 동일하다.

이로써, DATAR 신호선을 통해 입력되는 계조 데이터의 변화 타이밍과 동기하여, 순차적으로 래치 회로 (DLA＿R1~DLA＿R6) 가 선택되고, 각 래치 회로에는, 각 래치 회로에 대응하는 출력 단자로부터 출력되는 영상 신호의 계조 데이터가 받아들여진다. 요컨대, Q(DF＿20)~Q(DF＿25) 의 「H」펄스에 의해, 래치 회로 (DLA＿R1~DLB＿R6) 는, 순차적으로 계조 데이터 「R1」~「R6」을 받아들인다. 동일하게 하여, Q(DF＿20)~Q(DF＿25) 의 「H」펄스에 의해, 래치 회로 (DLA＿G1~DLA＿G6) 는, 순차적으로 계조 데이터 「G1」~「G6」을 받아들인다. 또한 동일하게 하여, Q(DF＿20)~Q(DF＿25) 의 「H」펄스에 의해, 래치 회로 (DLA＿B1~DLA＿B6) 는, 순차적으로 계조 데이터 「B1」~「B6」을 받아들인다.

예를 들어 래치 회로 (DLA＿R1) 는, 입력되어 있는 Q(DF＿20) 이 「H」일 때에, DATAR 신호선을 통해 「R1」의 계조 데이터를 받아들인다. 그 후, Q(DF＿20) 이 「L」이 될 때에는, DATAR 신호선을 통해 「R1」의 계조 데이터가 입력되어 있는 상태가 계속되고 있기 때문에, 래치 회로 (DLA＿R1) 의 출력부 (Q) 로부터의 출력인 Q(DLA＿R1) 로 하고, 이후, 「R1」이 유지된다. 동일하게, Q(DF＿20)~Q(DF＿25) 가 「L」이 될 때, DLA＿R2~DLA＿R6 의 출력부 (Q) 로부터의 출력으로 하고, 이후, 계조 데이터 「R2」~「R6」이 유지된다. 이 때, 홀드 회로 (DLB＿R1~DLB＿R6) 의 입력부 (D) 에는, DLA＿R1~DLA＿R6 의 출력부 (Q) 에 있어서 유지된 데이터가 입력되어 있다.

(자기 수복의 동작)

집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하여, 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복의 동작에 대해, 도 50 을 이용하여 설명한다.

도 50 은 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 상태를 나타내는 도면이다. 집적 회로 (10) 에서는, 출력 회로 (11＿7) 에 이상이 발생하여, Flag7 이 「1」로 설정되면, Flag7 을 포함하는 OR 로 구성되는 FlagC~FlagK 는 「1」이 된다. 이 때문에, SWA7~SWA18 의 접속 상태는, 단자 0 과 단자 1 의 접속으로부터, 단자 0 과 단자 2 사이의 접속으로 변경된다.

이로써, 통상 동작의 경우에 출력 회로 (11＿7~11＿9) 에 접속되었던 홀드 회로 (DLB＿R3, DLB＿G3, DLB＿B3) 에 대한 입력은 오픈이 되고, 래치 회로 (DLA＿R3) 의 출력부 (Q) 는 홀드 회로 (DLB＿R4) 에 접속되고, 래치 회로 (DLA＿G3) 의 출력부 (Q) 는 홀드 회로 (DLB＿G4) 에 접속되고, 래치 회로 (DLA＿B3) 의 출력부 (Q) 는 홀드 회로 (DLB＿B4) 에 접속된다. 요컨대, Q(DLB＿R3) 은 홀드 회로 (DLB＿R4) 에 공급되고, Q(DLB＿G3) 은 홀드 회로 (DLB＿G4) 에 공급되고, Q(DLB＿B3) 은 홀드 회로 (DLB＿B4) 에 공급된다.

동일하게 하여, 래치 회로 (DLA) 와 홀드 회로 (DLB) 가 RGB 의 블록 단위로 순차적으로 어긋나게 접속되고, 마지막으로 래치 회로 (DLA＿R6, DLA＿G6, DLA＿B6) 의 출력부 (Q) 가, 각각 예비 홀드 회로 (DLB＿R7, DLB＿G7, DLB＿B7) 에 접속되고, Q(DLA＿R6) 은 홀드 회로 (DLB＿R7) 에, Q(DLA＿G6) 은 홀드 회로 (DLB＿G7) 에, Q(DLA＿B6) 은 홀드 회로 (DLB＿B7) 에 각각 공급된다. 따라서, 본 발명에 관련된 집적 회로 (10) 에서는, 출력 회로에 이상이 발생한 경우, 전환 스위치에 의해, 출력 회로 (11＿7), 출력 회로 (11＿8) 및 출력 회로 (11＿9) 에는, 계조 데이터는 입력되지 않게 된다.

또한, 이 때, 집적 회로 (10) 에서는, 도 50 에 나타내는 바와 같이, FlagH 내지 FlagK 에 의해 제어되는 스위치 (SWB7 내지 SWB18) 의 접속이, 단자 0 과 단자 1 의 접속으로부터 단자 0 과 단자 2 의 접속으로 전환되어 있기 때문에, 출력 회로 (11＿7), 출력 회로 (11＿8) 및 출력 회로 (11＿9) 는 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되지 않는다.

이상의 설명과 같이, 출력 회로의 불량이 검출된 경우에는, 래치 회로와 홀드 회로의 접속을 전환함과 함께, 출력 회로와 출력 단자의 접속을 전환함으로써, 불량으로 판단된 출력 회로를 분리하여, 정상인 회로를 순차적으로 시프트시키고, 다시 예비 회로를 추가함으로써, 자기 수복이 가능한 구성을 실현한다.

[실시형태 12]

본 발명의 제 12 실시형태에 대해, 도 51~도 52 를 참조하여 이하에 설명한다.

(자기 수복 회로의 구성)

첫 번째로, 도 51 을 참조하여, 본 실시형태에 관련된 표시 구동용 반도체 집적 회로 (이하, 집적 회로로 한다) (10) 의 구성에 대해 설명한다. 또한, [실시형태 7] 에 있어서의 도 41 의 설명과 동일하게, 18 개의 출력을 취출하여 설명하는데, 집적 회로 (10) 로부터의 출력은 18 개에 한정되지 않는다.

도 51 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 집적 회로 (10) 는, D－플립플롭＿20~D－플립플롭＿25 (이하, DF＿20~DF＿25 로 약칭한다) 와 스위치 (SWA1~SWA18) 와 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와 홀드 회로 (DLB＿R1~DLB＿R6, DLB＿G1~DLB＿G6 및 DLB＿B1~DLB＿B6) 와 출력 회로 (11＿1~11＿18) 와 스위치 (SWB1~SWB18) 와 신호 출력 단자 (OUT1~OUT18) 와 예비 홀드 회로 (DLB＿R7, DLB＿R8, DLB＿G7, DLB＿G8, DLB＿B7, DLB＿B8) 와 예비 출력 회로 (11＿19~11＿24) 를 구비하고 있다.

또한, 본 실시형태에서는, 특허청구범위에 있어서의 서브 홀드 회로가, 개별의 홀드 회로 (DLB) (예를 들어 홀드 회로 (DLB＿R1, DLB＿G1, DLB＿B1, DLB＿R2, DLB＿G2, DLB＿B2) 의 각각) 에 대응하고, 서브 출력 회로가, 개별의 출력 회로 (11) (출력 회로 (11＿1, 11＿2, 11＿3, 11＿4, 11＿5, 11＿6) 의 각각) 에 대응하고 있고, 홀드 회로 및 출력 회로가, 표시색을 구성하는 3 원색 RGB 마다 정부의 계조 전압에 대응하여 연속으로 배치되는 홀드 회로 (DLB) 로 이루어지는 블록 (예를 들어 홀드 회로 (DLB＿R1, DLB＿G1, DLB＿B1, DLB＿R2, DLB＿G2, DLB＿B2)) 및 출력 회로 (11) 로 이루어지는 블록 (예를 들어 출력 회로 (11＿1~11＿6) 로 이루어지는 블록) 에 대응하고 있다.

또한, 특허청구범위에 있어서의 서브 래치 회로가, 개별의 래치 회로 (DLA) (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1, DLA＿R2, DLA＿G2, DLA＿B2) 의 각각) 에 대응하고 있고, 래치 회로가, 표시색을 구성하는 3 원색 RGB 마다 정부의 계조 전압에 대응하여 연속으로 배치되는 래치 회로 (DLA) 로 이루어지는 블록 (예를 들어 래치 회로 (DLA＿R1, DLA＿G1, DLA＿B1, DLA＿R2, DLA＿G2, DLA＿B2) 로 이루어지는 블록) 에 대응하고 있다.

출력 회로 (11＿1~11＿18), 각각 계조 데이터를 계조 전압 신호로 변환하는 DAC (Digital Analog Converter) 회로와, 버퍼 회로의 역할을 갖는 연산 증폭기와, 출력 회로의 동작의 양부를 판정하는 판정 회로와, 판정 회로에 의한 동작의 양부를 나타내는 판정 플래그를 구비하고 있다. 또한, 도 51 에서는, 출력 회로 (11＿A) 에 있어서의 판정 플래그는, FlagA 로 표기하고 있다. 예를 들어 출력 회로 (11＿1) 의 양부 판정 결과는 Flag1, 출력 회로 (11＿2) 의 양부 판정 결과는 Flag2, ···출력 회로 (11＿18) 의 양부 판정 결과는 Flag18 과 같이 나타낸다. 또한, 출력 회로의 양부 판정 방법의 상세한 것은 후술하는데, 판정 플래그는, 출력 회로가 양품일 때에는 「0」, 불량일 때에는 「1」이 되도록 설정되어 있다.

또한, 집적 회로 (10) 에 포함되는 출력 회로 (11＿1~11＿18) 는, 도트 반전 구동의 정측 전압의 출력과 부측 전압의 출력의 편측에만 대응하는 회로로서, 도 51 에서는, 출력 회로 (11＿1, 11＿3, 11＿5 ···) 의 홀수 회로가 정측 전압의 출력에 대응하고, 출력 회로 (11＿2, 11＿4, 11＿6 ···) 의 짝수 회로가 부측 전압의 출력에 대응하고 있는 상태를 나타내고 있다. 그리고, 도트 반전 구동을 실시하기 위해서는, 각 출력 단자에 정측 전압과 부측 전압의 양방을 출력할 수 있을 필요가 있다. 그래서, 집적 회로 (10) 에서는, 제어 신호 (REV) 에 의한 스위치 (SWREV) 의 전환 제어를 실시하여, 출력 회로 및 출력 단자와 선택 신호선의 접속을 변경함으로써, 계조 데이터의 샘플링 타이밍을 변경하여, 정측 전압과 부측 전압의 전환을 실현하고 있다.

또한 도 51 에 나타내는 바와 같이, 집적 회로 (10) 는, 예비 홀드 회로 (DLB＿R7, DLB＿R8, DLB＿G7, DLB＿G8, DLB＿B7, DLB＿B8) 와 예비 출력 회로 (11＿19~11＿24) 를 구비하고 있다.

스위치 (SWA1~SWA18) 는, 래치 회로 (DLA＿R1~DLA＿R6, DLA＿G1~DLA＿G6 및 DLA＿B1~DLA＿B6) 와 홀드 회로 (DLB＿R1~DLB＿R8, DLB＿G1~DLB＿G8 및 DLB＿B1~DLB＿B8) 사이에 형성되어 있다. 스위치 (SWB1~SWB18) 는, 출력 회로 (11＿1~11＿24) 와 출력 단자 (OUT1~OUT18) 사이에 형성되어 있다. 또한, 도 51 에 나타내는 바와 같이, DLB＿R1~DLB＿R8, DLB＿G1~DLB＿G8 및 DLB＿B1~DLB＿B8 은, 출력 회로 (11＿1~11＿24) 와 접속되어 있고, 각각 영상 신호 출력부에 대응하는 출력 블록을 형성하고 있다.

스위치 (SWA1~SWA18) 및 스위치 (SWB1~SWB18) 는, 각각 단자 0, 단자 1 및 단자 2 를 구비하고 있고, 단자 0 과 단자 1 을 접속시키는 상태와, 단자 0 과 단자 2 를 접속시키는 상태의 2 가지 상태를 갖는 스위치 회로로서, FlagL~FlagP 의 값에 기초하여 접속 상태는 전환된다. FlagL~FlagP 는, Flag1 내지 Flag18 의 조합으로 결정되고, 조합은 도 51 의 아래에 논리식으로서 기재하고 있다. FlagL~FlagP 는, 도시되지 않은 제어부에 의해 결정된다. 그리고, 특허청구범위에 있어서의 접속 전환 수단은, 도시되지 않은 제어부 및 각 스위치 (SWB1~SWB18) 에 대응하고 있고, 특허청구범위에 있어서의 선택 수단은, 도시되지 않은 제어부 및 각 스위치 (SWA1~SWA18) 에 대응하고 있다.

(통상 동작)

다음으로, 집적 회로 (10) 에 있어서 불량인 출력 회로가 발생하지 않은 경우의 동작, 즉, 통상적인 동작을, 도 51 을 이용하여 설명한다. 상기 서술한 바와 같이, 도 51 은 본 실시형태에 관련된, 통상 동작을 실시하는 경우의 집적 회로 (10) 의 구성을 나타내는 도면이다. 본 실시형태에서는, 스위치 (SWREV) 에 있어서, 단자 0 과 단자 1 이 접속된 상태에 대해 설명한다.

이하에, 집적 회로 (10) 의 동작에 대해 설명한다. 집적 회로 (10) 에 있어서도, DF＿20~DF＿25 에 의해 포인터용 시프트 레지스터가 구성되어 있고, 그 동작은, 실시형태 3 에 있어서의 집적 회로 (10) 의 포인터용 시프트 레지스터와 동일하다.

또한, 래치 회로 (DLA＿B1) 는, 입력되어 있는 Q(DF＿20) 이 「H」일 때에, DATAB 신호선을 통해 「B1」의 계조 데이터를 받아들인다. 그 후, Q(DF＿20) 이 「L」이 될 때에는, DATAB 신호선을 통해 「G1」의 계조 데이터가 입력되어 있는 상태가 계속되고 있기 때문에, 래치 회로 (DLA＿B1) 의 출력부 (Q) 로부터의 출력인 Q(DLA＿B1) 로 하고, 이후, 「B1」이 유지된다. 동일하게, Q(DF＿20)Q(DF＿25) 가 「L」이 될 때, DLA＿B2~DLA＿B6 의 출력부 (Q) 로부터의 출력으로 하고, 이후, 계조 데이터 「B2」~「B6」이 유지된다. 이 때, 홀드 회로 (DLB＿B1~DLB＿B6) 의 입력부 (D) 에는, DLA＿B1~DLA＿B6 의 출력부 (Q) 에 있어서 유지된 데이터가 입력되어 있다.

(자기 수복의 동작)

집적 회로 (10) 에 있어서, 출력 회로 (11＿7) 에 이상이 발생하여, 판정 회로에 의해 Flag7 이 「1」로 설정된 경우의 동작, 즉, 자기 수복의 동작에 대해, 도 52 을 이용하여 설명한다.

도 52 는 본 실시형태에 관련된, 자기 수복 동작을 실시하는 경우의 집적 회로 (10) 의 상태를 나타내는 도면이다. 집적 회로 (10) 에서는, 출력 회로 (11＿7) 에 이상이 발생하여, Flag7 이 「1」로 설정되면, Flag7 을 포함하는 OR 로 구성되는 FlagC~FlagK 는 「1」이 된다. 이 때문에, SWA7~SWA18 의 접속 상태는, 단자 0 과 단자 1 의 접속으로부터, 단자 0 과 단자 2 사이의 접속으로 변경된다.

이로써, 홀드 회로 (DLB＿R3, DLB＿R4, DLB＿G3, DLB＿G4, DLB＿B3, DLB＿B4) 에 대한 입력은 오픈이 되고, 래치 회로 (DLA＿R3, DLA＿R4, DLA＿G3, DLA＿G4, DLA＿B3, DLA＿B4) 의 출력부 (Q) 는, 각각 홀드 회로 (DLB＿R5, DLB＿R6, DLB＿G5, DLB＿G6, DLB＿B5, DLB＿B6) 에 접속된다. 요컨대, Q(DLB＿R3), Q(DLB＿R4), Q(DLB＿G3), Q(DLB＿G4), Q(DLB＿B3), Q(DLB＿B4) 는, 각각 홀드 회로 (DLB＿R5, DLB＿R6, DLB＿G5, DLB＿G6, DLB＿B5, DLB＿B6) 에 공급된다.

동일하게 하여, 래치 회로 (DLA) 와 홀드 회로 (DLB) 가 RGB 의 블록 단위로 순차적으로 어긋나게 접속되고, 마지막으로 래치 회로 (DLA＿R5, DLA＿R6, DLA＿G5, DLA＿G6, DLA＿B5, DLA＿B6) 의 출력부 (Q) 가, 각각 홀드 회로 (DLB＿R7, DLB＿R8, DLB＿G7, DLB＿G8, DLB＿B7, DLB＿B8) 에 접속되고, Q(DLA＿R5), Q(DLA＿R6), Q(DLA＿G5), Q(DLA＿G6), Q(DLA＿B5), Q(DLA＿B6) 은, 각각 홀드 회로 (DLB＿R7, DLB＿R8, DLB＿G7, DLB＿G8, DLB＿B7, DLB＿B8) 에 공급된다. 따라서, 본 발명에 관련된 집적 회로 (10) 에서는, 출력 회로에 이상이 발생한 경우, 전환 스위치에 의해, 홀드 회로 (DLB＿R3, DLB＿R4, DLB＿G3, DLB＿G4, DLB＿B3, DLB＿B4) 에는, 계조 데이터는 입력되지 않게 된다.

또한, 이 때, 집적 회로 (10) 에서는, 도 52 에 나타내는 바와 같이, FlagO 및 FlagP 에 의해 제어되는 스위치 (SWB7~SWB18) 의 접속이, 단자 0 과 단자 1 의 접속으로부터 단자 0 과 단자 2 의 접속으로 전환되어 있기 때문에, 출력 회로 (11＿7), 출력 회로 (11＿8), 출력 회로 (11＿9), 출력 회로 (11＿10), 출력 회로 (11＿11), 출력 회로 (11＿12) 는 출력 단자 (OUT1~OUT18) 의 어느 것에도 접속되지 않는다.

또한, 본 발명에 관련된 구동 회로에서는, 상기 각 출력 회로 블록은, 추가로 상기 출력 회로의 입력에 부여하는 신호를 기억하는 회로를 포함하고, 상기 예비 출력 회로 블록은, 추가로 상기 예비 출력 회로의 입력에 부여하는 신호를 기억하는 회로를 포함하고 있어도 된다.

또한, 본 발명에 관련된 구동 회로에서는, 상기 테스트용의 제 1 입력 신호와 상기 테스트용의 제 2 입력 신호는, 상이한 크기의 신호이고, 상기 제어 수단은, 상기 상이한 크기의 제 1 입력 신호 및 제 2 입력 신호가 공급되었을 때에 상기 비교 수단으로부터 이론적으로 도출되는 비교 결과의 이론값을 출력하고, 상기 판정 수단은, 상기 비교 결과와 상기 이론값이 상이한 경우에, 상기 각 출력 회로를 불량이라고 판정해도 된다.

또한, 본 발명에 관련된 구동 회로에서는, 상기 판정 수단의 판정 결과를 나타내는 플래그를 저장하는 플래그 저장 수단을 추가로 구비하고, 상기 접속 전환 수단은, 상기 플래그의 값이, 상기 각 출력 회로가 불량인 것을 나타낼 때, 그 불량을 나타내는 출력 회로의 출력 신호가 출력되는 출력 단자에, 상기 출력 버퍼 대신에 상기 예비 출력 버퍼를 접속시키고, 상기 입력 전환 수단은, 상기 플래그의 값이, 상기 각 출력 회로가 불량인 것을 나타낼 때, 그 불량을 나타내는 출력 회로에 통상 동작시에 입력되는 입력 신호의 입력처를, 당해 출력 회로로부터 상기 예비 출력 회로로 전환해도 된다.

또한, 본 발명에 관련된 구동 회로에서는, 상기 제어 수단은, 상기 표시 패널이 표시하는 화상에 영향을 주지 않는 기간에, 자기 검출 수복 동작으로 전환해도 된다.

또한, 본 발명에 관련된 구동 회로에서는, 상기 구동 회로에 공급되는 전원 전류의 값을 검출하는 검출 수단과, 상기 구동 회로의 정상 동작시에 있어서의 상기 전원 전류의 값을 미리 기억하는 정상 전류값 기억 수단과, 상기 검출 수단으로부터의 전원 전류의 값과, 상기 정상 전류값 기억 수단으로부터의 전원 전류의 값을 비교하는 전류값 비교 수단과, 상기 전류값 비교 수단의 비교 결과에 기초하여 상기 구동 회로가 불량인지의 여부를 판정하는 구동 회로 판정 수단을 추가로 구비하고, 상기 제어 수단은, 상기 구동 회로 판정 수단의 판정 결과가 불량인 경우에, 자기 검출 수복 동작으로 전환해도 된다.

또한, 본 발명에 관련된 구동 회로에서는, 상기 제어 수단은, 상기 표시 패널의 전원 투입 직후에 자기 검출 수복 동작으로 전환해도 된다.

또한, 본 발명에 관련된 구동 회로에서는, 상기 제어 수단은, 상기 표시 패널의 수직 귀선 (歸線) 기간에, 자기 검출 수복 동작으로 전환해도 된다.

또한, 본 발명에 관련된 구동 회로에서는, 상기 각 출력 단자로부터 상기 표시 패널로의 신호 전송로를 차단하는 차단 수단을 추가로 구비하고, 상기 제어 수단은, 상기 차단 수단이, 상기 각 출력 단자로부터 상기 표시 패널로의 신호 전송로를 차단한 후에, 자기 검출 수복 동작으로 전환해도 된다.

또한, 본 발명에 관련된 구동 회로는, 표시 패널에 접속된 N (N：양의 짝수) 개의 출력 단자와, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력하는 출력 회로 및, 상기 출력 회로의 출력 신호를 버퍼링하여 상기 각 출력 단자에 출력하는, 연산 증폭기를 사용한 출력 버퍼를 포함하는, 상기 출력 단자마다 형성된 출력 회로 블록과, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력할 수 있는 제 1 예비 출력 회로 및, 상기 제 1 예비 출력 회로의 출력 신호를 버퍼링하여 상기 홀수 번째의 출력 단자에 출력할 수 있는, 연산 증폭기를 사용한 제 1 예비 출력 버퍼를 포함하는, 1 개의 제 1 예비 출력 회로 블록과, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력할 수 있는 제 2 예비 출력 회로 및, 상기 제 2 예비 출력 회로의 출력 신호를 버퍼링하여 상기 짝수 번째의 출력 단자에 출력할 수 있는, 연산 증폭기를 사용한 제 2 예비 출력 버퍼를 포함하는, 1 개의 제 2 예비 출력 회로 블록을 구비한, 상기 표시 패널을 구동시키는 구동 회로로서, 당해 구동 회로에 있어서의 통상 동작과 자기 검출 수복 동작의 전환을 제어하여, 통상 동작시에는, 입력 신호를 상기 복수의 출력 회로에 입력시키고, 자기 검출 수복 동작시에는, 테스트용의 제 1 입력 신호를 상기 홀수 번째의 출력 회로 및 상기 제 1 예비 출력 회로에 입력시킴과 함께, 테스트용의 제 2 입력 신호를 상기 짝수 번째의 출력 회로 및 상기 제 2 예비 출력 회로에 입력시키는 제어 수단과, 상기 제어 수단에 의해 자기 검출 수복 동작으로 전환되어 있는 동안, 불량이 된 당해 구동 회로를 자기 수복하는 자기 수복 수단을 구비하고, 상기 자기 수복 수단은, 상기 각 출력 회로로부터의 출력 신호와, 당해 각 출력 회로에 인접하는 출력 회로로부터의 출력 신호를 비교하는 비교 수단과, 상기 비교 수단의 비교 결과에 기초하여 상기 각 출력 회로 및 당해 각 출력 회로에 인접하는 출력 회로가 불량인지의 여부를 판정하는 판정 수단과, 상기 판정 수단의 판정 결과가 불량인 경우, 상기 불량이라고 판정한 출력 회로의 출력 신호가 출력되는 출력 단자, 및 당해 출력 회로에 인접하는 출력 회로의 출력 신호가 출력되는 출력 단자에, 상기 각 출력 버퍼 대신에 상기 제 1 예비 출력 버퍼 및 상기 제 2 예비 출력 버퍼를 각각 접속시키는 접속 전환 수단과, 상기 판정 수단의 판정 결과가 불량인 경우, 상기 불량이라고 판정한 출력 회로 및 당해 출력 회로에 인접하는 출력 회로에 통상 동작시에 입력되는 각 입력 신호의 입력처를, 당해 각 출력 회로로부터 상기 제 1 예비 출력 회로 및 상기 제 2 예비 출력 회로로 각각 전환하는 입력 전환 수단을 구비하고, 상기 비교 수단으로서, 상기 각 출력 회로 블록의 연산 증폭기를 사용하고, 상기 홀수 번째의 출력 회로 블록의 연산 증폭기는, 상기 제어 수단의 전환 제어에 의해, 통상 동작시에는, 정극성 입력 단자에 상기 홀수 번째의 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 자신의 출력이 부귀환함으로써, 상기 출력 버퍼로 전환되고, 자기 검출 수복 동작시에는, 정극성 입력 단자에 상기 홀수 번째의 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 상기 홀수 번째의 출력 회로에 인접하는 짝수 번째의 출력 회로로부터의 출력 신호가 입력됨으로써, 상기 비교 수단으로 전환되고, 상기 짝수 번째의 출력 회로 블록의 연산 증폭기는, 상기 제어 수단의 전환 제어에 의해, 통상 동작시에는, 정극성 입력 단자에 상기 짝수 번째의 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 자신의 출력이 부귀환함으로써, 상기 출력 버퍼로 전환되고, 자기 검출 수복 동작시에는, 정극성 입력 단자에 상기 짝수 번째의 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 상기 짝수 번째의 출력 회로에 인접하는 홀수 번째의 출력 회로로부터의 출력 신호가 입력됨으로써, 상기 비교 수단으로 전환되어도 된다.

또한, 본 발명에 관련된 구동 회로에서는, 상기 테스트용의 제 1 입력 신호와 상기 테스트용의 제 2 입력 신호는, 상이한 크기의 신호이고, 상기 제어 수단은, 상기 상이한 크기의 제 1 입력 신호 및 제 2 입력 신호가 공급되었을 때에 상기 비교 수단으로부터 이론적으로 도출되는 비교 결과의 이론값을 출력하고, 상기 판정 수단은, 상기 비교 결과와 상기 이론값이 상이한 경우에, 상기 각 출력 회로 및 당해 각 출력 회로에 인접하는 출력 회로를 불량이라고 판정해도 된다.

또한, 본 발명에 관련된 표시 장치에서는, 상기 구동 회로와, 상기 표시 패널을 구비하고 있어도 된다.

또한, 본 발명에 관련된 표시 장치는, 표시 패널과, 상기 표시 패널에 접속된 제 1 출력 단자 및 복수의 제 2 출력 단자를 갖고, 상기 표시 패널을 구동시키는 구동 회로를 구비한 표시 장치로서, 상기 구동 회로는, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력하는 출력 회로 및, 상기 출력 회로의 출력 신호를 버퍼링하여 상기 각 제 2 출력 단자에 출력하는, 연산 증폭기를 사용한 출력 버퍼를 포함하는, 상기 제 2 출력 단자마다 형성된 출력 회로 블록과, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력할 수 있는 예비 출력 회로 및, 상기 예비 출력 회로의 출력 신호를 버퍼링하여 상기 제 1 출력 단자에 출력하는, 연산 증폭기를 사용한 예비 출력 버퍼를 포함하는 1 개의 예비 출력 회로 블록과, 당해 구동 회로에 있어서의 통상 동작과 자기 검출 수복 동작의 전환을 제어하여, 통상 동작시에는, 입력 신호를 상기 복수의 출력 회로에 입력시키고, 자기 검출 수복 동작시에는, 테스트용의 제 1 입력 신호를 상기 복수의 출력 회로에 입력시킴과 함께, 테스트용의 제 2 입력 신호를 상기 예비 출력 회로에 입력시키는 제어 수단과, 상기 제어 수단에 의해 자기 검출 수복 동작으로 전환되어 있는 동안, 불량이 된 당해 구동 회로를 자기 수복하는 자기 수복 수단을 구비하고, 상기 자기 수복 수단은, 상기 각 출력 회로로부터의 출력 신호와, 상기 예비 출력 회로로부터의 출력 신호를 비교하는 비교 수단과, 상기 비교 수단의 비교 결과에 기초하여 상기 각 출력 회로가 불량인지의 여부를 판정하는 판정 수단과, 상기 판정 수단의 판정 결과가 불량인 경우, 상기 불량이라고 판정한 출력 회로에 통상 동작시에 입력되는 입력 신호의 입력처를, 당해 출력 회로로부터 상기 예비 출력 회로로 전환하는 입력 전환 수단을 구비하고 있고, 상기 표시 패널은, 상기 판정 수단으로부터의 판정 결과가 불량이었을 경우, 당해 표시 패널을 구동시키는 출력 신호로서, 상기 불량이라고 판정된 출력 회로로부터 상기 출력 버퍼 및 상기 제 2 출력 단자를 통해 출력된 출력 신호를, 상기 예비 출력 회로로부터 상기 예비 출력 버퍼 및 상기 제 1 출력 단자를 통해 출력된 출력 신호로 전환하는 전환 수단을 구비하고, 상기 구동 회로에서는, 상기 비교 수단으로서, 상기 각 출력 회로 블록의 연산 증폭기를 사용하고, 상기 각 출력 회로 블록의 연산 증폭기는, 상기 제어 수단의 전환 제어에 의해, 통상 동작시에는, 정극성 입력 단자에 상기 각 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 자신의 출력이 부귀환함으로써, 상기 출력 버퍼로 전환되고, 자기 검출 수복 동작시에는, 정극성 입력 단자에 상기 각 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 상기 예비 출력 회로로부터의 출력 신호가 입력됨으로써, 상기 비교 수단으로 전환되어도 된다.

또한, 본 발명에 관련된 표시 장치는, 표시 패널과, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력하는 출력 회로 및, 상기 출력 회로의 출력 신호를 버퍼링하여 상기 표시 패널에 출력하는, 연산 증폭기를 사용한 출력 버퍼를 포함하는, 복수의 출력 회로 블록과, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력할 수 있는 예비 출력 회로 및, 상기 예비 출력 회로의 출력 신호를 버퍼링하여 상기 표시 패널에 출력하는, 연산 증폭기를 사용한 예비 출력 버퍼를 포함하는, 1 개의 예비 출력 회로 블록과, 통상 동작과 자기 검출 수복 동작의 전환을 제어하여, 통상 동작시에는, 입력 신호를 상기 복수의 출력 회로에 입력시키고, 자기 검출 수복 동작시에는, 테스트용의 제 1 입력 신호를 상기 복수의 출력 회로에 입력시킴과 함께, 테스트용의 제 2 입력 신호를 상기 예비 출력 회로에 입력시키는 제어 수단과, 상기 제어 수단에 의해 자기 검출 수복 동작으로 전환되어 있는 동안, 불량이 된 상기 복수의 출력 회로를 자기 수복하는 자기 수복 수단을 구비하고, 상기 자기 수복 수단은, 상기 각 출력 회로로부터의 출력 신호와, 상기 예비 출력 회로로부터의 출력 신호를 비교하는 비교 수단과, 상기 비교 수단의 비교 결과에 기초하여 상기 각 출력 회로가 불량인지의 여부를 판정하는 판정 수단과, 상기 판정 수단의 판정 결과가 불량인 경우, 상기 표시 패널을 구동시키는 출력 신호로서, 상기 불량이라고 판정한 출력 회로로부터의 출력 신호를, 상기 예비 출력 회로로부터의 출력 신호로 전환하는 전환 수단과, 상기 판정 수단의 판정 결과가 불량인 경우, 상기 불량이라고 판정한 출력 회로에 통상 동작시에 입력되는 입력 신호의 입력처를, 당해 출력 회로로부터 상기 예비 출력 회로로 전환하는 입력 전환 수단을 구비하고, 상기 비교 수단으로서, 상기 각 출력 회로 블록의 연산 증폭기를 사용하고, 상기 각 출력 회로 블록의 연산 증폭기는, 상기 제어 수단의 전환 제어에 의해, 통상 동작시에는, 정극성 입력 단자에 상기 각 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 자신의 출력이 부귀환함으로써, 상기 출력 버퍼로 전환되고, 자기 검출 수복 동작시에는, 정극성 입력 단자에 상기 각 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 상기 예비 출력 회로로부터의 출력 신호가 입력됨으로써, 상기 비교 수단으로 전환되어도 된다.

또한, 본 발명의 구동 회로를 이하와 같이 구성해도 된다.

(제 1 구성)

표시 장치에 접속된 출력 단자와, 상기 출력 단자에 접속 가능한 출력 회로를 포함하는 출력 회로 블록과, 상기 출력 단자에 접속 가능한 예비 출력 회로를 포함하는 예비 출력 회로 블록과,

상기 출력 회로가 양호한지 불량인지를 판정하는 판정부를 구비한, 상기 표시 장치를 구동시키는 구동 회로로서, 상기 판정부의 판정 결과가 불량인 경우, 상기 불량으로 판단된 출력 회로가 접속되어 있던 출력 단자에, 상기 예비 출력 회로 블록을 포함한, 출력 회로가 순차적으로 이행하고, 상기 출력 회로 블록으로부터, 상기 불량으로 판단된 출력 회로를 무효로 하는 전환 회로를 구비한 것을 특징으로 하는 구동 회로.

(제 2 구성)

시프트 레지스터에 의해 작성되는 펄스 신호에 의해, 표시용 데이터를 순차적으로 받아들이는 복수의 샘플링 회로와, 상기 샘플링 회로에 각각 접속되는, 표시용 출력 회로와, 상기 출력 회로가 양호한지 불량인지를 판정하는 판정부를 구비한, 표시 장치를 구동시키는 구동 회로로서, 상기 판정부의 판정 결과가 불량인 경우, 상기 펄스 신호를 전환함으로써, 상기 불량으로 판단된 출력 회로로 연결되는 샘플링 회로를 무효로 하고, 상기 복수의 샘플링 회로가 순차적으로 이행함으로써, 상기 불량으로 판단된 출력 회로의 데이터 샘플링을 무효로 하는 전환 회로를 구비한 것을 특징으로 하는 구동 회로.

(제 3 구성)

예비 출력 회로를 표시 화소를 구성하는 색의 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 상기 단위의 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 제 1 구성 혹은 제 2 구성에 기재된 구동 회로.

(제 4 구성)

제 3 구성에 기재된 예비 출력 회로를 3 출력 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 3 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 구동 회로.

(제 5 구성)

예비 출력 회로를 표시 화소를 구성하는 색의 단위의 정수배 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 상기 단위의 정수배의 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 제 1 구성 혹은 제 2 구성에 기재된 구동 회로.

(제 6 구성)

제 5 구성에 기재된 예비 출력 회로를 6 출력 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 6 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 구동 회로.

(제 7 구성)

도트 반전 구동에 대응하는 것을 특징으로 하는, 제 5 구성 혹은 제 6 구성에 기재된 구동 회로.

(제 8 구성)

카운터와 디코더에서 작성되는 펄스 신호에 의해, 표시용 데이터를 순차적으로 받아들이는 복수의 샘플링 회로와, 상기 샘플링 회로에 각각 접속되는 표시용 출력 회로와, 상기 출력 회로가 양호한지 불량인지를 판정하는 판정 수단을 구비한, 표시 장치를 구동시키는 구동 회로로서, 상기 판정 수단의 판정 결과가 불량인 경우, 상기 펄스 신호를 전환함으로써, 상기 불량으로 판단된 출력 회로로 연결되는 샘플링 회로를 무효로 하고, 상기 복수의 샘플링 회로가 순차적으로 이행함으로써, 상기 불량으로 판단된 출력 회로의 데이터 샘플링을 무효로 하는 전환 회로를 구비한 것을 특징으로 하는 구동 회로.

(제 9 구성)

예비 출력 회로를 표시 화소를 구성하는 색의 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 상기 단위의 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 제 8 구성에 기재된 구동 회로.

(제 10 구성)

상기 색의 단위로서, 예비 출력 회로를 3 출력 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 3 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 제 9 구성에 기재된 구동 회로.

(제 11 구성)

예비 출력 회로를 표시 화소를 구성하는 색의 단위의 정수배 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 상기 단위의 정수배의 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 제 8 구성에 기재된 구동 회로.

(제 12 구성)

예비 출력 회로를 6 출력 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 6 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 제 11 구성에 기재된 구동 회로.

(제 13 구성)

도트 반전 구동에 대응하는 것을 특징으로 하는, 제 11 구성 혹은 제 12 구성에 기재된 구동 회로.

(제 14 구성)

표시 데이터를 시분할로 받아들이는 샘플링 회로와, 상기 샘플링 회로에서 받아들인 표시 데이터를 축차 기억하는 복수의 제 1 래치 회로와, 샘플링 회로의 시분할에서의 표시 데이터 받아들임 종료 후, 제 1 래치 회로의 표시 데이터가 전송되는 복수의 제 2 래치 회로와, 표시 장치에 접속된 출력 단자와, 상기 출력 단자에 접속 가능한, 상기 제 2 래치 회로의 표시 데이터에 기초하여 출력을 실시하는 출력 회로군과, 상기 출력 단자에 접속 가능한 적어도 1 개 이상의 예비 출력 회로와, 상기 출력 회로가 양호한지 불량인지를 판정하는 판정 수단을 구비한, 상기 표시 장치를 구동시키는 구동 회로로서, 상기 판정 수단의 판정 결과가 불량인 경우, 상기 불량으로 판단된 출력 회로가 접속되어 있던 출력 단자에, 상기 예비 출력 회로를 포함한 출력 회로가 순차적으로 이행하고, 상기 출력 회로군으로부터, 상기 불량으로 판단된 출력 회로를 무효로 하는 전환 회로를 구비한 것을 특징으로 하는 표시용 구동 회로.

(제 15 구성)

표시 데이터를 시분할로 받아들이는 샘플링 회로와, 상기 샘플링 회로에서 받아들인 표시 데이터를 축차 기억하는 복수의 제 1 래치 회로와, 샘플링 회로의 시분할에서의 표시 데이터 받아들임 종료 후, 제 1 래치 회로의 표시 데이터가 전송되는 복수의 제 2 래치 회로와, 표시 장치에 접속된 출력 단자와, 상기 출력 단자에 접속 가능한, 상기 제 2 래치 회로와 상기 제 2 래치 회로의 표시 데이터에 기초하여 출력을 실시하는 출력 회로 블록군과, 상기 출력 단자에 접속 가능한 예비 출력 회로와 예비 제 2 래치 회로를 포함하는, 적어도 1 개 이상의 예비 출력 회로 블록과, 상기 출력 회로가 양호한지 불량인지를 판정하는 판정 수단을 구비한, 상기 표시 장치를 구동시키는 구동 회로로서, 상기 판정 수단의 판정 결과가 불량인 경우, 상기 불량으로 판단된 출력 회로가 접속되어 있던 출력 단자에, 상기 예비 출력 회로 블록을 포함한 출력 회로 블록이 순차적으로 이행하고, 상기 출력 회로 블록군으로부터, 상기 불량으로 판단된 출력 회로 블록을 무효로 하는 전환 회로를 구비한 것을 특징으로 하는 표시용 구동 회로.

(제 16 구성)

예비 출력 회로를 표시 화소를 구성하는 색의 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 상기 단위의 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 제 14 구성 혹은 제 15 구성에 기재된 구동 회로.

(제 17 구성)

상기 색 단위로서, 예비 출력 회로를 3 출력 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 3 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 제 16 구성에 기재된 구동 회로.

(제 18 구성)

예비 출력 회로를 표시 화소를 구성하는 색의 단위의 정수배 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 상기 단위의 정수배의 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 제 14 구성 혹은 제 15 구성에 기재된 구동 회로.

(제 19 구성)

상기 예비 출력 회로를 6 출력 단위로 구비하고, 불량으로 판단된 출력 회로를 포함하는 6 출력을 무효로 하여, 전환을 실시하는 것을 특징으로 하는 제 18 구성에 기재된 구동 회로.

(제 20 구성)

도트 반전 구동에 대응하는 것을 특징으로 하는, 제 18 구성 혹은 제 19 구성에 기재된 구동 회로.

본 발명은 상기 서술한 각 실시형태에 한정되는 것은 아니며, 청구항에 나타낸 범위에서 여러가지 변경이 가능하고, 상이한 실시형태에 각각 개시된 기술적 수단을 적절히 조합하여 얻어지는 실시형태에 대해서도 본 발명의 기술적 범위에 포함된다.

본 발명에 관련된 구동 회로는, 표시 패널에 접속된 m 개 (m 은 2 이상의 자연수) 출력 단자와, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력하는 출력 회로 및, 상기 출력 회로의 출력 신호를 버퍼링하여 상기 각 출력 단자에 출력하는, 연산 증폭기를 사용한 출력 버퍼를 포함하는, 상기 출력 단자마다 형성된 m＋1 개의 출력 회로 블록을 구비한, 상기 표시 패널을 구동시키는 구동 회로로서, 상기 출력 회로 블록 중, m＋1 번째의 출력 회로 블록은, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력할 수 있는 예비 출력 회로 및, 상기 예비 출력 회로의 출력 신호를 버퍼링하여 상기 복수의 출력 단자에 출력할 수 있는, 연산 증폭기를 사용한 예비 출력 버퍼를 포함하는 예비 출력 회로 블록이고, 당해 구동 회로에 있어서의 통상 동작과 자기 검출 수복 동작의 전환을 제어하여, 통상 동작시에는, 입력 신호를 상기 복수의 출력 회로에 입력시키고, 자기 검출 수복 동작시에는, 테스트용의 제 1 입력 신호를 상기 복수의 출력 회로에 입력시킴과 함께, 테스트용의 제 2 입력 신호를 상기 예비 출력 회로에 입력시키는 제어 수단과, 상기 제어 수단에 의해 자기 검출 수복 동작으로 전환되어 있는 동안, 불량이 된 당해 구동 회로를 자기 수복하는 자기 수복 수단을 구비하고, 상기 자기 수복 수단은, 상기 각 출력 회로로부터의 출력 신호와, 상기 예비 출력 회로로부터의 출력 신호를 비교하는 비교 수단과, 상기 비교 수단의 비교 결과에 기초하여 상기 각 출력 회로가 불량인지의 여부를 판정하는 판정 수단과, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째 (h 는 m 이하의 자연수) 의 상기 출력 단자에 h 번째의 상기 출력 회로를 접속시키는 한편, 상기 판정 수단에 의해, i 번째 (i 는 m 이하의 자연수) 의 상기 출력 회로가 불량이라고 판정된 경우, j 번째 (j 는 i―1 이하의 자연수) 의 상기 출력 단자에 j 번째의 상기 출력 회로를 접속시킴과 함께, k 번째 (k 는 i 이상 m 이하의 자연수) 의 상기 출력 단자에, k＋1 번째의 상기 출력 회로를 접속시키는 접속 전환 수단과, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 받아들이는 상기 출력 회로로서, h 번째의 상기 출력 회로를 선택하고, 상기 판정 수단에 의해, i 번째의 상기 출력 회로가 불량이라고 판정된 경우, j 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 받아들이는 상기 출력 회로로서, j 번째의 출력 회로를 선택함과 함께, k 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 받아들이는 상기 출력 회로로서, k＋1 번째의 출력 회로를 선택하는 선택 수단을 구비하고, 상기 비교 수단으로서, 상기 각 출력 회로 블록의 연산 증폭기를 사용하고, 상기 각 출력 회로 블록의 연산 증폭기는, 상기 제어 수단의 전환 제어에 의해, 통상 동작시에는, 정극성 입력 단자에 상기 각 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 자신의 출력이 부귀환함으로써, 상기 출력 범퍼로 전환되고, 자기 검출 수복 동작시에는, 정극성 입력 단자에 상기 각 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 상기 예비 출력 회로로부터의 출력 신호가 입력됨으로써, 상기 비교 수단으로 전환되는 것을 특징으로 하고 있다.

그러므로, 본 발명에 관련된 구동 회로는, 각 출력 회로의 양부를 판정하는 판정 수단을 구비하고 있고, 상기 접속 전환 수단은, 판정 수단에 의한 판정 결과에 따라, 상기 서술한 바와 같이, 각 출력 단자와 각 출력 회로의 접속을 전환한다. 요컨대, 본 발명에 관련된 구동 회로는, 자신이 구비하는 각 출력 회로의 양부를 판정하여, 출력 회로에 문제가 있는 것을 검출하면, 구동 회로 자신이 자기 수복을 실시하고, 바꿔 말하면, 인간이 수리를 실시하지 않고, 정상인 출력 회로를 사용하여, 영상 신호를 각 출력 단자에 출력할 수 있다. 따라서, 본 발명의 구동 회로는, 결함이 있는 출력 회로를 검출한 경우에 자기 수복할 수 있고, 게다가 출력 회로에 접속되는 배선을 보다 간략화할 수 있게 되는 효과를 발휘한다.

발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 분명히 하는 것으로서, 그러한 구체예에만 한정하여 좁은 의미로 해석되어야 하는 것은 아니며, 본 발명의 정신과 다음에 기재하는 청구의 범위 내에서, 다양하게 변경하여 실시할 수 있는 것이다.

산업상 이용가능성

본 발명은, 출력 회로의 결함 검출 및 자기 수복의 구체적인 수단을 구비하여, 보다 용이하게 출력 회로의 문제를 대처할 수 있는, 표시 장치 구동용의 집적 회로 및 그 구동 회로를 구비한 표시 장치를 제공하는 것으로서, 특히, 대형 액정 표시 장치나 고정세 TV 에 이용할 수 있다.

Claims

표시 패널에 접속된 m 개 (m 은 2 이상의 자연수) 출력 단자와,
상기 표시 패널을 구동시키기 위한 출력 신호를 출력하는 출력 회로 및, 상기 출력 회로의 출력 신호를 버퍼링하여 상기 각 출력 단자에 출력하는, 연산 증폭기를 사용한 출력 버퍼를 포함하는, 상기 출력 단자마다 형성된 m＋1 개의 출력 회로 블록을 구비한, 상기 표시 패널을 구동시키는 구동 회로로서,
상기 출력 회로 블록 중, m＋1 번째의 출력 회로 블록은, 상기 표시 패널을 구동시키기 위한 출력 신호를 출력할 수 있는 예비 출력 회로 및, 상기 예비 출력 회로의 출력 신호를 버퍼링하여 상기 복수의 출력 단자에 출력할 수 있는, 연산 증폭기를 사용한 예비 출력 버퍼를 포함하는 예비 출력 회로 블록이고,
당해 구동 회로에 있어서의 통상 동작과 자기 검출 수복 동작의 전환을 제어하여, 통상 동작시에는, 입력 신호를 상기 복수의 출력 회로에 입력시키고, 자기 검출 수복 동작시에는, 테스트용의 제 1 입력 신호를 상기 복수의 출력 회로에 입력시킴과 함께, 테스트용의 제 2 입력 신호를 상기 예비 출력 회로에 입력시키는 제어 수단과,
상기 제어 수단에 의해 자기 검출 수복 동작으로 전환되어 있는 동안, 불량이 된 당해 구동 회로를 자기 수복하는 자기 수복 수단을 구비하고,
상기 자기 수복 수단은,
상기 각 출력 회로로부터의 출력 신호와, 상기 예비 출력 회로로부터의 출력 신호를 비교하는 비교 수단과,
상기 비교 수단의 비교 결과에 기초하여 상기 각 출력 회로가 불량인지의 여부를 판정하는 판정 수단과,
상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째 (h 는 m 이하의 자연수) 의 상기 출력 단자에 h 번째의 상기 출력 회로를 접속시키는 한편, 상기 판정 수단에 의해, i 번째 (i 는 m 이하의 자연수) 의 상기 출력 회로가 불량이라고 판정된 경우, j 번째 (j 는 i―1 이하의 자연수) 의 상기 출력 단자에 j 번째의 상기 출력 회로를 접속시킴과 함께, k 번째 (k 는 i 이상 m 이하의 자연수) 의 상기 출력 단자에, k＋1 번째의 상기 출력 회로를 접속시키는 접속 전환 수단과,
상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 받아들이는 상기 출력 회로로서, h 번째의 상기 출력 회로를 선택하고, 상기 판정 수단에 의해, i 번째의 상기 출력 회로가 불량이라고 판정된 경우, j 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 받아들이는 상기 출력 회로로서, j 번째의 출력 회로를 선택함과 함께, k 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 받아들이는 상기 출력 회로로서, k＋1 번째의 출력 회로를 선택하는 선택 수단을 구비하고,
상기 비교 수단으로서, 상기 각 출력 회로 블록의 연산 증폭기를 사용하고,
상기 각 출력 회로 블록의 연산 증폭기는, 상기 제어 수단의 전환 제어에 의해, 통상 동작시에는, 정극성 (正極性) 입력 단자에 상기 각 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 (負極性) 입력 단자에 자신의 출력이 부 (負) 귀환함으로써, 상기 출력 버퍼로 전환되고, 자기 검출 수복 동작시에는, 정극성 입력 단자에 상기 각 출력 회로로부터의 출력 신호가 입력됨과 함께, 부극성 입력 단자에 상기 예비 출력 회로로부터의 출력 신호가 입력됨으로써, 상기 비교 수단으로 전환되는 것을 특징으로 하는 구동 회로.
제 1 항에 있어서,
상기 각 출력 회로에 각각 접속된 m＋1 개의 래치 회로로서, 상기 출력 회로에 받아들이는 상기 입력 신호를 래치하는 래치 회로를 추가로 구비하고,
상기 선택 수단은, 상기 각 래치 회로에 접속되어 있는 m＋1 개의 단자를 갖고, 상기 입력 신호를 래치하는 래치 회로를 선택하기 위한 선택 신호를 출력하는 시프트 레지스터이며,
상기 시프트 레지스터는, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하는 래치 회로로서, h 번째의 상기 래치 회로를 선택하고, 상기 판정 수단에 의해, i 번째의 상기 출력 회로가 불량이라고 판정된 경우, j 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하는 래치 회로로서, j 번째의 상기 래치 회로를 선택함과 함께, k 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하는 래치 회로로서, k＋1 번째의 상기 래치 회로를 선택하는 것을 특징으로 하는 구동 회로.
제 2 항에 있어서,
상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수와 동등한 복수의 서브 출력 단자로 이루어지고,
상기 각 출력 회로는, 상기 원색 수와 동등한 복수의 서브 출력 회로로 이루어지고,
상기 판정 수단은, 상기 각 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것을 특징으로 하는 구동 회로.
제 3 항에 있어서,
상기 원색 수는 3 인 것을 특징으로 하는 구동 회로.
제 2 항에 있어서,
상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수의 자연수배의 수와 동등한 복수의 서브 출력 단자로 이루어지고,
상기 각 래치 회로는, 상기 원색 수의 자연수배와 동등한 복수의 서브 래치 회로로 이루어지고,
상기 각 출력 회로는, 상기 원색 수의 자연수배와 동등한 복수의 서브 출력 회로로 이루어지고,
상기 판정 수단은, 상기 각 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것을 특징으로 하는 구동 회로.
제 5 항에 있어서,
상기 원색 수는 3 이고, 또한, 상기 자연수는 2 인 것을 특징으로 하는 구동 회로.
제 5 항에 있어서,
상기 선택 수단은, 상기 원색 수 단위로 상기 각 서브 출력 회로에 접속되는 복수의 접속 단자를 구비하고,
상기 복수의 서브 출력 회로는, 상기 원색 수 단위로 상기 복수의 접속 단자 중 어느 것에 접속되는 것인 것을 특징으로 하는 구동 회로.
제 1 항에 있어서,
상기 각 출력 회로에 각각 접속된 m＋1 개의 래치 회로로서, 상기 출력 회로에 받아들이는 상기 입력 신호를 래치하는 래치 회로를 추가로 구비하고,
상기 선택 수단은, 상기 각 래치 회로와 접속하기 위한 m 개의 단자를 갖고, 그 m 개의 단자와 상기 래치 회로의 접속을 전환함으로써, 상기 입력 신호를 래치하는 래치 회로를 선택하는 포인터 회로로서,
상기 포인터 회로는, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하는 래치 회로로서, h 번째의 상기 래치 회로를 선택하고, 상기 판정 수단에 의해, i 번째의 상기 출력 회로가 불량이라고 판정된 경우, j 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하는 래치 회로로서, j 번째의 상기 래치 회로를 선택함과 함께, k 번째의 상기 출력 단자에 대응하는 상기 입력 신호를 래치하는 회로로서, k＋1 번째의 상기 래치 회로를 선택하는 것을 특징으로 하는 구동 회로.
제 8 항에 있어서,
상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수와 동등한 복수의 서브 출력 단자로 이루어지고,
상기 각 래치 회로는, 상기 원색 수와 동등한 복수의 서브 래치 회로로 이루어지고,
상기 각 출력 회로는, 상기 원색 수와 동등한 복수의 서브 출력 회로로 이루어지고,
상기 판정 수단은, 상기 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것을 특징으로 하는 구동 회로.
제 9 항에 있어서,
상기 원색 수는 3 인 것을 특징으로 하는 구동 회로.
제 8 항에 있어서,
상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수의 정수배의 수와 동등한 복수의 서브 출력 단자로 이루어지고,
상기 각 래치 회로는, 상기 원색 수의 정수배와 동등한 복수의 서브 래치 회로로 이루어지고,
상기 각 출력 회로는, 상기 원색 수의 정수배와 동등한 복수의 서브 출력 회로로 이루어지고,
상기 판정 수단은, 상기 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것을 특징으로 하는 구동 회로.
제 11 항에 있어서,
상기 원색 수는 3 이고, 또한, 상기 정수는 2 인 것을 특징으로 하는 구동 회로.
제 11 항에 있어서,
상기 선택 수단은, 상기 원색 수 단위로 상기 각 서브 래치 회로에 접속되는 복수의 접속 단자를 구비하고,
상기 복수의 서브 래치 회로는, 상기 원색 수 단위로 상기 복수의 접속 단자 중 어느 것에 접속되는 것인 것을 특징으로 하는 구동 회로.
제 1 항에 있어서,
상기 각 출력 단자에 대응하는 상기 입력 신호를 받아들이는 m 개의 래치 회로와,
상기 각 래치 회로에 각각 접속된 m 개의 홀드 회로로서, 모든 상기 래치 회로가 상기 입력 신호를 받아들인 후, 상기 래치 회로로부터의 상기 입력 신호를 상기 출력 회로에 출력하는 홀드 회로를 추가로 구비하고,
상기 선택 수단은, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째의 상기 홀드 회로를, 상기 h 번째의 출력 회로에 접속시키고, 상기 판정 수단에 의해, i 번째의 상기 출력 회로가 불량이라고 판정된 경우, j 번째의 상기 홀드 회로를, 상기 j 번째의 출력 회로에 접속시킴과 함께, k 번째의 상기 홀드 회로를, k＋1 번째의 상기 출력 회로에 접속시키는 것을 특징으로 하는 구동 회로.
제 1 항에 있어서,
상기 각 출력 단자에 대응하는 상기 입력 신호를 받아들이는 m 개의 래치 회로와,
상기 각 출력 회로에 각각 접속된 m＋1 개의 홀드 회로로서, 모든 상기 래치 회로가 상기 입력 신호를 받아들인 후, 상기 래치 회로로부터의 상기 입력 신호를 상기 출력 회로에 출력하는 홀드 회로를 추가로 구비하고,
상기 선택 수단은, 상기 판정 수단에 의해 모든 상기 출력 회로가 양호한 것으로 판정된 경우, h 번째의 상기 래치 회로를, 상기 h 번째의 홀드 회로에 접속시키고, 상기 판정 수단에 의해, i 번째의 상기 출력 회로가 불량이라고 판정된 경우, j 번째의 상기 래치 회로를, 상기 j 번째의 홀드 회로에 접속시킴과 함께, k 번째의 상기 래치 회로를, k＋1 번째의 상기 홀드 회로에 접속시키는 것을 특징으로 하는 구동 회로.
제 14 항에 있어서,
상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수와 동등한 복수의 서브 출력 단자로 이루어지고,
상기 각 출력 회로는, 상기 원색 수와 동등한 복수의 서브 출력 회로로 이루어지고,
상기 각 래치 회로는, 상기 원색 수와 동등한 복수의 서브 래치 회로로 이루어지고,
상기 각 홀드 회로는, 상기 원색 수와 동등한 복수의 서브 홀드 회로로 이루어지고,
상기 판정 수단은, 상기 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것을 특징으로 하는 구동 회로.
제 16 항에 있어서,
상기 원색 수는 3 인 것을 특징으로 하는 구동 회로.
제 14 항에 있어서,
상기 각 출력 단자는, 상기 표시 패널이 구비하는 표시 화소의 원색 수의 정수배의 수와 동등한 복수의 서브 출력 단자로 이루어지고,
상기 각 래치 회로는, 상기 원색 수의 정수배와 동등한 복수의 서브 래치 회로로 이루어지고,
상기 각 홀드 회로는, 상기 원색 수의 정수배와 동등한 복수의 서브 홀드 회로로 이루어지고,
상기 각 출력 회로는, 상기 원색 수의 정수배와 동등한 복수의 서브 출력 회로로 이루어지고,
상기 판정 수단은, 상기 출력 회로를 구성하는 상기 복수의 서브 출력 회로 중 적어도 어느 것이 불량이라고 판정된 경우, 당해 출력 회로를 불량이라고 판정하는 것을 특징으로 하는 구동 회로.
제 18 항에 있어서,
상기 원색 수는 3 이고, 또한, 상기 정수는 2 인 것을 특징으로 하는 구동 회로.
제 18 항에 있어서,
상기 선택 수단은, 상기 원색 수 단위로 상기 각 서브 래치 회로에 접속되는 복수의 접속 단자를 구비하고,
상기 복수의 서브 래치 회로는, 상기 원색 수 단위로 상기 복수의 접속 단자 중 어느 것에 접속되는 것인 것을 특징으로 하는 구동 회로.
제 1 항 내지 제 20 항 중 어느 한 항에 기재된 구동 회로를 구비하고 있는 것을 특징으로 하는 표시 장치.