KR101124091B1 - 적층 세라믹 커패시터 - Google Patents

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장동익
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Abstract

본 발명은 적층 세라믹 커패시터에 관한 것으로, 본 발명에 따른 적층 세라믹 커패시터는 복수의 유전체층과 제1 및 제2 내부전극이 교대로 적층되며, 상기 제1 및 제2 내부전극의 일단이 상기 유전체층의 적층 방향으로 교대로 노출된 용량부; 상기 용량부의 상면 및 하면 중 적어도 일면에 형성되고, 평균 기공 크기가 0.5 내지 3㎛인 다수의 기공을 함유하며, 기공율이 2 내지 10%인 보호층; 및 상기 유전체층의 적층 방향으로 노출된 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함한다..
기공 크기, 기공율, 크랙, 보호층, 용량부, 적층 세라믹 커패시터.

Description

적층 세라믹 커패시터{Multilayer ceramic capacitor}
본 발명은 적층 세라믹 커패시터에 관한 것으로, 보다 상세하게는 적층 세라믹 커패시터에 작용하는 응력을 완화하여 크랙 발생률이 낮은 신뢰성이 우수한 적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
일반적으로, 적층 세라믹 커패시터의 제조방법은 세라믹 그린시트를 제조하고, 세라믹 그린시트 상에 도전성 페이스트를 인쇄하여 내부전극 막을 형성한다. 내부전극 막이 형성된 세라믹 그린시트를 수십 내지 수백층 까지 겹쳐 쌓아 올려 그린 세라믹 적층체를 만든다. 이 후 그린 세라믹 적층체를 고온 및 고압으로 압착하여 딱딱한 그린 세라믹 적층체를 만들고, 절단 공정을 거쳐 그린 칩을 제조한다. 이후 그린 칩을 가소, 소성, 연마하고, 외부전극을 형성하여 적층 세라믹 커패시터를 완성한다.
일반적으로, 금속으로 이루어진 내부전극은 세라믹 물질에 비하여 수축 및 팽창하기가 쉽고, 이러한 열팽창 계수의 차이에 의한 응력은 세라믹 적층체에 작용하여 크랙이 발생할 수 있다.
적층 세라믹 커패시터는 배선기판에 실장된 상태로 사용되는데, 배선기판에 형성된 도전랜드와 솔더링(soldering)에 하여 적층 세라믹 커패시터의 외부전극이 전기적으로 접속된다. 적층 세라믹 커패시터를 배선기판에 솔더링에 의해 실장하거나, 적층 세라믹 커패시터가 실장된 배선기판을 절단하면, 적층 세라믹 커패시터에 열 충격 및 전단응력이 가해진다. 이러한 열 충격 및 전단응력에 의하여 적층 형 칩 커패시터에는 크랙이 발생할 수 있다.
최근 적층 세라믹 커패시터의 소형화 및 대용량화에 따라 세라믹 적층체의 박막화 및 다층화가 시도되고 있으며, 이러한 박막화 및 다층화에 따라 크랙 발생빈도가 증가하여 이의 개선에 대한 필요성이 증가하고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 적층 세라믹 커패시터에 작용하는 응력을 완화하여 크랙 발생률이 낮은 신뢰성이 우수한 적층 세라믹 커패시터을 제공하는 것이다.
상기의 과제를 해결하기 위한 수단으로써, 본 발명의 일 실시 형태는 복수의 유전체층과 제1 및 제2 내부전극이 교대로 적층되며, 상기 제1 및 제2 내부전극의 일단이 상기 유전체층의 적층 방향으로 교대로 노출된 용량부; 상기 용량부의 상면 및 하면 중 적어도 일면에 형성되고, 평균 기공 크기가 0.5 내지 3㎛인 다수의 기공을 함유하며, 기공율이 2 내지 10%인 보호층; 및 상기 유전체층의 적층 방향으로 노출된 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;을 포함하며, 상기 기공율은 상기 보호층의 단면적에 대한 상기 다수의 기공의 총 면적으로 정의되는 적층 세라믹 커패시터를 제공한다.
상기 보호층은 티탄산바륨(BaTiO3)계 세라믹 입자, 납 복합 페로브스카이트계 세라믹 입자 또는 티탄산스트론튬(SrTiO3)계 세라믹 입자를 포함할 수 있다.
상기 보호층은 평균 입경이 0.1 내지 0.3㎛인 세라믹 입자를 포함할 수 있다.
상기 용량부는 기공율이 1%이하일 수 있다.
상기 용량부의 두께는 50 내지 2000㎛이고, 상기 보호층의 두께는 10 내지 100㎛일 수 있다.
본 발명에 따른 적층 세라믹 커패시터는 평균 기공 크기가 0.5 내지 3㎛인 다수의 기공을 함유하며, 기공율이 2 내지 10%인 보호층을 포함한다. 이에 따라, 내부전극의 열팽창시 발생하는 응력의 차이를 완화한다.
또한, 본 발명에 따른 적층 세라믹 커패시터는 배선기판에 실장된 상태로 사용되는 경우, 적층 세라믹 커패시터를 배선기판에 솔더링에 의해 실장하거나, 적층 세라믹 커패시터가 실장된 배선기판을 절단하는 경우 가해지는 열 충격 및 전단응력을 완화하여 크랙 발생률을 낮출 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 I-I'를 따라 취한 적층 세라믹 커패시터를 나타 내는 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 소체(110); 상기 세라믹 소체(110) 내부에 형성된 제1 및 제2 내부전극(130a, 130b), 상기 제1 및 제2 내부전극(130a, 130b)과 전기적으로 연결된 제1 및 제2 외부전극(120a, 120b)을 포함한다.
상기 세라믹 소체(110)는 용량부(110A)와 상기 용량부의 상면 및 하면에 형성된 보호층(110B)을 포함한다.
상기 용량부(110A)는 복수의 유전체층(111)과 제1 및 제2 내부전극(130a, 130b)이 교대로 적층된 것이다. 상기 제1 및 제2 내부전극(130a, 130b)은 서로 다른 극성을 갖는 한 쌍의 전극으로써, 유전체층의 적층 방향에 따라 대향 배치되어 유전체층에 의해 서로 전기적으로 절연되어 있다. 상기 제1 및 제2 내부전극(130a, 130b)의 일단은 교대로 상기 유전체층의 적층 방향으로 노출된다. 상기 노출되는 제1 및 제2 내부전극(130a, 130b)의 일단은 각각 제1 및 제2 외부전극(120a, 120b)과 각각 전기적으로 연결된다.
상기 제1 및 제2 외부전극(120a, 120b)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(130a, 130b) 사이에는 전하가 축적되고, 적층 세라믹 커패시터의 정전용량은 서로 향하는 제1 및 제2 내부전극(130a, 130b)의 면적의 크기에 비례한다.
상기 용량부(110A)의 유전체층(111)은 높은 유전율을 갖는 세라믹 재료이면 특별히 제한되지 않으나, 예를 들면 티탄산바륨(BaTiO3)계 세라믹, 납 복합 페로브스카이트계 세라믹 또는 티탄산스트론튬(SrTiO3)계 세라믹 등을 사용할 수 있다.
상기 제1 및 제2 내부전극(130a, 130b)은 도전성 금속으로 형성되며, 예를 들면 Ni 또는 Ni 합금으로 이루어진 것을 사용할 수 있다. 상기 Ni 합금으로는 Ni와 함께 Mn, Cr, Co 또는 Al을 함유하는 것이 바람직하다.
상기 제1 및 제2 외부전극(120a, 120b)은 도전성 금속으로 형성되며, 예를 들면 구리를 포함할 수 있다.
상기 용량부(110A)의 상면 및 하면 중 적어도 일면에는 보호층(110B)이 형성될 수 있으며, 상면 및 하면 모두에 형성되는 경우 크랙 발생율을 낮추는 효과가 우수하다.
상기 보호층(110B)은 세라믹 재료로 이루어진 것으로, 높은 유전율을 갖는 세라믹 재료이면 특별히 제한되지 않으나, 예를 들면 티탄산바륨(BaTiO3)계 세라믹, 납 복합 페로브스카이트계 세라믹 또는 티탄산스트론튬(SrTiO3)계 세라믹 등을 사용할 수 있다.
상기 보호층(110B)은 평균 기공 크기가 0.5 내지 3㎛인 다수의 기공(PB)을 함유하고, 기공율이 2 내지 10%이다. 기공율이란, 보호층의 단면적에 대한 다수의 기공의 총 면적으로 정의될수 있다.
일반적으로, 세라믹 재료로 이루어진 유전체층의 열팽창 계수는 8~9 x 10-6/℃ 수준이고, 니켈 등의 금속으로 이루어진 내부전극은 13 x 10-6/℃이다. 적층 세라믹 커패시터를 제조하기 위한 소성 과정이나, 인쇄회로 기판상에 적층 세라믹 커패시터를 실장하는 경우, 적층 세라믹 커패시터에는 열 충격이 가해진다. 이러한 열 충격은 상대적으로　열팽창 계수가 작은 유전체층에 집중된다. 이러한 열 충격에 의한 열팽창 응력은 보호층(110B)과 용량부(110A)의 계면에서 가장 크게 작용한다.
본 발명의 일 실시형태에서, 보호층(110B)은 평균 기공 크기가 0.5 내지 3㎛인 다수의 기공(PB)을 함유하고, 기공율이 2 내지 10%로써, 내부전극의 열팽창시 발생하는 응력의 차이를 완화한다. 이에 따라 용량부와 보호층의 계면에서 발생하는 크랙 발생률을 낮출 수 있다.
상기 평균 기공 크기가 0.5㎛ 미만이고, 기공율이 2%미만이면, 응력이 흡수되지 못하여 크랙이 발생할 우려가 있고, 상기 평균 기공 크기가 3㎛를 초과하고, 기공율이 10%을 초과하면 오히려 결함으로 작용하여 내습성이 나빠져 신뢰성이 저하될 우려가 있다.
상기 보호층(110B)은 세라믹 입자, 유기 바인더 및 용제가 혼합된 슬러리의 소결에 의하여 형성되는 것으로, 상기 세라믹 입자의 함량, 유기 바인더의 종류 및 양을 조절하여 보호층(110B)에 존재하는 평균기공 크기 및 기공율을 조절할 수 있다. 상기 보호층을 형성하는 세라믹 입자는 평균 입경이 0.1 내지 0.3㎛일 수 있고, 세라믹 입자의 함량은 15 내지 40%일 수 있다. 또한, 유기 바인더의 함량은 상기 세라믹 입자의 부피에 대하여 10vol%이하로 첨가될 수 있다.
상기 용량부(110A) 또한 다수의 기공(PA)이 존재하며, 용량부의 기공율은 1%이하인 것이 바람직하다.
상기 보호층(110B)은 용량부(110A)의 일 유전체층(111) 보다 두껍게 형성되는 것이 바람직하다. 예를 들면, 용량부(110A)의 일 유전체층(111)은 2㎛이하로 형성될 수 있고, 약 25층 이상이 적층되어 상기 용량부(110A)의 두께는 50 내지 2000㎛일 수 있다. 이때, 상기 보호층(110B)은 10 내지 100㎛로 형성될 수 있다.
이하, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법을 설명 한다.
우선, 용량부에 적층될 복수의 세라믹 그린시트를 준비한다. 상기 세라믹 그린시트는 세라믹 입자, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작한다.
그리고, 세라믹 그린시트의 표면에, 내부전극 페이스트를 도포하여 제1 및 제2 내부전극 패턴을 형성한다. 상기 제1 및 제2 내부전극 패턴은 스크린 인쇄법에 의하여 형성될 수 있다. 상기 내부전극 페이스트는 Ni 또는 Ni 합금으로 이루어진 분말을 유기 바인더 및 유기용제에 분산시켜 페이스트형으로 한 것이다. 상기 Ni 합금으로는 Ni와 함께 Mn, Cr, Co 또는 Al을 함유하는 것일 수 있다.
상기 유기 바인더에는 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면 셀룰로스계 수지, 에폭시 수지, 아릴수지, 아크릴 수지, 페놀-포름알데히드 수지, 불포화 폴리에스테르 수지, 폴리카보네이트 수지, 폴리아미드 수지, 폴리이미드 수지, 알키드 수지, 로진에스테르 등의 바인더를 사용할 수 있다.
또한 유기용제도 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면, 부틸카르비톨, 부틸카르비톨아세테이트, 텔레핀유, α-테레비네올, 에틸셀로솔브, 부틸프탈레이트 등의 용제를 사용할 수 있다.
다음으로, 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층방향으로부터 가압하여, 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킨다. 이렇게 하여, 세라믹 그린시트와 내부전극 페이스트가 교대로 적층된 용량부를 제조한다.
다음으로, 상기 용량부의 상면 및 하면에 적층될 복수의 세라믹 그린시트를 준비한다. 상기 세라믹 그린시트는 세라믹 입자, 유기 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작한다.
상기 용량부에 상기 세라믹 그린시트를 적층하여 보호층을 형성한다. 상기 세라믹 입자의 함량, 유기 바인더의 종류 및 양을 조절하여 보호층에 존재하는 기공 크기 및 기공율을 조절할 수 있으며, 상기 세라믹 입자는 평균 입경이 0.1 내지 0.3㎛인 것을 사용할 수 있고, 세라믹 입자의 함량은 15 내지 40%일 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화한다. 이때, 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단한다.
이 후, 칩화한 적층체를 예를 들면 1200℃ 정도로 소성하여 세라믹 소체를 제조한다.
이때, 평균 기공 크기가 0.5 내지 3㎛인 다수의 기공을 함유하며, 기공율이 2 내지 10%인 보호층은 내부전극의 열팽창시 발생하는 응력의 차이를 완화할 수 있다.
다음으로, 세라믹 소체의 측면으로 덮으며, 세라믹 소체의 측면으로 노출된 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 외부전극을 형성한다.
이 후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 실시할 수 있다.
하기 표 1과 같은 조건으로 제조된 적층 세라믹 커패시터에 열충격 시험(320℃의 납조에 2초 동안 침지) 후　50 내지 1,000배의 현미경으로 크랙 발생 여부를 평가하였다.
보호층의 기공률(%) 보호층의 기공크기(㎛) 크랙 발생 빈도
비교예 1 1.3 0.3 6/100
실시예 1 2.1 0.5 1/100
실시예 2 4.5 0.7 0/100
실시예 3 6.2 0.8 0/100
실시예 4 6.8 1.5 0/100
실시예 5 7.5 2.3 0/100
실시예 6 7.8 2.7 0/100
실시예 7 9.7 2.9 1/100
비교예 2 10.3 4.1 5/100
비교예 3 10.7 5.3 7/100
비교예 4 13.6 5.8 13/100
비교예 5 15.8 5.9 20/100
상기 표 1을 참조하면, 보호층의 평균 기공 크기가 0.5㎛ 미만이고, 기공율이 2%미만인 비교예 1과 평균 기공 크기가 3㎛를 초과하고, 기공율이 10을 초과하는 비교예 2 내지 5는 크랙 발생 빈도수가 높았다. 이에 반하여, 평균 기공 크기가 0.5 내지 3㎛이고, 기공율이 2 내지 10%인 실시예 1 내지 3은 크랙 발생 빈도수가 낮았다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
도 1는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 I-I'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 적층 세라믹 커패시터 110: 세라믹 소체
110A: 용량부 110B: 보호층
111: 유전체층 120a, 120b: 제1 및 제2 외부전극
130a, 130b: 제1 및 제2 내부전극

Claims (5)

  1. 복수의 유전체층과 제1 및 제2 내부전극이 교대로 적층되며, 상기 제1 및 제2 내부전극의 일단이 상기 유전체층의 적층 방향으로 교대로 노출된 용량부;
    상기 용량부의 상면 및 하면 중 적어도 일면에 형성되고, 평균 기공 크기가 0.5 내지 2.9㎛인 다수의 기공을 함유하며, 기공율이 2 내지 10%인 보호층; 및
    상기 유전체층의 적층 방향으로 노출된 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제2 외부전극;
    을 포함하며, 상기 기공율은 상기 보호층의 단면적에 대한 상기 다수의 기공의 총 면적으로 정의되는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 보호층은 티탄산바륨(BaTiO3)계 세라믹 입자, 납 복합 페로브스카이트계 세라믹 입자 또는 티탄산스트론튬(SrTiO3)계 세라믹 입자를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 보호층은 평균 입경이 0.1 내지 0.3㎛인 세라믹 입자를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 용량부는 기공율이 1%이하인 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 용량부의 두께는 50 내지 2000㎛이고, 상기 보호층의 두께는 10 내지 100㎛인 것을 특징으로 하는 적층 세라믹 커패시터.
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