KR101444536B1 - 적층 세라믹 전자 부품 및 그 제조방법 - Google Patents
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Abstract
본 발명의 일 실시형태는 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 외부에 상기 내부 전극과 전기적으로 접속되는 구리(Cu), 은(Ag), 팔라듐(Pd), 백금(Pt) 재질로 구성되는 군으로부터 선택되는 하나 이상의 전도성 금속 또는 이들의 합금이나 코팅 물질을 포함하는 전극층을 형성하는 단계; 상기 전극층 외부에 니켈(Ni)층을 소성법으로 형성하는 단계; 및 상기 니켈(Ni)층 외부에 주석(Sn)층을 소성법으로 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
Description
본 발명은 외부전극에 니켈(Ni)층 및 주석(Sn)층을 포함하는 적층 세라믹 전자 부품 및 그 제조방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로는 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는 전자 부품이다.
이러한 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
최근 영상 기기의 대형화 또는 컴퓨터의 중앙처리장치(CPU: Central Processing Unit)의 속도 상승 등과 같은 이유로 인해 전자 기기의 발열이 심화되고 있다.
따라서, 상기 적층 세라믹 커패시터는 전자 기기에 설치된 집적회로(IC: Integrated Circuit)의 안정적인 동작을 위해 높은 온도에서도 안정된 용량과 신뢰성의 확보가 요구되고 있다.
또한, 최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화 및 고적층화를 위해 외부전극이 점점 박막화 되면서 도금법으로 형성되는 외부전극의 두께가 점점 얇아지게 되고, 이로 인해 외부전극의 치밀화가 확보되지 못하면서 니켈(Ni)층 및 주석(Sn)층을 형성하는 도금공정에서 전해질 물질이 세라믹 본체 내로 침투하게 되고, 이로 인한 신뢰성 불량이 발생하는 문제점이 있다.
따라서, 박막화로 인한 외부전극의 치밀도 저하 및 이로 인한 도금 공정의 전해질 물질의 세라믹 본체 내의 침투를 개선하기 위해 본 발명에서는 니켈(Ni)층 및 주석(Sn)층을 도금법이 아닌 소성법으로 형성할 필요가 있다.
본 발명의 목적은 외부전극에 니켈(Ni)층 및 주석(Sn)층을 포함하여 신뢰성을 향상시키는 적층 세라믹 전자 부품 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시형태는 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 외부에 상기 내부 전극과 전기적으로 접속되는 구리(Cu), 은(Ag), 팔라듐(Pd), 백금(Pt) 재질로 구성되는 군으로부터 선택되는 하나 이상의 전도성 금속 또는 이들의 합금이나 코팅 물질을 포함하는 전극층을 형성하는 단계; 상기 전극층 외부에 니켈(Ni)층을 소성법으로 형성하는 단계; 및 상기 니켈(Ni)층 외부에 주석(Sn)층을 소성법으로 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 니켈(Ni)층 및 주석(Sn)층을 합한 두께는 1um 내지 10um일 수 있다.
상기 니켈(Ni)층의 두께는 0.1um 내지 9.9um일 수 있다.
상기 주석(Sn)층의 두께는 0.1um 내지 9.9um일 수 있다.
상기 니켈(Ni)층은 600℃ 내지 900℃에서 소성될 수 있다.
상기 주석(Sn)층은 200℃ 내지 400℃에서 소성될 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 유전체층을 포함하는 세라믹 본체; 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극; 및 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하고, 상기 외부 전극은, 상기 내부 전극과 전기적으로 연결되는 구리(Cu), 은(Ag), 팔라듐(Pd), 백금(Pt) 재질로 구성되는 군으로부터 선택되는 하나 이상의 전도성 금속 또는 이들의 합금이나 코팅 물질을 포함하는 전극층; 상기 전극층의 외부에 형성되는 니켈(Ni)층; 및 상기 니켈(Ni)층의 외부에 형성되는 주석(Sn)층;을 포함하고, 상기 니켈(Ni)층 및 주석(Sn)층을 합한 두께는 1um 내지 10um인 적층 세라믹 전자부품을 제공한다.
상기 니켈(Ni)층의 두께는 0.1um 내지 9.9um일 수 있다.
상기 주석(Sn)층의 두께는 0.1um 내지 9.9um일 수 있다.
상기 니켈(Ni)층은 600℃ 내지 900℃에서 소성될 수 있다.
상기 주석(Sn)층은 200℃ 내지 400℃에서 소성될 수 있다.
본 발명에 따르면 구리(Cu) 재질의 외부전극 표면에 니켈(Ni)층 및 주석(Sn)층을 소성법으로 형성하여 외부전극의 치밀도를 증가시킴과 동시에 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 부품의 제조방법을 개략적으로 나타내는 흐름도이다.
도 4는 도 3의 전자 부품 제조방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 니켈(Ni)층을 나타내는 사진이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전자 부품의 제조방법을 개략적으로 나타내는 흐름도이다.
도 4는 도 3의 전자 부품 제조방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시형태에 따른 니켈(Ni)층을 나타내는 사진이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본 발명은 적층 세라믹 전자 부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 및 서미스터 등이 있으며, 하기에서는 적층 세라믹 전자 제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 전자 부품은 적층형 세라믹 커패시터로, 세라믹 본체(10)와 내부 전극(21, 22) 및 외부 전극(30, 40)을 포함한다.
세라믹 본체(10)는 복수의 유전체층(1)을 적층한 후에 소결시킨 것으로, 인접하는 유전체 층끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다. 세라믹 유전체층(1)은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있으나 이에 한정되는 것은 아니다. 즉 유전체층(1)은 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 통해 형성될 수도 있다.
이러한 세라믹 본체(10)의 내부에는 내부 전극(21, 22)이 형성되고, 외부면에는 외부 전극(30, 40)이 형성된다.
내부 전극(21, 22)은 복수의 유전체층(1)의 적층 과정에서 유전체층(1) 사이에 개재되는 형태로 배치될 수 있다.
내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로써, 유전체층(1)의 적층 방향에 따라 교호로 대향 배치되어 유전체층(1)에 의해 서로 전기적으로 절연되어 있다.
이러한 내부 전극(21, 22)은 일단이 서로 교대로 상기 세라믹 본체(10)의 양 측면으로 노출된다. 이때 세라믹 본체(10)의 측면으로 노출되는 내부 전극(21, 22)의 일단은 후술되는 외부 전극(30, 40)과 각각 전기적으로 연결된다.
내부 전극(21, 22)은 도전성 금속 재질로 형성될 수 있다. 여기서 도전성 금속은 특별히 제한되지 않으며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 이용될 수 있으며, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
외부 전극(30, 40)은 세라믹 본체(10)의 측면으로 노출되는 내부 전극(21, 22)의 일단과 전기적으로 연결되도록 형성된다. 따라서, 외부 전극(30, 40)은 세라믹 본체(10)의 양 단에 각각 형성될 수 있다.
도 2에 도시되어 있는 바와 같이, 본 발명의 일 실시예에 따른 외부전극(30, 40)은 전극층(32, 42), 니켈(Ni)층(34, 44) 및 주석(Sn)층(36, 46)을 포함하여 형성될 수 있다.
전극층(32, 42)은 구리(Cu), 은(Ag), 팔라듐(Pd), 백금(Pt) 재질로 형성될 수 있다. 따라서 본 실시예에 따른 전극층(32, 42)은 구리(Cu), 은(Ag), 팔라듐(Pd), 백금(Pt) 분말이 포함된 도전성 페이스트(paste)를 세라믹 본체(10)의 외측에 도포한 후 소성함으로써 형성될 수 있다. 여기서, 도전성 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 예를 들어 디핑(dipping)이나 페인팅(painting), 프린팅(printing) 등의 다양한 방법이 이용될 수 있다.
니켈(Ni)층(34, 44)은 전극층(32, 42)의 외부면에 형성된다. 본 실시예에 따른 니켈(Ni)층(34, 44)은 상기 전극층(32, 42)과 동일하게 니켈 분말이 포함된 도전성 페이스트를 전극층(32, 42)의 외측에 도포한 후 소성함으로써 형성될 수 있다. 여기서, 도전성 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 예를 들어 디핑(dipping)이나 페인팅(painting), 프린팅(printing) 등의 다양한 방법이 이용될 수 있다.
주석(Sn)층(36, 46)은 상기 니켈(Ni)층(34, 44)의 외부면에 형성된다. 본 실시예에 따른 주석(Sn)층(36, 46)은 상기 니켈(Ni)층(34, 44)과 동일하게 주석 분말이 포함된 도전성 페이스트를 니켈(Ni)층(34, 44)의 외측에 도포한 후 소성함으로써 형성될 수 있다. 여기서, 도전성 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 예를 들어 디핑이나 페인팅, 프린팅 등의 다양한 방법이 이용될 수 있다.
또한, 상기 니켈(Ni)층(34, 44)의 소성 온도는 600℃ 내지 900℃가 바람직하고, 주석(Sn)층(36, 46)의 소성 온도는 200℃ 내지 400℃가 바람직하다. 이 경우, 니켈(Ni)층(34, 44) 및 주석(Sn)층(36, 46)을 소성법으로 형성하면 전극층(32, 42)이 공극이 존재하고 치밀하지 못하다고 하더라도 도금액에 의한 신뢰성 열화의 우려가 없으므로 구리(Cu), 은(Ag), 팔라듐(Pd), 백금(Pt) 재질의 전극층(32, 42)은 내부전극(21, 22) 및 외부전극(30, 40) 사이의 전기적 접촉과 결합력만을 유지하면 된다.
따라서, 세라믹 본체(10)의 설계용량을 최대한 확보하기 위하여 니켈(Ni)층(34, 44) 및 주석(Sn)층(36, 46)을 합한 두께는 1um 내지 10um 이하여야 하는데, 디핑이나 페인팅, 프린팅 등의 방법으로 형성되므로 두께가 증가할 우려가 있으므로, 최대 두께가 10um 이하가 되도록 하여야 한다. 또한, 상기 니켈(Ni)층(34, 44)의 두께는 0.1um 내지 9.9um의 범위가 적당하고, 상기 주석(Sn)층(36, 46)의 두께는 0.1um 내지 9.9um의 범위가 적당하다.
도 5는 본 발명의 일 실시형태에 따른 니켈 분말이 포함된 도전성 페이스트를 디핑법으로 제조한 뒤 소성법으로 형성한 니켈(Ni)층(34, 44)의 두께가 4.74um를 나타내는 사진이다.
상기 소성법으로 형성된 니켈(Ni)층(34, 44) 및 주석(Sn)층(36, 46)은 기존의 전해 도금법으로 형성된 외부전극(30, 40)이 치밀하지 않은 경우 도금액이 세라믹 본체(10) 내로 침투하고 이로 인해 도금 크랙(crack)을 유발시킬 가능성이 높았으나, 본 발명의 경우에는 도금액과의 접촉 자체를 차단시키기 위한 목적으로 기존의 도금법이 아닌 니켈 분말이 포함된 도전성 페이스트 및 주석 분말이 포함된 도전성 페이스트를 형성하고 소성법을 통하여 외부전극(30, 40)의 치밀도를 증가시킴과 동시에 신뢰성을 향상시킬 수 있다.
이하에서는 본 발명의 일 실시예에 따른 적층 세라믹 전자 부품의 제조방법을 설명한다. 본 발명의 실시예에서는 적층 세라믹 전자 부품으로 적층 세라믹 커패시터를 제조하는 방법을 예로 들어 설명하지만, 본 발명이 이에 한정되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 전자 부품의 제조 방법을 개략적으로 나타내는 흐름도이고, 도 4a 내지 도 4d는 도 3의 전자 부품의 제조 방법을 설명하기 위한 단면도이다.
이를 함께 참조하면, 본 발명의 실시예에 따른 전자 부품 즉, 적층 세라믹 커패시터의 제조 방법은 먼저 도 4a에 도시된 바와 같이 칩 형상의 세라믹 본체(10)를 마련하는 단계(S410)를 포함할 수 있다.
세라믹 본체(10)의 형상은 직육면체 형상일 수 있으나, 이에 제한되는 것은 아니다. 칩 형상의 세라믹 본체(10)를 마련하는 단계는 특별히 제한되지 않으며, 일반적인 세라믹 적층체 제조 방법에 의해 마련될 수 있다.
보다 구체적으로 설명하면, 먼저 복수의 세라믹 그린시트를 준비하는 과정이 수행된다. 여기서, 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작될 수 있다.
이어서 세라믹 그린시트의 표면에, 내부 전극(21, 22)을 형성할 도전성 페이스트(paste)를 도포하여 내부 전극 패턴을 형성한다. 이때, 내부 전극 패턴은 스크린 프린팅 방법을 통해 형성될 수 있으나 이에 한정되는 것은 아니다.
도전성 페이스트는 니켈(Ni) 또는 니켈(Ni) 합금으로 이루어진 분말을 유기 바인더 및 유기용제에 분산시켜 페이스트 형태로 제조될 수 있다. 여기서 유기 바인더는 당업계에서 공지된 것을 사용할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 셀룰로스계 수지, 에폭시 수지, 아릴수지, 아크릴 수지, 페놀-포름알데히드 수지, 불포화 폴리에스테르 수지, 폴리카보네이트 수지, 폴리아미드 수지, 폴리이미드 수지, 알키드 수지 또는 로진에스테르 등으로 이루지는 바인더를 사용할 수 있다.
또한 유기용제도 당업계에서 공지된 것을 사용할 수 있으며, 이에 한정되지 않는다. 예를 들면, 부틸카르비톨, 부틸카르비톨아세테이트, 텔레핀유, α-테레비네올, 에틸셀로솔브 또는 부틸프탈레이트 등의 용제가 이용될 수 있다.
다음으로, 내부 전극 패턴이 형성된 세라믹 그린시트를 적층 및 가압하여, 적층된 세라믹 그린시트와 내부 전극 패턴을 서로 압착시키는 과정이 수행된다.
이렇게 하여, 세라믹 그린시트와 내부 전극 패턴이 교대로 적층된 세라믹 적층체가 제조되면, 이를 소성하고 절단하는 과정을 거쳐 칩 형상의 세라믹 본체(10)를 마련할 수 있다. 이에 따라, 세라믹 본체(10)는 복수의 유전체층(1) 및 내부 전극(21, 22)이 교대로 적층되는 형태로 형성될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 전자 부품의 제조 방법은 도 4b에 도시된 바와 같이 세라믹 본체(10)의 외측에 전극층(32, 42)을 형성하는 단계(S420)를 포함할 수 있다.
전극층(32, 42)은 구리(Cu), 은(Ag), 팔라듐(Pd), 백금(Pt) 재질로 형성될 수 있다. 상기 전극층(32, 42)은 구리(Cu), 은(Ag), 팔라듐(Pd), 백금(Pt) 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 세라믹 본체(10)의 외측에 도포한 후 소성함으로써 형성될 수 있다. 도전성 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 예를 들어 디핑, 페인팅, 프린팅 등의 방법이 이용될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 전자 부품의 제조 방법은 도 4c에 도시된 바와 같이 전극층(32, 42)의 외부에 니켈 분말이 포함된 도전성 페이스트를 전극층(32, 42)의 외부에 도포한 후 소성하여 니켈(Ni)층(34, 44)을 형성하는 단계(S430)를 포함할 수 있다. 여기서, 도전성 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 예를 들어 디핑이나 페인팅, 프린팅 등의 다양한 방법이 이용될 수 있다.
바람직하게는, 상기 전극층(32, 42)의 외부에 니켈(Ni)층(34, 44)을 600℃ 내지 900℃에서 소성하여 0.1um 내지 9.9um의 두께로 형성할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 전자 부품의 제조 방법은 도 4d에 도시된 바와 같이 니켈(Ni)층(34, 44)의 외부에 주석 분말이 포함된 도전성 페이스트를 니켈(Ni)층(34, 44)의 외측에 도포한 후 소성하여 주석(Sn)층(36, 46)을 형성하는 단계(S440)를 포함할 수 있다. 여기서, 도전성 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 예를 들어 디핑이나 페인팅, 프린팅 등의 다양한 방법이 이용될 수 있다.
바람직하게는, 상기 니켈(Ni)층(34, 44)의 외측에 주석(Sn)층(36, 46)을 200℃ 내지 400℃에서 소성하여 0.1um 내지 9.9um의 두께로 형성할 수 있다.
또한, 상기 니켈(Ni)층(34, 44) 및 주석(Sn)층(36, 46)을 합한 두께는 디핑법으로 형성시 두꺼워질 수가 있으므로 1um 내지 10um의 범위 내로 하는 것이 바람직하다.
한편, 상기 전극층(32, 42)의 외부에 니켈(Ni)층(34, 44) 및 주석(Sn)층(36, 46)을 형성하는 방법으로서, 전기도금(Electric Deposition)법을 사용하는 경우, 전극층 두께의 박막화에 따라 전극층이 치밀하지 못한 부분으로 도금액이 침투할 수 있다.
상기 도금액이 전극층(32, 42) 내부로 침투함으로써, 도금액과 내부전극과의 반응에 의한 열화로 인해 적층 세라믹 전자부품의 신뢰성에 심각한 문제가 발생할 수 있다.
또한, 상기 전극층(32, 42) 내에 도금액이 들어 있거나, 혹은 세라믹 소체의 약한 부분을 도금액이 둘러싼 상태에서 전기도금을 적용할 경우 도금 시 발생하는 수소에 의한 압력으로 상기 세라믹 소체에 크랙 불량이 발생할 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 전극층(32, 42)의 외측에 니켈(Ni)층(34, 44) 및 주석(Sn)층(36, 46)을 전기도금법에 의해 형성하는 대신, 금속을 포함하는 도전성 페이스트를 디핑하여 소성법으로 형성함으로써 상기의 문제를 해결할 수 있다.
이상과 같이 구성되는 본 실시예에 따른 전자 부품 제조 방법은, 외부 전극(30, 40)을 형성하는 과정에서 도금액을 이용하는 종래의 공정을 따르지 않고, 도전성 페이스트를 디핑하여 소성법을 통해 니켈(Ni)층(34, 44) 및 주석(Sn)층(36, 46)을 형성하는 방법을 이용한다.
도금액이 외부 전극의 내부로 침투하는 경우 도금액과 내부 전극과의 반응에 의한 열화로, 전자 부품의 신뢰성에 심각한 문제가 발생할 수 있으나 본 실시예에 따른 전자 부품 제조 방법은 도금액을 이용하는 도금 공정이 포함되지 않으므로, 도금액이 전자 부품의 내부로 침투하여 전자 부품이 파손되는 등의 문제를 해소할 수 있다. 따라서 전자 부품의 신뢰성을 크게 향상시킬 수 있다.
본 발명의 다른 실시예에 따른 세라믹 전자부품의 제조방법에 있어서, 상술한 본 발명의 일 실시예에 따른 세라믹 전자부품의 제조방법의 설명과 중복된 부분은 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체층
10 : 세라믹 본체
21, 22 : 내부 전극
30, 40 : 외부 전극
32, 42 : 전극층
34, 44 : 니켈(Ni)층
36, 46 : 주석(Sn)층
10 : 세라믹 본체
21, 22 : 내부 전극
30, 40 : 외부 전극
32, 42 : 전극층
34, 44 : 니켈(Ni)층
36, 46 : 주석(Sn)층
Claims (11)
- 내부 전극을 포함하는 세라믹 본체를 마련하는 단계;
상기 세라믹 본체의 외부에 상기 내부 전극과 전기적으로 접속되는 구리(Cu), 은(Ag), 팔라듐(Pd), 백금(Pt) 재질로 구성되는 군으로부터 선택되는 하나 이상의 전도성 금속 또는 이들의 합금이나 코팅 물질을 포함하는 전극층을 형성하는 단계;
상기 전극층 외부에 니켈(Ni) 분말이 포함된 도전성 페이스트를 도포하는 단계;
니켈(Ni)층을 소성법으로 형성하는 단계;
상기 니켈(Ni)층 외부에 주석(Sn) 분말이 포함된 도전성 페이스트를 도포하는 단계; 및
주석(Sn)층을 소성법으로 형성하는 단계;를 포함하고,
상기 니켈(Ni)층 및 주석(Sn)층을 합한 두께는 1um 내지 10um인 적층 세라믹 전자부품의 제조방법.
- 삭제
- 제1항에 있어서,
상기 니켈(Ni)층의 두께는 0.1um 내지 9.9um인 적층 세라믹 전자부품의 제조방법.
- 제1항에 있어서,
상기 주석(Sn)층의 두께는 0.1um 내지 9.9um인 적층 세라믹 전자부품의 제조방법.
- 제1항에 있어서,
상기 니켈(Ni)층은 600℃ 내지 900℃에서 소성되는 적층 세라믹 전자부품의 제조방법.
- 제1항에 있어서,
상기 주석(Sn)층은 200℃ 내지 400℃에서 소성되는 적층 세라믹 전자부품의 제조방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |