KR101973441B1 - 적층 세라믹 커패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며, 상기 외부 전극은, 기 내부 전극과 접촉되는 전극층; 상기 전극층 상에 배치되며, 제1 금속간 화합물로 이루어진 중간층; 및 상기 중간층 상에 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸는 제2 금속간 화합물 및 베이스 수지를 포함하는 도전성 수지층;을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조방법{MULTI-LAYERED CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.
최근에는 전자 기기의 소형화 및 고성능화에 따라 적층 세라믹 커패시터 또한 소형화 및 고용량화되는 추세이며, 이런 흐름에 따라 적층 세라믹 커패시터의 고신뢰성을 확보하는 중요도가 높아지고 있다.
이러한 적층 세라믹 커패시터의 고신뢰성을 확보하기 위한 방안으로, 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 스트레스에 의해 발생하는 크랙(crack) 발생을 방지하기 위해, 외부 전극에 도전성 수지층을 적용하는 기술이 개시되어 있다.
이러한 도전성 수지층은 Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하여 형성되며, 적층 세라믹 커패시터의 외부 전극의 소결 전극층과 도금층 사이를 전기적 및 기계적으로 접합시켜주는 역할을 하고, 회로 기판 실장 중에 공정 온도에 따른 기계적 및 열적 응력 및 기판의 휨 충격으로부터 적층 세라믹 커패시터를 보호하는 역할을 한다.
그러나, Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하는 경우에는 소재의 기본적인 물성에 의해서 휨충격이나 열충격, 수분 또는 염소수 등의 흡습에 의해 신뢰성 항목에 대한 물성이 변화될 가능성이 있다.
즉, Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하는 경우에는 칩 내부에 잔류응력이 존재할 수 있고, 휨충격을 그대로 세라믹 바디에 전달하게 되며, 유리 프릿의 성분에 따라서 내화학성 특성이 약화될 수 있는 문제점이 있다.
한국 공개특허공보 제2015-0086343호
본 발명의 목적은 내습신뢰성이 우수하며, 내부등가직렬저항(ESR, Equivalent Series Resistor)이 낮고, 기계적 응력에 대한 저항성이 우수한 적층 세라믹 커패시터 및 그 제조방법을 제공하기 위함이다.
본 발명의 일 측면은, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며, 상기 외부 전극은, 상기 내부 전극과 접촉되는 전극층; 상기 전극층 상에 배치되며, 제1 금속간 화합물로 이루어진 중간층; 및 상기 중간층 상에 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸는 제2 금속간 화합물 및 베이스 수지를 포함하는 도전성 수지층;을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 일 측면은, 내부 전극이 인쇄된 그린 시트를 복수 층 적층하여 적층체를 마련하는 단계; 상기 적층체를 소성하여 바디를 마련한 후, 상기 내부 전극의 일단과 전기적으로 연결되고 상기 바디의 일면을 덮도록 전극층을 형성하는 단계; 및 상기 전극층 상에 저융점의 페이스트를 도포 및 건조한 후, 경화 열처리하여 중간층 및 도전성 수지층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
본 발명의 일 실시 형태에 따르면, 전극층, 중간층 및 도전성 수지층이 순차적으로 적층된 구조를 가짐으로써, 샌드 블라스트(Sand blaster) 방법을 대체할 수 있으며, 내습신뢰성이 향상되고, ESR이 낮고, 휨 강도 등의 기계적인 응력에 대한 저항성 및 내화학성 특성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 2의 B 영역을 확대하여 도시한 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 B 영역 부근의 단면을 현미경으로 촬영한 사진이다.
도 5는 적층체를 소성한 후, B 영역을 나타낸 단면도이다.
도 6은 상기 도 5에 도시된 소성 후 적층체를 샌드 블라스트법을 이용하여 돌출된 부분을 제거한 단면도이다.
도 7은 상기 도 5에 도시된 소성 후 적층체에 무전해 도금을 실시하여 전극층을 형성한 후의 단면도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 단면도이다.
도 9는 발명예 및 비교예에 대한 용량 및 Df 값을 측정하여 나타낸 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 I-I'선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 바디(110) 및 제1 및 제2 외부 전극(130, 140)을 포함한다.
바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 액티브 영역의 상하 부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
본 발명의 일 실시 형태에서, 바디(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다.
즉, 바디(110)는, 내부 전극의 배치에 따른 두께 차이 및 모서리부의 연마로 인하여, 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면에서 X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 정의될 수 있다.
또한, 바디(110)에서, Z 방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 이때, 제1 면(1)은 실장 면이 될 수 있다.
상기 액티브 영역은 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)이 번갈아 적층되는 구조로 이루어질 수 있다.
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이때, 적층 후 소성하는 과정에서 유전체층과 내부 전극의 수축율 차이에 의해, 내부 전극(121, 122)은 바디의 제3 및 제4 면(3, 4)과 일정 간격 이격되어 바디의 내부에 형성되며 번갈아 노출되도록 배치될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 상기 일정 간격 이격된 부분 및 상기 바디의 제3 및 제4면(3, 4)에 형성된 전극층(131, 141)을 통해 제1 및 제2 외부 전극(130, 140)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(130, 140)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있으며, 예를 들어 세라믹 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브영역의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 외부 전극(130, 140)은 전극층(131, 141), 중간층(132, 142), 도전성 수지층(133, 143), 제1 도금층(134, 144) 및 제2 도금층(135, 145)을 각각 포함할 수 있다.
제1 도금층(134, 144)은 니켈 도금층일 수 있으며, 제2 도금층(135, 145)은 주석 도금층일 수 있다.
전극층(131, 141)은 바디와 외부 전극을 기계적으로 접합시켜주는 역할을 하며, 내부 전극과 외부 전극을 전기적 및 기계적으로 접합시켜주는 역할을 한다.
도 5에 도시된 바와 같이, 내부 전극(121, 122)은 적층 후 소성하는 과정에서 유전체층과 내부 전극의 수축율 차이에 의해, 바디의 제3 및 제4 면(3, 4)과 일정 간격 이격되어 바디의 내부에 형성되며 번갈아 노출되도록 배치될 수 있다. 내부 전극(121, 122)이 바디의 제3 및 제4 면(3, 4)과 일정 간격 이격되어 바디의 내부에 형성되며 번갈아 노출되는 경우, 내부 전극과 외부 전극과의 전기적 연결성이 떨어질 수 있다.
종래에는, 도 6에 도시된 바와 같이, 샌드 블라스트법 등을 이용하여 돌출된 유전체층을 제거하는 공정을 추가하여 이러한 문제점을 해결하려고 하였다.
하지만, 본 발명에서는 도 7에 도시된 바와 같이, 전극층(131, 141)이 상기 일정 간격 이격된 부분 및 상기 바디의 제3 및 제4면(3, 4)에 형성되므로 샌드 블라스트법을 이용하여 돌출된 유전체층을 제거하는 공정이 불필요하다.
전극층(131, 141)을 형성하는 방법은 상기 일정 간격 이격된 부분 및 상기 바디의 제3 및 제4면(3, 4)에 전극층을 형성할 수 있다면 특별히 제한할 필요는 없다. 예를 들어, 전극층(131, 141)은 치밀하고 내식성이 높고 균일한 두께의 전극층을 형성할 수 있는 무전해 도금법 또는 스퍼터링 공법을 이용하여 형성된 무전해 도금층 또는 스퍼터링층일 수 있다.
무전해 도금법을 이용하는 경우에는 바디 중 유전체층으로 이루어진 부분에도 전극층(131, 141)을 형성할 수 있으며, 상기 일정 간격 이격된 부분에도 전극층(131, 141)을 쉽게 형성할 수 있어, 전극층(131, 141)을 바디의 일면을 덮도록 형성할 수 있다.
보다 구체적인 예를 들면, 무전해 도금법을 이용하는 경우 수산화 붕소나트륨과 Ni을 이용한 무전해 도금법, 또는 차인산나트륨과 Ni을 이용한 무전해 도금법을 이용할 수 있다. 다만, P 성분이 많이 함유되는 경우에는 중간층(132, 142)을 이루는 제1 금속간 화합물의 형성이 느려지거나 방해를 받을 수 있으므로, 수산화 붕소나트륨과 Ni을 이용한 무전해 도금법을 이용하는 것이 보다 바람직하다.
수산화 붕소나트륨과 Ni을 이용한 무전해 도금법을 이용하는 경우 전극층(131, 141)은 Ni 및 B를 포함한다.
한편, 전극층의 두께는 특별히 제한할 필요는 없으나, 0.5~5㎛일 수 있다.
이때, 전극층(131, 141)은 바디(110)의 제3 및 제4 면(3, 4)에서 바디(110)의 제1 및 제2 면(1, 2) 중 일부까지 각각 연장되게 형성될 수 있다.
또한, 전극층(131, 141)은 바디(110)의 제3 및 제4 면(3, 4)에서 바디의 제5 및 제6 면(5, 6) 중 일부까지 각각 연장되게 형성될 수 있다.
한편, 다른 실시 예로서, 도 8에 도시된 바와 같이, 적층 세라믹 커패시터(100')의 제1 및 제2 외부 전극(130, 140)은, 전극층(131', 141')이 바디(110)의 제1 및 제2 면(1, 2)으로는 연장되지 않고 제3 및 제4 면(3, 4)에만 각각 형성될 수 있다.
이 경우 적층 세라믹 커패시터(100')의 휨 강도 및 ESR을 더 향상시킬 수 있다.
중간층(132, 142)은 제1 금속간 화합물로 이루어지며, 내습 신뢰성 및 전기적 연결성을 향상시키는 역할을 한다. 중간층(132, 142)은 상기 전극층(131, 141)을 덮도록 배치될 수 있다.
종래에는 돌출된 유전체층이 제거된 후, 제3 및 제4 면(3, 4)에 도전성 페이스트를 도포 및 소성하여 외부 전극을 형성하였는데, 소성 과정에서 내부 전극에 포함된 금속 입자와 도전성 페이스트에 포함된 금속 입자가 상호 확산하여, 도전성 페이스트와 내부 전극이 맞닿는 부위에 금속간 화합물을 형성시켜 전기적 연결성을 확보하였다. 도 5에 도시된 바와 같이, 적층 후 소성하는 과정에서 유전체층과 내부 전극의 수축율 차이에 의해, 유전층이 돌출된 형상을 가지는 경우에 도전성 페이스트와 내부 전극이 접하기 어려워 이러한 금속간 화합물이 잘 형성되지 않아, 종래에는 샌드 블라스트법 등을 이용하여 돌출된 유전체층을 제거하는 공정이 필요하였다.
하지만, 본 발명에서는 전극층(131, 141)을 형성하고, 전극층(131, 141) 상에 저융점의 페이스트를 도포 및 소성하여 외부 전극(130, 140)을 형성하기 때문에, 샌드 블라스트법 등을 이용하여 돌출된 유전체층을 제거하는 공정이 불필요하다. 또한, 전극층(131, 141)에 포함된 금속 입자와 페이스트에 포함된 저융점의 금속 입자가 상호 확산하여 제1 금속간 화합물을 형성하고, 전극층(131, 141)과 도전성 수지층(133, 143) 사이에 제1 금속간 화합물이 층(layer) 형태로 형성되므로 내습 신뢰성 및 전기적 연결성이 향상된다.
이때, 제1 금속간 화합물은 Ni3Sn4일 수 있다. 즉, 전극층(131, 141)에 포함된 금속 입자인 Ni과 페이스트에 포함된 저융점의 금속 입자인 Sn이 결합하여 형성된 Ni3Sn4일 수 있다.
도 3은 도 2의 B 영역을 확대하여 도시한 단면도이다.
상기 B 영역은 제1 외부 전극(130)의 일부를 확대하여 도시하였으나, 제1 외부 전극(130)은 제1 내부 전극(121)과 전기적으로 접속하며, 제2 외부 전극(130)은 제2 내부 전극(122)과 접속하는 차이가 있을 뿐, 제1 외부 전극(130)과 제2 외부 전극(140)의 구성은 유사하므로, 이하 제1 외부 전극(130)을 기준으로 설명하나 이는 제2 외부 전극(140)에 관한 설명을 포함하는 것으로 본다.
도전성 수지층(133)은 중간층(132) 상에 배치되며, 복수의 금속 입자(133a), 상기 복수의 금속 입자(133a)를 둘러싸는 제2 금속간 화합물(133b) 및 베이스 수지(133c)를 포함한다. 도전성 수지층은 중간층과 제1 도금층을 전기적 및 기계적으로 접합시켜주는 역할을 하며, 적층 세라믹 커패시터를 기판에 실장할 때 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 크랙(crack)이 발생하는 것을 방지하고, 기판의 휨 충격으로부터 적층 세라믹 커패시터를 보호하는 역할을 할 수 있다.
금속 입자(133a)는 Ag 및 Cu 중 하나 이상을 포함할 수 있으며, 보다 바람직하게는 Ag로 이루어질 수 있다.
제2 금속간 화합물(133b)은 용융된 상태로 복수의 금속 입자(133a)를 둘러싸 서로 연결하는 역할을 하며, 이에 바디(110) 내부의 응력을 최소화시키고, 고온 부하와 내습 부하 특성을 향상시킬 수 있다.
이때, 제2 금속간 화합물(133b)은 베이스 수지(133c)의 경화 온도보다 낮은 융점을 가진 금속을 포함할 수 있다.
즉, 제2 금속간 화합물(133b)이 베이스 수지(133c)의 경화 온도보다 낮은 융점을 가진 금속을 포함하기 때문에, 베이스 수지(133c)의 경화 온도보다 낮은 융점을 가진 금속이 건조 및 경화 공정을 거치는 과정에서 용융되고, 금속 입자의 일부와 제2 금속간 화합물(133b)을 형성하여 금속 입자(133a)를 둘러싸게 된다. 이때, 제2 금속간 화합물(133b)은 바람직하게 300℃ 이하의 저융점 금속을 포함할 수 있다.
예를 들어, 213~220℃의 융점을 가지는 Sn을 포함할 수 있다. 건조 및 경화 공정을 거치는 과정에서 Sn이 용융되며, 용융된 Sn이 Ag 또는 Cu와 같은 고융점의 금속 입자를 모세관 현상에 의해 적시게 되고, Ag 또는 Cu 금속 입자의 일부와 반응하여 Ag3Sn, Cu6Sn5, Cu3Sn 등의 제2 금속간 화합물(133b)을 형성하게 된다. 반응에 참여하지 않은 Ag 또는 Cu는 도 3에 도시된 바와 같이, 금속 입자(133a) 형태로 남게 된다.
베이스 수지(133c)는 전기 절연성을 가지는 열경화성 수지를 포함할 수 있다.
이때, 상기 열경화성 수지는 예컨대 에폭시 수지일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
베이스 수지(133c)는 중간층(132)과 제1 도금층(134) 사이를 기계적으로 접합시켜 주는 역할을 한다.
종래의 Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하여 도전성 수지층을 형성하는 경우에는, 유리 프릿 성분이 Cu 입자와 Ni 내부 전극 간의 합금형성을 돕고 바인터(binder) 역할을 수행하여 실링(sealing)을 해주는 역할을 한다. 즉, 유리 프릿 성분이 녹는 온도와 Cu의 소결온도 및 Cu와 Ni간의 합금 형성 온도가 비슷한 경우에 구리입자의 소결이 일어나 치밀화가 진행되고 Cu와 Ni간의 합금형성으로 내부 전극과의 연결이 금속 결합으로 진행이 되며 유리 프릿 성분은 그 빈 공간을 메우는 역할을 하게 된다. 그러나, 그 형성온도가 700~900℃에서 이루어지며 잔류응력이 남아 있게 되어서 방사 크랙 등의 문제가 발생할 수 있다. 또한, 유리 프릿 성분에 따라서 도금액에 대한 내화학성 특성이 약화될 수 있는 문제가 발생할 수 있다.
반면에, 본 발명에서는 베이스 수지(133c)의 경화 온도 보다 낮은 융점을 가진 금속을 포함하는 저융점의 페이스트를 이용하고, 에폭시 경화를 통해서 도전성 수지층을 형성하기 때문에, 잔류응력의 발생이 상대적으로 적으며, 제2 금속간 화합물이 형성되면서 부피가 감소하기 때문에 부피가 팽창하는 Cu-Ni의 합금보다 잔류응력의 발생을 효과적으로 억제할 수 있다.
또한, 도전성 수지층 형성 과정에서 전극층과 도전성 수지층 사이에 제1 금속간 화합물이 층(layer) 형태로 형성된 중간층이 형성되므로 내습 신뢰성 및 전기적 연결성이 향상된다.
도 9는 종래의 Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하여 도전성 수지층을 형성한 비교예들과 본 발명의 일 실시 형태에 따라 전극층(131, 141), 중간층(132, 142), 도전성 수지층(133, 143)을 갖는 발명예들의 용량(capacitance, μF) 및 Df(Dissipation factor) 값을 측정하여 나타낸 그래프이다. 비교예들에 비하여 발명예들은 Df 값이 낮아 에너지 손실이 낮아짐을 확인할 수 있다.
이하에서는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법에 대하여 구체적으로 설명하나, 본 발명이 이에 제한되는 것은 아니며, 본 실시 형태의 적층 세라믹 커패시터의 제조 방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법은, 우선 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련한다.
상기 세라믹 그린 시트는 세라믹 분말, 바인더 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법 등으로 수 μm의 두께를 가지는 시트(sheet)형으로 제작한 것이다.
다음으로, 상기 그린 시트 상에 니켈 분말 등의 도전성 금속을 포함하는 내부 전극용 도전성 페이스트를 스크린 인쇄 공법 등으로 도포하여 내부 전극을 형성한다.
이후, 내부 전극이 인쇄된 그린 시트를 복수 층 적층하여 적층체를 마련한다. 이때, 적층체의 상하면에 내부 전극이 인쇄되지 않은 그린 시트를 복수 층 적층하여 커버를 형성할 수 있다.
다음으로, 적층체를 소성하여 바디를 마련한 후, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되도록 상기 바디의 제3 및 제4 면에 전극층을 각각 형성한다.
상기 바디는 유전체층, 내부 전극 및 커버를 포함하며, 유전체층은 내부 전극이 인쇄된 그린 시트를 소성하여 형성되는 것이고, 상기 커버는 내부 전극이 인쇄되지 않은 그린 시트를 소성하여 형성되는 것이다.
상기 내부 전극은 서로 다른 극성을 가지는 제1 및 제2 내부 전극으로 형성될 수 있다.
상술한 바와 같이, 본 발명에 따르면 유전체층과 내부 전극의 수축율 차이에 의해 돌출된 유전체층을 샌드 블라스트법 등을 이용하여 제거하는 공정이 필요 없기 때문에, 바디를 마련한 후 바로 전극층을 형성할 수 있다.
전극층을 형성하는 방법은 유전체층과 내부 전극의 수축율 차이에 의해 형성된 바디의 제3 및 제4 면으로부터 이격된 공간, 바디의 제3 면 및 제 4면에 전극층을 형성할 수 있다면 특별히 제한할 필요는 없다. 예를 들어, 치밀하고 내식성이 높고 균일한 두께의 전극층을 형성할 수 있는 무전해 도금법 또는 스퍼터링 공법을 이용하여 전극층을 형성할 수 있다.
보다 구체적인 예를 들면, 무전해 도금법을 이용하는 경우 수산화 붕소나트륨과 Ni을 이용한 무전해 도금법, 또는 차인산나트륨과 Ni을 이용한 무전해 도금법을 이용할 수 있다. 다만, P 성분이 많이 함유되는 경우에는 중간층을 이루는 제1 금속간 화합물의 형성이 느려지거나 방해를 받을 수 있으므로, 수산화 붕소나트륨과 Ni을 이용한 무전해 도금법을 이용하는 것이 보다 바람직하다.
다음으로, 전극층 상에 저융점의 페이스트를 도포 및 건조한 후, 경화 열처리하여 중간층 및 도전성 수지층을 형성한다.
저융점의 페이스트는 금속 입자, 열경화성 수지 및 상기 열경화성 수지보다 낮은 융점을 갖는 저융점 금속을 포함할 수 있다. 예를 들어, 상기 페이스트는 Ag 파우더, Sn계 솔더 파우더 및 열경화성 수지를 혼합한 후, 3-롤 밀(3-roll mill)을 이용하여 분산시킴으로써 제조할 수 있다. Sn계 솔더 파우더는 Sn, Sn96 . 5Ag3 . 0Cu0 .5, Sn42Bi58 및 Sn72Bi28 중에서 선택된 1종 이상을 포함할 수 있으며, Ag 파우더에 포함된 Ag의 입자 크기는 0.5~3㎛일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
그리고, 상기 전극층의 외측에 상기 저융점의 페이스트를 도포하고 건조 및 경화하여 중간층 및 도전성 수지층을 형성할 수 있다.
상기 열경화성 수지는 예를 들어 에폭시 수지를 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니고, 예컨대 비스페놀 A 수지, 글리콜 에폭시 수지, 노블락 에폭시 수지 또는 이들의 유도체 중 분자량이 작아 상온에서 액상인 수지일 수 있다.
나아가 상기 도전성 수지층 상에 제1 도금층 및 제2 도금층을 형성하는 단계를 더 포함할 수 있다.
예를 들어, 도전성 수지층 상에 제1 도금층인 니켈 도금층을 형성하고, 니켈 도금층 상에 제2 도금층인 주석 도금층을 형성할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100': 적층 세라믹 커패시터
110: 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 131', 141, 141': 전극층
132. 142: 중간층
133, 143: 도전성 수지층
134, 144: 제1 도금층
135, 145: 제2 도금층
133a: 금속 입자
133b: 제2 금속간 화합물
133c: 베이스 수지

Claims (16)

  1. 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며,
    상기 내부 전극은 상기 일면으로부터 상기 바디 내부로 이격되어 배치되고,
    상기 외부 전극은,
    상기 이격된 부분 및 상기 일면에 배치되어 상기 내부 전극과 접촉되는 전극층;
    상기 전극층 상에 배치되며, 제1 금속간 화합물로 이루어진 중간층; 및
    상기 중간층 상에 배치되며, 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸는 제2 금속간 화합물 및 베이스 수지를 포함하는 도전성 수지층;을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 전극층은 바디의 일면을 덮도록 배치되는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 전극층은 무전해 도금층인 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 전극층은 스퍼터링층인 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 전극층은 Ni 및 B를 포함하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 중간층은 상기 전극층을 덮도록 배치되는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 중간층은 상기 제1 금속간 화합물이 층(layer) 형태로 형성되어 있는 적층 세라믹 커패시터.
  8. 제1항에 있어서,
    상기 제1 금속간 화합물은 Ni3Sn4인 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 금속 입자는 Ag 및 Cu 중 하나 이상을 포함하며,
    상기 제2 금속간 화합물은 Ag3Sn, Cu6Sn5 및 Cu3Sn 중 하나 이상을 포함하는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 도전성 수지층 상에 배치되는 제1 도금층 및 제2 도금층을 더 포함하는 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 바디는, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 면과 제2 면과 연결되고 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며,
    상기 외부 전극은 상기 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극을 포함하고,
    상기 내부 전극은 상기 제1 및 제2 외부 전극과 각각 연결되는 제1 및 제2 내부 전극을 포함하는 적층 세라믹 커패시터.
  12. 제11항에 있어서,
    상기 전극층은 상기 바디의 제3 및 제4 면에서 제1 및 제2 면 중 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
  13. 제1항의 적층 세라믹 커패시터를 제조하기 위한 방법으로서,
    내부 전극이 인쇄된 그린 시트를 복수 층 적층하여 적층체를 마련하는 단계;
    상기 적층체를 소성하여 바디를 마련한 후, 상기 내부 전극의 일단과 전기적으로 연결되고 상기 바디의 일면을 덮도록 무전해 도금법 또는 스퍼터링 공법으로 전극층을 형성하는 단계; 및
    상기 전극층 상에 저융점의 페이스트를 도포 및 건조한 후, 경화 열처리하여 중간층 및 도전성 수지층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법.
  14. 제13항에 있어서,
    상기 전극층을 형성하는 단계는 수산화 붕소나트륨과 Ni을 이용하여 무전해 도금법으로 행하는 적층 세라믹 커패시터의 제조방법.
  15. 삭제
  16. 제13항에 있어서,
    상기 페이스트는 Ag 파우더, Sn계 솔더 파우더 및 에폭시 수지를 포함하는 적층 세라믹 커패시터의 제조방법.
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