JP2022114762A - セラミック電子部品、回路基板およびセラミック電子部品の製造方法 - Google Patents
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Abstract
【課題】より効果的に素体への水素の拡散を抑制する。【解決手段】一態様に係るセラミック電子部品によれば、誘電体と、内部電極とを有する素体と、前記素体上に形成され前記内部電極と接続し前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられた導電層を有する外部電極とを備える。【選択図】 図１
Description
本発明は、セラミック電子部品、回路基板およびセラミック電子部品の製造方法に関する。
携帯電話を代表とする高周波通信用システムにおいて、ノイズの除去などの用途として積層セラミックコンデンサが用いられている。積層セラミックコンデンサは車載用などに用途を広げ、さらに高い信頼性が要求されている。
特許文献１には、めっき工程で発生する水素の影響を低減し、絶縁抵抗の劣化を防止するため、外部電極を構成する最外層のめっき層と、セラミック素体を構成する誘電体層との間に、水素と共有結合型水素化物を形成する元素を含有させる技術が開示されている。
特許文献１に開示の技術では、めっき層からセラミック素体への水素の拡散を防止する際、元素の種類によってめっき層からセラミック素体への水素の拡散の防止効果が得られない恐れがあった。
そこで、本発明は、より効果的に素体への水素の拡散を抑制することが可能なセラミック電子部品、回路基板およびセラミック電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、誘電体と、内部電極とを有する素体と、前記素体上に形成され前記内部電極と接続し前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられた導電層を有する外部電極とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極は、前記導電層上に形成されＮｉを含むめっき層をさらに備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記空隙は、前記導電層の前記素体から遠い面から厚み方向に０．１μｍ以上３．０μｍ以下の範囲に位置する。
また、本発明の一態様に係るセラミック電子部品によれば、前記空隙は、前記導電層の厚み方向の長さより面方向の長さの方が長い。
また、本発明の一態様に係るセラミック電子部品によれば、前記空隙は前記導電層に複数設けられ、前記導電層の厚み方向の長さより面方向の長さが短い空隙よりも、前記導電層の厚み方向の長さより面方向の長さが長い空隙の方が多い。
また、本発明の一態様に係るセラミック電子部品によれば、前記空隙の長手方向の長さは、０．５μｍ以上６．５μｍ以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記空隙は前記導電層に複数設けられ、前記導電層の厚み方向の長さに対する面方向の長さが４倍以上の空隙が５０％以上の頻度で存在する。
また、本発明の一態様に係るセラミック電子部品によれば、前記導電層は、前記空隙の内側または前記空隙に接する位置に前記導体層の酸化物を備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記導電層は、前記素体上に形成され前記内部電極と接続し導電体を含む下地層と、前記下地層上に形成され前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられた下層めっき層とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記下層めっき層は、Ｃｕ、Ｆｅ、Ｚｎ、Ｓｎ、ＰｂおよびＣｒから選択される少なくとも１つを含む金属または合金を主成分とする。
また、本発明の一態様に係るセラミック電子部品によれば、前記下層めっき層の主成分はＣｕである。
また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極について、前記下地層の主成分は、Ｎｉであり、前記下層めっき層上に形成されたＮｉめっき層と、前記Ｎｉめっき層上に形成されたＳｎめっき層とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記導電層は、前記素体上に形成され前記内部電極と接続し前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられた下地層を備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極について、前記下地層の主成分は、Ｃｕであり、前記下地層上に形成されたＮｉめっき層と、前記Ｎｉめっき層上に形成されたＳｎめっき層とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極は、前記導電層上に設けられた導電性樹脂層をさらに備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記導電層は、前記素体上に形成され前記内部電極と接続しＮｉを含む下地層と、前記下地層上に形成され前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられたＣｕめっき層を備え、前記外部電極は、前記導電性樹脂層上に形成されたＮｉめっき層と、前記Ｎｉめっき層上に形成されたＳｎめっき層とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記導電層は、前記素体上に形成され前記内部電極と接続し前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられＣｕを含む下地層を備え、前記外部電極は、前記導電性樹脂層上に形成されたＮｉめっき層と、前記Ｎｉめっき層上に形成されたＳｎめっき層とを備える。
また、本発明の一態様に係る回路基板によれば、上述したいずれかのセラミック電子部品が実装された回路基板であって、前記セラミック電子部品は、前記外部電極に付着したはんだ層を介して実装される。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、誘電体と内部電極が設けられた素体を形成する工程と、前記内部電極に接続され前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられた導電層を前記素体に形成する工程と、Ｎｉを含むめっき層を前記導電層上に形成する工程とを備える。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、前記導電層を前記素体に形成する工程は、前記素体の複数の面に外部電極の下地材料を塗布する工程と、前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、前記下地層の表面側を酸化性雰囲気に曝しながら酸化し、前記素体に近い面側よりも前記素体から遠い面側により多く分布する金属酸化物を形成する工程と、前記金属酸化物を除去することで前記下地層に空隙を形成する工程とを備える。
本発明の一つの態様によれば、素体への水素の拡散を効果的に抑制することができるので信頼性の高いセラミック電子部品とすることができる。
以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。
（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成を示す斜視図、図２Ａは、図１の積層セラミックコンデンサを長さ方向に切断した断面図である、なお、図１では、下層めっき層９Ａの領域Ｒ１を拡大して示した。図２Ａでは、外部電極６Ａの領域Ｒ２の構成を拡大して示した。また、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。
図１は、第１実施形態に係る積層セラミックコンデンサの構成を示す斜視図、図２Ａは、図１の積層セラミックコンデンサを長さ方向に切断した断面図である、なお、図１では、下層めっき層９Ａの領域Ｒ１を拡大して示した。図２Ａでは、外部電極６Ａの領域Ｒ２の構成を拡大して示した。また、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。
図１および図２Ａにおいて、積層セラミックコンデンサ１Ａは、素体２および外部電極６Ａ、６Ｂを備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。
積層体２Ａの下層には下カバー層５Ａが設けられ、積層体２Ａの上層には上カバー層５Ｂが設けられている。内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に積層されている。なお、図１および図２Ａでは、内部電極層３Ａ、３Ｂが合計で１１層分だけ積層された例を示したが、内部電極層３Ａ、３Ｂの積層数は、特に限定されない。このとき、素体２および積層体２Ａの形状は、略直方体形状とすることができる。
なお、以下の説明では、素体２の側面が互いに対向する方向を長さ方向ＤＬ、素体２の前後面が互いに対向する方向を幅方向ＤＷ、素体２の上下面が互いに対向する方向を積層方向（高さ方向）ＤＳと言うことがある。このとき、素体２の下面は、積層セラミックコンデンサ１Ａが実装される回路基板の実装面と対向する位置に配置することができる。素体２は、素体２の稜線に沿って面取りされてもよい。このとき、素体２は、その角部が面取された曲面Ｒを備える。
外部電極６Ａ、６Ｂは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。ここで、各外部電極６Ａ、６Ｂは、素体２の下面側から側面を介して素体２の上面側に連続的に形成される。また、各外部電極６Ａ、６Ｂは、素体２の下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。
長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で異なる位置に交互に配置されている。このとき、内部電極層３Ａは、内部電極層３Ｂに対して素体２の一方の側面側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の側面側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の側面側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の側面側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。
なお、内部電極層３Ａ、３Ｂおよび誘電体層４の積層方向ＤＳの厚みはそれぞれ、０．０５μｍ～５μｍの範囲内とすることができ、例えば、０．３μｍである。内部電極層３Ａ、３Ｂの材料は、例えば、Ｃｕ（銅）、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｓｎ（スズ）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。
誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。
下カバー層５Ａおよび上カバー層５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層５Ａおよび上カバー層５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。下カバー層５Ａおよび上カバー層５Ｂの厚みはそれぞれ、５μｍ以上３０μｍ以下であるのが好ましい。
各外部電極６Ａ、６Ｂは、各内部電極３Ａ、３Ｂと接続し、図２Ａの断面から見たときに素体２に近い面Ｍ１側よりも素体２から遠い面Ｍ２側により多くの空隙ＫＪが設けられた導電層８と、Ｎｉを含むめっき層９とを備える。空隙ＫＪは、導電層８の単一層内において、素体２に近い面Ｍ１側よりも素体２から遠い面Ｍ２側に片寄って分布することができる。なお、面Ｍ１は、導電層８と素体２との境界に位置し、面Ｍ２は、導電層８とめっき層９との境界に位置することができる。めっき層９は、導電層８上に形成されている。導電層８は、下地層７と、面Ｍ２側により多くの空隙ＫＪが設けられた下層めっき層９Ａとを備える。めっき層９は、Ｎｉを含む上層めっき層９Ｂと、はんだ濡れ可能な外装めっき層９Ｃとを備える。
下地層７は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２上に形成される。このとき、下地層７は、素体２の下面側から側面を介して上面側に外部電極６Ａ、６Ｂごとに連続的に形成される。なお、下地層７は、素体２の下面側から前面側および後面側にかけて外部電極６Ａ、６Ｂごとに連続的に形成されてもよい。
下地層７の導電性材料として用いられる金属は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、共材を含んでもよい。共材は、下地層７中に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材の主成分は、例えば、誘電体層４の主成分と同じセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７に混在することで下地層７を緻密化することができる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）、Ｍｇ（マグネシウム）またはＢ（ホウ素）などの酸化物である。
ここで、下地層７は、金属ペーストを塗布したのち焼成した焼結体で構成するのが好ましい。これにより、素体２と下地層７との密着性を確保しつつ、下地層７の厚膜化を図ることが可能となり、各外部電極６Ａ、６Ｂの強度を確保しつつ、内部電極層３Ａ、３Ｂと接続したときの導通性を確保することができる。下地層７を素体２と同時焼成する場合、下地層７の主成分はＮｉが好ましい。なお、下地層７は、素体２を焼成した後に金属ペーストを塗布し焼成して形成してもよい。
下層めっき層９Ａは、下地層７上に形成されている。空隙ＫＪは、下層めっき層９Ａに複数設けられ、下層めっき層９Ａの面方向全体に渡って分布することができる。空隙ＫＪは、図２Ａに示したように、断面から見たときに下層めっき層９Ａ内に閉塞して存在している。空隙ＫＪは、面Ｍ２側の面方向全体に渡って層状に分布してもよい。空隙ＫＪは、素体２の異なる面上に存在する下層めっき層９Ａに設けることができる。例えば、図１の積層方向ＤＳの１対の面と長さ方向ＤＬの1対の面と幅方向ＤＷの１対の面に設けることができる。なお、下層めっき層９Ａの表面側は、上層めっき層９Ｂが形成される面側であり、素体２から遠い面側である。例えば、空隙ＫＪは、長さ方向ＤＬを法線とする下層めっき層９Ａの表面側だけでなく、幅方向ＤＷを法線とする下層めっき層９Ａの表面側に設けてもよいし、積層方向ＤＳを法線とする下層めっき層９Ａの表面側に設けてもよい。ここで言う表面側とは素体と反対側のことである。導電層８は、空隙ＫＪの内側または空隙ＫＪに接する位置に導電層８の酸化物を備えていてもよい。
このとき、下層めっき層９Ａの表面側に上層めっき層９Ｂが形成される前に、下層めっき層９Ａの表面側を酸化性雰囲気に曝しながら下層めっき層９Ａに含まれる金属を不均一に酸化し、その金属の酸化物を除去することにより、下層めっき層９Ａの表面側に空隙ＫＪを形成することができる。ここで、下層めっき層９Ａに含まれる金属を不均一に酸化するために、下層めっき層９Ａの表面側を急速酸化することができる。空隙ＫＪは、下層めっき層９Ａの表面側に海綿状またはポーラス状に分布することができる。すなわち、下層めっき層９Ａの表面側の領域にその他の領域より多くの空隙が存在している。このとき、下層めっき層９Ａは、Ｃｕ、Ｆｅ、Ｚｎ、Ｓｎ、ＰｂおよびＣｒから選択される少なくとも１つを含む金属または合金を主成分とすることができる。下層めっき層９Ａは、例えば、Ｃｕめっき層である。下層めっき層９ＡとしてＣｕめっき層を用いることにより、下層めっき層９Ａと下地層７との密着性を向上させつつ、良好な導電性を得ることができ、下層めっき層９Ａの面Ｍ２側に空隙ＫＪを形成することができる。
ここで、下層めっき層９Ａの厚みは、２μｍ以上１５μｍ以下であるのが好ましい。また、空隙ＫＪは、下層めっき層９Ａの表面から厚み方向に０．１μｍ以上３．０μｍ以下の範囲に位置するのが好ましい。また、空隙ＫＪは、下層めっき層９Ａの厚み方向の長さより面方向の長さの方を長くするのが好ましい。また、下層めっき層９Ａの厚み方向の長さより面方向の長さが短い空隙ＫＪよりも、下層めっき層９Ａの厚み方向の長さより面方向の長さが長い空隙ＫＪの方が多いのが好ましい。また、空隙ＫＪの長手方向の長さは、０．５μｍ以上６．５μｍ以下であるのが好ましい。また、下層めっき層９Ａの厚み方向の長さに対する面方向の長さが４倍以上の空隙ＫＪが全体の５０％以上の頻度で存在しているのが好ましい。
上層めっき層９Ｂは、下層めっき層９Ａ上に形成されている。上層めっき層９Ｂは、例えば、Ｎｉめっき層である。上層めっき層９ＢとしてＮｉめっき層を用いることにより、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。
外装めっき層９Ｃは、上層めっき層９Ａ上に形成されている。外装めっき層９Ｃは、例えば、Ｓｎめっき層である。外装めっき層９ＣとしてＳｎめっき層を用いることにより、はんだの濡れ性を向上させることができる。
ここで、下層めっき層９Ａの表面側に空隙ＫＪを設けることにより、下層めっき層９Ａ上に上層めっき層９Ｂを形成するときに発生する水素の拡散を空隙ＫＪで阻止することができる。水素の拡散は、下層めっき層９Ａを媒体として進行するが、空隙ＫＪは、ほとんど拡散媒体として機能しないので、水素の拡散は、素体２側にほとんど進行しない。このため、下層めっき層９Ａ上に上層めっき層９Ｂを形成するときに発生する水素が素体２に拡散するのを抑制することができ、内部電極層３Ａ、３Ｂ間の誘電体層４の水素還元を抑制し、誘電体層４の絶縁性の低下を抑制することができる。
また、下層めっき層９Ａの表面から厚み方向に０．１μｍ以上３．０μｍ以下の範囲に空隙ＫＪを配置することにより、外部電極６Ａ、６Ｂの厚みの増大を抑制しつつ、水素の拡散を空隙ＫＪの位置で効果的に抑制することができる。すなわち、下層めっき層９Ａの表面側の領域にその他の領域より多くの空隙ＫＪを配置する。上層めっき層９Ｂ側から素体２に向かう水素の濃度は、下層めっき層９Ａの表面側で濃度が高くなり拡散速度が早いので、このような範囲に空隙ＫＪを配置することにより水素の拡散を効果的に抑制できる。
また、下層めっき層９Ａの厚み方向の空隙ＫＪの長さより面方向の空隙ＫＪの長さの方を長くすることにより、上層めっき層９Ｂ側から素体に向かう水素の拡散を空隙ＫＪの位置で効果的に抑制することができる。
図２Ｂは、図１の積層セラミックコンデンサを長さ方向に切断した構成のその他の例を示す断面図である。
図２Ｂにおいて、積層セラミックコンデンサ１Ｚは、図２Ａの積層セラミックコンデンサ１Ａの外部電極６Ａ、６Ｂの代わりに外部電極６ＺＡ、６ＺＢを備える。各外部電極６ＺＡ、６ＺＢは、図２Ａの導電層８の代わりに導電層８Ｚを備える。導電層８Ｚは、図２Ａの下層めっき層９Ａの代わりに下層めっき層９ＺＡを備える。
図２Ｂにおいて、積層セラミックコンデンサ１Ｚは、図２Ａの積層セラミックコンデンサ１Ａの外部電極６Ａ、６Ｂの代わりに外部電極６ＺＡ、６ＺＢを備える。各外部電極６ＺＡ、６ＺＢは、図２Ａの導電層８の代わりに導電層８Ｚを備える。導電層８Ｚは、図２Ａの下層めっき層９Ａの代わりに下層めっき層９ＺＡを備える。
下層めっき層９ＺＡは、空隙ＫＺおよび金属酸化物ＭＺを備える。空隙ＫＺは、下層めっき層９ＺＡに複数設けられ、下層めっき層９ＺＡの面方向全体に渡って分布することができる。空隙ＫＺは、図２Ｂに示したように、断面から見たときに下層めっき層９ＺＡ内に閉塞して存在している。空隙ＫＺは、面Ｍ２側の面方向全体に渡って層状に分布してもよい。空隙ＫＺは、素体２の異なる面上に存在する下層めっき層９ＺＡに設けることができる。例えば、図１の積層方向ＤＳの１対の面と長さ方向ＤＬの1対の面と幅方向ＤＷの１対の面に設けることができる。
金属酸化物ＭＺは、下層めっき層９ＺＡに含まれる金属の酸化物である。例えば、下層めっき層９ＺＡがＣｕめっき層の場合、金属酸化物ＭＺは、ＣｕＯまたはＣｕ２Ｏである。金属酸化物ＭＺは、空隙ＫＺの内側または空隙ＫＺと接する位置に存在している。ここで、空隙ＫＺの内側または空隙ＫＺと接する位置に金属酸化物ＭＺが存在していると、この金属酸化物ＭＺが水素を捉えて、素体２への水素の拡散をさらに抑えることができる。
図３は、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャート、図４Ａから図４Ｌは、第１実施形態に係る積層セラミックコンデンサの製造方法の一例を示す断面図である。なお、図４Ｃから図４Ｌでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に３層分だけ積層される場合を例にとった。また、図４Ｉから図４Ｋでは、導電層８の領域Ｒ２´の構成を拡大して示した。図４Ｌでは、外部電極６Ａの領域Ｒ２の構成を拡大して示した。
図３のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、Ｙ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫまたはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。
次に、図３のＳ２および図３Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。
次に、図３のＳ３および図４Ｂに示すように、複数枚のグリーンシートのうち内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３を形成する。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向に分離された複数の内部電極パターン２３を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ、３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ、３Ｂの材料として用いられる金属がＮｉの場合、内部電極用導電ペーストは、Ｎｉの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
次に、図３のＳ４および図４Ｃに示すように、内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターン２３が形成されていない外層用のグリーンシート２５Ａ、２５Ｂを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。外層用のグリーンシート２５Ａ、２５Ｂの厚みは、内部電極パターン２３が形成されたグリーンシート２４の厚みより大きい。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。
次に、図３のＳ５および図４Ｄに示すように、図３のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４、２５Ａ、２５Ｂを圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを静水圧プレスする方法などを用いることができる。
次に、図３のＳ６および図４Ｅに示すように、図３のＳ５の圧着工程でプレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。
このとき、図４Ｆに示すように、個片化された素体２´には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成されるとともに、最下層および最上層にカバー層５Ａ、５Ｂが形成される。内部電極層３Ａは、素体２´の一方の側面で誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２´の他方の側面で誘電体層４の表面から引き出される。なお、図４Ｆでは、図４Ｅの個片化された１つの素体を長さ方向に拡大して示した。
次に、図３のＳ７および図４Ｇに示すように、素体２´の面取りを行うことにより、角部に曲面Ｒが設けられた素体２を形成する。素体２´の面取りは、例えば、バレル研磨を用いることができる。
次に、図３のＳ８に示すように、図３のＳ７で面取りされた素体２に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ２雰囲気中で素体２を加熱する。
次に、図３のＳ９に示すように、図３のＳ８でバインダ除去された素体２の両側面と、各側面の周面の４つの面（上面、下面、前面および後面）に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストの塗布には、例えば、ディッピング法を用いることができる。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（例えば、Ｄ５０粒子径で０．８μｍ～４μｍ）が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。
次に、図３のＳ１０および図４Ｈに示すように、図３のＳ９で下地層用導電ペーストが塗布された素体２を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２に一体化された下地層７を形成する。このとき、下地層７は、素体２の表面に引き出された内部電極層３Ａ、３Ｂと導通するように接続される。素体２および下地層用導電ペーストの焼成は、例えば、焼成炉にて１０００～１４００℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。
次に、図３のＳ１１および図４Ｉに示すように、下層めっき層９Ａを下地層７上に形成する。このとき、下地層７が形成された素体２をめっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、下層めっき層９Ａを形成することができる。
次に、図３のＳ１２および図４Ｊに示すように、下地層７上に下層めっき層９Ａが形成された素体２を非酸化性雰囲気下で昇温後、この温度を維持したまま酸化性雰囲気に曝した後、非酸化性雰囲気に戻して冷却する。このような処理により、下層めっき層９Ａの表面側は高温下で急速に酸化された後、下層めっき層９Ａの表面側の酸化が停止されることで、下層めっき層９Ａの表面側に金属酸化物ＭＺが形成される。下層めっき層９Ａを酸化性雰囲気に曝す時間および温度は、下層めっき層９Ａの表面側が不均一に酸化されるように設定することができ、下層めっき層９Ａの表面側の酸化が均一化される前に停止することができる。例えば、下層めっき層９Ａの表面側の酸化処理では、Ｎ２雰囲気下で５００℃まで昇温後、この温度を維持したまま雰囲気を大気とし、この状態を２分保持した後、Ｎ２雰囲気に戻して冷却することができる。
次に、図３のＳ１３および図４Ｋに示すように、ウェットエッチングなどの方法にて下層めっき層９Ａの表面側の金属酸化物ＭＺを除去する。この金属酸化物ＭＺのウェットエッチングでは、例えば、希硫酸溶液を用いることができる。このとき、金属酸化物ＭＺは、下層めっき層９Ａの表面だけでなく厚み方向にも下層めっき層９Ａに含まれる金属と混在して形成されるので、このような金属と金属酸化物ＭＺが混在した部分から金属酸化物ＭＺが除去されることで、空隙ＫＪが下層めっき層９Ａに形成される。なお、この金属酸化物ＭＺはすべてを除去せずに一部を残してもよい。空隙ＫＪの内側または空隙ＫＪと接する位置に金属酸化物ＭＺが存在していると、この金属酸化物ＭＺが水素を捉えて、さらに拡散を抑えることができる。
空隙ＫＪのサイズは、０．５ｕｍ以上６．５ｕｍ以下とすることができる。空隙ＫＪが存在する下層めっき層９Ａの表面からの厚み方向の距離は０．１ｕｍ以上３．０以下とすることができる。このとき、下層めっき層９Ａの表面側の空隙率は、下層めっき層９Ａのその他の領域の空隙率より大きくすることができる。下層めっき層９Ａの厚み方向の長さに対する面方向の長さの比は１以上１０以下とすることができる。このとき、下層めっき層９Ａの面に平行な方向の長さが垂直な方向の長さより長い空隙ＫＪが、下層めっき層９Ａの面に平行な方向の長さが垂直な方向の長さより短い空隙ＫＪより多く形成される。
次に、図３のＳ１４および図４Ｌに示すように、上層めっき層９Ｂおよび外装めっき層９Ｃを下層めっき層９Ａ上に順次形成する。このとき、表面側に空隙ＫＪを有する下層めっき層９Ａが形成された素体２をめっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、上層めっき層９Ｂおよび外装めっき層９Ｃを順次形成することができる。ここで、下層めっき層９Ａの表面側に空隙ＫＪを設けたことにより、Ｎｉを含む上層めっき層９Ｂを下層めっき層９Ａ上に形成するときに発生する水素が素体２側へ拡散するのを効果的に抑制することができ、誘電体層４の絶縁性の低下を抑制することができる。このような水素の拡散抑制の効果は上層めっき層９Ｂの形成工程中だけでなく、上層めっき層９Ｂに残存した水素がその後時間を経て素体２側へ拡散することに対しても抑制する効果を発揮する。なお、上層めっき層９Ｂが空隙ＫＪの一部に入り込むことがあるが、部品の基本特性に問題はない。
（第２実施形態）
図５は、第２実施形態に係る積層セラミックコンデンサが実装された回路基板の構成例を示す断面図である。
図５において、回路基板１１上には、ランド電極１２Ａ、１２Ｂが形成されている。回路基板１１は、プリント基板であってもよいし、Ｓｉなどの半導体基板であってもよい。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂの外装めっき層９Ｃに付着された各はんだ層１３Ａ、１３Ｂを介してランド電極１２Ａ、１２Ｂに接続される。
図５は、第２実施形態に係る積層セラミックコンデンサが実装された回路基板の構成例を示す断面図である。
図５において、回路基板１１上には、ランド電極１２Ａ、１２Ｂが形成されている。回路基板１１は、プリント基板であってもよいし、Ｓｉなどの半導体基板であってもよい。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂの外装めっき層９Ｃに付着された各はんだ層１３Ａ、１３Ｂを介してランド電極１２Ａ、１２Ｂに接続される。
ここで、下層めっき層９Ａに空隙ＫＪを設けることにより、外部電極６Ａ、６Ｂにかかる応力を空隙ＫＪで吸収することができる。このため、回路基板１１の撓みまたは伸縮などに起因して外部電極６Ａ、６Ｂに応力がかかった場合においても、その応力が外部電極６Ａ、６Ｂを介して素体２に伝わるのを抑制することができ、素体２にクラックが入るのを抑制することができる。
（第３実施形態）
図６は、第３実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図である。なお、図６では、外部電極６Ａ´の領域Ｒ３の構成を拡大して示した。
図６において、積層セラミックコンデンサ１Ｂは、図２Ａの外部電極６Ａ、６Ｂの代わりに外部電極６Ａ´、６Ｂ´を備える。
図６は、第３実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図である。なお、図６では、外部電極６Ａ´の領域Ｒ３の構成を拡大して示した。
図６において、積層セラミックコンデンサ１Ｂは、図２Ａの外部電極６Ａ、６Ｂの代わりに外部電極６Ａ´、６Ｂ´を備える。
外部電極６Ａ´、６Ｂ´は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。ここで、各外部電極６Ａ´、６Ｂ´は、素体２の下面側から側面を介して素体２の上面側に連続的に形成される。また、各外部電極６Ａ´、６Ｂ´は、素体２の下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。
各外部電極６Ａ´、６Ｂ´は、各内部電極３Ａ、３Ｂと接続し素体２に近い面Ｍ１´側よりも素体から遠い面Ｍ２´側により多くの空隙ＫＪ´が設けられた下地層７´と、Ｎｉを含むめっき層９Ｂ´と、はんだ濡れ可能な外装めっき層９Ｃ´とを備える。なお、面Ｍ１´は、下地層７´と素体２との境界に位置し、面Ｍ２´は、下地層７´とめっき層９Ｂ´との境界に位置することができる。
下地層７´は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２上に形成される。このとき、下地層７´は、素体２の下面側から側面を介して上面側に外部電極６Ａ´、６Ｂ´ごとに連続的に形成される。なお、下地層７´は、素体２の下面側から前面側および後面側にかけて外部電極６Ａ´、６Ｂ´ごとに連続的に形成されてもよい。
空隙ＫＪ´は、下地層７´に複数設けられ、下地層７´の面方向全体に渡って分布することができる。空隙ＫＪ´は、面Ｍ２´側の面方向全体に渡って層状に分布してもよい。下地層７´は、空隙ＫＪ´の形状に対応した酸化物を形成可能な金属を含むことができる。空隙ＫＪ´は、素体２の異なる面上に存在する下地層７´の表面側全体に設けることができる。なお、下地層７´の表面側は、めっき層９Ｂ´が形成される面側である。例えば、長さ方向ＤＬを法線とする下地層７´の表面側だけでなく、幅方向ＤＷを法線とする下地層７´の表面側に設けてもよいし、積層方向ＤＳを法線とする下地層７´の表面側に設けてもよい。
このとき、下地層７´の表面側にめっき層９Ｂ´が形成される前に、下地層７´の表面側を酸化性雰囲気に曝しながら下地層７´に含まれる金属を不均一に酸化し、その金属の酸化物を除去することにより、下地層７´の表面側に空隙ＫＪ´を形成することができる。ここで、下地層７´に含まれる金属を不均一に酸化するために、下地層７´の表面側を急速酸化することができる。空隙ＫＪ´は、下地層７´の表面側に海綿状またはポーラス状に分布することができる。すなわち、下地層７´の表面側の領域にその他の領域より多くの空隙が存在している。
このとき、下地層７´は、Ｃｕ、Ｆｅ、Ｚｎ、Ｓｎ、ＰｂおよびＣｒから選択される少なくとも１つを含む金属または合金を主成分とすることができる。ここで、下地層７´の金属としてＣｕを用いることにより、下地層７´とめっき層９Ｂ´の密着性を向上させつつ、良好な導電性を得ることができ、下地層７´の表面側に空隙ＫＪ´を形成することができる。下地層７´は、金属が混在された共材を含んでもよい。共材の主成分は、例えば、誘電体層４の主成分と同じセラミック成分である。下地層７´は、ガラス成分を含んでいてもよい。ここで、下地層７´は、金属ペーストを塗布したのち焼成した焼結体で構成するのが好ましい。
下地層７´の厚みは、２ｕｍ以上５０ｕｍ以下であるのが好ましい。また、空隙ＫＪ´は、下地層７´の表面から厚み方向に０．１μｍ以上３．０μｍ以下の範囲に位置するのが好ましい。また、空隙ＫＪ´は、下地層７´の厚み方向の長さより面方向の長さの方を長くするのが好ましい。また、下地層７´の厚み方向の長さより面方向の長さが短い空隙ＫＪ´よりも、下地層７´の厚み方向の長さより面方向の長さが長い空隙ＫＪ´の方が多いのが好ましい。また、空隙ＫＪ´の長手方向の長さは、０．５μｍ以上６．５μｍ以下であるのが好ましい。また、下地層７´の厚み方向の長さに対する面方向の長さが４倍以上の空隙ＫＪ´が全体の５０％以上の頻度で存在しているのが好ましい。
めっき層９Ｂ´は、下地層７´上に形成されている。めっき層９Ｂ´は、例えば、Ｎｉめっき層である。外装めっき層９Ｃ´は、めっき層９Ｂ´上に形成されている。外装めっき層９Ｃ´は、例えば、Ｓｎめっき層である。
ここで、下地層７´の表面側に空隙ＫＪ´を設けることにより、下地層７´上にめっき層９Ｂ´を形成するときに発生する水素の拡散を空隙ＫＪ´の位置で抑制することができる。水素の拡散は、下地層７´を媒体として進行するが、空隙ＫＪ´は、ほとんど拡散媒体として機能しないので、水素の拡散は、素体２側にほとんど進行しない。このため、下地層７´上にめっき層９Ｂ´を形成するときに発生する水素が素体２に拡散するのを抑制することができ、内部電極層３Ａ、３Ｂ間の誘電体層４の水素還元を抑制し、誘電体層４の絶縁性の低下を抑制することができる。
図７は、第３実施形態に係る積層セラミックコンデンサの製造方法の一例を示すフローチャートである。
図７のＳ２１からＳ２８において、図３のＳ１からＳ８と同様の工程により、バインダが除去された素体２を作製する。
図７のＳ２１からＳ２８において、図３のＳ１からＳ８と同様の工程により、バインダが除去された素体２を作製する。
次に、図７のＳ２９に示すように、図７のＳ２８でバインダが除去された素体２を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化する。素体２の焼成は、例えば、焼成炉にて１０００～１３５０℃で１０分～２時間だけ行う。
次に、図７のＳ３０に示すように、図７のＳ２８で焼成された素体２の両端面と、各端面の周面の４つの面に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストは、下地層７´の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７´の導電性材料として用いられる金属がＣｕの場合、下地層用導電ペーストは、Ｃｕの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層４の主成分であるセラミック成分を含んでいてもよい。また、下地層用導電ペーストは、バインダと、溶剤とを含む。導電性が良好になるので下地層7´はＣｕが好ましい。
次に、素体２に塗布された下地層用導電ペーストを焼成し、素体２に一体化された下地層７´を形成する。下地層用導電ペーストの焼成は、例えば、焼成炉にて８５０℃で１５分以上行う。
次に、図７のＳ３１に示すように、下地層７´が形成された素体２を非酸化性雰囲気下で昇温後、この温度を維持したまま酸化性雰囲気に曝した後、非酸化性雰囲気に戻して冷却する。このような処理により、下地層７´の表面側は高温下で急速に酸化された後、下地層７´の表面側の酸化が停止されることで、下層層７´の表面側に金属酸化物が形成される。下地層７´を酸化性雰囲気に曝す時間および温度は、下地層７´の表面側が不均一に酸化されるように設定することができ、下地層７´の表面側の酸化が均一化される前に停止することができる。例えば、下地層７´の表面側の酸化処理では、Ｎ２雰囲気下で５００℃まで昇温後、この温度を維持したまま雰囲気を大気とし、この状態を２分保持した後、Ｎ２雰囲気に戻して冷却することができる。
次に、図７のＳ３２に示すように、ウェットエッチングなどの方法にて下地層７´の表面側の金属酸化物を除去する。この金属酸化物のウェットエッチングでは、例えば、希硫酸溶液を用いることができる。このとき、金属酸化物は、下地層７´の表面だけでなく厚み方向にも下地層７´に含まれる金属と混在して形成されるので、このような金属と金属酸化物が混在した部分から金属酸化物が除去されることで、空隙ＫＪ´が下地層７´に形成される。なお、この金属酸化物はすべてを除去せずに一部を残してもよい。空隙ＫＪ´の内側または空隙ＫＪ´と接する位置に金属酸化物が存在していると、この金属酸化物が水素を捉えて、さらに拡散を抑えることができる。
空隙ＫＪ´のサイズは、０．５ｕｍ以上６．５ｕｍ以下とすることができる。空隙ＫＪ´が存在する下地層７´の表面からの厚み方向の距離は０．１ｕｍ以上３．０以下とすることができる。このとき、下地層７´の表面側の空隙率は、下地層７´のその他の領域の空隙率より大きくすることができる。下地層７´の厚み方向の長さに対する面方向の長さの比は１以上４以下とすることができる。このとき、下地層７´の面に平行な方向の長さが垂直な方向の長さより長い空隙ＫＪ´が、下地層７´の面に平行な方向の長さが垂直な方向の長さより短い空隙ＫＪ´より多く形成される。
次に、図７のＳ３３に示すように、めっき層９Ｂ´および外装めっき層９Ｃ´を下地層７´上に順次形成する。このとき、表面側に空隙ＫＪ´を有する下地層７´が形成された素体２をめっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９Ｂ´および外装めっき層９Ｃ´を順次形成することができる。めっき層９Ｂ´は、例えば、Ｎｉめっき層、外装めっき層９Ｃ´は、例えば、Ｓｎめっき層である。なお、めっき層９Ｂ´が空隙ＫＪ´の一部に入り込むことがあるが、部品の基本特性に問題はない。
（第４実施形態）
図８は、第４実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図である。なお、図８では、外部電極６ＪＡの領域Ｒ４の構成を拡大して示した。
図８において、積層セラミックコンデンサ１Ｃは、図２Ａの外部電極６Ａ、６Ｂの代わりに外部電極６ＪＡ、６ＪＢを備える。
図８は、第４実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図である。なお、図８では、外部電極６ＪＡの領域Ｒ４の構成を拡大して示した。
図８において、積層セラミックコンデンサ１Ｃは、図２Ａの外部電極６Ａ、６Ｂの代わりに外部電極６ＪＡ、６ＪＢを備える。
外部電極６ＪＡ、６ＪＢは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。ここで、各外部電極６ＪＡ、６ＪＢは、素体２の下面側から側面を介して素体２の上面側に連続的に形成される。また、各外部電極６ＪＡ、６ＪＢは、素体２の下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。
各外部電極６ＪＡ、６ＪＢは、各内部電極３Ａ、３Ｂと接続し素体２に近い面ＭＪ１側よりも素体２から遠い面ＭＪ２側により多くの空隙ＫＪが設けられた導電層８Ｊと、導電性樹脂層９Ｄと、Ｎｉを含むめっき層９Ｊとを備える。なお、面ＭＪ１は、導電層８Ｊと素体２との境界に位置し、面ＭＪ２は、導電層８Ｊと導電性樹脂層９Ｄとの境界に位置することができる。導電層８Ｊは素体２上に形成され、導電性樹脂層９Ｄは導電層８Ｊ上に形成され、めっき層９Ｊは導電性樹脂層９Ｄ上に形成されている。導電層８Ｊは、素体２上に設けられた下地層７Ｊと、面ＭＪ２側に空隙ＫＪが設けられた下層めっき層９ＪＡとを備える。めっき層９Ｊは、Ｎｉを含む上層めっき層９ＪＢと、はんだ濡れ可能な外装めっき層９ＪＣとを備える。
下地層７Ｊおよび下層めっき層９ＪＡは、図２Ａの下地層７および下層めっき層９Ａと同様に構成することができる。ただし、下地層７Ｊおよび下層めっき層９ＪＡは、素体２側面から下面、上面、前面および後面に回り込む。
下地層７ＪがＮｉを主成分とする焼結層である場合、Ｎｉペーストの粘度、共材の割合または添加剤の割合を変える他、焼結時の温度プロファイルを変えることによって先端角度αを調整することができる。また、下層めっき層９ＡがＣｕを含む電解めっき層である場合、めっき液のｐＨ、メッキ液の温度、メッキ電流密度またはメッキ時間などの条件を変えることによって先端角度βを調整することができる。
導電性樹脂層９Ｄは、導電層８Ｊとめっき層９Ｊとの間に位置する。導電性樹脂層９Ｄの厚みは、２ｕｍ以上４０ｕｍ以下であるのが好ましい。導電性樹脂層９Ｄの主成分は、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂およびポリイミド樹脂等から選択された熱硬化性樹脂と、銅、スズ、ニッケル、銀、金および亜鉛から選択される少なくとも１つを含む金属または合金の導電性フィラーとの混合物である。導電性フィラーの形態は、球状、扁平状または繊維状であるが、導電性を確保できる形態であれば特に限定されない。ディップ法または印刷法等によって下層めっき層９ＪＡが覆われるように導電性樹脂ペーストを塗布して熱硬化させることで導電性樹脂層９Ｄを形成することができる。導電性フィラーの材質は、導電性の点から銀を含むものが好ましい。
上層めっき層９ＪＢは、導電性樹脂層９Ｄ上に形成されている。外装めっき層９ＪＣは、上層めっき層９ＪＢ上に形成されている。上層めっき層９ＪＢおよび外装めっき層９ＪＣは、図２Ａの上層めっき層９Ｂおよび外装めっき層９Ｃと同様に構成することができる。例えば、上層めっき層９ＪＢはＮｉめっき層、外装めっき層９ＪＣは、Ｓｎめっき層である。
ここで、下層めっき層９ＪＡの表面側に空隙ＫＪを設けることにより、導電性樹脂層９Ｄ上に上層めっき層９ＪＢを形成するときに発生する水素の拡散を空隙ＫＪの位置で抑制することができる。下層めっき層９ＪＡの表面側は、導電性樹脂層９Ｄが形成される面側である。水素の拡散は、下層めっき層９ＪＡを媒体として進行するが、空隙ＫＪは、ほとんど拡散媒体として機能しないので、水素の拡散は、素体２側にほとんど進行しない。このため、導電性樹脂層９Ｄ上に上層めっき層９ＪＢを形成するときに発生する水素が素体２に拡散するのを抑制することができ、内部電極層３Ａ、３Ｂ間の誘電体層４の水素還元を抑制し、誘電体層４の絶縁性の低下を抑制することができる。その他、空隙ＫＪに関する構成例および効果は第１実施形態で述べた内容と同様となる。
また、導電層８Ｊと上層めっき層９Ｊとの間に導電性樹脂層９Ｄを設けることにより、外部電極６ＪＡ、６ＪＢにかかる応力を導電性樹脂層９Ｄで吸収することができる。このため、積層セラミックコンデンサ１Ｃが実装される回路基板の撓みまたは伸縮などに起因して外部電極６ＪＡ、６ＪＢに応力がかかった場合においても、その応力が外部電極６ＪＡ、６ＪＢを介して素体２に伝わるのを抑制することができ、素体２にクラックが入るのを抑制することができる。
（第５実施形態）
図９は、第５実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図である。なお、図９では、外部電極６ＪＡ´の領域Ｒ５の構成を拡大して示した。
図９において、積層セラミックコンデンサ１Ｄは、図６の外部電極６Ａ´、６Ｂ´の代わりに外部電極６ＪＡ´、６ＪＢ´を備える。
図９は、第５実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図である。なお、図９では、外部電極６ＪＡ´の領域Ｒ５の構成を拡大して示した。
図９において、積層セラミックコンデンサ１Ｄは、図６の外部電極６Ａ´、６Ｂ´の代わりに外部電極６ＪＡ´、６ＪＢ´を備える。
外部電極６ＪＡ´、６ＪＢ´は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。ここで、各外部電極６ＪＡ´、６ＪＢ´は、素体２の下面側から側面を介して素体２の上面側に連続的に形成される。また、各外部電極６ＪＡ´、６ＪＢ´は、素体２の下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。
各外部電極６ＪＡ´、６ＪＢ´は、各内部電極３Ａ、３Ｂと接続し素体２に近い面ＭＪ１´側よりも素体２から遠い面ＭＪ２´側により多くの空隙ＫＪ´が設けられた下地層７Ｊ´と、導電性樹脂層９Ｄ´と、Ｎｉを含むめっき層９ＪＢ´と、はんだ濡れ可能な外装めっき層９ＪＣ´とを備える。なお、面ＭＪ１´は、下地層７Ｊ´と素体２との境界に位置し、面ＭＪ２´は、下地層７Ｊ´と導電性樹脂層９Ｄ´との境界に位置することができる。下地層７´は素体２上に形成され、導電性樹脂層９Ｄ´は下地層７´上に形成され、めっき層９ＪＢ´は導電性樹脂層９Ｄ´上に形成されている。
下地層７Ｊ´は、図６の下地層７´と同様に構成することができる。ただし、下地層７Ｊ´は、素体２側面から下面、上面、前面および後面に回り込む。このとき、下地層７Ｊ´の厚みは、２ｕｍ以上４０ｕｍ以下であるのが好ましい。
下地層７Ｊ´がＣｕを主成分とする焼結層である場合、Ｃｕペーストの粘度、共材の割合または添加剤の割合を変える他、焼結時の温度プロファイルを変えることによって先端角度γを調整することができる。
導電性樹脂層９Ｄ´は、下地層７Ｊ´とめっき層９ＪＢ´との間に位置する。導電性樹脂層９Ｄ´は、図８の導電性樹脂層９Ｄと同様に構成することができる。
めっき層９ＪＢ´は、導電性樹脂層９Ｄ´上に形成されている。外装めっき層９ＪＣ´は、めっき層９ＪＢ´上に形成されている。めっき層９ＪＢ´および外装めっき層９ＪＣ´は、図８の上層めっき層９ＪＢおよび外装めっき層９ＪＣと同様に構成することができる。例えば、めっき層９ＪＢ´はＮｉめっき層、外装めっき層９ＪＣ´は、Ｓｎめっき層である。
ここで、下地層７Ｊ´の表面側に空隙ＫＪ´を設けることにより、導電性樹脂層９Ｄ´上にめっき層９ＪＢ´を形成するときに発生する水素の拡散を空隙ＫＪ´の位置で抑制することができる。下地層７Ｊ´の表面側は、導電性樹脂層９Ｄ´が形成される面側である。水素の拡散は、下地層７Ｊ´を媒体として進行するが、空隙ＫＪ´は、ほとんど拡散媒体として機能しないので、水素の拡散は、素体２側にほとんど進行しない。このため、導電性樹脂層９Ｄ´上にめっき層９ＪＢ´を形成するときに発生する水素が素体２に拡散するのを抑制することができ、内部電極層３Ａ、３Ｂ間の誘電体層４の水素還元を抑制し、誘電体層４の絶縁性の低下を抑制することができる。その他、空隙ＫＪ´に関する構成例および効果は第３実施形態で述べた内容と同様となる。
また、下地層７Ｊ´とめっき層９ＪＢ´との間に導電性樹脂層９Ｄ´を設けることにより、外部電極６ＪＡ´、６ＪＢ´にかかる応力を導電性樹脂層９Ｄ´で吸収することができる。このため、積層セラミックコンデンサ１Ｄが実装される回路基板の撓みまたは伸縮などに起因して外部電極６ＪＡ´、６ＪＢ´に応力がかかった場合においても、その応力が外部電極６ＪＡ´、６ＪＢ´を介して素体２に伝わるのを抑制することができ、素体２にクラックが入るのを抑制することができる。
（第６実施形態）
図１０は、第６実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図１０では、セラミック電子部品としてチップインダクタを例にとった。
図１０において、チップインダクタ２１は、素体２２および外部電極２６Ａ、２６Ｂを備える。素体２２は、コイルパターン２３、内部電極層２３Ａ、２３Ｂおよび磁性体材料２４を備える。磁性体材料２４は、内部電極層２３Ａ、２３Ｂを絶縁する誘電体としても用いられる。素体２２の形状は、略直方体形状とすることができる。外部電極２６Ａ、２６Ｂは、互いに分離された状態で素体２２の互いに対向する側面に位置する。各外部電極２６Ａ、２６Ｂは、素体２２の各側面から前後面および上下面にかけて連続している。
図１０は、第６実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図１０では、セラミック電子部品としてチップインダクタを例にとった。
図１０において、チップインダクタ２１は、素体２２および外部電極２６Ａ、２６Ｂを備える。素体２２は、コイルパターン２３、内部電極層２３Ａ、２３Ｂおよび磁性体材料２４を備える。磁性体材料２４は、内部電極層２３Ａ、２３Ｂを絶縁する誘電体としても用いられる。素体２２の形状は、略直方体形状とすることができる。外部電極２６Ａ、２６Ｂは、互いに分離された状態で素体２２の互いに対向する側面に位置する。各外部電極２６Ａ、２６Ｂは、素体２２の各側面から前後面および上下面にかけて連続している。
コイルパターン２３および内部電極層２３Ａ、２３Ｂは、磁性体材料２４にて覆われている。ただし、内部電極層２３Ａの端部は、素体２２の一方の側面側で磁性体材料２４から露出され、外部電極２６Ａに接続される。内部電極層２３Ｂの端部は、素体２２の他方の側面側で磁性体材料２４から露出され、外部電極２６Ｂに接続される。
コイルパターン２３および内部電極層２３Ａ、２３Ｂの材料は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｓｎ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料２４は、例えば、フェライトである。
各外部電極２６Ａ、２６Ｂは、図１の外部電極６Ａ、６Ｂと同様に構成することができる。すなわち、各外部電極２６Ａ、２６Ｂは、各内部電極２３Ａ、２Ｂと接続し素体２２に近い面側よりも素体２２から遠い面側により多くの空隙が設けられた導電層と、Ｎｉを含むめっき層とを備える。これにより、導電層上にめっき層を形成するときに発生する水素の拡散を空隙の位置で抑制することができ、導電層上にめっき層を形成するときに発生する水素が素体２２に拡散するのを抑制することができる。
各外部電極２６Ａ、２６Ｂは、図６の外部電極６Ａ´、６Ｂ´と同様に構成してもよいし、図８の外部電極６ＪＡ、６ＪＢと同様に構成してもよいし、図６の外部電極６ＪＡ´、６ＪＢ´と同様に構成してもよい。
なお、上述した実施形態では、電子部品として積層セラミックコンデンサおよびチップインダクタを例にとったが、チップ抵抗またはセンサチップであってもよい。また、上述した実施形態では、電子部品として２端子の外部電極をもつ部品を例にとったが、３端子以上の外部電極をもつ電子部品であってもよい。
また、各実施形態において説明した、空隙のサイズ、存在位置、頻度などの確認は、外部電極の断面の一部の領域からランダムに選択した例えば空隙２０個についてそれぞれの項目を測定し、その平均値を使って判定することができる。
（実施例）
図２Ａ、図６、図８および図９の積層セラミックコンデンサ１Ａ～１Ｄ（実施例１～４）について、１５０℃、４０Ｖ／μｍという高温高電界の加速寿命試験（Ｈｉｇｈｌｙ ａｃｃｅｌｅｒａｔｅｄ ｌｉｆｅ ｔｅｓｔ：ＨＡＬＴ）を実施し、平均故障時間（Ｍｅａｎ Ｔｉｍｅ Ｔｏ Ｆａｉｌｕｒｅ：ＭＴＴＦ）を測定した。このとき、図６の下地層７´、めっき層９Ｂ´および外装めっき層９Ｃ´としてＣｕ下地層、Ｎｉめっき層およびＳｎめっき層を用い、Ｃｕ下地層の酸化および酸化物除去を実施しない場合を比較例した。
図２Ａ、図６、図８および図９の積層セラミックコンデンサ１Ａ～１Ｄ（実施例１～４）について、１５０℃、４０Ｖ／μｍという高温高電界の加速寿命試験（Ｈｉｇｈｌｙ ａｃｃｅｌｅｒａｔｅｄ ｌｉｆｅ ｔｅｓｔ：ＨＡＬＴ）を実施し、平均故障時間（Ｍｅａｎ Ｔｉｍｅ Ｔｏ Ｆａｉｌｕｒｅ：ＭＴＴＦ）を測定した。このとき、図６の下地層７´、めっき層９Ｂ´および外装めっき層９Ｃ´としてＣｕ下地層、Ｎｉめっき層およびＳｎめっき層を用い、Ｃｕ下地層の酸化および酸化物除去を実施しない場合を比較例した。
以上の実施例１～４および比較例について、以下の結果を得た。
・実施例１のＭＴＴＦ：４５０ｍｉｎ
・実施例２のＭＴＴＦ：３５０ｍｉｎ
・実施例３のＭＴＴＦ：４７０ｍｉｎ
・実施例４のＭＴＴＦ：３９０ｍｉｎ
・比較例のＭＴＴＦ ：２７５ｍｉｎ
以上の結果より、実施例１～４のいずれの場合においても、Ｎｉを含むめっき層の下層に空隙を設けることにより、Ｎｉを含むめっき層の下層に空隙がない構成（比較例）に比べて、ＭＴＴＦを増大できることが判った。
・実施例１のＭＴＴＦ：４５０ｍｉｎ
・実施例２のＭＴＴＦ：３５０ｍｉｎ
・実施例３のＭＴＴＦ：４７０ｍｉｎ
・実施例４のＭＴＴＦ：３９０ｍｉｎ
・比較例のＭＴＴＦ ：２７５ｍｉｎ
以上の結果より、実施例１～４のいずれの場合においても、Ｎｉを含むめっき層の下層に空隙を設けることにより、Ｎｉを含むめっき層の下層に空隙がない構成（比較例）に比べて、ＭＴＴＦを増大できることが判った。
１Ａ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
８ 導電層
９ めっき層
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
８ 導電層
９ めっき層
Claims (20)
- 誘電体と、内部電極とを有する素体と、
前記素体上に形成され前記内部電極と接続し前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられた導電層を有する外部電極とを備えることを特徴とするセラミック電子部品。 - 前記外部電極は、前記導電層上に形成されＮｉを含むめっき層をさらに備えることを特徴とする請求項１に記載のセラミック電子部品。
- 前記空隙は、前記導電層の前記素体から遠い面から厚み方向に０．１μｍ以上３．０μｍ以下の範囲に位置することを特徴とする請求項１または２に記載のセラミック電子部品。
- 前記空隙は、前記導電層の厚み方向の長さより面方向の長さの方が長いことを特徴とする請求項１から３のいずれか１項に記載のセラミック電子部品。
- 前記空隙は前記導電層に複数設けられ、前記導電層の厚み方向の長さより面方向の長さが短い空隙よりも、前記導電層の厚み方向の長さより面方向の長さが長い空隙の方が多いことを特徴とする請求項１から４のいずれか１項に記載のセラミック電子部品。
- 前記空隙の長手方向の長さは、０．５μｍ以上６．５μｍ以下であることを特徴とする請求項１から５のいずれか１項に記載のセラミック電子部品。
- 前記空隙は前記導電層に複数設けられ、前記導電層の厚み方向の長さに対する面方向の長さが４倍以上の空隙が５０％以上の頻度で存在することを特徴とする請求項１から６のいずれか１項に記載のセラミック電子部品。
- 前記導電層は、前記空隙の内側または前記空隙に接する位置に前記導体層の酸化物を備えることを特徴とする請求項１から７のいずれか１項に記載のセラミック電子部品。
- 前記導電層は、
前記素体上に形成され前記内部電極と接続し導電体を含む下地層と、
前記下地層上に形成され前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられた下層めっき層とを備えることを特徴とする請求項１から８のいずれか１項に記載のセラミック電子部品。 - 前記下層めっき層は、Ｃｕ、Ｆｅ、Ｚｎ、Ｓｎ、ＰｂおよびＣｒから選択される少なくとも１つを含む金属または合金を主成分とすることを特徴とする請求項９に記載のセラミック電子部品。
- 前記下層めっき層の主成分はＣｕであることを特徴とする請求項１０に記載のセラミック電子部品。
- 前記外部電極について、
前記下地層の主成分は、Ｎｉであり、
前記下層めっき層上に形成されたＮｉめっき層と、
前記Ｎｉめっき層上に形成されたＳｎめっき層とを備えることを特徴とする請求項１１に記載のセラミック電子部品。 - 前記導電層は、前記素体上に形成され前記内部電極と接続し前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられた下地層を備えることを特徴とする請求項１から７のいずれか１項に記載のセラミック電子部品。
- 前記外部電極について、
前記下地層の主成分は、Ｃｕであり、
前記下地層上に形成されたＮｉめっき層と、
前記Ｎｉめっき層上に形成されたＳｎめっき層とを備えることを特徴とする請求項１３に記載のセラミック電子部品。 - 前記外部電極は、前記導電層上に設けられた導電性樹脂層をさらに備えることを特徴とする請求項１から１４のいずれか１項に記載のセラミック電子部品。
- 前記導電層は、
前記素体上に形成され前記内部電極と接続しＮｉを含む下地層と、
前記下地層上に形成され前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられたＣｕめっき層を備え、
前記外部電極は、
前記導電性樹脂層上に形成されたＮｉめっき層と、
前記Ｎｉめっき層上に形成されたＳｎめっき層とを備えることを特徴とする請求項１５に記載のセラミック電子部品。 - 前記導電層は、前記素体上に形成され前記内部電極と接続し前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられＣｕを含む下地層を備え、
前記外部電極は、
前記導電性樹脂層上に形成されたＮｉめっき層と、
前記Ｎｉめっき層上に形成されたＳｎめっき層とを備えることを特徴とする請求項１５に記載のセラミック電子部品。 - 請求項１から１７のいずれか１項に記載のセラミック電子部品が実装された回路基板であって、
前記セラミック電子部品は、前記外部電極に付着したはんだ層を介して実装されることを特徴とする回路基板。 - 誘電体と内部電極が設けられた素体を形成する工程と、
前記内部電極に接続され前記素体に近い面側よりも前記素体から遠い面側により多くの空隙が設けられた導電層を前記素体に形成する工程と、
Ｎｉを含むめっき層を前記導電層上に形成する工程とを備えることを特徴とするセラミック電子部品の製造方法。 - 前記導電層を前記素体に形成する工程は、
前記素体の複数の面に外部電極の下地材料を塗布する工程と、
前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、
前記下地層の表面側を酸化性雰囲気に曝しながら酸化し、前記素体に近い面側よりも前記素体から遠い面側により多く分布する金属酸化物を形成する工程と、
前記金属酸化物を除去することで前記下地層に空隙を形成する工程とを備えることを特徴とする請求項１９に記載のセラミック電子部品の製造方法。
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