KR102064008B1 - 적층 커패시터, 적층 커패시터가 실장된 기판 - Google Patents

적층 커패시터, 적층 커패시터가 실장된 기판 Download PDF

Info

Publication number
KR102064008B1
KR102064008B1 KR1020130004439A KR20130004439A KR102064008B1 KR 102064008 B1 KR102064008 B1 KR 102064008B1 KR 1020130004439 A KR1020130004439 A KR 1020130004439A KR 20130004439 A KR20130004439 A KR 20130004439A KR 102064008 B1 KR102064008 B1 KR 102064008B1
Authority
KR
South Korea
Prior art keywords
dielectric
margin
capacitor
internal electrode
multilayer
Prior art date
Application number
KR1020130004439A
Other languages
English (en)
Other versions
KR20140092107A (ko
Inventor
박민철
안영규
박상수
조준엽
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020130004439A priority Critical patent/KR102064008B1/ko
Priority to US14/075,544 priority patent/US9368280B2/en
Priority to JP2013266507A priority patent/JP2014138187A/ja
Publication of KR20140092107A publication Critical patent/KR20140092107A/ko
Priority to JP2017206040A priority patent/JP6721150B2/ja
Application granted granted Critical
Publication of KR102064008B1 publication Critical patent/KR102064008B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1236—Ceramic dielectrics characterised by the ceramic dielectric material based on zirconium oxides or zirconates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H01G4/385—Single unit multiple capacitors, e.g. dual capacitor in one coil
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2045—Protection against vibrations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

본 발명은 적층 커패시터에 관한 것으로, 보다 간소한 구조로 강유전체에 의한 진동을 억제하기 위하여, 유전체층과 내부전극이 교대로 적층되어 형성된 소체; 및 상기 소체의 양 단부에 구비된 외부단자;를 포함하되, 상기 소체의 상단부(U) 및 하단부(L)에 위치하는 유전체층은 상유전체로 이루어지고, 상기 소체의 중앙부(C)에 위치하는 유전체층은 강유전체로 이루어지는 적층 커패시터를 제시한다.

Description

적층 커패시터, 적층 커패시터가 실장된 기판{MULTI-LAYERED CAPACITOR AND CIRCUIT BOARD MOUNTED MULTI-LAYERED CAPACITOR}
본 발명은 적층 커패시터에 관한 것으로, 보다 상세하게는 진동방지수단이 구비된 적층 커패시터에 관한 것이다.
일반적으로 적층형 세라믹 커패시터(Multi-Layered Ceramic Capacitor: MLCC)는 이동통신 단말기, 노트북, 컴퓨터, 개인 휴대용 단말기(PDA) 등의 여러 전자제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서로서, 그 사용 용도 및 용량에 따라 다양한 크기 및 적층형태를 취하고 있다.
일반적으로 적층형 세라믹 커패시터는 복수의 유전체층 사이에 내부 전극이 교대로 적층된 구조를 갖는다.
이러한 적층형 세라믹 커패시터는 소형화가 가능하면서도 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 다양한 전자장치의 부품으로서 널리 사용된다.
적층형 세라믹 커패시터의 소체를 형성하는 세라믹 재료로서 유전율이 비교적 높은 티탄산바륨 등의 강유전체 재료가 일반적으로 이용되고 있다. 이러한 강유전체 재료는 압전성 및 전왜성을 갖기 때문에, 이러한 강유전체 재료에 전계가 가해질 때에 응력 및 기계적 변형이 진동으로 나타나고, 적층 세라믹 커패시터의 단자 전극으로부터 기판측에 이러한 진동이 전달된다.
즉, 적층 세라믹 커패시터에 교류 전압이 가해진 경우에는, 적층 세라믹 커패시터의 소자 본체에 X, Y, Z의 각 방향을 따라 응력(Fx, Fy, Fz)이 발생하고, 그것에 의해 진동이 발생하게 된다. 이 진동이 단자 전극으로부터 기판에 전달되어 이 기판 전체가 음향 방사면이 되고, 잡음이 되는 진동음을 발생시키게 된다.
이러한 진동음 중 가청 주파수 대역(20~20000Hz)의 진동음이 문제가 되고 있는 바, 이에 대한 해결책이 필요하게 되었다.
최근, 상기와 같은 진동음으로 인한 문제점을 해결하기 위하여 적층 세라믹 커패시터의 외부 단자의 탄성적 변형에 의하여 진동을 방지하는 기술이 소개되고 있다.
이외에도, 대한민국 특허출원 공개공보 제 10-2010-0066080호에 개시된 것처럼 압전 및 전왜에 의해 발생하는 진동의 전파를 억제하여 잡음의 발생을 저감토록 하는 별도의 부품을 도입하는 기술, 기판의 진동을 억제하기 위하여 실장된 적층형 세라믹 커패시터의 주변에 기판홀을 형성하는 기술 등 다양한 기술들 소개되고 있으나, 이는 별도의 공정을 필요로 하고, 또한 공정의 복잡성에 비하여 충분한 진동 방지 효과가 얻어지지 않아 보다 간소한 구조로 진동을 방지할 수 있는 기술이 절실히 요구되고 있는 실정이다.
대한민국 특허출원 공개공보 제 10-2010-0066080호
본 발명은 보다 간소한 구조로 강유전체의 압전성에 의한 진동을 억제하여, 별도의 공정 필요없이 공정의 복잡성을 줄이고, 따라서 생산성 향상과 함께 저비용으로 제조가능한 적층 커패시터를 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 유전체층과 내부전극이 교대로 적층되어 형성된 소체; 및 상기 소체의 양 단부에 구비된 외부단자;를 포함하되, 상기 소체의 상단부(U) 및 하단부(L)에 위치하는 유전체층은 상유전체로 이루어지고, 상기 소체의 중앙부(C)에 위치하는 유전체층은 강유전체로 이루어지는, 적층 커패시터를 제공한다.
또한, 상기 강유전체는 티탄산바륨(BaTiO3)계 세라믹, Pb계 복합 페로브스카이트(perovskite)계 세라믹 또는 티탄산스트론튬(SrTiO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물인, 적층 커패시터를 제공한다.
또한, 상기 상유전체는 지르콘산칼슘(CaZrO3)계 세라믹, 지르콘산바륨(BaZrO3)계 세라믹, 지르콘산스트론튬(SrZrO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물인, 적층 커패시터를 제공한다.
또한, 상기 소체의 상단부(U)의 두께(TUPPER), 하단부(L)의 두께(TLOWER), 그리고 중앙부(C)의 두께(TCENTER) 사이의 관계는 하기식,
Figure 112013004044763-pat00001
을 만족하는, 적층 커패시터를 제공한다.
또한, 상기 소체의 상단부(U)는 상유전체로만 구성된 마진층(M11)을 포함하는, 적층 커패시터를 제공한다.
또한, 상기 소체의 하단부(L)는 상유전체로만 구성된 마진층(M12)을 포함하는, 적층 커패시터를 제공한다.
또한, 상기 소체의 상단부(U)는 상유전체로만 구성된 마진층(M11)을 포함하고, 상기 소체의 하단부(L)는 상유전체로만 구성된 마진층(M12)을 포함하는, 적층 커패시터를 제공한다.
또한, 상기 마진층(M11) 또는 상기 마진층(M12)은 상유전체로 이루어진 유전체층이 복수 개 적층되어 형성되는, 적층 커패시터를 제공한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 적층 커패시터의 기판 실장 구조에 있어서, 상기 적층 커패시터는, 유전체층과 내부전극이 교대로 적층되어 형성된 소체; 및 상기 소체의 양 단부에 구비된 외부단자;를 포함하되, 상기 소체의 상단부(U) 및 하단부(L)에 위치하는 유전체층은 상유전체로 이루어지고, 상기 소체의 중앙부(C)에 위치하는 유전체층은 강유전체로 이루어지며, 상기 외부단자는 도전재를 매개로 상기 기판 내 구비된 랜드와 도전 접속하는, 적층 커패시터 실장 기판을 제공한다.
또한, 상기 소체의 하단부(L)의 두께(TLOWER)와 상기 도전재의 높이(HSOLDER) 사이의 관계는 하기식,
Figure 112013004044763-pat00002
을 만족하는, 적층 커패시터 실장 기판을 제공한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 강유전체로 이루어진 유전체층과 내부전극이 교대로 적층되어 형성된 용량부(C); 상기 용량부(C)의 상하부에 위치하고 상유전체로 이루어진 마진부(M21,M22); 및 상기 용량부(C)와 마진부(M21,M22)로 구성되는 소체의 양 단부에 구비된 외부단자;를 포함하는 적층 커패시터를 제공한다.
또한, 상기 강유전체는 티탄산바륨(BaTiO3)계 세라믹, Pb계 복합 페로브스카이트(perovskite)계 세라믹 또는 티탄산스트론튬(SrTiO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물인, 적층 커패시터를 제공한다.
또한, 상기 상유전체는 지르콘산칼슘(CaZrO3)계 세라믹, 지르콘산바륨(BaZrO3)계 세라믹, 지르콘산스트론튬(SrZrO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물인, 적층 커패시터를 제공한다.
또한, 상기 마진부(M21)의 두께(TMARGIN21), 마진부(M22)의 두께(TMARGIN22), 그리고 상기 용량부(C)의 두께(TCAPACITY) 사이의 관계는 하기식,
Figure 112013004044763-pat00003
을 만족하는, 적층 커패시터를 제공한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 적층 커패시터의 기판 실장 구조에 있어서, 상기 적층 커패시터는, 강유전체로 이루어진 유전체층과 내부전극이 교대로 적층되어 형성된 용량부(C); 상기 용량부(C)의 상하부에 위치하고 상유전체로 이루어진 마진부(M21,M22); 및 상기 용량부(C)와 마진부(M21,M22)로 구성되는 소체의 양 단부에 구비된 외부단자;를 포함하고, 상기 외부단자는 도전재를 매개로 상기 기판 내 구비된 랜드와 도전 접속하는, 적층 커패시터 실장 기판을 제공한다.
또한, 상기 마진부(M22)의 두께(TMARGIN22)와 상기 도전재의 높이(HSOLDER) 사이의 관계는 하기식,
Figure 112013004044763-pat00004
을 만족하는, 적층 커패시터 실장 기판을 제공한다.
본 발명에 따른 적층 커패시터에 의하면, 보다 간소한 구조로 강유전체의 압전성에 의한 진동을 억제할 수 있어 제품의 생상성을 향상시킬 수 있고, 또한 제조단가를 절감할 수 있다.
도 1은 본 발명에 따른 적층 커패시터의 단면도
도 2는 본 발명의 적층 커패시터가 기판에 실장된 모습의 단면도
도 3은 본 발명의 적층 커패시터가 실장되는 기판의 평면도
도 4는 본 발명의 제2 실시예에 따른 적층 커패시터의 단면도
도 5는 본 발명의 제3 실시예에 따른 적층 커패시터의 단면도
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 배제하지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명에 따른 적층 커패시터의 단면도이다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니고, 예컨대, 본 발명의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다.
도 1을 참조하면, 본 발명에 따른 적층 커패시터(100)는, 유전체층과 내부전극(111)이 교대로 적층되어 형성된 소체(110)와, 상기 소체(110)의 양 단부에 구비된 외부단자(120)를 포함할 수 있다.
상기 소체(110)는 일면에 상기 내부전극(111)이 인쇄된 복수 개의 유전체층이 적층,가압된 후 소결되어 형성될 수 있는데, 인접하는 유전체층 사이는 그 경계를 구별할 수 없을 정도로 일체화되어 있다. 이에 따라 도면에서도 각각의 유전체층의 구별없이 일체로 도시하였다.
상기 내부전극(111)은 금속 페이스트를 소결시킨 금속 박막으로 이루어지며, 금속 페이스트로서는, 예컨대 Ni, Pd, Ag-Pd, Cu와 같은 금속 재료를 주성분으로 하는 것이 사용되고 있다.
상기 내부전극(111)은 제1 내부전극과 제2 내부전극으로 구성되고, 제1 내부전극과 제2 내부전극은 유전체층에 의해 층간 절연된 상태로 교대로 배열된다. 이때, 상기 각 내부전극(111)의 측면은 상기 소체(110) 외부로 노출되어 상기 외부단자(120)와 접합된다. 예를 들어, 제1 내부전극은 상기 한 쌍의 외부단자(120) 중 어느 한쪽의 외부단자(120)와 접합되어 (+)극성이 부여될 수 있고, 제2 내부전극은 나머지 다른 한쪽의 외부단자(120)와 접합되어 (-)극성이 부여될 수 있다. 물론, 제1 내부전극에 (-)극성이 부여되고 제2 내부전극에 (+)극성이 부여될 수 있다.
상기 외부단자(120)는 Cu, Ni 등과 같은 금속 재료에 의하여 형성되며, 표면에는 땜납 습윤성을 좋게 하기 위하여 땜납 도금이 실시되어 있다.
일반적으로, 적층 커패시터의 본체, 즉 유전체층을 구성하는 세라믹 재질로는 유전율이 높은 강유전체가 이용되나, 본 발명에서는 강유전체의 압전성에 의한 진동을 억제하기 위하여, 상기 소체(110)의 상단부(U) 및 하단부(L)에 위치하는 유전체층의 재질을 상유전체로 하고, 상기 소체(110)의 중앙부(C)에 위치하는 유전체을 강유전체로 하는 것을 특징으로 한다.
구체적으로, 강유전체로는 티탄산바륨(BaTiO3)계 세라믹, Pb계 복합 페로브스카이트(perovskite)계 세라믹 또는 티탄산스트론튬(SrTiO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물을 사용할 수 있고, 상유전체로는 지르콘산칼슘(CaZrO3)계 세라믹, 지르콘산바륨(BaZrO3)계 세라믹, 지르콘산스트론튬(SrZrO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물을 사용할 수 있다.
이때, 제조과정에서 상기 소체(110)의 상단부(U) 및 하단부(L), 그리고 중앙부(C)의 유전체층은 함께 적층되어 동시 소성되므로, 전술한 재료 중에서 소성 온도가 유사한 재료를 사용하는 것이 바람직하다.
도 2는 본 발명의 적층 커패시터(100)가 기판에 실장된 모습의 단면도이고, 도 3은 본 발명의 적층 커패시터(100)가 실장되는 기판의 평면도로서, 본 발명의 적층 커패시터(100)는 상기 외부단자(120)가 기판(200)내 형성된 랜드(210)와 도전 접속함으로써 상기 기판(200)에 실장될 수 있다.
여기에서 상기 기판(200)은 다층 회로 기판, 단층 양면 프린트 기판 등이 사용될 수 있으며, 특별한 종류의 제한은 없고, 외층에는 기판(200)을 보호하는 레지스트층이 형성될 수 있다.
상기 랜드(210)는 상기 기판(200) 외층에 형성되고, 상기 랜드(210) 형성부위의 레지스트층이 개구되어 그 표면 일부가 외부로 노출되어 있다. 이와 같이 노출된 상기 랜드(210)에 도전재(220)가 도포되어 상기 랜드(210)와 상기 외부단자(120)가 전기적으로 연결된다.
상기 도전재(220)는 전기가 도통되는 재료이면 특별한 제한은 없고, 일반적으로 솔더(SOLDER) 타입이 사용된다.
도 3에 도시된 것과 같이 상기 랜드(210)는 상기 외부단자(120)와 대응될 수 있도록 한 쌍으로 구성되며 상기 외부단자(120)와 동일한 간격으로 상기 기판(200)에 배치될 수 있다. 이에 따라, 본 발명의 적층 커패시터(100)는 상기 기판(200)에 수평방향으로 실장되고 상기 내부전극(111)과 상기 기판(200)은 평행한 상태가 된다.
이러한 실장 구조에서 강유전체의 압전성에 의한 진동은 상기 소체(110)의 중앙부분에서 최대가 되나, 본 발명의 적층 커패시터(100)는 상기 소체(110)의 상단부(U) 및 하단부(L)를 압전특성이 없는 상유전체로 구성함으로써 이를 억제할 수 있다.
여기서, 상기 소체(110)의 상단부(U)의 두께(TUPPER), 하단부(L)의 두께(TLOWER), 그리고 중앙부(C)의 두께(TCENTER)의 관계는 하기의 수학식 1을 만족하는 것이 바람직하다.
Figure 112013004044763-pat00005
상기 수치범위 내에서 두께(TUPPER)와 두께(TLOWER)의 합이 두께(TCENTER)에 비해 상대적으로 크면 상유전체에 의한 진동억제 효과는 증가될 수 있으나, 너무 크면 상기 소체(110)내 강유전체의 비율이 그만큼 작아져 커패시터 용량이 작아질 수 있다. 따라서, 두께(TUPPER)와 두께(TLOWER), 그리고 두께(TCENTER)간의 관계는 상기 수치범위 내에서 적절한 값을 가지는 것이 중요하다. 다만, 상기 수치범위는 본 발명의 효과가 구현될 수 있는 최적의 값을 한정하기 위한 범위이므로, 본 발명이 추구하는 목적에 부합되면 상기 수치범위를 약간 벗어나더라도 허용될 수 있음은 당업자의 입장에서 당연하다.
한편, 상기 도전재(220)는 적층 커패시터(100)와 기판(200) 사이의 진동 매개체로서의 역할을 하므로, 본 발명과 같이 상기 적층 커패시터(100)가 상기 기판(200)에 수평실장되는 경우, 상기 도전재(220)의 높이는 상기 기판(200)으로 전달되는 진동 저감에 큰 영향을 미치게 된다.
이에 따라, 상기 소체(110)의 하단부(L)의 두께(TLOWER)와 상기 도전재(220)의 높이(HSOLDER) 사이의 관계는 하기 수학식 2를 만족하는 것이 바람직하다.
Figure 112013004044763-pat00006
상기 수치범위 내에서 상기 두께(TLOWER)가 높이(HSOLDER)에 비해 상대적으로 크면 상유전체에 의한 진동 억제효과는 증가될 수 있으나, 너무 크면 그만큼 강유전체의 비율이 감소되어 커패시터 용량이 작아질 수 있으므로, 상기 두께(TLOWER)와 높이(HSOLDER) 사이의 관계는 상기 수치범위 내에서 적절한 값을 가지는 것이 중요하다.
본 발명의 제2 실시예로서 상기 소체의 상단부(U)는 상유전체로만 구성된 마진층(M11)을 포함할 수 있다. 또는 상기 소체의 하단부(L)는 상유전체로만 구성된 마진층(M12)을 포함할 수 있다. 또는 가장 바람직한 실시예로 도 4에 도시된 것처럼 상기 소체의 상단부(U)와 하단부(L) 모두 상유전체로만 구성된 마진층(M11), 마진층(M12)을 각각 포함할 수 있다.
상기 마진층(M11)은 상기 소체의 상단부(U) 중에서도 최상부에 위치하는 것이 효과 측면에서 가장 좋으며, 상기 소체의 하단부(L)에 포함되는 상기 마진층(M12) 역시 상기 소체의 하단부(L) 중에서 최하부에 위치하는 것이 좋다.
이러한 상기 마진층(M11,M12)은 소정 두께의 단일층일 수 있고, 또는 상유전체로 구성된 유전체층이 복수 개 적층되어 형성된 것일 수도 있다.
이와 같이 본 발명의 제2 실시예는 상기 소체(110)의 가장자리에 내부전극(111) 없이 상유전체로만 이루어진 마진층(M11,M12)을 배치함으로써 강유전체에 의한 진동을 보다 효과적으로 억제할 수 있다. 다만, 상기 마진층(M11,M12)이 구비됨에 따라 상기 내부전극(111)의 적층수는 줄게 되므로 진동 억제효과와 커패시터 용량간의 상호 상관관계를 고려하여 상기 마진층(M11,M12)의 두께를 적절하게 설정하는 것이 바람직하다.
이제 본 발명의 제3 실시예에 따른 적층 커패시터에 대해 살펴보기로 한다.
도 5는 본 발명의 제3 실시예에 따른 적층 커패시터의 단면도로서, 도 5를 참조하면, 본 발명의 제3 실시예는, 용량부(C)와 마진부(M21,M22)로 구분되는 소체(110)와 상기 소체(110)의 양 단부에 구비된 외부단자(120)를 포함할 수 있다.
상기 용량부(C)는 강유전체로 구성된 유전체층과 내부전극(111)이 교대로 적층되어 있다. 그리고, 상기 마진부(M21,M22)는 상유전체로 이루어지며 상기 용량부(C)의 상하부에 위치할 수 있다. 여기서, 상기 마진부(M21,M22)는 소정 두께의 단일층일 수 있고, 또는 상유전체로 구성된 유전체층이 복수 개 적층되어 형성된 것일 수도 있다.
이와 같이, 본 발명의 제3 실시예는 강유전체로 구성된 용량부(C)에만 내부전극(111)을 형성하고, 상유전체로 구성된 상기 마진부(M21,M22)를 상기 소체(110)의 가장자리에 배치함으로써 진동 억제효과를 극대화할 수 있다.
다만, 진동 억제효과와 커패시터 용량간의 상호 상관관계로 고려하여 상기 마진부(M21)의 두께(TMARGIN21), 마진부(M22)의 두께(TMARGIN22), 그리고 상기 용량부(C)의 두께(TCAPACITY) 사이의 관계는 하기의 수학식 3을 만족하는 것이 바람직하다.
Figure 112013004044763-pat00007
또한, 본 발명의 제3 실시예에 따른 적층 커패시터를 도 2와 같이 상기 기판(200)에 실장 시, 상기 도전재(220)에 의한 진동 억제효과를 최대로 하기 위하여, 두께(TMARGIN22)와 도전재의 높이(HSOLDER) 사이의 관계는 하기 수학식 4를 만족하는 것이 바람직하다.
Figure 112013004044763-pat00008
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 적층 커패시터
110 : 소체
111 : 내부전극
120 : 외부단자
200 : 기판
210 : 랜드
220 : 도전재

Claims (16)

  1. 제1 내부전극 및 제2 내부전극이, 유전체층을 통해 교대로 배열되어 형성된 소체; 및
    상기 소체의 양 단부에 구비된 제1 및 제2 외부단자;를 포함하고,
    상기 제1 외부단자는 상기 제1 내부전극과 연결되고, 상기 제2 외부단자은 상기 제2 내부전극과 연결되고,
    상기 소체의 상단부(U) 및 하단부(L)에 위치하는 유전체층은 상유전체로 이루어지고, 상기 소체의 중앙부(C)에 위치하는 유전체층은 강유전체로 이루어지며,
    상기 상단부(U) 및 하단부(L)중 하나 이상은 상기 제1 및 제2 내부 전극중 하나 이상 포함하고,
    상기 소체의 상단부(U)는 상유전체만으로 구성된 마진 층 (M11)를 포함하고,
    상기 소체의 하단부(L)은 상유전체만으로 구성된 마진 층 (M12)를 포함한
    적층 커패시터.
  2. 제 1 항에 있어서,
    상기 강유전체는 티탄산바륨(BaTiO3)계 세라믹, Pb계 복합 페로브스카이트(perovskite)계 세라믹 또는 티탄산스트론튬(SrTiO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물인,
    적층 커패시터.
  3. 제 1 항에 있어서,
    상기 상유전체는 지르콘산칼슘(CaZrO3)계 세라믹, 지르콘산바륨(BaZrO3)계 세라믹, 지르콘산스트론튬(SrZrO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물인,
    적층 커패시터.
  4. 제 1 항에 있어서,
    상기 소체의 상단부(U)의 두께(TUPPER), 하단부(L)의 두께(TLOWER), 그리고 중앙부(C)의 두께(TCENTER) 사이의 관계는 하기식,
    Figure 112013004044763-pat00009

    을 만족하는,
    적층 커패시터.
  5. 제 1 항에 있어서,
    상기 마진층(M11)은 상유전체로 이루어진 유전체층이 적층되어 형성된
    적층 커패시터.
  6. 제 1 항에 있어서,
    상기 마진층(M12)은 상유전체로 이루어진 유전체층이 적층되어 형성된
    적층 커패시터.
  7. 제 1 항에 있어서,
    상기 마진층(M11) 및 마진층(M12)은 상유전체로 이루어진 유전체층이 적층되어 형성된
    적층 커패시터.
  8. 삭제
  9. 적층 커패시터의 기판 실장 구조에 있어서,
    상기 적층 커패시터는,
    제1 내부전극 및 제2 내부전극이, 유전체층을 통하여 교대로 배열되어 형성된 소체; 및 상기 소체의 양 단부에 구비된 제1 및 제2 외부단자;를 포함하고,
    상기 소체의 상단부(U) 및 하단부(L)에 위치하는 유전체층은 상유전체로 이루어지고, 상기 소체의 중앙부(C)에 위치하는 유전체층은 강유전체로 이루어지며,
    상기 제1 외부단자는 상기 제1 내부전극과 연결되고, 상기 제2 외부단자는 상기 제2 내부전극과 연결되고,
    상기 상단부(U) 및 하단부(L)중 하나 이상은 상기 제1 및 제2 내부 전극중 하나 이상 포함하고,
    상기 소체의 상단부(U)는 상유전체만으로 구성된 마진 층 (M11)를 포함하고,
    상기 소체의 하단부(L)은 상유전체만으로 구성된 마진 층 (M12)를 포함하고,
    상기 제1 및 제2 외부단자는 도전재를 매개로 상기 기판 내 구비된 랜드와 도전 접속하는,
    적층 커패시터 실장 기판.
  10. 제 9 항에 있어서,
    상기 소체의 하단부(L)의 두께(TLOWER)와 상기 도전재의 높이(HSOLDER) 사이의 관계는 하기식,
    Figure 112013004044763-pat00010

    을 만족하는,
    적층 커패시터 실장 기판.
  11. 제1 내부전극 및 제2 내부전극이, 강유전체로 이루어진 유전체층을 통해 교대로 배열되어 형성된 용량부(C);
    상기 용량부(C)의 상단부(U)에 위치하고 상유전체로 이루어진 마진층(M11);
    상기 용량부(C)의 하단부(L)에 위치하고 상유전체로 이루어진 마진층(M12); 및
    상기 용량부(C)와 마진부(M21,M22)로 구성되는 소체의 양 단부에 구비된 제1 및 제2 외부단자;를 포함하고,
    상기 제1 외부단자는 상기 제1 내부전극과 연결되고, 상기 제2 외부단자는 상기 제2 내부전극과 연결되고,
    상기 상단부(U) 및 하단부(L)중 하나 이상은 상기 제1 및 제2 내부 전극중 하나 이상 포함하고,
    적층 커패시터.
  12. 제 11 항에 있어서,
    상기 강유전체는 티탄산바륨(BaTiO3)계 세라믹, Pb계 복합 페로브스카이트(perovskite)계 세라믹 또는 티탄산스트론튬(SrTiO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물인,
    적층 커패시터.
  13. 제 11 항에 있어서,
    상기 상유전체는 지르콘산칼슘(CaZrO3)계 세라믹, 지르콘산바륨(BaZrO3)계 세라믹, 지르콘산스트론튬(SrZrO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물인,
    적층 커패시터.
  14. 제 11 항에 있어서,
    상기 마진부(M21)의 두께(TMARGIN21), 마진부(M22)의 두께(TMARGIN22), 그리고 상기 용량부(C)의 두께(TCAPACITY) 사이의 관계는 하기식,
    Figure 112013004044763-pat00011

    을 만족하는,
    적층 커패시터.
  15. 적층 커패시터의 기판 실장 구조에 있어서,
    상기 적층 커패시터는,
    제1 내부전극 및 제2 내부전극이, 강유전체로 이루어진 유전체층을 통해 교대로 배열되어 형성된 용량부(C); 상기 용량부(C)의 상단부(U)에 위치하고 상유전체로 이루어진 마진층(M11); 상기 용량부(C)의 하단부(L)에 위치하고 상유전체로 이루어진 마진층(M12); 및 상기 용량부(C)와 마진부(M21,M22)로 구성되는 소체의 양 단부에 구비된 제1 및 제2 외부단자;를 포함하고,
    상기 제1 외부단자는 상기 제1 내부전극과 연결되고, 상기 제2 외부단자는 상기 제2 내부전극과 연결되고,
    상기 제1 및 제2 외부단자는 도전재를 매개로 상기 기판 내 구비된 랜드와 도전 접속하는,
    상기 상단부(U) 및 하단부(L)중 하나 이상은 상기 제1 및 제2 내부 전극중 하나 이상 포함하고,
    적층 커패시터 실장 기판.
  16. 제 15 항에 있어서,
    상기 마진부(M22)의 두께(TMARGIN22)와 상기 도전재의 높이(HSOLDER) 사이의 관계는 하기식,
    Figure 112013004044763-pat00012

    을 만족하는,
    적층 커패시터 실장 기판.
KR1020130004439A 2013-01-15 2013-01-15 적층 커패시터, 적층 커패시터가 실장된 기판 KR102064008B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020130004439A KR102064008B1 (ko) 2013-01-15 2013-01-15 적층 커패시터, 적층 커패시터가 실장된 기판
US14/075,544 US9368280B2 (en) 2013-01-15 2013-11-08 Multi-layered capacitor and circuit board mounted with multi-layered capacitor
JP2013266507A JP2014138187A (ja) 2013-01-15 2013-12-25 積層キャパシター、積層キャパシターが実装された基板
JP2017206040A JP6721150B2 (ja) 2013-01-15 2017-10-25 積層キャパシター、積層キャパシターが実装された基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130004439A KR102064008B1 (ko) 2013-01-15 2013-01-15 적층 커패시터, 적층 커패시터가 실장된 기판

Publications (2)

Publication Number Publication Date
KR20140092107A KR20140092107A (ko) 2014-07-23
KR102064008B1 true KR102064008B1 (ko) 2020-02-17

Family

ID=51164315

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130004439A KR102064008B1 (ko) 2013-01-15 2013-01-15 적층 커패시터, 적층 커패시터가 실장된 기판

Country Status (3)

Country Link
US (1) US9368280B2 (ko)
JP (2) JP2014138187A (ko)
KR (1) KR102064008B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831035B2 (en) 2014-10-31 2017-11-28 Deere & Company Capacitor with improved heat dissipation
US9439278B2 (en) 2014-12-12 2016-09-06 Deere & Company Film capacitor having a package for heat transfer
TWI634092B (zh) * 2015-07-23 2018-09-01 菲洛公司 與鎳電極倂用之ｃｏｇ介電組成物及形成電子組件之方法
US10065894B2 (en) 2015-08-05 2018-09-04 Ferro Corporation High-K LTCC dielectric compositions and devices
KR102029529B1 (ko) * 2016-12-19 2019-10-07 삼성전기주식회사 적층 세라믹 커패시터
WO2019005175A1 (en) * 2017-06-30 2019-01-03 Intel Corporation MAGNETELECTRIC SPIN-ORBIT LOGIC WITH TRAVEL LOAD
US20200203358A1 (en) * 2017-09-27 2020-06-25 Intel Corporation Ferroelectrics using thin alloy of para-electric materials
JP6641337B2 (ja) * 2017-10-30 2020-02-05 ヤゲオ コーポレイションＹａｇｅｏ Ｃｏｒｐｏｒａｔｉｏｎ セラミック焼結体およびそれを含む受動素子
KR102109637B1 (ko) 2018-08-21 2020-05-12 삼성전기주식회사 적층형 커패시터
JP7374594B2 (ja) * 2019-02-25 2023-11-07 太陽誘電株式会社 セラミック電子部品、実装基板、セラミック電子部品の包装体、およびセラミック電子部品の製造方法
KR20210138997A (ko) 2020-05-13 2021-11-22 삼성전자주식회사 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101425A (ja) * 2003-09-26 2005-04-14 Murata Mfg Co Ltd 積層セラミックコンデンサおよびその製造方法
JP2012134498A (ja) * 2010-12-21 2012-07-12 Samsung Electro-Mechanics Co Ltd 積層セラミックキャパシタの回路基板実装構造、方法及び回路基板のランドパターン、積層セラミックキャパシタの包装体並びに整列方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355803B1 (ko) * 1995-08-01 2002-12-26 삼성전자 주식회사 강유전체캐패시터회로구조
JPH1197278A (ja) * 1997-09-19 1999-04-09 Tokin Corp 積層セラミックコンデンサ
JP3275818B2 (ja) * 1998-02-12 2002-04-22 株式会社村田製作所 積層コンデンサ
JP2001240466A (ja) * 2000-02-28 2001-09-04 Taiyo Yuden Co Ltd 誘電体磁器と積層セラミック電子部品
JP2005268712A (ja) * 2004-03-22 2005-09-29 Taiyo Yuden Co Ltd 積層セラミック電子部品およびその製造方法
JP2006278557A (ja) * 2005-03-28 2006-10-12 Tdk Corp 積層セラミック電子部品
WO2008018408A1 (fr) * 2006-08-09 2008-02-14 Murata Manufacturing Co., Ltd. Composition de vitrocéramique , vitrocéramique frittée, et composants électroniques céramiques stratifiés
KR101018646B1 (ko) 2008-12-09 2011-03-03 삼화콘덴서공업주식회사 Ｍｌｃｃ 모듈
US20100302703A1 (en) * 2009-05-27 2010-12-02 Ritek Corporation Thin film capacitors with magnetically enhanced capacitance
KR101124091B1 (ko) * 2009-12-10 2012-03-20 삼성전기주식회사 적층 세라믹 커패시터
JP5446880B2 (ja) * 2010-01-04 2014-03-19 Ｔｄｋ株式会社 誘電体磁器組成物および電子部品
CN106158367A (zh) * 2011-03-03 2016-11-23 株式会社村田制作所 陶瓷电容器组件的制造方法
JP2012253245A (ja) * 2011-06-03 2012-12-20 Tdk Corp 積層電子部品及び積層電子部品の製造方法
KR101548773B1 (ko) * 2011-08-22 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터의 회로 기판 실장 구조
DE112013001679B4 (de) * 2012-03-26 2023-03-09 Kemet Electronics Corporation Asymmetrischer Hochspannungskondensator
KR101309326B1 (ko) * 2012-05-30 2013-09-16 삼성전기주식회사 적층 칩 전자부품, 그 실장 기판 및 포장체
KR101565645B1 (ko) * 2013-07-11 2015-11-03 삼성전기주식회사 적층 커패시터 소자
JP5897661B2 (ja) * 2013-08-30 2016-03-30 太陽誘電株式会社 積層セラミックコンデンサ
JP2015026841A (ja) * 2013-10-25 2015-02-05 株式会社村田製作所 積層セラミックコンデンサ
KR101514562B1 (ko) * 2013-11-06 2015-04-22 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
KR20150053424A (ko) * 2013-11-08 2015-05-18 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101425A (ja) * 2003-09-26 2005-04-14 Murata Mfg Co Ltd 積層セラミックコンデンサおよびその製造方法
JP2012134498A (ja) * 2010-12-21 2012-07-12 Samsung Electro-Mechanics Co Ltd 積層セラミックキャパシタの回路基板実装構造、方法及び回路基板のランドパターン、積層セラミックキャパシタの包装体並びに整列方法

Also Published As

Publication number Publication date
US9368280B2 (en) 2016-06-14
JP2018011090A (ja) 2018-01-18
JP6721150B2 (ja) 2020-07-08
US20140196937A1 (en) 2014-07-17
KR20140092107A (ko) 2014-07-23
JP2014138187A (ja) 2014-07-28

Similar Documents

Publication Publication Date Title
KR102064008B1 (ko) 적층 커패시터, 적층 커패시터가 실장된 기판
JP6395002B2 (ja) 積層セラミックキャパシタの回路基板実装構造
KR101525689B1 (ko) 적층 세라믹 전자 부품 및 적층 세라믹 전자 부품의 실장 기판
KR101548793B1 (ko) 적층 세라믹 커패시터, 적층 세라믹 커패시터의 실장 기판 및 적층 세라믹 커패시터의 제조 방법
KR101525696B1 (ko) 적층 세라믹 전자 부품 및 적층 세라믹 전자 부품의 실장 기판
KR101462746B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
KR101565645B1 (ko) 적층 커패시터 소자
JP2015204451A (ja) 積層セラミックキャパシタ及びその製造方法、並びにその実装基板
KR102516763B1 (ko) 복합 전자부품, 그 실장 기판
JP5718389B2 (ja) 積層セラミックキャパシタ及びその実装基板
US10170246B2 (en) Capacitor component with metallic protection pattern for improved mechanical strength and moisture proof reliability
KR20150089277A (ko) 적층 세라믹 전자 부품 및 그 실장 기판
US8879235B2 (en) Multilayered ceramic capacitor and mounting structure of circuit board having multilayered ceramic capacitor mounted thereon
JP2012248846A (ja) 積層セラミックコンデンサの回路基板の実装構造
KR20190053692A (ko) 3단자 적층형 커패시터
KR20160047876A (ko) 적층 세라믹 전자 부품 및 그 실장 기판
KR20190053693A (ko) 3단자 적층형 커패시터
KR20140145829A (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
KR101452074B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
US10770235B2 (en) Multilayer capacitor
KR20170024750A (ko) 적층형 커패시터 및 그 실장 기판
KR102505428B1 (ko) 복합 전자부품, 그 실장 기판
JP6626966B2 (ja) 積層型コンデンサ
KR20140094110A (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
KR20140003139A (ko) 적층 세라믹 전자부품 및 그 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant