KR101123452B1 - In Plane Switching Mode Liquid Crystal Display device and the fabrication method - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 특히 마스크를 저감하고 수평 전계에 의해 액정을 구동하는 횡전계방식(IPS:In Plane Switching Mode) 액정 표시 장치용 어레이 기판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for an in plane switching mode (IPS) liquid crystal display device that reduces a mask and drives a liquid crystal by a horizontal electric field, and a manufacturing method thereof.

본 발명에 따르면, 횡전계 방식 액정 표시 장치에서 회절 노광을 이용하여 화소 전극 및 채널을 형성함으로써 마스크 수를 저감한다.According to the present invention, the number of masks is reduced by forming pixel electrodes and channels using diffraction exposure in a transverse electric field type liquid crystal display device.

따라서, 제품의 제조 비용을 절감하고 공정을 간소화하여 제조수율을 향상시키는 효과가 있다.Therefore, the manufacturing cost of the product is reduced and the process is simplified to improve the manufacturing yield.

횡전계 방식, 회절 노광, 회절 마스크, 채널, 화소 전극Transverse electric field method, diffraction exposure, diffraction mask, channel, pixel electrode

Description

횡전계 방식 액정 표시 장치용 어레이 기판 및 그 제조 방법{In Plane Switching Mode Liquid Crystal Display device and the fabrication method}Array substrate for transverse electric field type liquid crystal display device and its manufacturing method {In Plane Switching Mode Liquid Crystal Display device and the fabrication method}

도 1은 일반적인 횡전계방식 액정 표시 장치의 단면도.1 is a cross-sectional view of a general transverse electric field liquid crystal display device.

도 2는 본 발명에 따른 횡전계 방식 액정 표시 장치용 어레이 기판의 개략적인 구성을 보여주는 평면도.2 is a plan view showing a schematic configuration of an array substrate for a transverse electric field type liquid crystal display device according to the present invention.

도 3은 도 2의 평면도에서 A-A', B-B', C-C'로 단면하여 보여주는 단면도.3 is a cross-sectional view taken along the line A-A ', B-B', C-C 'in the plan view of FIG.

도 4a는 본 발명에 따른 횡전계 방식 액정 표시 장치용 어레이 기판에서 제 1 마스크를 이용한 공정을 보여주는 평면도.4A is a plan view illustrating a process using a first mask in an array substrate for a transverse electric field type liquid crystal display according to the present invention.

도4b는 도 4a에서 A-A', B-B', C-C'로 절단하여 보여주는 단면도.4B is a cross-sectional view taken along the line A-A ', B-B', and C-C 'in FIG. 4A;

도 5a는 본 발명에 따른 횡전계 방식 액정 표시 장치용 어레이 기판에서 제 2 마스크를 이용한 공정을 보여주는 평면도.5A is a plan view illustrating a process using a second mask in an array substrate for a transverse electric field type liquid crystal display according to the present invention.

도 5b는 도 5a에서 A-A', B-B', C-C'로 절단하여 보여주는 단면도.5B is a cross-sectional view taken along the line A-A ', B-B', and C-C 'in FIG. 5A.

도 6은 본 발명에 따른 횡전계 방식 액정 표시 장치용 어레이 기판에서 제 3 마스크를 이용한 공정을 보여주는 평면도.6 is a plan view showing a process using a third mask in the array substrate for a transverse electric field type liquid crystal display device according to the present invention.

도 7a 내지 7d는 도 6에서 A-A', B-B', C-C'로 절단하여 보여주는 단면도.7A to 7D are cross-sectional views taken along the line A-A ', B-B', and C-C 'of FIG. 6.

<도면의 주요부분에 대한 부호 설명>Description of the Related Art [0002]

202 : 게이트 패드 203 : 데이터 패드 202: gate pad 203: data pad                 

209 : 게이트 전극 210 : 데이터 배선209: gate electrode 210: data wiring

208 : 게이트 배선 213 : 공통 전극208: gate wiring 213: common electrode

214 : 화소 전극 215a : 액티브층214: pixel electrode 215a: active layer

215b : 오믹 콘택층 216a : 금속 물질215b: ohmic contact layer 216a: metal material

216 : 금속 패턴 226 : 소스 전극 216 metal pattern 226 source electrode

227 : 드레인 전극 218 : 기판 227: drain electrode 218: substrate

220 : 게이트 절연막 233 : 투명 전극 패턴220: gate insulating film 233: transparent electrode pattern

233s : 소스 전극 패턴 233d : 드레인 전극 패턴233s: source electrode pattern 233d: drain electrode pattern

240, 340 : 보호막 280 : 포토 레지스트 패턴240, 340: protective film 280: photoresist pattern

본 발명은 액정표시장치에 관한 것으로, 특히 마스크를 저감하고 수평 전계에 의해 액정을 구동하는 횡전계방식(IPS:In Plane Switching Mode) 액정 표시 장치용 어레이 기판 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for an in plane switching mode (IPS) liquid crystal display device that reduces a mask and drives a liquid crystal by a horizontal electric field, and a manufacturing method thereof.

일반적으로, 화상 정보를 화면에 나타내는 디스플레이 장치들 중에서 브라운관 표시 장치(혹은 CRT:Cathode Ray Tube)가 지금까지 가장 많이 사용되어 왔는데, 이것은 표시 면적에 비해 부피가 크고 무겁기 때문에 사용하는데 많은 불편함이 있었다. In general, the CRT (or CRT: Cathode Ray Tube) has been the most used display device for displaying image information on the screen, which is inconvenient to use because it is bulky and heavy compared to the display area. .

그리고, 오늘날에는 전자산업의 발달과 함께 TV 브라운관 등에 제한적으로 사용되었던 디스플레이 장치가 개인용 컴퓨터, 노트북, 무선 단말기, 자동차 계기판, 전광판 등에 까지 확대 사용되고, 정보통신 기술의 발달과 함께 대용량의 화상정보를 전송할 수 있게 됨에 따라 이를 처리하여 구현할 수 있는 차세대 디스플레이 장치의 중요성이 커지고 있다.In addition, with the development of the electronics industry, display devices, which have been limitedly used for TV CRTs, have been widely used in personal computers, notebooks, wireless terminals, automobile dashboards, electronic displays, and the like, and transmit large amounts of image information with the development of information and communication technology. As it becomes possible, the importance of next-generation display devices that can process and implement them is increasing.

이와 같은 차세대 디스플레이 장치는 경박단소, 고휘도, 대화면, 저소비전력및 저가격화를 실현할 수 있어야 하는데, 그 중 하나로 최근에 액정 표시 장치가 주목을 받고 있다.Such next-generation display devices should be able to realize light and small, high brightness, large screen, low power consumption, and low price, and one of them has recently attracted attention.

상기 액정 표시 장치(LCD:Liquid Crystal Display)는 표시 해상도가 다른 평판 표시 장치보다 뛰어나고, 동화상을 구현할 때 그 품질이 브라운관에 비할 만큼 응답 속도가 빠른 특성을 나타내고 있다.The liquid crystal display (LCD) has excellent display resolution than other flat panel display devices and exhibits a response speed that is higher than that of a CRT when implementing a moving image.

현재 주로 사용되고 있는 액정 표시 장치 중 하나로 트위스트 네마틱(TN : twisted nematic) 방식의 액정 표시 장치를 들 수 있다. 상기 트위스트 네마틱 방식은 두 기판에 각각 전극을 설치하고 액정 방향자가 90°트위스트 되도록 배열한 다음 전극에 전압을 가하여 액정 방향자를 구동하는 방식이다. One of the liquid crystal display devices mainly used at present is a twisted nematic (TN) type liquid crystal display device. The twisted nematic method is a method of driving the liquid crystal director by installing electrodes on two substrates, arranging the liquid crystal directors to be twisted by 90 °, and then applying a voltage to the electrodes.

그러나, 상기 TN방식(twisted nematic mode) 액정 표시 장치는 시야각이 좁다는 큰 단점이 있다.However, the TN (twisted nematic mode) liquid crystal display has a big disadvantage that the viewing angle is narrow.

그래서, 최근에 상기 협소한 시야각 문제를 해결하기 위하여 여러 가지 새로운 방식을 채용한 액정 표시 장치에 대한 연구가 활발하게 진행되고 있는데, 상기 방식으로 횡전계방식(IPS:in-plane switching mode) 또는 OCB방식(optically compensated birefrigence mode) 등이 있다. Recently, researches on liquid crystal displays employing various new methods have been actively conducted to solve the narrow viewing angle problem. In this method, an in-plane switching mode (IPS) or an OCB is used. Optically compensated birefrigence mode.                         

이 가운데 상기 횡전계방식 액정 표시 장치는 액정 분자를 기판에 대해서 수평을 유지한 상태로 구동시키기 위하여 2개의 전극을 동일한 기판 상에 형성하고, 상기 2개의 전극 사이에 전압을 인가하여 기판에 대해서 수평방향으로 전계를 발생시킨다. 즉, 액정 분자의 장축이 기판에 대하여 일어서지 않게 된다. Among these, the transverse electric field type liquid crystal display device forms two electrodes on the same substrate in order to drive the liquid crystal molecules in a horizontal state with respect to the substrate, and applies a voltage between the two electrodes to apply the voltage to the substrate. Generate an electric field in the direction. In other words, the long axis of the liquid crystal molecules does not stand on the substrate.

이 때문에, 시각방향에 대한 액정의 복굴절율의 변화가 작아 종래의 TN방식 액정 표시 장치에 비해 시야각 특성이 월등하게 우수하다.For this reason, the change of the birefringence of the liquid crystal with respect to the visual direction is small, and the viewing angle characteristic is much superior to the conventional TN type liquid crystal display device.

이하, 첨부된 도면을 참조로 하여 종래 기술에 따른 횡전계방식 액정 표시 장치의 구조를 구체적으로 설명한다.Hereinafter, a structure of a transverse electric field type liquid crystal display device according to the related art will be described in detail with reference to the accompanying drawings.

도 1은 일반적인 횡전계방식 액정 표시 장치의 단면도이다.1 is a cross-sectional view of a general transverse electric field type liquid crystal display device.

일반적인 횡전계방식 액정 표시 장치는 제 1 기판(118)과 제 2 기판(119)을 대향 합착하여 상기 두 기판 사이에 액정층(130)을 주입하여 형성하는데, 먼저, 상기 제 1 기판(118) 상에 금속을 증착한 후 패터닝하여 복수개의 게이트 배선과, 상기 게이트 배선에서 분기되어 박막트랜지스터 위치에 게이트전극(109)을 형성한다. A general transverse electric field type liquid crystal display device is formed by injecting a liquid crystal layer 130 between two substrates by bonding the first substrate 118 and the second substrate 119 to each other. First, the first substrate 118 is formed. After depositing a metal on the patterned patterning, the gate electrode 109 is formed at a plurality of gate wirings and the thin film transistors.

다음으로, 상기 게이트 전극(109)을 포함한 전면에 게이트 절연막(120)을 형성하고, 상기 게이트 절연막(120) 상부에 액티브층(115a)과 오믹콘택층(115b)을 이루는 반도체층(115)을 형성한다.Next, the gate insulating layer 120 is formed on the entire surface including the gate electrode 109, and the semiconductor layer 115 forming the active layer 115a and the ohmic contact layer 115b is formed on the gate insulating layer 120. Form.

그리고, 상기 게이트 절연막(120) 상부에 상기 게이트 배선과 매트릭스 구조를 이루도록 데이터 배선(110)을 형성한다.The data line 110 is formed on the gate insulating layer 120 to form a matrix structure with the gate line.

이 때, 상기 데이터배선(110) 형성시, 박막트랜지스터의 소스/드레인 전극(116/117)을 동시에 형성한다. At this time, when the data line 110 is formed, the source / drain electrodes 116 and 117 of the thin film transistor are simultaneously formed.                         

그리고, 상기 게이트 배선에 평행하도록 공통배선과 공통전극(113)을 형성한다.The common wiring and the common electrode 113 are formed to be parallel to the gate wiring.

그리고, 상기와 같이 형성된 제 1 기판(118) 상의 전면에 보호막(128)을 형성시킨다.The protective film 128 is formed on the entire surface of the first substrate 118 formed as described above.

이후, 상기 드레인 전극(117)과 전기적으로 연결되며 상기 데이터 배선(110)에 평행하도록 데이터전극(114)을 형성한다.Thereafter, the data electrode 114 is formed to be electrically connected to the drain electrode 117 and parallel to the data line 110.

그리고, 상기와 같이 형성된 제 1 기판(118) 상의 전면에 제 1 배향막(129)을 형성한다. The first alignment layer 129 is formed on the entire surface of the first substrate 118 formed as described above.

한편, 상기 제 2 기판(119) 상에는 빛의 누설을 방지하는 블랙 매트릭스(121)을 형성하고, 상기 블랙 매트릭스(121) 사이에 적색(Red), 녹색(Green) 및 청색(Blue)의 칼라필터 패턴으로 이루어진 칼라필터층(122)을 형성한다.On the other hand, a black matrix 121 is formed on the second substrate 119 to prevent light leakage, and red, green, and blue color filters are formed between the black matrices 121. The color filter layer 122 formed of a pattern is formed.

그리고, 상기 컬러필터층 상부에는 표면을 평탄화하고 컬러필터층(122)을 보호하는 오버코트층(123)을 형성한다.An overcoat layer 123 is formed on the color filter layer to planarize the surface and protect the color filter layer 122.

다음으로, 상기 오버코트층(123) 상부에 제 2 배향막(126)을 형성한다.Next, a second alignment layer 126 is formed on the overcoat layer 123.

이와 같은 액정 표시 장치의 하부 기판인 어레이 기판은 박막을 증착하고 마스크를 이용하여 사진 식각하는 공정을 여러 번 반복함으로써 형성되는데, 통상적으로 마스크 수는 5장 내지 6장이 사용되고 있으며, 마스크의 수가 어레이 기판을 제조하는 공정수를 나타낸다. 사진 식각 공정에는 세정과 감광막의 도포, 노광 및 현상, 식각 등 여러 공정을 수반하고 있다. The array substrate, which is the lower substrate of the liquid crystal display, is formed by repeatedly depositing a thin film and performing a photo etching process using a mask. Typically, 5 to 6 masks are used, and the number of masks is an array substrate. The process water which manufactures this is shown. The photolithography process involves various processes such as cleaning, coating of photoresist, exposure and development, and etching.                         

따라서, 사진 식각 공정을 한번만 단축해도 제조 시간이 상당히 많이 줄어들고, 제조 비용을 감소시킬 수 있으며 불량 발생율이 적어지므로, 마스크 수를 줄여 어레이 기판을 제조하는 것이 바람직하다.Therefore, shortening the photolithography process only once can significantly reduce the manufacturing time, reduce the manufacturing cost, and reduce the incidence of defects. Therefore, it is desirable to manufacture the array substrate by reducing the number of masks.

본 발명은 횡전계방식 액정 표시 장치에서 회절 노광을 이용하여 화소 전극 및 채널을 형성함으로써 마스크 수를 저감하는 횡전계방식 액정 표시 장치용 어레이 기판 및 그 제조 방법을 제공하는 데 목적이 있다.An object of the present invention is to provide an array substrate for a transverse electric field liquid crystal display device and a method of manufacturing the same, in which the number of masks is reduced by forming pixel electrodes and channels using diffraction exposure in the transverse electric field liquid crystal display device.

상기한 목적을 달성하기 위하여 본 발명에 따른 횡전계 방식 액정 표시 장치용 어레이 기판은, 다수의 화소 영역이 정의된 기판과; 상기 화소 영역의 일측에 일 방향으로 구성된 다수의 게이트 배선, 상기 게이트 배선과 소정 간격 이격하여 구성된 공통 배선과; 상기 공통 배선에서 연장되어 화소 영역에 형성되는 다수의 공통 전극과, 이와 엇갈려 구성된 다수의 화소 전극과; 상기 게이트 배선과 교차하며 게이트 절연막, 액티브층, 오믹 콘택층, 금속 패턴, 투명 전극 패턴이 적층되어 형성된 데이터 배선과; 상기 게이트 절연막, 액티브층, 오믹 콘택층, 금속 패턴, 투명 전극 패턴이 적층되어 형성된 데이터 패드 및 게이트 패드와; 상기 게이트 배선과 데이터 배선의 교차 지점에 위치하고, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극 상에서 상기 데이터 배선에서 연장되어 형성된 게이트 절연막, 액티브층 및 오믹 콘택층과, 상기 데이터 배선에서 연장되어 금속 패턴과 투명 전극 패턴이 적층되어 형성되는 소스 전극과, 이와 소정 간격 이격하여 형성 되는 드레인 전극을 포함하는 박막 트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, an array substrate for a transverse electric field type liquid crystal display device according to the present invention comprises: a substrate in which a plurality of pixel regions are defined; A plurality of gate wires formed in one direction on one side of the pixel area, and common wires spaced apart from the gate wires by a predetermined interval; A plurality of common electrodes extending from the common wiring and formed in the pixel region, and a plurality of pixel electrodes alternately formed; A data line crossing the gate line and formed by stacking a gate insulating layer, an active layer, an ohmic contact layer, a metal pattern, and a transparent electrode pattern; A data pad and a gate pad formed by stacking the gate insulating layer, the active layer, the ohmic contact layer, the metal pattern, and the transparent electrode pattern; A gate electrode extending from the gate wiring, a gate insulating film, an active layer, and an ohmic contact layer formed to extend from the data wiring on the gate electrode, and extending from the data wiring; And a thin film transistor including a source electrode formed by stacking a metal pattern and a transparent electrode pattern, and a drain electrode formed to be spaced apart from the predetermined interval.

상기 게이트 패드는 상기 투명 전극 패턴이 금속 패턴과 접촉하도록 게이트 패드 콘택홀이 더 형성되는 것을 특징으로 한다.The gate pad may further include a gate pad contact hole so that the transparent electrode pattern contacts the metal pattern.

상기 드레인 전극과 연결되는 투명 전극 패턴은 상기 공통 전극 상으로 연장되어 스토리지 캐패시터를 형성하는 것을 특징으로 한다.The transparent electrode pattern connected to the drain electrode extends on the common electrode to form a storage capacitor.

상기 드레인 전극과 연결되는 투명 전극 패턴은 화소 전극과 연결되는 것을 특징으로 한다.The transparent electrode pattern connected to the drain electrode may be connected to the pixel electrode.

상기 데이터 배선, 공통 전극, 화소 전극은 적어도 어느 하나가 지그재그(zigzag) 구조로 형성되는 것을 특징으로 한다.At least one of the data line, the common electrode, and the pixel electrode is formed in a zigzag structure.

상기 데이터 배선, 공통 전극, 화소 전극은 스트라이프(stripe) 구조로 형성되는 것을 특징으로 한다.The data line, the common electrode, and the pixel electrode may be formed in a stripe structure.

또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 횡전계 방식 액정 표시 장치용 어레이 기판의 제조 방법은, 다수의 화소 영역을 정의하는 기판 상에 게이트 배선, 공통 배선 및 공통 전극, 게이트 패드를 형성하는 단계와; 상기 기판 전면에 게이트 절연막, 액티브층, 오믹 콘택층, 금속 물질을 적층하여 데이터 배선 물질을 형성하는 단계와; 상기 데이터 배선 물질을 패터닝하여 상기 데이터 배선 물질이 상기 게이트 배선과 교차하는 데이터 배선 및 데이터 패드와, 상기 데이터 배선에서 연장되는 박막 트랜지스터 영역과, 상기 박막 트랜지스터 영역에서 연장되는 상기 공통 전극 및 공통 배선과, 상기 게이트 배선 및 게이트 콘택홀을 가지 는 게이트 패드를 형성하는 단계와; 상기 데이터 배선 물질 상에 투명한 도전성 물질을 형성하는 단계와; 상기 투명한 도전성 물질 상에 포토 레지스트를 도포하는 단계와; 상기 포토 레지스트를 회절 노광하여 단차가 있는 포토 레지스트 패턴이 형성되는 단계와; 상기 투명한 도전성 물질을 식각하여 상기 데이터 배선과 박막 트랜지스터 영역 상에 투명 전극 패턴을 형성하고, 상기 박막 트랜지스터 영역과 연결되며 상기 공통 배선과 엇갈려 구성되는 화소 전극을 형성하는 단계와; 상기 투명 전극 패턴을 마스크로 하여 게이트 배선과 공통 배선에서 노출되는 금속 물질, 오믹 콘택층, 액티브층을 식각하는 단계와; 상기 포토 레지스트 패턴을 식각하여 박막 트랜지스터 영역에서 투명 전극 패턴, 금속 물질, 오믹 콘택층을 제거하고 소스 전극 및 드레인 전극, 액티브층을 형성하는 단계와; 상기 포토 레지스트 패턴을 제거하는 단계와; 상기 기판 전면에 보호막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, in order to achieve the above object, a method of manufacturing an array substrate for a transverse electric field type liquid crystal display device according to the present invention comprises forming a gate wiring, a common wiring and a common electrode, and a gate pad on a substrate defining a plurality of pixel regions. Making a step; Stacking a gate insulating layer, an active layer, an ohmic contact layer, and a metal material on the entire surface of the substrate to form a data wiring material; Patterning the data wiring material so that the data wiring material intersects the gate wiring, a data wiring and a data pad, a thin film transistor region extending from the data wiring, the common electrode and a common wiring extending from the thin film transistor region; Forming a gate pad having the gate wiring and a gate contact hole; Forming a transparent conductive material on the data wiring material; Applying a photoresist on the transparent conductive material; Diffraction exposing the photoresist to form a stepped photoresist pattern; Etching the transparent conductive material to form a transparent electrode pattern on the data line and the thin film transistor region, and forming a pixel electrode connected to the thin film transistor region and intersecting the common wiring; Etching the metal material, the ohmic contact layer, and the active layer exposed from the gate wiring and the common wiring using the transparent electrode pattern as a mask; Etching the photoresist pattern to remove the transparent electrode pattern, the metal material, and the ohmic contact layer from the thin film transistor region to form a source electrode, a drain electrode, and an active layer; Removing the photoresist pattern; And forming a protective film on the entire surface of the substrate.

상기 기판 전면에 보호막을 형성하는 단계 이후에, 상기 게이트 패드와 데이터 패드는 AP 플라즈마(Atomospheric Pressure plasma) 또는 식각 용액을 이용한 디핑(dipping)방법에 의해서 보호막이 제거되어 오픈되는 것을 특징으로 한다.After forming the passivation layer on the entire surface of the substrate, the gate pad and the data pad may be opened by removing the passivation layer by a dipping method using an Atomospheric Pressure plasma or an etching solution.

상기 기판 전면에 형성되는 포토 레지스트 패턴은 박막 트랜지스터 영역에서 소정 영역의 두께가 다른 영역의 두께보다 얇은 것을 특징으로 한다.The photoresist pattern formed on the entire surface of the substrate may be thinner than a thickness of another region in the thin film transistor region.

이하, 첨부한 도면을 참조로 하여 본 발명의 구체적인 실시예에 대해서 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 횡전계 방식 액정 표시 장치용 어레이 기판의 개략적 인 구성을 보여주는 평면도이고, 도 3은 도 2의 평면도에서 A-A', B-B', C-C'로 단면하여 보여주는 단면도이다.2 is a plan view illustrating a schematic configuration of an array substrate for a transverse electric field type liquid crystal display device according to the present invention, and FIG. 3 is a cross-sectional view taken along line A-A ', B-B', and C-C 'in the plan view of FIG. It is a cross section showing.

도 2 및 도 3에 도시된 바와 같이, 횡전계 방식 액정 표시 장치용 어레이 기판은 소정간격 이격되어 평행하게 일 방향으로 구성된 다수의 게이트 배선(208)과, 상기 게이트 배선(208)에 근접하여 평행하게 일 방향으로 구성된 공통 배선(231)과, 상기 두 배선과 교차하며 특히 게이트 배선(208)과는 화소 영역(P)을 정의하는 데이터 배선(210)이 구성된다.As shown in FIGS. 2 and 3, the array substrate for the transverse electric field type liquid crystal display device includes a plurality of gate wirings 208 configured in one direction in parallel with a predetermined interval and parallel to and close to the gate wiring 208. The common wiring 231 configured in one direction and the data wiring 210 intersecting the two wirings, in particular, the gate wiring 208, which defines the pixel region P, are formed.

그리고, 상기 게이트 배선(208)이 연장되어 일단에 게이트 패드 전극(202)이 형성되며, 상기 데이터 배선(210)이 연장되어 일단에 데이터 패드(203)가 형성된다.The gate line 208 extends to form a gate pad electrode 202 at one end thereof, and the data line 210 extends to form a data pad 203 at one end thereof.

이때, 상기 게이트 배선(208)은 Al, Cu, Ta, Ti, Mo, Mo 합금(alloy), Al 합금 등의 금속을 증착한 후 패터닝하여 형성한다.In this case, the gate wiring 208 is formed by depositing and patterning a metal such as Al, Cu, Ta, Ti, Mo, Mo alloy, Al alloy, and the like.

상기 데이터 배선(210)은 액티브층(215a) 패턴과 Al, Cu, Ta, Ti, Mo, Mo 합금(alloy), Al 합금 등의 금속 패턴(216)과 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 전도성 물질로 이루어지는 투명 전극 패턴(233)이 적층되어 형성된다.The data line 210 includes an active layer 215a pattern, a metal pattern 216 such as Al, Cu, Ta, Ti, Mo, Mo alloy, Al alloy, indium tin oxide (ITO), and indium (IZO). Transparent electrode patterns 233 made of a transparent conductive material such as Zinc Oxide) are stacked and formed.

그리고, 상기 공통 배선(231)은 상기 게이트 배선(208) 물질과 동일한 물질로 형성된다.The common wiring 231 is formed of the same material as the material of the gate wiring 208.

상기 게이트 배선(208)과 데이터 배선(210)의 교차지점에는 게이트 전극(209)과 액티브층(215a)과 소스 전극(226)및 드레인 전극(228)을 포함하는 박막트랜지스터(TFT)가 구성되며, 상기 게이트 전극(209)은 상기 게이트 배선(208)과 연결된다.A thin film transistor (TFT) including a gate electrode 209, an active layer 215a, a source electrode 226, and a drain electrode 228 is formed at an intersection point of the gate line 208 and the data line 210. The gate electrode 209 is connected to the gate wiring 208.

그리고, 상기 소스 전극(226)은 상기 데이터 배선(210) 상에 형성된 투명 전극 패턴(233)과 상기 데이터 배선(210) 하에 형성된 액티브층(215a) 패턴이 게이트 전극(209) 상으로 연장되어 형성된다.The source electrode 226 is formed by extending the transparent electrode pattern 233 formed on the data line 210 and the active layer 215a pattern formed under the data line 210 onto the gate electrode 209. do.

그리고, 상기 드레인 전극(228)은 상기 소스 전극(226)과 동일한 물질로 상기 소스 전극(226)과 마주하며 소정 이격하여 상기 게이트 전극(209) 상에서 형성된다.The drain electrode 228 is formed on the gate electrode 209 with the same material as the source electrode 226 and is spaced apart from the source electrode 226 by a predetermined distance.

이때, 상기 드레인 전극(228)은 화소 영역(P)으로 연장되며 상기 공통 배선 (231)상에 액티브층(215a) 패턴과 금속 패턴(216)과 투명 전극 패턴(233)이 중첩된 구조를 가진다.In this case, the drain electrode 228 extends into the pixel region P and has a structure in which an active layer 215a pattern, a metal pattern 216, and a transparent electrode pattern 233 are overlapped on the common wiring 231. .

그리고, 상기 화소 영역(P)에는 상기 게이트 배선(208)과 평행하게 형성된 공통 배선(231)에서 연장되어 연결되는 공통 전극(213)이 형성된다.The pixel electrode P is formed with a common electrode 213 extending from and connected to the common line 231 formed in parallel with the gate line 208.

또한, 상기 화소 영역(P)의 상부에는 상기 드레인 전극(228)과 연결되는 화소 전극(214)이 형성된다.In addition, a pixel electrode 214 connected to the drain electrode 228 is formed on the pixel region P.

이때, 상기 화소 전극(214)과 상기 공통 전극(213)은 상기 화소 영역(P)에서 서로 교차하며 구성된다.In this case, the pixel electrode 214 and the common electrode 213 cross each other in the pixel area P.

상기 화소 전극(214)은 상기 드레인 전극(228)과 연결되어 서로 소정간격 이격된 다수의 수직부(214b)와, 상기 수직부(214b)를 하나로 연결하는 수평부(214a)로 구성된다.The pixel electrode 214 is composed of a plurality of vertical parts 214b connected to the drain electrode 228 and spaced apart from each other by a predetermined distance, and a horizontal part 214a connecting the vertical parts 214b to one.

상기 공통 전극(213)은 상기 공통 배선(231)에서 수직한 방향으로 연장되고, 상기 화소 전극(214)의 수직부(214b)와 엇갈려 구성되는 다수의 수직부(213b)와, 상기 각 수직부(213b)를 하나로 연결하는 수평부(213a)로 구성된다. The common electrode 213 extends in a direction perpendicular to the common wire 231, and includes a plurality of vertical portions 213b interposed with the vertical portions 214b of the pixel electrode 214, and the vertical portions 213b. It consists of a horizontal part 213a which connects 213b to one.

이때, 상기 공통 전극(213)에서 수평부(213a)는 공통 배선(231)으로 이어진다.In this case, the horizontal portion 213a of the common electrode 213 is connected to the common wiring 231.

이때, 상기 공통 전극(213)의 수직부(213b)와 화소 전극(214)의 수직부(214b)는 지그재그(zigzag) 형상으로 구성되어 서로 엇갈려 구성되어 있다.At this time, the vertical portion 213b of the common electrode 213 and the vertical portion 214b of the pixel electrode 214 are configured in a zigzag shape and are alternately formed.

도시한 바와 같이, 상기 공통 전극(213)과 화소 전극(214)의 구성을 지그재그 형태의 꺽이는 구조로 형성하고, 한쪽 방향으로 배향 공정을 실행하면 주입된 액정에 인가되는 전기장의 방향을 변화시킬 수 있다.As shown in the drawing, the common electrode 213 and the pixel electrode 214 are formed in a zigzag-shaped bending structure, and the alignment process is performed in one direction to change the direction of the electric field applied to the injected liquid crystal. have.

상기 꺽임 각도는 액정층의 배향 방향에 대해 30도 이하 또는 60도 ~ 120도(90도 제외)로 설정될 수 있다.The bending angle may be set to 30 degrees or less or 60 to 120 degrees (excluding 90 degrees) with respect to the alignment direction of the liquid crystal layer.

이와 같은 전극의 형태는 액정의 배향특성이 서로 대칭성을 가지도록 한다.The shape of the electrode allows the alignment characteristics of the liquid crystal to have symmetry with each other.

그러므로, 한 화소에 위치하는 액정이 모두 해당하는 한 방향으로 배향되지 않고 다양한 방향으로 배향 될 수 있도록 하여, 한 화소에서 배향되는 액정의 배향방향을 다양하게 할 수 있는 멀티 도메인(multi domain)을 유도할 수 있다.Therefore, the liquid crystal positioned in one pixel can be oriented in various directions without being aligned in the corresponding one direction, thereby inducing a multi domain that can vary the alignment direction of the liquid crystal oriented in one pixel. can do.

이때, 기본적으로 상기 데이터 배선(210), 화소 전극(214), 공통 전극(213) 중 적어도 어느 하나는 꺽이는 구조를 가지도록 형성하며, 상기 공통 전극(213) 및 화소 전극(214)과 함께 데이터 배선(210)도 지그재그 구조를 가지는 것이 가능하다.In this case, at least one of the data line 210, the pixel electrode 214, and the common electrode 213 may be formed to have a bending structure, and the data may be formed together with the common electrode 213 and the pixel electrode 214. The wiring 210 can also have a zigzag structure.

또한, 상기 데이터 배선(210), 화소 전극(214), 공통 전극(213)은 모두 스트 라이프(stripe) 형태의 구조를 가질 수도 있다.In addition, the data line 210, the pixel electrode 214, and the common electrode 213 may all have a stripe structure.

도 3의 단면도를 참조하면, 횡전계 방식 액정 표시 장치는 기판(218) 상에 금속을 증착한 후 패터닝하여 복수개의 게이트 배선(208)과, 상기 게이트 배선(208)에서 분기되어 박막 트랜지스터(TFT) 위치에 게이트 전극(209) 및 상기 게이트 배선(208)에서 연장되어 일단에 게이트 패드 전극(202)을 형성한다. Referring to the cross-sectional view of FIG. 3, a transverse electric field type liquid crystal display device is formed by depositing and patterning a metal on a substrate 218 and branching the plurality of gate lines 208 and the gate lines 208 to form a thin film transistor TFT. The gate pad 202 extends from the gate electrode 209 and the gate wiring 208 at a position of).

그리고, 상기 게이트 배선(208)과 동일한 물질로 상기 게이트 배선(208)에서 소정 간격 이격하여 평행하게 공통 배선(231)이 형성된다.The common wiring 231 is formed in the same material as the gate wiring 208 to be parallel to the gate wiring 208 at predetermined intervals.

그리고, 상기 공통 배선(231)에 이어져 공통 전극(213)이 화소 영역(P)에 형성되는데, 상기 공통 전극(213)의 수평부(213a)에서 수직한 방향으로 형성되는 다수의 수직부(213b)로 이루어진다. The common electrode 213 is formed in the pixel area P after the common wiring 231, and a plurality of vertical portions 213b are formed in a direction perpendicular to the horizontal portion 213a of the common electrode 213. )

다음으로, 상기 게이트 배선(208)과 공통 배선(231)과 수직으로 교차하는 데이터 배선(210)을 형성한다.Next, the data line 210 perpendicularly intersects the gate line 208 and the common line 231.

이 때, 상기 데이터배선(210) 형성시, 박막 트랜지스터(TFT)의 소스 전극(226) 및 드레인 전극(228)을 동시에 형성한다.At this time, when the data line 210 is formed, the source electrode 226 and the drain electrode 228 of the thin film transistor TFT are simultaneously formed.

그리고, 상기 게이트 배선(208)과 데이터 배선(210)의 교차점에서 상기 게이트 전극(209)의 상부에 구성된 액티브층(215a)과 소스 전극(226) 및 드레인 전극(228)을 포함하는 박막 트랜지스터(TFT)가 구성된다.A thin film transistor including an active layer 215a, a source electrode 226, and a drain electrode 228 formed on the gate electrode 209 at the intersection of the gate line 208 and the data line 210. TFT) is configured.

상기 게이트 전극(209) 상부에는 게이트 절연막(220)이 형성되며, 상기 게이트 절연막(220) 상에 액티브층(215a)과 오믹 콘택층(215b)이 이루어진다.A gate insulating layer 220 is formed on the gate electrode 209, and an active layer 215a and an ohmic contact layer 215b are formed on the gate insulating layer 220.

이때, 상기 오믹 콘택층(215b)과 접촉하는 소스 전극(226)은 상기 데이터 배선(210)과 연결되며, 상기 오믹 콘택층(215b)과 접촉하는 드레인 전극(228)은 상기 소스 전극(226)과 소정 간격 이격하여 형성된다.In this case, the source electrode 226 in contact with the ohmic contact layer 215b is connected to the data line 210, and the drain electrode 228 in contact with the ohmic contact layer 215b is the source electrode 226. And spaced apart from the predetermined interval.

여기서, 상기 소스 및 드레인 전극(226, 228) 상에는 투명 전극 패턴(233)이 형성되어 있다.The transparent electrode pattern 233 is formed on the source and drain electrodes 226 and 228.

그리고, 상기 공통 배선(231) 상에는 공통 전극(213)과 게이트 절연막(220)을 사이에 두고 액티브층(215a) 패턴과 금속 패턴(216)과 투명 전극 패턴(233)이 적층되어 스토리지 캐패시터(storage capacitor)를 형성한다.In addition, an active layer 215a pattern, a metal pattern 216, and a transparent electrode pattern 233 are stacked on the common wiring 231 with the common electrode 213 and the gate insulating layer 220 interposed therebetween, thereby storing storage capacitors. to form a capacitor).

이때, 상기 투명 전극 패턴(233)은 상기 드레인 전극(228)과 연결되며, 상기 투명 전극 패턴(233)은 화소 전극(214)을 형성한다.In this case, the transparent electrode pattern 233 is connected to the drain electrode 228, and the transparent electrode pattern 233 forms a pixel electrode 214.

상기 투명 전극 패턴(233)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와 같은 투명한 전도성 물질로 이루어진다.The transparent electrode pattern 233 is made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).

이와 같이, 상기 드레인 전극(228)과 연결되는 화소 전극(214)은 수평부(214a)와, 상기 수평부(214a)에서 연장된 수직부(214b)로 구성되며, 상기 화소 전극(214)의 수직부(214b)와 서로 교차하며 평행하게 구성되는 공통 전극(213)이 구성된다.As such, the pixel electrode 214 connected to the drain electrode 228 includes a horizontal portion 214a and a vertical portion 214b extending from the horizontal portion 214a. The common electrode 213 configured to intersect and parallel to the vertical portion 214b is configured.

이때, 상기 데이터 배선(210)에서 연장되어 일단에 형성되는 데이터 패드(203)는 게이트 절연막 상에 액티브층(215a), 오믹 콘택층(215b), 금속 패턴(216), 투명 전극 패턴(233)이 적층되어 형성된다.In this case, the data pad 203 extending from the data line 210 and formed at one end thereof has an active layer 215a, an ohmic contact layer 215b, a metal pattern 216, and a transparent electrode pattern 233 on the gate insulating layer. It is laminated and formed.

그리고, 상기 게이트 전극(202) 상에는 게이트 절연막 상에 액티브층(215a), 오믹 콘택층(215b), 금속 패턴(216), 투명 전극 패턴(233)이 적층되어 형성되며, 상기 투명 전극 패턴(233)은 게이트 패드 전극(202)과 게이트 패드 콘택홀(242)을 통해서 접촉한다.The active layer 215a, the ohmic contact layer 215b, the metal pattern 216, and the transparent electrode pattern 233 are stacked on the gate electrode 202, and the transparent electrode pattern 233 is formed on the gate electrode 202. ) Contacts the gate pad electrode 202 through the gate pad contact hole 242.

그리고, 최종적으로 상기 기판(218) 전면에 보호막(240)을 형성하고, 게이트 패드 전극(202) 및 데이터 패드(203)는 패드 오픈(pad open)한다.Finally, the passivation layer 240 is formed on the entire surface of the substrate 218, and the gate pad electrode 202 and the data pad 203 are pad opened.

상기 보호막(240)은 유기막인 포토아크릴, BCB나 무기막인 실리콘 산화막(SiOx), 실리콘 질화막(SiNx)으로 형성할 수 있다.The passivation layer 240 may be formed of an organic film, such as photoacryl, BCB, an inorganic film, a silicon oxide film (SiOx), or a silicon nitride film (SiNx).

이하, 본 발명에 따른 일 실시예로서, 횡전계 방식 액정 표시 장치용 어레이 기판의 제조 방법을 구체적으로 설명한다.Hereinafter, as an embodiment according to the present invention, a method of manufacturing an array substrate for a transverse electric field type liquid crystal display device will be described in detail.

도 4a는 본 발명에 따른 횡전계 방식 액정 표시 장치용 어레이 기판에서 제 1 마스크를 이용한 공정을 보여주는 평면도이고, 도 4b는 도 4a에서 A-A', B-B', C-C'로 절단하여 보여주는 단면도이다.4A is a plan view illustrating a process using a first mask in an array substrate for a transverse electric field type liquid crystal display according to the present invention, and FIG. 4B is cut along lines A-A ', B-B', and C-C 'in FIG. 4A. This is a cross-sectional view.

도 4a 및 도 4b에 도시된 바와 같이, 제 1 마스크를 이용한 포토리소그래피(photolithography) 공정으로 기판(218) 상에 금속을 증착한 후 패터닝하여 복수개의 게이트 배선(208)과, 상기 게이트 배선(208)에서 분기되어 박막 트랜지스터(TFT) 위치에 게이트 전극(209)을 형성한다. 4A and 4B, a plurality of gate wirings 208 and the gate wirings 208 are formed by depositing and patterning a metal on the substrate 218 by a photolithography process using a first mask. Branch to form a gate electrode 209 at a thin film transistor (TFT) position.

이때, 상기 게이트 배선(208)은 Al, Cu, Ta, Ti, Mo, Mo 합금(alloy), Al 합금 등의 금속을 증착한 후 패터닝하여 형성한다.In this case, the gate wiring 208 is formed by depositing and patterning a metal such as Al, Cu, Ta, Ti, Mo, Mo alloy, Al alloy, and the like.

그리고, 상기 게이트 배선(208)에서 연장되어 일단에 게이트 패드 전극(202)을 형성한다. The gate line electrode 202 extends from the gate line 208 to form a gate pad electrode 202 at one end thereof.

그리고, 상기 게이트 배선(208)과 동일한 물질로 상기 게이트 배선(208)에서 소정 간격 이격하여 평행하게 공통 배선(231)이 형성된다.The common wiring 231 is formed in the same material as the gate wiring 208 to be parallel to the gate wiring 208 at predetermined intervals.

상기 공통 배선(231)과 이어져 공통 전극(213)이 형성되는데, 상기 공통 전극(213)은 상기 공통 배선(231)에서 연장되고, 다수의 수직부(213b)와, 상기 각 수직부(213b)를 하나로 연결하는 수평부(213a)로 구성된다. The common electrode 213 is formed in connection with the common wiring 231, and the common electrode 213 extends from the common wiring 231, and includes a plurality of vertical portions 213b and each of the vertical portions 213b. It consists of a horizontal portion (213a) for connecting one.

이때, 상기 공통 전극(213)의 수직부(213b)는 지그재그(zigzag) 형상으로 구성된다.At this time, the vertical portion 213b of the common electrode 213 is configured in a zigzag shape.

그리고, 도 4b에 도시된 바와 같이, 상기 제 1 마스크를 이용한 포토리소그래피 공정으로 형성된 기판(218) 전면에 게이트 절연막(220), 액티브층(215a), 오믹 콘택층(215b), 금속 물질(216a)을 차례로 적층한다.4B, the gate insulating film 220, the active layer 215a, the ohmic contact layer 215b, and the metal material 216a are formed on the entire surface of the substrate 218 formed by the photolithography process using the first mask. ) In order.

상기 게이트 절연막(220)을 실리콘 질화막(SiNx), 실리콘 산화막(SiOx)등으로 이루어지며, 상기 금속 물질(216a)은 Al, Cu, Ta, Ti, Mo, Mo 합금(alloy), Al 합금 등으로 이루어진다.The gate insulating film 220 is formed of a silicon nitride film (SiNx), a silicon oxide film (SiOx), or the like, and the metal material 216a is formed of Al, Cu, Ta, Ti, Mo, Mo alloy, Al alloy, or the like. Is done.

도 5a는 본 발명에 따른 횡전계 방식 액정 표시 장치용 어레이 기판에서 제 2 마스크를 이용한 공정을 보여주는 평면도이고, 도 5b는 도 5a에서 A-A', B-B', C-C'로 절단하여 보여주는 단면도이다.FIG. 5A is a plan view illustrating a process using a second mask in an array substrate for a transverse electric field type liquid crystal display according to the present invention, and FIG. 5B is cut along lines A-A ', B-B', and C-C 'in FIG. 5A. This is a cross-sectional view.

도 5a 및 5b에 도시된 바와 같이, 제 2 마스크를 이용한 포토리소그래피 공정으로, 기판(218) 상에 형성된 게이트 배선(208), 공통 배선(231)과 수직하게 교차하며 특히 게이트 배선(208)과는 화소 영역(P)을 정의하는 데이터 배선(210)이 형성된다.As shown in FIGS. 5A and 5B, in a photolithography process using a second mask, the gate wiring 208 formed on the substrate 218 intersects with the common wiring 231 perpendicularly, particularly with the gate wiring 208. The data line 210 defining the pixel region P is formed.

그리고, 상기 데이터 배선(210)이 연장되어 일단에 데이터 패드(203)가 형성 된다.The data line 210 extends to form a data pad 203 at one end.

이때, 상기 기판(218) 상에 적층되어 있는 게이트 절연막(220), 액티브층(215a), 오믹 콘택층(215b), 금속 물질(216a)을 일괄 식각하여 상기 데이터 배선(210) 및 데이터 패드(203)를 형성하게 된다.In this case, the gate insulating layer 220, the active layer 215a, the ohmic contact layer 215b, and the metal material 216a that are stacked on the substrate 218 may be etched in a batch to form the data line 210 and the data pad ( 203).

따라서, 상기 데이터 배선(210)은 액티브층(215a) 패턴과 Al, Cu, Ta, Ti, Mo, Mo 합금(alloy), Al 합금 등의 금속 패턴(216)이 적층되어 형성된다.Therefore, the data line 210 is formed by stacking an active layer 215a pattern and metal patterns 216 such as Al, Cu, Ta, Ti, Mo, Mo alloy, and Al alloy.

그리고, 상기 데이터 배선(210)은 게이트 배선(208) 및 게이트 패드 전극(202) 상으로 연장되어 형성되며, 상기 공통 배선(231) 상으로 연장되어 형성되어 스토리지 캐패시터를 형성한다.The data line 210 extends over the gate line 208 and the gate pad electrode 202, and extends over the common line 231 to form a storage capacitor.

이때, 상기 게이트 패드 전극(202) 상에 게이트 패드 콘택홀(242)을 형성한다.In this case, a gate pad contact hole 242 is formed on the gate pad electrode 202.

또한, 상기 데이터 배선(210)은 공통 배선(231)과 이어지는 공통 전극(213)상에 적층되어 형성되는데, 상기 공통 전극(213)의 수직부(213b)와 수평부(213a) 상에 게이트 절연막(220), 액티브층(215a), 오믹 콘택층(215b), 금속 패턴(216)이 형성된다.In addition, the data line 210 is formed by being stacked on the common electrode 213 connected to the common line 231. The gate insulating layer is disposed on the vertical portion 213b and the horizontal portion 213a of the common electrode 213. The 220, the active layer 215a, the ohmic contact layer 215b, and the metal pattern 216 are formed.

따라서, 도 5b에 도시된 바와 같이, 상기 게이트 배선(208)과 데이터 배선(210)이 교차하는 지점에는 게이트 전극(209) 상에 게이트 절연막(220), 액티브층(215a), 오믹 콘택층(215b), 금속 패턴(216)이 순서대로 적층되어 패터닝된다.Therefore, as shown in FIG. 5B, at the point where the gate line 208 and the data line 210 intersect, the gate insulating layer 220, the active layer 215a, and the ohmic contact layer (on the gate electrode 209). 215b), and the metal pattern 216 is laminated and patterned in order.

그리고, 상기 공통 배선(231)과 이어지는 공통 전극(213)의 수평부(213a)에는 상기 게이트 절연막(220) 상에 액티브층(215a), 오믹 콘택층(215b), 금속 패턴(216)이 순서대로 적층되어 패터닝됨으로써 스토리지 캐패시터를 형성한다. The active layer 215a, the ohmic contact layer 215b, and the metal pattern 216 are sequentially disposed on the gate insulating layer 220 in the horizontal portion 213a of the common electrode 213 that is connected to the common wiring 231. The capacitors are stacked and patterned to form storage capacitors.                     

그리고, 상기 데이터 패드(203) 및 게이트 패드가 게이트 절연막(220) 상에 액티브층(215a), 오믹 콘택층(215b), 금속 패턴(216)이 순서대로 적층되어 형성된다.The data pad 203 and the gate pad are formed by sequentially stacking an active layer 215a, an ohmic contact layer 215b, and a metal pattern 216 on the gate insulating layer 220.

그리고, 상기 게이트 패드 전극(202) 상에 게이트 패드 콘택홀(242)을 형성한다.A gate pad contact hole 242 is formed on the gate pad electrode 202.

도 6은 본 발명에 따른 횡전계 방식 액정 표시 장치용 어레이 기판에서 제 3 마스크를 이용한 공정을 보여주는 평면도이고, 도 7a 내지 7d는 도 6에서 A-A', B-B', C-C'로 절단하여 보여주는 단면도이다.6 is a plan view illustrating a process using a third mask in the array substrate for a transverse electric field type liquid crystal display device according to the present invention, and FIGS. 7A to 7D are A-A ', B-B', and C-C 'in FIG. 6. It is a cross-sectional view cut into.

도 6 및 7a에 도시된 바와 같이, 제 3 마스크를 이용한 포토리소그래피 공정으로 박막 트랜지스터(TFT) 및 화소 전극(214)을 형성한다.6 and 7A, a thin film transistor TFT and a pixel electrode 214 are formed by a photolithography process using a third mask.

여기서, 상기 제 3 마스크는 회절 마스크로서, 상기 회절 마스크는 광이 그대로 통과시키는 부분과 격자로 이루어져 광의 회절 및 소멸 현상을 이용하여 광을 일부만 통과시키는 부분과 광을 완전히 차단시키는 부분으로 이루어져 있다.Here, the third mask is a diffraction mask, and the diffraction mask is composed of a portion through which light passes and a grating, and a portion that partially passes light by using diffraction and extinction of light and a portion that completely blocks the light.

상기 제 2 마스크를 이용한 포토리소그래피 공정으로 형성된 기판(218) 상에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명한 도전성 물질을 도포하여 회절 노광을 이용하여 패터닝한다.A transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or the like is coated on the substrate 218 formed by the photolithography process using the second mask and patterned by using diffraction exposure.

따라서, 상기 회절 노광에 의해 박막 트랜지스터(TFT)에서 채널이 형성될 부분은 얇고 데이터 배선(210)과 화소 전극(214)과 게이트 패드, 데이터 패드(203) 등의 부분은 두껍게 단차가 있는 포토 레지스트 패턴(280)이 남는다.Accordingly, the photoresist where the channel is formed in the thin film transistor TFT by the diffraction exposure is thin and the portions of the data wiring 210, the pixel electrode 214, the gate pad, and the data pad 203 are thickly stepped. The pattern 280 remains.

이후, 상기 회절 노광에 의해 형성된 포토 레지스트 패턴(280)을 마스크로 하여 습식 식각(wet etch)한다. Thereafter, wet etching is performed using the photoresist pattern 280 formed by the diffraction exposure as a mask.                     

따라서, 상기 데이터 배선(210) 및 박막 트랜지스터 영역 상에 투명 전극 패턴(233)이 형성된다.Therefore, the transparent electrode pattern 233 is formed on the data line 210 and the thin film transistor region.

그리고, 상기 데이터 배선(210)은 연장되어 스토리지 캐패시터로 연결되며, 상기 스토리지 캐패시터 상에서 화소 전극(214)을 형성한다.The data line 210 is extended to be connected to a storage capacitor, and the pixel electrode 214 is formed on the storage capacitor.

상기 화소 전극(214)은 다수의 수직부(214b)와, 상기 각 수직부(214b)를 하나로 연결하는 수평부(214a)로 구성되며, 상기 화소 전극(214)의 수직부(214b)는 상기 공통 전극(213)의 수직부(213b)와 교차하여 형성되며 지그재그(zigzag) 형상으로 구성된다.The pixel electrode 214 is composed of a plurality of vertical portions 214b and horizontal portions 214a connecting the vertical portions 214b into one, and the vertical portions 214b of the pixel electrodes 214 It is formed to cross the vertical portion 213b of the common electrode 213 and is configured in a zigzag shape.

그리고, 상기 투명 전극 패턴(233)은 게이트 패드 전극(202) 및 상기 데이터 배선(210)에서 연장되는 데이터 패드(203) 상에도 형성되며, 상기 게이트 패드 전극(202)과 게이트 패드 콘택홀(242)을 통해서 접촉된다.The transparent electrode pattern 233 is also formed on the gate pad electrode 202 and the data pad 203 extending from the data line 210, and the gate pad electrode 202 and the gate pad contact hole 242. Is contacted through).

여기서, 도 7b에 도시된 바와 같이, 상기 포토 레지스트 패턴(280)을 마스크로 하여 식각하면, 상기 공통 전극(213) 상에 형성되어 있는 액티브층(215a), 오믹 콘택층(215b), 금속 패턴(216)은 건식 식각(dry etch)된다.As shown in FIG. 7B, when the photoresist pattern 280 is etched as a mask, the active layer 215a, the ohmic contact layer 215b, and the metal pattern formed on the common electrode 213 are etched. 216 is dry etched.

이와 같이 형성된 투명 전극 패턴(233)상에는 포토 레지스트 패턴이 형성되어 있으며, 상기 포토 레지스트 패턴(280)은 애쉬(ash) 공정을 거친 후에 이를 마스크로 하여 재 식각한다.A photoresist pattern is formed on the transparent electrode pattern 233 formed as described above, and the photoresist pattern 280 is etched again using a mask after an ash process.

그러면, 도 7c에 도시된 바와 같이, 상기 박막 트랜지스터(TFT) 영역의 채널 부분에 회절 노광에 의해 형성된 포토 레지스트 패턴(280)의 얇은 부분을 통하여 상기 투명 전극 패턴(233)과 금속 패턴(216)과 오믹 콘택층(215b)이 제거된다. Then, as shown in FIG. 7C, the transparent electrode pattern 233 and the metal pattern 216 are formed through a thin portion of the photoresist pattern 280 formed by diffraction exposure on the channel portion of the TFT region. And ohmic contact layer 215b is removed.                     

따라서, 상기 투명 전극 패턴(233)은 상기 게이트 전극(209) 상으로 소정 연장되어 소스 전극 패턴(233s)을 형성하며, 상기 소스 전극 패턴(233s)과 소정 이격하여 게이트 전극(209) 상에서 상기 드레인 전극 패턴(233d)을 형성한다.Accordingly, the transparent electrode pattern 233 extends predeterminedly on the gate electrode 209 to form a source electrode pattern 233s, and is spaced apart from the source electrode pattern 233s by the drain on the gate electrode 209. The electrode pattern 233d is formed.

이어서, 도 7d에 도시된 바와 같이, 남아 있는 포토 레지스트 패턴(280)를 제거한다.Then, as shown in FIG. 7D, the remaining photoresist pattern 280 is removed.

따라서, 상기 박막 트랜지스터(TFT)에서 소스 및 드레인 전극(226, 228) 상에 상기 투명 전극 패턴(233)으로 이루어져 있는 소스 전극 패턴(233s)과 드레인 전극 패턴(233d)에 의해서 금속 패턴(216), 오믹 콘택층(215b)이 제거되어 소스 전극(226), 드레인 전극(228)과 액티브층(215a)으로 이루어지는 채널(channel)이 형성된다.Therefore, the metal pattern 216 is formed on the source and drain electrodes 226 and 228 by the source electrode pattern 233s and the drain electrode pattern 233d formed on the source and drain electrodes 226 and 228 in the thin film transistor TFT. The ohmic contact layer 215b is removed to form a channel including the source electrode 226, the drain electrode 228, and the active layer 215a.

그리고, 도시된 바와 같이, 상기 기판(218) 전면에 보호막(240)을 형성한다.And, as shown, a protective film 240 is formed on the entire surface of the substrate 218.

상기 보호막(240)은 유기막인 포토아크릴, BCB나 무기막인 실리콘 산화막(SiOx), 실리콘 질화막(SiNx)으로 형성할 수 있다.The passivation layer 240 may be formed of an organic film, such as photoacryl, BCB, an inorganic film, a silicon oxide film (SiOx), or a silicon nitride film (SiNx).

그리고, 최종적으로 상기 게이트 패드 전극(202) 및 데이터 패드(203)는 패드 오픈(pad open)한다.Finally, the gate pad electrode 202 and the data pad 203 are pad opened.

여기서, 상기 패드 오픈하는 방법으로는 건식 패드 오픈 방법과 습식 오픈 방법이 있다.Here, the pad opening method includes a dry pad opening method and a wet opening method.

상기 건식 패드 오픈 방법으로는 AP 플라즈마(Atomospheric Pressure plasma)를 이용한 패드 오픈 방법으로 빔 타입(beam type)의 AP 플라즈마를 이용하여 기판 상의 패드 부분만을 선택적으로 스캐닝하여 패드 상의 보호막을 제거함으 로써 패드를 오픈하는 방법과 바 타입(bar type)의 AP 플라즈마를 이용하여 패드 부분만을 선택적으로 오픈하는 방법이 있다.In the dry pad opening method, a pad opening method using an AP plasma (Atomospheric Pressure plasma) is performed by selectively scanning only a pad portion on a substrate using an AP plasma of a beam type to remove a pad by removing a protective film on the pad. There is a method of opening and a method of selectively opening only the pad portion using a bar type AP plasma.

그리고, 상기 습식 패드 오픈 방법으로는 액정 셀(cell) 합착 후에 패널의 모서리 부분에 형성되어 있는 패드부를 식각 용액(etchant)에 디핑(dipping)하여 보호막 또는 게이트 절연막과 같은 식각 대상 물질을 제거함으로써 패드를 오픈하는 방법이다.In the wet pad opening method, a pad part formed at an edge portion of a panel after the liquid crystal cell is bonded is dipped in an etching solution to remove an etching target material such as a protective film or a gate insulating film. How to open it.

이상 전술한 바와 같이, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 횡전계 방식 액정 표시 장치용 어레이 기판 및 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As described above, the present invention has been described in detail with reference to specific embodiments, which are intended to specifically describe the present invention, and the array substrate and the manufacturing method for the transverse electric field type liquid crystal display device according to the present invention are not limited thereto. It is apparent that modifications and improvements are possible to those skilled in the art within the technical idea of the present invention.

본 발명은 횡전계방식 액정 표시 장치용 어레이 기판에서 마스크를 저감하여 제조 비용을 절감하고 공정을 간소화하여 제조수율을 향상시키는 효과가 있다.The present invention has the effect of reducing the mask in the array substrate for a transverse electric field type liquid crystal display device to reduce the manufacturing cost and simplify the process to improve the manufacturing yield.

Claims (9)

다수의 화소 영역이 정의된 기판과;A substrate in which a plurality of pixel regions are defined; 상기 화소 영역의 일측에 일 방향으로 구성된 다수의 게이트 배선, 상기 게이트 배선과 소정 간격 이격하여 구성된 공통 배선과;A plurality of gate wires formed in one direction on one side of the pixel area, and common wires spaced apart from the gate wires by a predetermined interval; 상기 공통 배선 상에서 연장되는 공통 전극의 수평부와, 상기 공통 전극의 수평부로부터 화소 영역방향으로 수직하게 형성되는 다수의 공통 전극의 수직부와, 상기 공통 전극의 수직부와 엇갈려 구성된 다수의 화소 전극과;A plurality of pixel electrodes intersected with a horizontal portion of the common electrode extending on the common wiring, a vertical portion of the plurality of common electrodes vertically formed in the direction of the pixel region from the horizontal portion of the common electrode, and a vertical portion of the common electrode and; 상기 게이트 배선과 교차하며 게이트 절연막, 액티브층, 오믹 콘택층, 금속 패턴, 투명 전극 패턴이 적층되어 형성된 데이터 배선과;A data line crossing the gate line and formed by stacking a gate insulating layer, an active layer, an ohmic contact layer, a metal pattern, and a transparent electrode pattern; 상기 게이트 절연막, 액티브층, 오믹 콘택층, 금속 패턴, 투명 전극 패턴이 적층되어 형성된 데이터 패드 및 게이트 패드와;A data pad and a gate pad formed by stacking the gate insulating layer, the active layer, the ohmic contact layer, the metal pattern, and the transparent electrode pattern; 상기 게이트 배선과 데이터 배선의 교차 지점에 위치하고, 상기 게이트 배선에서 연장된 게이트 전극과, 상기 게이트 전극 상에서 상기 데이터 배선에서 연장되어 형성된 게이트 절연막, 액티브 패턴 및 오믹 콘택 패턴과, 상기 데이터 배선에서 연장되어 금속 패턴과 투명 전극 패턴이 적층되어 형성되는 소스 전극과, 이와 소정 간격 이격하여 형성되는 드레인 전극을 포함하는 박막 트랜지스터를 포함하고,A gate electrode extending from the gate wiring, a gate insulating film, an active pattern, and an ohmic contact pattern extending from the data wiring on the gate electrode, and extending from the data wiring; A thin film transistor including a source electrode formed by stacking a metal pattern and a transparent electrode pattern, and a drain electrode formed to be spaced apart from the predetermined interval, 상기 화소전극은 상기 공통배선과 동일층에 형성되는 것을 특징으로 하는 횡전계 방식 액정 표시 장치용 어레이 기판.And the pixel electrode is formed on the same layer as the common wiring. 제 1항에 있어서,The method of claim 1, 상기 게이트 패드는 상기 게이트 배선으로부터 연장된 게이트 패드 전극을 더 포함하고, 상기 투명 전극 패턴이 상기 게이트 패드 전극과 접촉하도록 게이트 패드 콘택홀이 더 형성되는 것을 특징으로 하는 횡전계 방식 액정 표시 장치용 어레이 기판.The gate pad further includes a gate pad electrode extending from the gate line, and a gate pad contact hole is further formed so that the transparent electrode pattern contacts the gate pad electrode. Board. 제 1항에 있어서,The method of claim 1, 상기 공통 배선으로부터 연장되는 상기 공통 전극의 수평부 상에는 상기 액티브 패턴, 금속패턴, 투명 전극 패턴이 적층되어 스토리지 캐패시터를 형성하는 것을 특징으로 하는 횡전계 방식 액정 표시 장치용 어레이 기판.The active substrate, the metal pattern, and the transparent electrode pattern are stacked on the horizontal portion of the common electrode extending from the common wiring to form a storage capacitor. 제 1항에 있어서,The method of claim 1, 상기 드레인 전극과 연결되는 투명 전극 패턴은 화소 전극과 연결되는 것을 특징으로 하는 횡전계 방식 액정 표시 장치용 어레이 기판.The transparent electrode pattern connected to the drain electrode is connected to the pixel electrode array substrate for a transverse electric field type liquid crystal display device. 제 1항에 있어서,The method of claim 1, 상기 데이터 배선, 공통 전극, 화소 전극은 적어도 어느 하나가 지그재그(zigzag) 구조로 형성되는 것을 특징으로 하는 횡전계 방식 액정 표시 장치용 어레이 기판.And at least one of the data line, the common electrode, and the pixel electrode is formed in a zigzag structure. 제 1항에 있어서,The method of claim 1, 상기 데이터 배선, 공통 전극, 화소 전극은 스트라이프(stripe) 구조로 형성되는 것을 특징으로 하는 횡전계 방식 액정 표시 장치용 어레이 기판.And the data line, the common electrode, and the pixel electrode are formed in a stripe structure. 다수의 화소 영역을 정의하는 기판 상에 게이트 배선, 공통 배선 및 공통 전극, 게이트 패드 전극을 형성하는 단계와;Forming a gate wiring, a common wiring and a common electrode, and a gate pad electrode on a substrate defining a plurality of pixel regions; 상기 기판 전면에 게이트 절연막, 액티브층, 오믹 콘택층, 금속 물질을 적층하여 데이터 배선 물질을 형성하는 단계와;Stacking a gate insulating layer, an active layer, an ohmic contact layer, and a metal material on the entire surface of the substrate to form a data wiring material; 상기 데이터 배선 물질을 패터닝하여 상기 데이터 배선 물질이 상기 게이트 배선과 교차하는 데이터 배선 및 데이터 패드와, 상기 데이터 배선에서 연장되는 박막 트랜지스터 영역과, 상기 게이트 패드 전극 및 게이트 콘택홀을 가지는 게이트 패드를 형성하는 단계와;Patterning the data wiring material to form a data wiring and a data pad where the data wiring material intersects the gate wiring, a thin film transistor region extending from the data wiring, and a gate pad having the gate pad electrode and a gate contact hole. Making a step; 상기 데이터 배선 물질 상에 투명한 도전성 물질을 형성하는 단계와;Forming a transparent conductive material on the data wiring material; 상기 투명한 도전성 물질 상에 포토 레지스트를 도포하는 단계와;Applying a photoresist on the transparent conductive material; 상기 포토 레지스트를 회절 노광하여 단차가 있는 포토 레지스트 패턴이 형성되는 단계와;Diffraction exposing the photoresist to form a stepped photoresist pattern; 상기 투명한 도전성 물질을 식각하여 상기 데이터 배선과 박막 트랜지스터 영역 상에 투명 전극 패턴을 형성하고, 상기 박막 트랜지스터 영역과 연결되며 상기 공통 전극과 엇갈려 구성되는 화소 전극을 형성하는 단계와;Etching the transparent conductive material to form a transparent electrode pattern on the data line and the thin film transistor region, and forming a pixel electrode connected to the thin film transistor region and intersecting with the common electrode; 상기 포토 레지스트 패턴을 식각하여 박막 트랜지스터 영역의 상기 투명 전극 패턴, 상기 금속 물질, 상기 오믹 콘택층을 제거하고 소스 전극 및 드레인 전극, 액티브 패턴을 형성하는 단계와;Etching the photoresist pattern to remove the transparent electrode pattern, the metal material, and the ohmic contact layer from the thin film transistor region and form a source electrode, a drain electrode, and an active pattern; 상기 포토 레지스트 패턴을 제거하는 단계와;Removing the photoresist pattern; 상기 기판 전면에 보호막을 형성하는 단계를 포함하고,Forming a protective film on the entire surface of the substrate; 상기 공통전극과 상기 화소전극은 동일층에 형성되는 것을 특징으로 하는 횡전계 방식 액정 표시 장치용 어레이 기판의 제조 방법.And the common electrode and the pixel electrode are formed on the same layer. 제 7항에 있어서,The method of claim 7, wherein 상기 기판 전면에 보호막을 형성하는 단계 이후에, After forming a protective film on the entire surface of the substrate, 상기 게이트 패드와 데이터 패드는 AP 플라즈마(Atomospheric Pressure plasma) 또는 식각 용액을 이용한 디핑(dipping)방법에 의해서 보호막이 제거되어 오픈되는 것을 특징으로 하는 횡전계 방식 액정 표시 장치용 어레이 기판의 제조 방법.The gate pad and the data pad may be opened by removing a protective layer by a dipping method using an AP plasma (Atomospheric Pressure plasma) or an etching solution. 제 7항에 있어서,The method of claim 7, wherein 상기 기판 전면에 형성되는 포토 레지스트 패턴은 박막 트랜지스터 영역에서 소정 영역의 두께가 다른 영역의 두께보다 얇은 것을 특징으로 하는 횡전계 방식 액정 표시 장치용 어레이 기판의 제조 방법.And a photoresist pattern formed on the entire surface of the substrate, wherein a thickness of a predetermined region in the thin film transistor region is thinner than a thickness of another region.
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