KR20000010168A - Liquid crystal display device and its manufacturing method - Google Patents

Liquid crystal display device and its manufacturing method Download PDF

Info

Publication number
KR20000010168A
KR20000010168A KR1019980030924A KR19980030924A KR20000010168A KR 20000010168 A KR20000010168 A KR 20000010168A KR 1019980030924 A KR1019980030924 A KR 1019980030924A KR 19980030924 A KR19980030924 A KR 19980030924A KR 20000010168 A KR20000010168 A KR 20000010168A
Authority
KR
South Korea
Prior art keywords
gate
electrode
source
conductive material
pixel electrode
Prior art date
Application number
KR1019980030924A
Other languages
Korean (ko)
Other versions
KR100482167B1 (en
Inventor
이규현
Original Assignee
구본준, 론 위라하디락사
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 론 위라하디락사, 엘지.필립스 엘시디 주식회사 filed Critical 구본준, 론 위라하디락사
Priority to KR10-1998-0030924A priority Critical patent/KR100482167B1/en
Publication of KR20000010168A publication Critical patent/KR20000010168A/en
Application granted granted Critical
Publication of KR100482167B1 publication Critical patent/KR100482167B1/en

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

PURPOSE: Number of masks of liquid-crystal display is closely related to the production cost of the active panel and the old process with more than eight masks has changed to six masks, five masks, and four masks. But in the four masks process, a part of the gate wire is exposed during the second mask process and is connected to ITO(Indium Tin Oxide) consisting the pixel electrode in the third mask process, which causes the point defect or the gate wire to be eroded by the etching material during ITO pattern. This four mask manufacturing process is provided to solve the above problems. CONSTITUTION: In the first step, the stage where the gate electrode(111), the gate wire(113), and the gate pad(115) on both sides of the gate wire(113) are formed on the board(101) with the first electric conductor by using the first mask.; In the second step, the gate insulation film(117), pure semiconductor like amorphous silicon(113b), impurities semiconductor(135b), and the source-drain substance(129) are attached in succession and they are patterned using the second mask for the board and the gate pad of the pixel electrode to be exposed.; In the third step, pixel electrode substance is attached on the source-drain substance(129) and the board(101) and the pixel electrode(131), the gate pad terminal(151), the source pad terminal(161), the source wire(123), the source electrode(123), and the drain electrode(131), and the sub capacity electrode(127) are formed using the third mask.; In the forth step, the protection film(137) substance is attached on the pixel electrode(141) and the pixel electrode(141), the gate pad(115), the source pad(161), and the semiconductor substance which covers the part not overlapped with the source wire(123) are exposed and inscribed, and the exposed semiconductor layer is removed.

Description

액정 표시 장치 및 그 제조 방법Liquid Crystal Display and Manufacturing Method Thereof

본 발명은 박막 트랜지스터(혹은 Thin Film Transistor : TFT)를 포함하는 액정 표시 장치(혹은 Liquid Crystal Display : LCD)의 제조 방법 및 그 구조에 관련된 것이다. 특히, 본 발명은 액정 표시 장치를 제조하는데 있어서 사용하는 마스크 수를 줄여 제조하는 방법 및 그 방법에 의한 액정 표시 장치의 구조에 관련된 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a liquid crystal display (or Liquid Crystal Display: LCD) including a thin film transistor (or TFT) and its structure. In particular, the present invention relates to a method of reducing the number of masks used in manufacturing a liquid crystal display device and a structure of the liquid crystal display device by the method.

화상 정보를 화면에 나타내는 화면 표시 장치들 중에서 브라운관 표시 장치(혹은 Cathode Ray Tube(CRT))가 지금까지 가장 많이 사용되어 왔는데 이것은 표시 면적에 비해 부피가 크고 무겁기 때문에 사용하는데 많은 불편함이 따랐다. 그러므로, 표시 면적이 크더라도 그 두께가 얇아서 어느 장소에서든지 쉽게 사용할 수 있는 박막형 평판 표시 장치가 개발되었고, 점점 브라운관 표시 장치를 대체하고 있다. 특히, 액정 표시 장치(혹은 LCD(Liquid Crystal Display))는 표시 해상도가 다른 평판 장치보다 뛰어나고, 동화상을 구현할 때 그 품질이 브라운관의 것에 비할 만큼 반응 속도가 빠르기 때문에 가장 활발한 개발 연구가 이루어지고 있는 제품이다.Among the display devices for displaying image information on the screen, the CRT (or Cathode Ray Tube (CRT)) has been the most used so far, which is inconvenient to use because it is bulky and heavy compared to the display area. Therefore, even if the display area is large, the thin film type flat panel display device which has a small thickness and can be easily used in any place has been developed, and is gradually replacing the CRT display device. In particular, the liquid crystal display (or liquid crystal display) has the highest resolution than other flat panel displays, and the quality of the moving picture is faster than that of CRT. to be.

액정 표시 장치의 구동 원리는 액정의 광학적 이방성과 분극 성질을 이용한 것이다. 구조가 가늘고 길기 때문에 분자 배열에 방향성과 분극성을 갖고 있는 액정 분자들에 인위적으로 전자기장을 인가하여 분자 배열 방향을 조절할 수 있다. 따라서, 배향 방향을 임으로 조절하면 액정의 광학적 이방성에 의하여 액정 분자의 배열 방향에 따라 빛을 투과 혹은 차단시킬 수 있게되어 화면 표시 장치로 응용하게된 것이다. 현재에는 박막 트랜지스터(혹은 TFT(Thin Film Transistor))와 그것에 연결된 화소 전극이 행렬 방식으로 배열된 능동 매트릭스 액정 표시 장치가 뛰어나 화질과 자연 색상을 제공하기 때문에 가장 주목받고 있는 제품이다. 일반적인 액정 표시 장치를 구성하는 기본 부품인 액정 패널의 구조는 다음과 같다.The driving principle of the liquid crystal display device is to use the optical anisotropy and polarization property of the liquid crystal. Since the structure is thin and long, the direction of the molecular arrangement can be controlled by artificially applying an electromagnetic field to liquid crystal molecules having directionality and polarization in the molecular arrangement. Accordingly, when the alignment direction is arbitrarily adjusted, light may be transmitted or blocked in accordance with the arrangement direction of the liquid crystal molecules by optical anisotropy of the liquid crystal, thereby applying the screen display device. Nowadays, the active matrix liquid crystal display device in which a thin film transistor (or TFT) and pixel electrodes connected thereto are arranged in a matrix manner is excellent in providing image quality and natural colors. The structure of a liquid crystal panel which is a basic component constituting a general liquid crystal display device is as follows.

액정 패널은 여러 가지 소자들이 설치된 두 개의 패널(3,5)들이 대향하여 붙어있고, 그 사이에 액정 층이 끼워진 형태를 갖고 있다. 액정 표시 장치의 한쪽 패널에는 색상을 구현하는 소자들이 구성되어 있다. 이를 흔히 "칼라 필터 패널(3)"이라고 부른다. 칼라 필터 패널(3)은 제 1 투명 기판(1a) 위에 행렬 배열 방식으로 설계된 화소의 위치를 따라 빨강(R), 초록(G), 파랑(B)의 칼라 필터(7)가 순차적으로 배열되어 있다. 이들 칼라 필터(7) 사이에는 아주 가는 그물 모양의 블랙 매트릭스(9)가 형성되어 있다. 이것은 각 색상 사이에서 혼합 색이 나타나는 것을 방지한다. 그리고, 칼라 필터(7)를 덮는 공통 전극(8)이 형성되어 있다. 공통 전극(8)은 액정(10)에 인가하는 전기장을 형성하는 한쪽 전극 역할을 한다.In the liquid crystal panel, two panels 3 and 5 provided with various elements are attached to each other, and a liquid crystal layer is sandwiched therebetween. One panel of the liquid crystal display includes elements that implement color. This is often called "color filter panel 3". In the color filter panel 3, red (R), green (G), and blue (B) color filters 7 are sequentially arranged along the positions of pixels designed in a matrix arrangement on the first transparent substrate 1a. have. Between these color filters 7, a very fine black matrix 9 is formed. This prevents the appearance of mixed colors between each color. And the common electrode 8 which covers the color filter 7 is formed. The common electrode 8 serves as one electrode forming an electric field applied to the liquid crystal 10.

액정 표시 장치의 다른 쪽 패널에는 액정을 구동하기 위한 전기장을 발생시키는 스위치 소자 및 배선들이 형성되어 있다. 이를 흔히 "액티브 패널(5)"이라고 부른다. 액티브 패널(5)은 제 2 투명 기판(1b) 위에 행렬 방식으로 설계된 화소의 위치를 따라 화소 전극(41)이 형성되어 있다. 화소 전극(41)은 상기 칼라 필터 패널(3)에 형성된 공통 전극(8)과 마주보며 액정(10)에 인가되는 전기장을 형성하는 다른 쪽 전극 역할을 한다. 화소 전극(41)들의 수평 배열 방향을 따라 신호 배선(13)이 형성되어 있고, 수직 배열 방향을 따라서는 데이터 배선(23)이 형성되어 있다. 여기에서, 액티브 매트릭스 액정 표시 장치의 경우, 화소 전극(41)의 한쪽 구석에는 화소 전극(41)에 전기장 신호를 인가하는 스위치 소자인 박막 트랜지스터(19)가 형성되어 있다. 액티브 매트릭스 액정 표시 장치의 경우에, 박막 트랜지스터(19)의 게이트 전극(11)은 상기 신호 배선(13)에 연결되어 있고(따라서, 신호 배선을 "게이트 배선" 이라 부르기도 한다), 소스 전극(21)은 상기 데이터 배선(23)에 연결되어 있다(따라서 데이터 배선을 "소스 배선"이라 부르기도 한다). 그리고, 박막 트랜지스터(19)의 드레인 전극(31)은 상기 화소 전극(41)에 연결되어 있다. 박막 트랜지스터(19)에서 소스 전극(21)과 드레인 전극(31) 사이에는 반도체 층(33)이 형성되어 있고, 소스 전극(21)과 반도체 층(33) 그리고, 드레인 전극(31)과 반도체 층(33)은 각각 오믹 접촉을 이루고 있다. 그리고, 게이트 배선(13)과 소스 배선(23)의 끝단에는 외부에서 인가되는 신호를 받아들이는 종단 단자(혹은 Terminal)인 게이트 패드(15)와 소스 패드(25)가 각각 형성되어 있다. 또한, 상기 게이트 패드(15)와 소스 패드(25) 위에는 게이트 패드 단자(57)와 소스 패드 단자(67)가 각각 더 형성되어 있다.On the other panel of the liquid crystal display, switch elements and wirings for generating an electric field for driving the liquid crystal are formed. This is often referred to as "active panel 5". In the active panel 5, a pixel electrode 41 is formed along a position of a pixel designed in a matrix manner on the second transparent substrate 1b. The pixel electrode 41 faces the common electrode 8 formed on the color filter panel 3 and serves as the other electrode forming an electric field applied to the liquid crystal 10. The signal wires 13 are formed along the horizontal array direction of the pixel electrodes 41, and the data wires 23 are formed along the vertical array direction. In the active matrix liquid crystal display device, the thin film transistor 19 which is a switch element for applying an electric field signal to the pixel electrode 41 is formed in one corner of the pixel electrode 41. In the case of an active matrix liquid crystal display device, the gate electrode 11 of the thin film transistor 19 is connected to the signal wiring 13 (hence, the signal wiring is also referred to as "gate wiring"), and the source electrode ( 21 is connected to the data line 23 (hence the data line is also referred to as the "source line"). The drain electrode 31 of the thin film transistor 19 is connected to the pixel electrode 41. In the thin film transistor 19, a semiconductor layer 33 is formed between the source electrode 21 and the drain electrode 31, and the source electrode 21, the semiconductor layer 33, the drain electrode 31, and the semiconductor layer are formed. 33 each make an ohmic contact. At the ends of the gate wiring 13 and the source wiring 23, gate pads 15 and source pads 25, which are terminal terminals (or terminals) for receiving signals applied from the outside, are formed, respectively. Further, a gate pad terminal 57 and a source pad terminal 67 are further formed on the gate pad 15 and the source pad 25, respectively.

게이트 패드(15)에 인가되는 외부의 전기적 신호가 게이트 배선(13)을 따라 게이트 전극(11)에 인가되면 소스 패드(25)에 인가되는 화상 정보가 소스 배선(23)을 따라 소스 전극(21)에 인가되어 드레인 전극(31)에 도통된다. 반면에, 게이트 배선(13)에 신호가 인가되지 않는 경우에는 소스 전극(21)과 드레인 전극(31)이 단절된다. 그러므로, 게이트 전극(11)의 신호를 조절함에 따라 드레인 전극(31)에 데이터 신호의 인가 여부를 결정할 수 있다. 따라서, 드레인 전극(31)에 연결된 화소 전극(41)에 데이터 신호를 인위적으로 전달할 수 있게된다. 즉, 박막 트랜지스터(19)는 화소 전극을 구동하는 스위치 역할을 한다. 게이트 배선(13)등이 형성된 층과 소스 배선(23)등이 형성된 층 사이에는 전기적 절연을 위해 게이트 절연막(17)이 형성되어 있고, 소스 배선(23) 등이 형성된 층위에도 소자 보호를 위한 보호막(37)이 형성되어 있다.When an external electrical signal applied to the gate pad 15 is applied to the gate electrode 11 along the gate wiring 13, image information applied to the source pad 25 is source electrode 21 along the source wiring 23. Is applied to the drain electrode 31. On the other hand, when no signal is applied to the gate wiring 13, the source electrode 21 and the drain electrode 31 are disconnected. Therefore, whether the data signal is applied to the drain electrode 31 can be determined by adjusting the signal of the gate electrode 11. Therefore, the data signal can be artificially transferred to the pixel electrode 41 connected to the drain electrode 31. That is, the thin film transistor 19 serves as a switch for driving the pixel electrode. A gate insulating film 17 is formed between the layer on which the gate wiring 13 and the like are formed and the layer on which the source wiring 23 and the like are formed, and a protective film for protecting the device even on the layer on which the source wiring 23 and the like are formed. (37) is formed.

이렇게 만들어진 두 개의 패널(칼라 필터 패널(3)과 액티브 패널(5))이 일정 간격(이 간격을 "셀 갭(Cell Gap)" 이라 부른다)을 두고 대향하여 부착되고, 그 사이에 액정 물질이 채워진다. 상기 두 개의 패널(3,5) 사이의 셀 갭을 일정하게 유지하고 상기 액정 물질이 밖으로 새어나지 않도록 하기 위해 상기 두 기판의 가장자리 부분을 에폭시와 같은 실(seal) 재로 봉합한다. 그리하여 액정 표시 장치의 주요 부분인 액정 패널이 완성된다.The two panels thus made (the color filter panel 3 and the active panel 5) are attached to each other at a predetermined interval (referred to as the "cell gap"), and the liquid crystal material is interposed therebetween. Is filled. In order to keep the cell gap between the two panels 3 and 5 constant and prevent the liquid crystal material from leaking out, the edge portions of the two substrates are sealed with a sealant such as epoxy. Thus, the liquid crystal panel which is the main part of the liquid crystal display device is completed.

액정 표시 장치를 구성하는 액정 패널을 제조하는 공정은 매우 복잡한 여러 가지 공정 단계들이 복합적으로 이루어져 있다. 특히, 박막 트랜지스터가 형성되는 액티브 패널을 제조하는데는 여러 번의 마스크 공정들을 거쳐야 한다. 완제품의 성능은 이런 복잡한 제조 공정에서 결정되는데, 가급적이면 공정이 간단할수록 불량이 발생할 확률은 줄어든다. 액티브 패널에는 액정 표시 장치의 성능을 좌우하는 주요한 소자들이 많이 형성되는 관계로 이것을 제조하는 공정을 단순화하는 것이 좋은 제품을 만들어 내는데 주요한 역할을 한다. 일반적으로 제조 공정은 만들고자하는 각 소자에 어떤 물질을 사용하는가 혹은 어떤 사양에 맞추어 설계하는가에 따라 결정되는 경우가 많다.The manufacturing process of the liquid crystal panel constituting the liquid crystal display device is composed of various complex process steps. In particular, manufacturing an active panel in which a thin film transistor is formed requires several mask processes. The performance of the finished product is determined in this complex manufacturing process. Preferably, the simpler the process, the less likely it is that defects will occur. Since active devices have many important elements that determine the performance of liquid crystal displays, simplifying the manufacturing process plays a major role in producing good products. In general, the manufacturing process is often determined by what materials are used for each device to be made or designed to what specifications.

예를 들어, 과거 소형 액정 모니터의 경우에는 별로 문제시되지 않았지만 12인치 이상의 컴퓨터 모니터용 액정 표시 장치와 같은 대면적 액정 표시 장치의 경우에는 게이트 배선에 사용하는 재질의 고유 저항 값이 화질의 우수성을 결정하는 중요한 요소가 된다. 즉, 소면적 액정 표시 장치에서는 탄탈, 텅스텐, 몰리브덴 등과 같이 박막의 표면 안정성이 좋은 금속으로 게이트 물질(게이트 배선, 게이트 전극 그리고, 게이트 패드 등)로 사용하였으나, 대면적의 경우에는 알루미늄과 같이 저항이 낮은 금속을 사용하는 것이 바람직하다. 그러나, 알루미늄 혹은 알루미늄 합금을 게이트 물질로 사용하는데 에는 많은 문제점이 있다. 그중 대표적인 것이 알루미늄의 표면에서 발생하는 힐락(Hillock)이다. 즉, 알루미늄 증착 후 표면에 미세한 알루미늄 입자가 있을 경우 제조 공정상 고온 상태에 놓이는 경우에 상기 입자가 점점 크게 성장하여 절연막을 파괴하여 불량을 발생시킬 수 있다. 또한, 알루미늄을 게이트 물질로 사용할 경우 게이트 물질과 ITO가 접촉하여 형성되는 소자 부분에서 접촉 저항이 높아지는 문제가 발생한다. 즉, 알루미늄 표면에 ITO를 증착 시킬 경우 그 사이에 산화 알루미늄 막(Al2O3)이 형성되어 계면 접촉 저항이 커짐에 따라 게이트 물질에 전기 신호가 전달되는데 지연되는 문제가 발생한다.For example, in the past small LCD monitors were not a problem, but for large-area LCDs such as those for computer monitors larger than 12 inches, the resistivity value of the material used for the gate wiring determines the superiority of image quality. Is an important factor. That is, in a small area liquid crystal display device, a metal having high surface stability such as tantalum, tungsten, and molybdenum is used as a gate material (gate wiring, gate electrode, gate pad, etc.). It is preferable to use this low metal. However, there are many problems in using aluminum or aluminum alloy as the gate material. One of them is Hilllock, which occurs on the surface of aluminum. That is, when fine aluminum particles are present on the surface after aluminum deposition, when the particles are placed in a high temperature state in the manufacturing process, the particles grow larger and larger, thereby destroying the insulating layer, thereby causing defects. In addition, when aluminum is used as the gate material, a problem arises in that the contact resistance is increased in the portion of the device formed by contacting the gate material and ITO. That is, when ITO is deposited on the aluminum surface, an aluminum oxide film (Al 2 O 3 ) is formed therebetween, and as the interface contact resistance increases, there is a problem in that an electrical signal is transmitted to the gate material.

이러한 여러 문제점들을 해결하기 위해 종래에는 알루미늄 막의 표면을 양극 산화하여 표면 안정도를 높이는 방법이 제시되었다. 그리고, 외부와 전기적 접촉을 하는 부분은 양극 산화를 하지 않고, 크롬과 같은 금속으로 중간 전극을 형성하여 ITO와의 접촉 저항을 줄였다. 그러나, 이러한 제조 공정에 사용하는 마스크 수는 최소 8개가 필요하다. 그 후에 더욱 경제적이고, 효과적인 제조 방법을 개발하기 위해 제조에 사용되는 마스크 공정 수를 줄이기 위한 연구와 개발이 끊임없이 계속되어 왔다. 계속되는 연구 개발로 6개의 마스크 공정법, 5개의 마스크 공정법등이 개발되었고, 현재 4개의 마스크 공정으로도 종래에 못지 않은 양질의 제품을 생산할 수 있는 방법이 개발되었다. 4개의 마스크 공정으로 액정 표시 장치를 제조하는 종래의 방법을 평면도인 도 2와, 도 2의 절단선 III-III로 자른 단면으로 제조 과정을 나타내는 공정도인 3-3를 참조로 살펴보면 다음과 같다.In order to solve these various problems, a method of increasing the surface stability by anodizing the surface of an aluminum film has been conventionally proposed. In addition, the portion in electrical contact with the outside was not anodized, and an intermediate electrode was formed of a metal such as chromium to reduce contact resistance with ITO. However, at least eight masks are required for this manufacturing process. Since then, research and development have continued to reduce the number of mask processes used in manufacturing to develop more economical and effective manufacturing methods. As a result of the continuous research and development, six mask processing methods and five mask processing methods have been developed, and a method capable of producing high quality products as conventional as the four mask processes has been developed. A conventional method of manufacturing a liquid crystal display using four mask processes will now be described with reference to FIG. 2, which is a plan view, and 3-3, which is a process diagram showing a manufacturing process with a cross section taken along cut line III-III of FIG.

투명 유리 기판(1) 위에 알루미늄(Al) 혹은, 알루미늄 합금과 같은 금속을 증착하고 패턴하여 게이트 배선(13), 게이트 전극(11) 그리고, 게이트 패드(15)를 형성한다. 기판(1)의 가로 방향으로 진행하는 게이트 배선(13) 여러 개가 열 방향으로 나열된다. 게이트 전극(11)은 게이트 배선(13)에서 분기되어 설계된 화소의 구석에 형성된다. 게이트 배선(13)의 끝 부분에는 게이트 패드(15)가 형성되어 있다(도 2, 도 3a).A metal such as aluminum (Al) or an aluminum alloy is deposited and patterned on the transparent glass substrate 1 to form the gate wiring 13, the gate electrode 11, and the gate pad 15. Several gate wirings 13 running in the horizontal direction of the substrate 1 are arranged in the column direction. The gate electrode 11 is formed at the corner of the designed pixel branched from the gate wiring 13. The gate pad 15 is formed in the end part of the gate wiring 13 (FIGS. 2 and 3A).

상기 게이트 물질들(게이트 배선, 게이트 전극 그리고, 게이트 패드)이 형성된 기판(1) 위에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 절연 물질을 증착하여 게이트 절연막(17)을 형성한다. 이어서, 순수 아몰퍼스 실리콘과 같은 진성 반도체 물질과 불순물이 첨가된 아몰퍼스 실리콘과 같은 불순물 반도체 물질 그리고, 크롬(Cr) 혹은 크롬 합금과 같은 제 2금속을 연속으로 증착한다. 상기 제 2 금속, 불순물 반도체 물질, 진성 반도체 물질 그리고, 절연 물질을 패턴하여 소스-드레인 물질(29), 소스 패드(25), 보조용량 전극(27) 반도체 층(33)과 불순물 반도체 층(35)을 형성한다. 반도체 층(33)은 게이트 절연막(17) 위의 게이트 전극(11) 부분에 형성된다. 그리고, 게이트 배선(13)과 게이트 패드(15)를 덮는 게이트 절연막(17) 위에는 더미 반도체 층(33a), 더미 불순물 반도체 층(35a) 그리고, 소스-드레인 물질(29)가 남아 있게 된다. 그리고, 소스 패드(25)와 보조용량 전극(27) 밑에는 더미 반도체 층(33b)과 더미 불순물 반도체 층(35b)가 남아 있게된다(도 2, 도 3b).A gate insulating layer 17 is formed by depositing an insulating material such as silicon nitride (SiN x ) or silicon oxide (SiO x ) on the substrate 1 on which the gate materials (gate wiring, gate electrode, and gate pad) are formed. . Subsequently, an intrinsic semiconductor material such as pure amorphous silicon, an impurity semiconductor material such as amorphous silicon to which impurities are added, and a second metal such as chromium (Cr) or a chromium alloy are successively deposited. The second metal, the impurity semiconductor material, the intrinsic semiconductor material, and the insulating material are patterned to form a source-drain material 29, a source pad 25, a storage capacitor electrode 27, a semiconductor layer 33, and an impurity semiconductor layer 35. ). The semiconductor layer 33 is formed on the gate electrode 11 portion on the gate insulating film 17. The dummy semiconductor layer 33a, the dummy impurity semiconductor layer 35a, and the source-drain material 29 remain on the gate insulating layer 17 covering the gate wiring 13 and the gate pad 15. The dummy semiconductor layer 33b and the dummy impurity semiconductor layer 35b remain under the source pad 25 and the storage capacitor electrode 27 (FIGS. 2 and 3B).

상기 소스-드레인 물질(29)이 형성된 기판(1) 위에 ITO(Indium Tin Oxide)를 증착하고, 패턴하여 화소 전극(41)을 형성한다. 이 때, 상기 패턴된 ITO를 마스크로 사용하여 소스-드레인 물질(29)을 패턴하여 소스 배선(23), 소스 전극(21), 드레인 전극(31) 그리고, 소스 패드(25)등을 형성한다. 그러기 위해서, ITO의 패턴은 화소 전극(41)과 소스-드레인 물질의 최종 형태를 모두 갖추도록 형성한다. ITO 패턴을 마스크로 소스-드레인 물질(29)을 패턴할 때, 밑에 있는 불순물 반도체 층(35)도 같이 패턴하여, 소스 전극(21)과 드레인 전극(31)이 반도체 층(33)과 오믹접촉을 이루도록 하고, 소스 전극(21)과 드레인 전극(31) 사이에는 불순물 반도체 층(35)이 존재하지 않도록 한다. 기판 위에서 세로 방향으로 진행하며 상기 소스 전극(21)들을 연결하는 소스 배선(23) 여러 개가 행 방향으로 배열되어 있다. 소스 배선(23)의 끝 부분에는 게이트 절연막(17), 더미 반도체 물질(33a), 더미 불순물 반도체 물질(35a) 그리고, 소스 패드(25)가 적층된 위에 ITO로 형성된 소스 패드단자(67)가 형성되어 있다. 게이트 패드(15) 부분은 ITO 층과 소스-드레인 물질, 불순물 반도체 층이 모두 제거되고, 게이트 패드(15) 위에 게이트 절연막(17)과 더미 반도체 층(33a)이 덮고 있다. 화소 전극(41)은 드레인 전극(31)과 보조용량 전극(27)에 직접 접촉되어 있으며, 기판(1)의 표면위에 형성된다(도 2, 도 3a).Indium Tin Oxide (ITO) is deposited on the substrate 1 on which the source-drain material 29 is formed, and then patterned to form a pixel electrode 41. At this time, the source-drain material 29 is patterned using the patterned ITO as a mask to form the source wiring 23, the source electrode 21, the drain electrode 31, and the source pad 25. . To that end, the pattern of ITO is formed to have both the final shape of the pixel electrode 41 and the source-drain material. When patterning the source-drain material 29 using the ITO pattern as a mask, the underlying impurity semiconductor layer 35 is also patterned so that the source electrode 21 and the drain electrode 31 are in ohmic contact with the semiconductor layer 33. The impurity semiconductor layer 35 is not present between the source electrode 21 and the drain electrode 31. A plurality of source wirings 23 connecting the source electrodes 21 and running in the vertical direction on the substrate are arranged in the row direction. At the end of the source wiring 23, a gate insulating film 17, a dummy semiconductor material 33a, a dummy impurity semiconductor material 35a, and a source pad terminal 67 formed of ITO on the source pad 25 are stacked. Formed. The ITO layer, the source-drain material, and the impurity semiconductor layer are all removed from the gate pad 15 portion, and the gate insulating layer 17 and the dummy semiconductor layer 33a are covered on the gate pad 15. The pixel electrode 41 is in direct contact with the drain electrode 31 and the storage capacitor electrode 27, and is formed on the surface of the substrate 1 (Figs. 2 and 3A).

상기 화소 전극(41)등이 형성된 기판 위에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 무기 절연 물질을 증착하여 보호막(37)을 형성한다. 그리고, 소스 패드(25)부와 화소 전극(41)부를 덮는 보호막(37)을 제거하여 소스 패드전극(67)과 화소전극(41)을 노출시킨다. 이때, 게이트 패드(15)부를 덮는 보호막(37), 더미 반도체 층(33a), 게이트 절연막(17)을 제거하도록 식각을 계속 진행하여 게이트 패드(15)를 노출시킨다(도 2, 도 3d).A protective layer 37 is formed by depositing an inorganic insulating material such as silicon nitride (SiN x ) or silicon oxide (SiO x ) on the substrate on which the pixel electrode 41 or the like is formed. The protective film 37 covering the source pad 25 and the pixel electrode 41 is removed to expose the source pad electrode 67 and the pixel electrode 41. At this time, etching is continued to remove the passivation layer 37, the dummy semiconductor layer 33a, and the gate insulating layer 17 covering the gate pad 15, thereby exposing the gate pad 15 (FIGS. 2 and 3D).

이와 같은 방법으로 액정 표시 장치를 제조하면, 제 2마스크 공정으로 반도체 층(33)과 소스-드레인 물질(29)을 형성하는 단계에서 사용하는 마스크의 형상이 소스-드레인 물질(29) 및 반도체 층(33)의 형상을 갖고 있으므로, 게이트 배선(13)의 일부분들이 노출된다(도 3b). 그리고, 제 3 마스크 공정으로 화소 전극을 형성하는 단계에서 노출된 게이트 배선(13)들이 ITO와 접촉하여 불량 점(Point Defect)을 형성하거나 ITO를 패턴할 때 사용하는 식각물에 의해 게이트 배선이 침식되는 위험성이 있다(도 3c). 만일, 이를 방지하기 위해 제 2마스크 공정에서 사용하는 마스크의 형상을 게이트 배선의 형상까지도 포함하는 모양으로 만든다면, 보조 용량과 소스 배선사이에 원치않는 반도체 채널이 형성되어 완성된 액정표시 장치에서 박막 트랜지스터 구동시 화질에 잡음이 발생하게 된다.When the liquid crystal display is manufactured in this manner, the shape of the mask used in the step of forming the semiconductor layer 33 and the source-drain material 29 in the second mask process may be the source-drain material 29 and the semiconductor layer. Since it has the shape of 33, portions of the gate wiring 13 are exposed (Fig. 3B). In addition, the gate line 13 is eroded by an etchant used when the gate lines 13 exposed in the forming of the pixel electrode in the third mask process contact the ITO to form a point defect or pattern the ITO. There is a risk (FIG. 3C). In order to prevent this, if the mask used in the second mask process is formed to include the shape of the gate wiring, an undesired semiconductor channel is formed between the storage capacitor and the source wiring. When driving a transistor, noise occurs in image quality.

본 발명에서는 게이트 전극이 먼저 형성되고(Bottom Gate), 채널부분이 약간 식각되며(Back-channel Etched), 화소 전극을 형성하는 ITO가 보호막 밑의 층에 형성된 형태의 박막 트랜지스터를 포함하는 액티브 패널을 제조하는 방법에 있어서, 4개의 마스크 공정으로 액티브 패널을 형성하는 방법을 제공한다.In an exemplary embodiment of the present invention, an active panel including a thin film transistor having a gate electrode formed first (Bottom Gate), a channel portion slightly etched (Back-channel Etched), and an ITO forming a pixel electrode formed in a layer under a protective film is provided. In the manufacturing method, there is provided a method of forming an active panel by four mask processes.

본 발명의 목적은 4개의 마스크 공정으로 액정 표시 장치의 액티브 패널을 제조하는 방법을 제공하는데 있다. 본 발명의 다른 목적은, 4개의 마스크 공정으로 액티브 패널을 제조하는 방법에 있어서, 게이트 배선 전체가 게이트 절연막에 덮히도록 하여 어떠한 식각물에도 공격받지 않도록 보호하는 방법을 제공하는데 있다. 본 발명의 또 다른 목적은, 4개의 마스크 공정으로 액티브 패널을 제조하는데 있어서, 게이트 배선의 절연성을 확보하여 양질의 화질을 갖는 액정 표시 장치를 제공하는데 있다.An object of the present invention is to provide a method for manufacturing an active panel of a liquid crystal display device by four mask processes. Another object of the present invention is to provide a method of manufacturing an active panel using four mask processes, in which the entire gate wiring is covered with the gate insulating film to protect it from attack by any etching material. Still another object of the present invention is to provide a liquid crystal display device having high quality image quality by securing insulation of gate wiring in manufacturing an active panel using four mask processes.

도 1은 일반적인 액정 표시 장치의 구조를 나타내는 사시도이다.1 is a perspective view illustrating a structure of a general liquid crystal display device.

도 2는 종래의 액정 표시 장치를 나타내는 평면도이다.2 is a plan view illustrating a conventional liquid crystal display device.

도 3은 종래의 방법으로 액정 표시 장치를 제조하는 과정을 나타낸 단면도들이다.3 is a cross-sectional view illustrating a process of manufacturing a liquid crystal display by a conventional method.

도 4는 본 발명에 의한 액정 표시 장치를 나타내는 평면도이다.4 is a plan view showing a liquid crystal display device according to the present invention.

도 5는 본 발명에 의한 방법으로 액정 표시 장치를 제조하는 과정을 나타낸 단면도들이다.5 is a cross-sectional view illustrating a process of manufacturing a liquid crystal display by a method according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명><Description of the reference numerals for the main parts of the drawings>

1a : 제 1 투명 기판 1b : 제 2 투명 기판1a: first transparent substrate 1b: second transparent substrate

1, 101 : 기판 3 : 칼라 필터 패널1, 101: substrate 3: color filter panel

5 : 액티브 패널 7 : 칼라 필터5: active panel 7: color filter

8 : 공통 전극 9 : 블랙 매트릭스8: common electrode 9: black matrix

10 : 액정 11, 111 : 게이트 전극10 liquid crystal 11, 111 gate electrode

13, 113 : 게이트(신호) 배선 15, 115 : 게이트 패드13, 113: gate (signal) wiring 15, 115: gate pad

17, 117 : 게이트 절연막 19, 119 : 박막 트랜지스터17, 117: gate insulating film 19, 119: thin film transistor

21, 121 : 소스 전극 23, 123 : 소스(데이터) 배선21, 121: source electrode 23, 123: source (data) wiring

25, 125 : 소스 패드 27, 127 : 보조용량 전극25, 125: source pads 27, 127: storage capacitor electrode

31, 131 : 드레인 전극 33, 133 : 반도체 층31 and 131: drain electrodes 33 and 133: semiconductor layer

35, 135 : 불순물 반도체 층 37, 137 : 보호막35, 135: impurity semiconductor layers 37, 137: protective film

41, 141 : 화소 전극 57, 157 : 게이트 패드 단자41, 141: pixel electrode 57, 157: gate pad terminal

67, 167 : 소스 패드 단자 81 : 실(seal) 재67, 167: source pad terminal 81: seal material

161 : 소스 콘택 홀 151 : 게이트 콘택 홀161: source contact hole 151: gate contact hole

211 : 제 1 금속층 213 : 제 2 금속층211: first metal layer 213: second metal layer

이와 같은 목적을 달성하기 위해 본 발명은 기판 위에 첫 번째 마스크 공정에서 제1 도전 물질로 게이트 전극, 게이트 배선 그리고, 게이트 패드들을 포함하는 게이트 물질을 형성하는 단계와, 상기 게이트 물질 위에 제1 절연물질, 순수 반도체 물질, 불순물 반도체 물질, 제2 도전 물질을 연속 증착하고 두 번째 마스크 고정에서 패턴하여 화소전극 부분의 상기 기판과 상기 게이트 패드를 노출하는 단계와, 상기 금속 물질과 상기 노출된 기판 위에 제3 도전 물질을 증착하고 세 번째 마스크 공정에서 상기 제2 도전 물질 및 상기 불순물 반도체 물질을 함께 패턴하여 소스 전극, 드레인 전극, 소스 배선, 화소 전극 그리고, 소스 패드를 형성하는 단계와, 네 번째 마스크 공정에서 상기 화소 전극 등이 형성된 기판 위에 제2 절연 물질로 상기 화소 전극, 상기 게이트 패드, 상기 소스 패드 그리고, 상기 게이트 배선 중 상기 소스 배선과 겹치지 않는 부분을 덮는 상기 반도체 물질을 노출하고, 계속 식각하여 상기 노출된 반도체 층을 제거하는 단계를 포함하는 액정 표시 장치 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method of forming a gate material including a gate electrode, a gate wiring, and gate pads as a first conductive material in a first mask process on a substrate, and forming a first insulating material on the gate material. Successively depositing a pure semiconductor material, an impurity semiconductor material, and a second conductive material and patterning at a second mask fixation to expose the substrate and the gate pad of the pixel electrode portion; Depositing a third conductive material and patterning the second conductive material and the impurity semiconductor material together in a third mask process to form a source electrode, a drain electrode, a source wiring, a pixel electrode, and a source pad; and a fourth mask process. The pixel electrode and a second insulating material on a substrate on which the pixel electrode and the like are formed; Exposing the semiconductor pad covering the bit pad, the source pad, and the portion of the gate wiring that does not overlap the source wiring, and continuing etching to remove the exposed semiconductor layer. do.

이와 같은 제조 방법에 의하여 본 발명은 기판 위에 제1 도전 물질을 포함하는 게이트 전극과, 상기 게이트 전극을 덮고 있는 게이트 절연막과, 상기 게이트 절연막 위에 형성된 반도체 층과, 상기 반도체 층의 한 쪽 변과 오믹 접촉을 이루며, 제2 도전 물질과 제3 도전 물질이 적층된 소스 전극과, 상기 반도체 층의 다른 쪽 변과 오믹 접촉을 이루며 상기 제2 도전 물질과 상기 제3 도전 물질이 적층된 드레인 전극과, 상기 드레인 전극에 포함된 상기 제 3 도전 물질에서 연장되어 상기 기판 위에 형성된 화소 전극과, 상기 소스 전극, 상기 반도체 층, 상기 드레인 전극을 덮고, 상기 화소 전극은 노출 시키는 보호막을 포함하는 액정 표시 장치를 제공한다.According to this manufacturing method, the present invention provides a gate electrode including a first conductive material on a substrate, a gate insulating film covering the gate electrode, a semiconductor layer formed on the gate insulating film, and one side of the semiconductor layer and ohmic. A source electrode in contact with the second conductive material and a third conductive material stacked thereon; a drain electrode in which the second conductive material and the third conductive material are stacked in ohmic contact with the other side of the semiconductor layer; A liquid crystal display including a pixel electrode extending from the third conductive material included in the drain electrode to cover the source electrode, the semiconductor layer, and the drain electrode, wherein the pixel electrode is exposed; to provide.

본 발명에 대하여 더욱 상세히 이해할 수 있도록 하기 위해 본 발명에 의한 액티브 기판의 평면도를 나타내는 도 4와 도 4의 절단선 V-V로 자른 단면으로 나타낸 공정 단면도인 도 5a-5e 들을 참조하여 설명한다.In order to understand in more detail the present invention will be described with reference to Figures 5a-5e which is a cross-sectional view taken along the cut line V-V of Fig. 4 and 4 showing a plan view of the active substrate according to the present invention.

투명 유리 기판(101) 위에 알루미늄(Al) 혹은, 알루미늄 합금과 같은 금속을 증착하여 제 1 금속층(211)을 형성한다. 그리고, 이어서, 몰리브덴(Mo), 탄탈(Ta), 텅스텐(W) 혹은 안티몬(Sb)과 같은 고융점을 갖는 금속을 연속 증착하여 제 2 금속층(213)을 형성한다. 상기 이중 금속층(211, 213)을 제 1 마스크로 식각하여 게이트 배선(113), 게이트 전극(111) 그리고, 게이트 패드(115)를 형성한다. 이 때, 제 2 금속층(213)과 제 1 금속층(211)을 습식 식각법으로 패턴하여 제 1 금속층(211) 보다 폭이 좁은 제 2 금속층(213)이 적층된 게이트 물질(게이트 배선, 게이트 전극 그리고, 게이트 패드)들을 형성한다. 기판(101)의 가로 방향으로 진행하는 게이트 배선(113) 여러 개가 열 방향으로 나열되어 있다. 게이트 전극(111)은 게이트 배선(113)에서 분기되어 설계된 화소의 구석에 형성된다. 게이트 배선(113)의 끝 부분에는 게이트 패드(115)가 형성되어 있다(도 4, 도 5a).A first metal layer 211 is formed by depositing a metal such as aluminum (Al) or an aluminum alloy on the transparent glass substrate 101. Subsequently, a second metal layer 213 is formed by continuously depositing a metal having a high melting point such as molybdenum (Mo), tantalum (Ta), tungsten (W), or antimony (Sb). The double metal layers 211 and 213 are etched with a first mask to form a gate wiring 113, a gate electrode 111, and a gate pad 115. In this case, the second metal layer 213 and the first metal layer 211 are patterned by a wet etching method to form a gate material (gate wiring, gate electrode, on which a second metal layer 213 narrower than the first metal layer 211 is laminated). Then, gate pads) are formed. Several gate wirings 113 running in the horizontal direction of the substrate 101 are arranged in the column direction. The gate electrode 111 is formed at a corner of the designed pixel branched from the gate wiring 113. The gate pad 115 is formed at the end of the gate wiring 113 (FIGS. 4 and 5A).

상기 제 1(211), 제 2 금속층(213)으로 만들어진 상기 게이트 물질들이 형성된 기판(101) 위에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 무기 절연 물질을 증착하거나, 경우에 따라서는 BCB (BenzoCycloButene) 혹은 아크릴(Acryl)계 수지와 같은 유기 절연 물질을 도포하여 게이트 절연막(117)을 형성한다. 이어서, 순수 아몰퍼스 실리콘과 같은 진성 반도체 물질(133b)과 불순물이 첨가된 아몰퍼스 실리콘과 같은 불순물 반도체 물질(135b)을 연속으로 증착한다. 그리고, 상기 불순물 반도체 물질 위에 크롬(Cr)혹은 크롬 합금과 같은 소스-드레인 물질(129)을 증착한다. 그 후에 제 2 마스크 공정으로 패턴하여 추후에 화소 전극이 형성될 부분에서 상기 기판(101)이 노출되도록 게이트 절연막(117), 반도체 물질(133b), 불순물 반도체 물질(135b) 그리고, 크롬을 포함하는 소스-드레인 물질(129)을 식각한다. 마찬가지로 게이트 패드(115)를 덮는 부분도 식각하여 게이트 패드(115)를 노출시키는 게이트 콘택 홀(151)을 형성한다(도 4, 도 5b).In some cases, an inorganic insulating material such as silicon nitride (SiN x ) or silicon oxide (SiO x ) is deposited on the substrate 101 on which the gate materials are formed of the first and second metal layers 213 and 213. The gate insulating film 117 is formed by applying an organic insulating material such as BCB (BenzoCycloButene) or acrylic resin. Subsequently, an intrinsic semiconductor material 133b such as pure amorphous silicon and an impurity semiconductor material 135b such as amorphous silicon to which impurities are added are successively deposited. A source-drain material 129 such as chromium (Cr) or a chromium alloy is deposited on the impurity semiconductor material. After that, the gate mask 117, the semiconductor material 133b, the impurity semiconductor material 135b, and chromium may be formed so as to be patterned by a second mask process to expose the substrate 101 at a portion where the pixel electrode is to be formed later. The source-drain material 129 is etched. Similarly, the portion covering the gate pad 115 is also etched to form a gate contact hole 151 exposing the gate pad 115 (FIGS. 4 and 5B).

위와 같이 소스-드레인 물질(129)이 형성된 기판(101) 위에 ITO(Indium Tin Oxide)를 증착하고, 제 3마스크 공정으로 패턴하여 화소 전극(141), 게이트 패드 단자(151) 그리고, 소스 패드단자(161)을 형성한다. 이 때, ITO의 패턴 형상으로 소스 전극(121), 드레인 전극(131) 그리고, 보조 용량전극(127)도 형성할 수 있도록 ITO의 패턴을 디자인한다. 상기 패턴된 ITO를 마스크로 사용하여 소스-드레인 물질(29)과 불순물 반도체 물질(135b)을 패턴하여 소스 배선(123), 소스 전극(121), 드레인 전극(131), 소스 패드(125) 그리고, 보조용량 전극(127) 등을 형성한다. 이 때, 게이트 배선(113) 위에는 게이트 절연막(117)과 반도체 물질(133b)이 남아 있도록 한다. 게이트 절연막(117) 위에서 게이트 배선(113)과 직교하며 세로 방향으로 진행하는 소스 배선(123) 여러 개가 행 방향으로 배열된다. 소스 배선(123)의 끝 부분에는 소스 패드(125)와 ITO를 포함하는 소스 패드 단자(125))가 적층되어 형성되어 있다. 소스 배선(123)과 소스 패드(125) 밑에는 더미 불순물 반도체 층(135a)가 남아 있다. 소스 배선(123)에서 분기된 소스 전극(121) 그리고, 소스 전극(121)과 일정 거리 떨어져 있는 드레인 전극(131)이 형성된다. 소스 전극(121)과 드레인 전극(131)은 각각 불순물 반도체 층(135)의 사이에 두고 반도체 물질(133b)과 오믹접촉을 이루고 있다. 게이트 패드(115) 위에는 ITO를 포함하는 게이트 패드 단자(151)가 접촉하고 있다(도 4, 도 5c).As described above, indium tin oxide (ITO) is deposited on the substrate 101 on which the source-drain material 129 is formed, and patterned in a third mask process to form the pixel electrode 141, the gate pad terminal 151, and the source pad terminal. 161 is formed. In this case, the ITO pattern is designed so that the source electrode 121, the drain electrode 131, and the storage capacitor electrode 127 may also be formed in the pattern shape of the ITO. The source wiring 123, the source electrode 121, the drain electrode 131, the source pad 125, and the source-drain material 29 and the impurity semiconductor material 135b are patterned using the patterned ITO as a mask. And the storage capacitor electrode 127 and the like. In this case, the gate insulating layer 117 and the semiconductor material 133b remain on the gate wiring 113. Several source wirings 123 orthogonal to the gate wiring 113 and running in the vertical direction are arranged on the gate insulating layer 117 in the row direction. A source pad 125 and a source pad terminal 125 including ITO are stacked on the end of the source wiring 123. The dummy impurity semiconductor layer 135a remains under the source wiring 123 and the source pad 125. A source electrode 121 branched from the source wiring 123 and a drain electrode 131 spaced apart from the source electrode 121 by a predetermined distance are formed. The source electrode 121 and the drain electrode 131 are in ohmic contact with the semiconductor material 133b with the impurity semiconductor layer 135 interposed therebetween. The gate pad terminal 151 including ITO is in contact with the gate pad 115 (FIGS. 4 and 5C).

상기 화소전극(141)을 포함하는 ITO 물질이 형성된 기판 위에 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)과 같은 무기 절연 물질을 증착하거나, 경우에 따라서는 BCB (BenzoCycloButene) 혹은 아크릴(Acryl)계 수지와 같은 유기 절연 물질을 도포하여 보호막(137)을 형성한다. 제 4 마스크 공정으로, 보호막(137)을 패턴하여 화소 전극(141), 상기 게이트 배선(113) 중 소스 배선(123)과 겹치지 않는 부분, 게이트 패드 단자(151) 그리고, 소스 패드 단자(161)들을 덮는 보호막(137)을 제거한다. 그리고, 게이트 배선(113) 중 소스 배선(123)과 겹치지 않는 부분에서 상기 보호막(137)의 패턴 결과로 노출된 반도체 물질(133b)들을 식각하여 제거한다. 그럼으로써, 게이트 전극(111) 위에는 게이트 배선(113)과 분리된 반도체 층(133)이 형성된다. 그리고, 소스 패드(125)와 보조용량 전극(127) 밑에는 더미 불순물 반도체 층(135a)과 함께 더미 반도체 층(133a)가 남아 있게된다. 이것은 게이트 배선(113)과 보조용량 전극(127) 사이에 반도체 물질(133b)을 제거하여 그 사이에 원치않는 반도체 채널이 형성되지 않도록한다. 반도체 물질(133b)을 보호막(137) 패턴공정에서 계속하여 식각하더라도 보호막(137)이 식각되어 노출된 다른 부분들은 반도체 물질(133b) 식각액에 식각되지 않는 ITO에 의해 보호되어 있으므로, 보호막(137) 패턴과정에서 한번에 이루어질 수 있다(도 4, 도 5d).Depositing an inorganic insulating material such as silicon nitride (SiN x ) or silicon oxide (SiO x ) on the substrate on which the ITO material including the pixel electrode 141 is formed, or in some cases BCB (BenzoCycloButene) or acrylic (Acryl) The protective film 137 is formed by applying an organic insulating material such as a resin. In the fourth mask process, the passivation layer 137 is patterned so that the pixel electrode 141, the portion of the gate wiring 113 not overlapping with the source wiring 123, the gate pad terminal 151, and the source pad terminal 161 are formed. Remove the protective film 137 covering them. Then, the semiconductor material 133b exposed as a result of the pattern of the passivation layer 137 is etched and removed in the portion of the gate wiring 113 that does not overlap the source wiring 123. As a result, the semiconductor layer 133 separated from the gate wiring 113 is formed on the gate electrode 111. In addition, the dummy semiconductor layer 133a together with the dummy impurity semiconductor layer 135a may remain under the source pad 125 and the storage capacitor electrode 127. This removes the semiconductor material 133b between the gate wiring 113 and the storage capacitor electrode 127 so that an unwanted semiconductor channel is not formed therebetween. Even if the semiconductor material 133b is continuously etched in the passivation layer 137 pattern process, the other portions exposed by etching the passivation layer 137 are protected by ITO that is not etched into the semiconductor material 133b etchant, and thus the passivation layer 137. It can be done at a time in the pattern process (Figs. 4 and 5d).

본 발명은 액정 표시 장치를 제조하는데 있어서, 네 번의 마스크 공정으로 액티브 패널을 제작하는 제조 방법 및 그 제조 방법에 의한 액정 표시 장치에 관련된 것이다. 본 발명에서는 게이트 절연막, 진성 반도체 층, 불순물 반도체 층 그리고, 소스-드레인 물질을 한번의 공정으로 식각하고, 화소 전극을 형성하는 과정에서 소스 전극, 드레인 전극, 소스 배선, 소스 패드등을 형성하였다. 그 위에 보호막을 형성하고, 광 투과율을 높이기위해 화소 전극 부분을 덮는 보호막을 제거하였다. 그리고, 외부 신호 전극과 접촉을 위해 소스 패드와 게이트 패드를 덮는 보호막을 제거하였다. 또한, 게이트 배선을 덮는 반도체 층으로 인하여 게이트 배선과 보조용량 사이에 원치않는 전자 이동 채널이 형성되는 것을 방지하기 위해, 게이트 배선 중 소스 배선과 교차하지 않는 부분의 보호막을 제거하고, 제거된 부분에 노출된 반도체 층 역시 계속 식각하여 제거하였다.TECHNICAL FIELD This invention relates to the manufacturing method which manufactures an active panel by four mask processes, and the liquid crystal display device by the manufacturing method in manufacturing a liquid crystal display device. In the present invention, the gate insulating film, the intrinsic semiconductor layer, the impurity semiconductor layer, and the source-drain material are etched in one step, and the source electrode, the drain electrode, the source wiring, the source pad, and the like are formed in the process of forming the pixel electrode. A protective film was formed thereon, and the protective film covering the pixel electrode part was removed in order to increase the light transmittance. The protective layer covering the source pad and the gate pad is removed for contact with the external signal electrode. In addition, in order to prevent an unwanted electron transfer channel from being formed between the gate wiring and the auxiliary capacitance due to the semiconductor layer covering the gate wiring, a protective film of a portion of the gate wiring not crossing the source wiring is removed, and The exposed semiconductor layer was also etched away.

따라서, 본 발명에서는 네 번의 마스크 공정을 사용하여 액티브 패널을 제조함으로써, 수율 및 생산성이 향상되고, 제조 원가를 절감하는 효과를 얻을 수 있었다. 더욱이, 4마스크 제조 공정에서 최대의 단점으로 지적되는 게이트 배선 노출 문제를 해결할 수 있어 양질의 화질을 얻을 수 있었다.Therefore, in the present invention, by manufacturing the active panel using four mask processes, the yield and productivity can be improved, and the manufacturing cost can be reduced. In addition, the gate wiring exposure problem, which is pointed out as the biggest disadvantage in the four-mask manufacturing process, can be solved, resulting in high quality images.

Claims (7)

기판 위에 제1 도전 물질을 포함하는 게이트 전극, 상기 게이트 전극을 연결하는 게이트 배선, 상기 게이트 배선 끝 부분에 형성된 게이트 패드들을 형성하는 단계와;Forming a gate electrode including a first conductive material, a gate wiring connecting the gate electrode, and gate pads formed at an end portion of the gate wiring on a substrate; 상기 게이트 물질 위에 제1 절연물질, 순수 반도체 물질, 불순물 반도체 물질, 제2 도전 물질을 연속증착하고 패턴하여 화소전극 부분의 상기 기판과 상기 게이트 패드를 노출하는 단계와;Continuously depositing and patterning a first insulating material, a pure semiconductor material, an impurity semiconductor material, and a second conductive material on the gate material to expose the substrate and the gate pad of the pixel electrode portion; 상기 금속 물질과 상기 노출된 기판 위에 제3 도전 물질을 증착하고 상기 제2 도전 물질 및 상기 불순물 반도체 물질을 함께 패턴하여 소스 전극, 상기 소스 전극과 일정 거리를 두고 대향하는 드레인 전극, 상기 소스 전극을 연결하는 소스 배선, 상기 드레인 전극에 직접 연결되고 상기 노출된 기판 위에 형성된 화소 전극, 소스 배선 끝 부분에 소스 패드를 형성하는 단계와;Depositing a third conductive material on the metal material and the exposed substrate, and patterning the second conductive material and the impurity semiconductor material together to form a source electrode, a drain electrode facing the source electrode at a predetermined distance, and the source electrode; Forming a source pad connected to the source wiring, a pixel electrode directly connected to the drain electrode, and formed on the exposed substrate; 상기 화소 전극 등이 형성된 기판 위에 제2 절연 물질을 증착하고, 패턴하여 상기 화소 전극, 상기 게이트 패드, 상기 소스 패드 그리고, 상기 게이트 배선 중 상기 소스 배선과 겹치지 않는 부분을 덮는 상기 반도체 물질을 노출하고, 계속 식각하여 상기 노출된 반도체 층을 제거하는 단계를 포함하는 액정 표시 장치 제조 방법.Depositing a second insulating material on the substrate on which the pixel electrode and the like are formed, and patterning the second insulating material to expose the semiconductor material covering the pixel electrode, the gate pad, the source pad, and a portion of the gate wiring not overlapping the source wiring; And continuing etching to remove the exposed semiconductor layer. 제 1항에 있어서,The method of claim 1, 상기 화소 전극을 형성하는 단계에서, 상기 화소 전극의 일부는 상기 제1 절연 물질과, 상기 반도체 물질, 상기 불순물 반도체 물질 그리고, 상기 제2 도전 물질을 사이에 두고, 상기 게이트 배선의 일부와 중첩되도록 형성하는 것을 특징으로 하는 액정 표시 장치 제조 방법.In the forming of the pixel electrode, a portion of the pixel electrode may overlap the portion of the gate wiring with the first insulating material, the semiconductor material, the impurity semiconductor material, and the second conductive material interposed therebetween. It forms, The manufacturing method of the liquid crystal display device characterized by the above-mentioned. 제 1항 내지 제 2항에 있어서,The method according to claim 1 or 2, 상기 제1 도전 물질로 상기 게이트 배선, 상기 게이트 전극, 상기 게이트 패드를 형성하는 단계에서, 알루미늄을 포함하는 제1 금속을 증착하고, 몰리브덴(Mo), 탄탈(Ta), 텅스텐(W) 혹은 안티몬(Sb)과 같은 고융점을 갖는 제2 금속을 연속 증착한 후, 상기 제1 금속과 상기 제2 금속을 연속 식각하여 형성하는 것을 특징으로 하는 액정 표시 장치 제조 방법.In the forming of the gate wiring, the gate electrode, and the gate pad with the first conductive material, a first metal including aluminum is deposited and molybdenum (Mo), tantalum (Ta), tungsten (W), or antimony And continuously depositing the second metal having a high melting point such as (Sb), and subsequently etching the first metal and the second metal to form the second metal. 기판과;A substrate; 제1 도전 물질을 포함하며 상기 기판 위에 형성된 게이트 전극과;A gate electrode comprising a first conductive material and formed over the substrate; 상기 게이트 전극을 덮고 있는 게이트 절연막과;A gate insulating film covering the gate electrode; 상기 게이트 절연막 위에 형성된 반도체 층과;A semiconductor layer formed on the gate insulating film; 상기 반도체 층의 한 쪽 변과 오믹 접촉을 이루며, 제2 도전 물질과 제3 도전 물질이 적층된 소스 전극과;A source electrode in ohmic contact with one side of the semiconductor layer and having a second conductive material and a third conductive material stacked thereon; 상기 반도체 층의 다른 쪽 변과 오믹 접촉을 이루며 상기 제2 도전 물질과 상기 제3 도전 물질이 적층된 드레인 전극과;A drain electrode in ohmic contact with the other side of the semiconductor layer, wherein the second conductive material and the third conductive material are stacked; 상기 드레인 전극에 포함된 상기 제 3 도전 물질에서 연장되어 상기 기판 위에 형성된 화소 전극과;A pixel electrode extending from the third conductive material included in the drain electrode and formed on the substrate; 상기 소스 전극, 상기 반도체 층, 상기 드레인 전극을 덮고, 상기 화소 전극은 노출 시키는 보호막을 포함하는 것을 특징으로 하는 액정 표시 장치.And a passivation layer covering the source electrode, the semiconductor layer, and the drain electrode and exposing the pixel electrode. 제 4항에 있어서,The method of claim 4, wherein 상기 화소 전극의 일부는 상기 게이트 절연막과, 더미 반도체 층, 더미 불순물 반도체 층 그리고, 상기 제2 도전 물질을 사이에 두고, 상기 게이트 배선의 일부와 중첩된 것을 특징으로 하는 액정 표시 장치.And a portion of the pixel electrode overlaps a portion of the gate wiring with the gate insulating layer, the dummy semiconductor layer, the dummy impurity semiconductor layer, and the second conductive material interposed therebetween. 제 4항에 있어서,The method of claim 4, wherein 상기 게이트 전극을 연결하는 게이트 배선과;A gate wiring connecting the gate electrode; 상기 게이트 배선 끝에 형성된 게이트 패드와;A gate pad formed at an end of the gate wiring; 상기 소스 전극을 연결하며 상기 제2 도전 물질과 상기 제3 도전 물질이 적층된 소스 배선과;A source wiring connecting the source electrode and having the second conductive material and the third conductive material stacked thereon; 상기 소스 배선 끝에 형성되고 상기 제2 도전 물질과 상기 제3도전 물질이 적층된 소스 패드를 더 포함하고,A source pad formed at an end of the source wiring and having the second conductive material and the third conductive material stacked thereon; 상기 더미 반도체 층과 및 상기 더미 불순물 반도체 층은 상기 소스 배선 및 상기 소스 패드 밑에 더 형성되어 있는 것을 특징으로 하는 액정 표시 장치.And the dummy semiconductor layer and the dummy impurity semiconductor layer are further formed under the source wiring and the source pad. 제 4항 내지 제 6항에 있어서,The method according to claim 4 to 6, 상기 제1 도전 물질은 알루미늄을 포함하는 제1 금속과,The first conductive material is a first metal including aluminum, 몰리브덴(Mo), 탄탈(Ta), 텅스텐(W) 혹은 안티몬(Sb)과 같은 고융점을 갖는 제2 금속을 포함하는 것을 특징으로 하는 액정 표시 장치.And a second metal having a high melting point such as molybdenum (Mo), tantalum (Ta), tungsten (W) or antimony (Sb).
KR10-1998-0030924A 1998-07-30 1998-07-30 LCD and its manufacturing method KR100482167B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0030924A KR100482167B1 (en) 1998-07-30 1998-07-30 LCD and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0030924A KR100482167B1 (en) 1998-07-30 1998-07-30 LCD and its manufacturing method

Publications (2)

Publication Number Publication Date
KR20000010168A true KR20000010168A (en) 2000-02-15
KR100482167B1 KR100482167B1 (en) 2005-07-18

Family

ID=19545839

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0030924A KR100482167B1 (en) 1998-07-30 1998-07-30 LCD and its manufacturing method

Country Status (1)

Country Link
KR (1) KR100482167B1 (en)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030045400A (en) * 2001-12-04 2003-06-11 삼성전자주식회사 Liquid crystal display and method for fabricating the display
KR100499371B1 (en) * 2002-04-17 2005-07-04 엘지.필립스 엘시디 주식회사 Thin film transistor array substrate and method of manufacturing the same
KR100795344B1 (en) * 2001-05-29 2008-01-17 엘지.필립스 엘시디 주식회사 Array Panel used for a Liquid Crystal Display Device and Method of Fabricating the same
KR100920480B1 (en) * 2002-12-31 2009-10-08 엘지디스플레이 주식회사 Liquid crystal display device and manufacturing method of the same
KR100978266B1 (en) * 2006-12-29 2010-08-26 엘지디스플레이 주식회사 Liquid crystal display device and method of fabricating the same
KR100978265B1 (en) * 2006-12-29 2010-08-26 엘지디스플레이 주식회사 Liquid crystal display device and method of fabricating the same
US7911551B2 (en) 2006-12-26 2011-03-22 Lg Display Co., Ltd. Liquid crystal display device and fabrication method thereof
US7927899B2 (en) 2004-05-01 2011-04-19 Lg Display Co., Ltd. Liquid crystal display panel and fabricating method thereof
KR101123452B1 (en) * 2004-05-31 2012-03-26 엘지디스플레이 주식회사 In Plane Switching Mode Liquid Crystal Display device and the fabrication method
US11960174B2 (en) 2006-06-02 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic appliance

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1338914A3 (en) * 1995-11-21 2003-11-19 Samsung Electronics Co., Ltd. Method for manufacturing liquid crystal display
KR100238206B1 (en) * 1996-10-05 2000-01-15 윤종용 Thin-film transistor liquid crystal display device and its manufacturing method
KR100238795B1 (en) * 1997-03-03 2000-01-15 구본준 Structure of lcd and its fabrication method

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100795344B1 (en) * 2001-05-29 2008-01-17 엘지.필립스 엘시디 주식회사 Array Panel used for a Liquid Crystal Display Device and Method of Fabricating the same
KR20030045400A (en) * 2001-12-04 2003-06-11 삼성전자주식회사 Liquid crystal display and method for fabricating the display
KR100499371B1 (en) * 2002-04-17 2005-07-04 엘지.필립스 엘시디 주식회사 Thin film transistor array substrate and method of manufacturing the same
US7022557B2 (en) 2002-04-17 2006-04-04 Lg.Philips Lcd Co., Ltd. Thin film transistor array substrate and manufacturing method thereof
KR100920480B1 (en) * 2002-12-31 2009-10-08 엘지디스플레이 주식회사 Liquid crystal display device and manufacturing method of the same
US7927899B2 (en) 2004-05-01 2011-04-19 Lg Display Co., Ltd. Liquid crystal display panel and fabricating method thereof
US8283670B2 (en) 2004-05-01 2012-10-09 Lg Display Co., Ltd. Liquid crystal display panel and fabricating method thereof
KR101123452B1 (en) * 2004-05-31 2012-03-26 엘지디스플레이 주식회사 In Plane Switching Mode Liquid Crystal Display device and the fabrication method
US11960174B2 (en) 2006-06-02 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic appliance
US7911551B2 (en) 2006-12-26 2011-03-22 Lg Display Co., Ltd. Liquid crystal display device and fabrication method thereof
US8283220B2 (en) 2006-12-26 2012-10-09 Lg Display Co., Ltd. Liquid crystal display device and fabrication method thereof
KR100978265B1 (en) * 2006-12-29 2010-08-26 엘지디스플레이 주식회사 Liquid crystal display device and method of fabricating the same
KR100978266B1 (en) * 2006-12-29 2010-08-26 엘지디스플레이 주식회사 Liquid crystal display device and method of fabricating the same
US8045077B2 (en) 2006-12-29 2011-10-25 Lg Display Co., Ltd. Liquid crystal display device and fabrication method thereof
US8208085B2 (en) 2006-12-29 2012-06-26 Lg Display Co., Ltd. Liquid crystal display device and fabrication method thereof
US8754998B2 (en) 2006-12-29 2014-06-17 Lg Display Co., Ltd. Liquid crystal display device and fabrication method thereof

Also Published As

Publication number Publication date
KR100482167B1 (en) 2005-07-18

Similar Documents

Publication Publication Date Title
KR100262953B1 (en) Lcd and manufacturing method of the same
US6614500B2 (en) Liquid crystal display having a dummy source pad and method for manufacturing the same
KR100271037B1 (en) Structure and fabrication method of lcd
KR100244447B1 (en) Liquid crystal display and method for manufacturing the same
US6088072A (en) Liquid crystal display having a bus line formed of two metal layers and method of manufacturing the same
KR100276442B1 (en) Liquid crystal display device and its fabrication method
KR100255592B1 (en) The structure and manufacturing method of lcd
KR100493869B1 (en) IPS mode Liquid crystal display device and method for fabricating the same
JP4266793B2 (en) Array substrate for liquid crystal display
KR100280889B1 (en) Pad part manufacturing method of liquid crystal display device and liquid crystal display device by the method
US6208390B1 (en) Electrode substrate resistant to wire breakage for an active matrix display device
JPH0736058A (en) Active matrix type liquid crystal display device
KR100482167B1 (en) LCD and its manufacturing method
JP2002116712A (en) Display device and its manufacturing method
US6330042B1 (en) Liquid crystal display and the method of manufacturing the same
KR100586245B1 (en) Liquid Crystal Display Manufacturing Method
KR100626600B1 (en) array panel for liquid crystal display and fabricating method of the same
KR100235594B1 (en) Liquid crystal display and method for manufacturing the same
KR100235593B1 (en) Liquid crystal display and method for manufacturing the same
KR100243813B1 (en) Liquid crystal display and method for manufacturing the same
KR100577777B1 (en) Method for forming transfer of TFT LCD
KR20000038544A (en) Method for manufacturing liquid crystal display using diffraction exposure technology
JP2000122092A (en) Transistor array substrate and liquid crystal display device
KR100268302B1 (en) Lcd structure and its fabrication method
KR19990073789A (en) Manufacturing method and structure of liquid crystal display device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160226

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180213

Year of fee payment: 14

EXPY Expiration of term