KR100744404B1 - Method of manufacturing array substrate of lcd device - Google Patents

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최형석
유성열
장병현
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비오이 하이디스 테크놀로지 주식회사
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Abstract

A method for manufacturing an array substrate of an LCD is provided to prevent a via-hole for exposing a drain electrode from being over-etched when a contact hole for exposing a gate pad and the via-hole are simultaneously formed in a passivation layer. A pad part(A) and a TFT(Thin Film Transistor) part(B) are defined on a glass substrate(110). A first metal layer is formed on the glass substrate. A first photoresist pattern having different thicknesses is formed on the first metal layer. The first metal layer is selectively etched by using the first photoresist pattern as an etching mask to respectively form a gate pad(120a) and a gate electrode(120b) in the pad part and the TFT part. The first photoresist pattern is removed in the TFT part, and partially removed in the pad part. A gate insulating layer(140) and an active layer(150) are sequentially formed on the resultant substrate to cover the gate pad, the gate electrode, and the remaining first photoresist pattern. A second photoresist pattern is formed on the active layer. The active layer is selectively etched by using the second photoresist pattern as an etching mask. The first and second photoresist patterns are removed. A second metal layer is formed on the resultant substrate. The second metal layer is selectively etched to respectively form source and drain electrodes(170b) and a sub second metal layer(170b) in the TFT part and the pad part. A passivation layer(180) is formed on the resultant substrate. The passivation layer is selectively etched to respectively form a contact hole(191) and a via-hole(192) in the pad part and the TFT part. An ITO(Indium Tin Oxide) layer is formed on the resultant substrate, and selectively etched to form an ITO electrode(210b) and a sub ITO layer(210a). The ITO electrode is contacted with the drain electrode through the via-hole, and the sub ITO layer is contacted with the gate pad through the contact hole.

Description

액정표시장치의 어레이 기판 제조방법{Method of manufacturing array substrate of LCD device}Method for manufacturing array substrate of liquid crystal display device

도 1a 내지 도 1e는 종래 어레이 기판의 제조방법을 순차적으로 나타낸 단면도,1A to 1E are cross-sectional views sequentially illustrating a method of manufacturing a conventional array substrate.

도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 어레이 기판의 제조방법을 순차적으로 나타낸 단면도.2A through 2K are cross-sectional views sequentially illustrating a method of manufacturing an array substrate according to an exemplary embodiment of the present invention.

본 발명은 액정표시장치의 어레이 기판 제조방법에 관한 것으로서, 특히 화소 영역의 비아 홀이 과도하게 에칭되는 것을 방지할 수 있는 액정표시장치의 어레이 기판 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an array substrate of a liquid crystal display device, and more particularly, to a method of manufacturing an array substrate of a liquid crystal display device capable of preventing an excessive etching of a via hole in a pixel region.

일반적으로 액정표시장치는 인가 전압에 따른 액정의 투과도 변화를 이용하여 각종 장치에서 발생되는 여러가지 전기적인 정보를 시각정보로 변화시켜 전달하는 전자 소자로서, 휴대용 단말기의 정보 표시창, 노트북 컴퓨터의 화면 표시기 등의 정보 표시창으로 사용되고 있다.In general, a liquid crystal display device is an electronic device that changes and transmits various electrical information generated by various devices into visual information by using a change in transmittance of a liquid crystal according to an applied voltage. An information display window of a portable terminal, a screen display of a notebook computer, etc. It is used as an information display window.

이러한 액정표시장치는 컬러 필터 기판과, 이 컬러 필터 기판에 이격 대향하 는 어레이 기판 및 컬러 필터 기판과 어레이 기판 사이에 개재된 액정층을 포함한다.The liquid crystal display device includes a color filter substrate, an array substrate facing the color filter substrate, and a liquid crystal layer interposed between the color filter substrate and the array substrate.

이 중 어레이 기판에는 TFT 및 화소 영역이 마련되는 TFT부와 어레이 기판 외곽에 패드부가 마련되며, 다음과 같은 공정 순서에 의하여 제조된다.Among the array substrates, a TFT unit in which TFTs and pixel regions are provided and a pad unit are provided outside the array substrate, and are manufactured by the following process sequence.

먼저 도 1a와 같이 유리 기판(10) 상의 TFT부에 게이트 전극(21)이 마련되고, 패드부에 게이트 패드(22)가 마련된다. First, as shown in FIG. 1A, the gate electrode 21 is provided on the TFT on the glass substrate 10, and the gate pad 22 is provided on the pad.

다음으로, 도 1b와 같이 유리 기판(10) 상에 게이트 전극(21) 및 게이트 패드(22)를 덮도록 게이트 절연막(31)이 마련되고, 이 게이트 절연막(31) 상에 액티브층(41)이 증착 및 패터닝되어 게이트 전극(21) 상부의 게이트 절연막(31) 상에 액티브층(41)이 마련된다.Next, as shown in FIG. 1B, a gate insulating layer 31 is provided on the glass substrate 10 to cover the gate electrode 21 and the gate pad 22, and the active layer 41 is formed on the gate insulating layer 31. The active layer 41 is formed on the gate insulating layer 31 on the gate electrode 21 by deposition and patterning.

다음으로, 도 1c와 같이 액티브층(41) 상에 소스/드레인 전극(51)을 마련한다.Next, as shown in FIG. 1C, a source / drain electrode 51 is provided on the active layer 41.

다음으로, 도 1d와 같이 상기의 층들을 덮도록 유리 기판(10) 전면에 패시베이션층(61)을 마련한다.Next, a passivation layer 61 is provided on the entire surface of the glass substrate 10 to cover the layers as shown in FIG. 1D.

그리고 도 1e와 같이 패시베이션층(61) 중 화소 영역의 패시베이션층(61) 상에는 ITO 전극(81)이 마련되고, 게이트 패드(22) 상부의 패시베이션층(81)에는 ITO층(82)이 마련된다.1E, an ITO electrode 81 is provided on the passivation layer 61 of the pixel region of the passivation layer 61, and an ITO layer 82 is provided on the passivation layer 81 on the gate pad 22. .

여기서, ITO 전극(81) 및 ITO층(82)을 마련하기 전에, 즉 도 2d의 단계에서소스/드레인 전극(51) 상부의 패시베이션층(61)에는 ITO 전극(81)과 소스/드레인 전극(51)이 콘택되도록 비아 홀(71)이 형성되고, 게이트 패드(22) 상부의 게이트 절연막(31)과 패시베이션층(61)에는 게이트 패드(22)와 ITO층(82)이 콘택되도록 콘택 홀(72)이 형성된다.Here, before the ITO electrode 81 and the ITO layer 82 are provided, that is, in the passivation layer 61 above the source / drain electrode 51 in the step of FIG. 2D, the ITO electrode 81 and the source / drain electrode ( The via hole 71 is formed to contact 51, and the contact hole is formed so that the gate pad 22 and the ITO layer 82 contact the gate insulating layer 31 and the passivation layer 61 on the gate pad 22. 72) is formed.

그런데, 비아 홀(71)과 콘택 홀(72) 형성은 동시에 이루어지는데, 콘택 홀(72)은 게이트 절연막(31)과 패시베이션층(61)의 2개의 층을 식각하여 형성하는데 비하여, 비아 홀(71)의 경우 패시베이션층(61)만을 식각하여 형성하기 때문에, 콘택 홀(72) 형성이 완료되기까지 식각 공정을 진행하면, 그 두께가 얇은 비아 홀(71) 부분은 과도하게 식각되어는 문제점이 있다.However, the via hole 71 and the contact hole 72 are formed at the same time. The contact hole 72 is formed by etching two layers of the gate insulating layer 31 and the passivation layer 61. In the case of 71, since only the passivation layer 61 is etched, when the etching process is performed until the contact hole 72 is formed, the portion of the via hole 71 having a thin thickness is excessively etched. have.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 비아 홀의 과도한 식각을 방지할 수 있는 개선된 액정표시장치의 어레이 기판을 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide an array substrate of an improved liquid crystal display device capable of preventing excessive etching of via holes.

상기의 목적을 달성하기 위한 본 발명의 어레이 기판 제조방법은, 유리 기판 상에 제1메탈층을 마련한 후, 상기 유리 기판 외곽의 패드부와 내측 TFT부의 제1메탈층 상에 서로 두께가 다른 제1포토 레지스트를 마련하는 단계; 상기 제1포토 레지스트를 마스크로 상기 제1메탈층을 에칭하여, 상기 패드부에는 게이트 패드를 형성하고, 상기 TFT부에는 게이트 전극을 형성하는 단계; 상기 TFT부 상의 제1포토 레지스트를 제거하고, 상기 패드부의 제1포토 레지스트를 일부 제거하는 단계; 상기 게이트 패드와, 상기 게이트 전극 및 상기 제1포토 레지스트를 덮도록 상기 유리 기판 전면에 게이트 절연막 및 액티브층을 순차적으로 마련하는 단계; 상기 게 이트 전극 상부의 액티브층 상에 제2포토 레지스트를 마련한 후, 상기 제2포토 레지스트를 마스크로 외부로 노출된 액티브층을 에칭 제거하는 단계; 상기 제1,2포토 레지스트를 제거하고, 상기 유리 기판 전면에 제2메탈층을 마련한 후, 상기 제2메탈층을 패터닝하여 상기 TFT부에 소스/드레인 전극과, 상기 패드부에 서브 제2메탈층을 형성하는 단계; 상기 패터닝에 의하여 외부로 노출된 유리 기판 전면에 패시베이션층을 마련하는 단계; 상기 패드부에 콘택 홀과, 상기 TFT부에 비아 홀이 형성되도록 상기 패시베이션층을 에칭하는 단계; 및 상기 유리 기판 전면에 ITO층을 마련한 후, 패터닝에 의하여 상기 비아 홀을 통해 상기 소스/드레인과 콘택되는 ITO 전극과, 상기 콘택 홀을 통해 상기 게이트 패드와 콘택되는 서브 ITO층을 마련하는 단계를 포함한 것이 바람직하다.In the method of manufacturing an array substrate of the present invention for achieving the above object, after the first metal layer is provided on a glass substrate, the thickness of each other is different on the first metal layer of the pad portion and the inner TFT portion outside the glass substrate. Preparing a photoresist; Etching the first metal layer using the first photoresist as a mask to form a gate pad in the pad portion and a gate electrode in the TFT portion; Removing the first photoresist on the TFT portion and partially removing the first photoresist on the pad portion; Sequentially forming a gate insulating film and an active layer over the glass substrate to cover the gate pad, the gate electrode, and the first photoresist; Providing a second photoresist on the active layer on the gate electrode, and etching the active layer exposed to the outside using the second photoresist as a mask; After removing the first and second photoresist and providing a second metal layer on the entire surface of the glass substrate, the second metal layer is patterned to form a source / drain electrode in the TFT portion and a sub-second metal in the pad portion. Forming a layer; Providing a passivation layer on the entire surface of the glass substrate exposed to the outside by the patterning; Etching the passivation layer to form a contact hole in the pad portion and a via hole in the TFT portion; And providing an ITO layer on the entire surface of the glass substrate, and then providing an ITO electrode contacting the source / drain through the via hole by patterning, and a sub-ITO layer contacting the gate pad through the contact hole. It is preferable to include.

여기서, 상기 서로 두께가 다른 제1포토 레지스트는 하프 톤 마스크에 의하여 형성된 것이 바람직하며, 이후 공정에서 제2포토 레지스트와 함께 제거되는 부분인 패드부 상의 제1포토 레지스트의 단면 프로파일이 90∼120°의 높은 각도를 유지하는 것이 바람직하다.Here, the first photoresist having different thicknesses is preferably formed by a halftone mask, and the cross-sectional profile of the first photoresist on the pad portion, which is a portion removed together with the second photoresist in a subsequent process, is 90 to 120 °. It is desirable to maintain a high angle of.

또한, 상기 게이트 전극 상의 제1포 레지스트는 드라이 스트립에 의하여 제거된 것이 바람직하다.In addition, the first fabric resist on the gate electrode is preferably removed by a dry strip.

또한, 상기 제2포토 레지스트는 웨트 스트립에 의한 리프트 오프 방법으로 제거된 것이 바람직하다.In addition, the second photoresist is preferably removed by the lift off method by the wet strip.

(실시예)(Example)

이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 액정표시장치의 어레이 기판 제조방법을 순차적으로 나타낸 단면도이다.2A through 2K are cross-sectional views sequentially illustrating a method of manufacturing an array substrate of a liquid crystal display according to an exemplary embodiment of the present invention.

도면을 참조하면, 액정표시장치의 어레이 기판에는 TFT부(B)와 외곽에 패드부(A)가 마련된다.Referring to the drawings, a pad portion A is provided on the array substrate of the liquid crystal display device and on the outside of the TFT portion B. FIG.

이 TFT부(B)와 패드부(A)는 동일한 공정에서 동시에 마련되는데, 먼저 도 2a와 같이 유리 기판(110) 상에 제1메탈층(120)을 마련한 후, 패드부(B)와 TFT부(A)의 제1메탈층(120) 상에 하프 톤(half tone) 마스크에 의하여 서로 두께가 다른 제1포토 레지스트(130a,130b)를 마련한다.The TFT portion B and the pad portion A are simultaneously provided in the same process. First, as shown in FIG. 2A, the first metal layer 120 is formed on the glass substrate 110, and then the pad portion B and the TFT are formed. First photoresists 130a and 130b having different thicknesses are provided on the first metal layer 120 of the portion A by a half tone mask.

여기서, 패드부(B)의 제1포토 레지스트(130a)의 두께가 TFT부(B)의 제1포토 레지스트(130b)의 두께보다 더 두껍고, 그 폭도 더 넓게 마련된다. 또한, 상기 서로 두께가 다른 제1포토 레지스트(103a, 130b)는 모두, 특별히, 후속하는 공정에서 제2포토 레지스트와 함께 웨트(wet) 스트립 공정으로 제거되는 부분인 패드부(A) 상의 제1포토 레지스트(130a)의 단면 프로파일이 90∼120°의 높은 각도를 유지하도록 형성하는 것이 바람직하다.Here, the thickness of the first photoresist 130a of the pad portion B is thicker than the thickness of the first photoresist 130b of the TFT portion B, and the width thereof is also wider. In addition, the first photoresist 103a and 130b having different thicknesses from each other, in particular, the first portion on the pad portion A, which is a portion which is removed by a wet strip process together with the second photoresist in a subsequent process. It is preferable to form so that the cross-sectional profile of the photoresist 130a may maintain a high angle of 90-120 degrees.

다음으로, 도 2b와 같이 제1포토 레지스트(130a,130b)를 마스크로 사용하여, 제1메탈층(120)을 에칭한다.Next, as shown in FIG. 2B, the first metal layer 120 is etched using the first photoresist 130a and 130b as a mask.

이 에칭에 의하여 TFT부(B)의 제1메탈층(120)은 게이트 전극(120b)이 되고, 패드부(A)의 제1메탈층(120)은 게이트 패드(120a)가 된다.By this etching, the first metal layer 120 of the TFT portion B becomes the gate electrode 120b, and the first metal layer 120 of the pad portion A becomes the gate pad 120a.

여기서, 게이트 전극(120b) 및 게이트 패드(120a)와 함께 형성되는 게이트 라인(미도시)에 대하여는 본 발명의 주된 내용과 관련이 없으므로 그 설명은 생략한다.Here, the gate line (not shown) formed together with the gate electrode 120b and the gate pad 120a is not related to the main contents of the present invention, and thus description thereof is omitted.

게이트 전극(120b) 및 게이트 패드(120a)가 마련되면, 드라이 스트립(dry strip)에 의하여 도 2c와 같이 TFT부(B) 상의 제1포토 레지스트(130b)를 제거하고, 패드부(A)의 제1포토 레지스트(130a)는 일부를 제거하여 게이트 패드(120a)의 양단부가 노출되도록 한다.When the gate electrode 120b and the gate pad 120a are provided, the first photoresist 130b on the TFT portion B is removed as shown in FIG. 2C by a dry strip, and the pad portion A A portion of the first photoresist 130a is removed to expose both ends of the gate pad 120a.

여기서, 패드부(A)의 제1포토 레지스트(130a)를 일부 제거하는 이유는 TFT부(B) 상의 제1포토 레지스트(130b)와 패드부(A) 상의 제1포토 레지스트(130a) 사이의 두께 차이에 의한 것으로, 드라이 스트립에 의하여 TFT부(B) 상의 제1포토 레지스트(130b)의 제거가 완료될 때까지 패드부(A)의 제1포토 레지스트(130a)가 제거되지 않기 때문이다.The reason why the first photoresist 130a of the pad portion A is partially removed is that between the first photoresist 130b on the TFT portion B and the first photoresist 130a on the pad portion A. This is because the first photoresist 130a of the pad portion A is not removed until the removal of the first photoresist 130b on the TFT portion B is completed by the dry strip.

다음으로, 도 2d와 같이 게이트 패드(120a)와, 게이트 전극(120b) 및 패드부(A)에 남은 제1포토 레지스트(130a)를 덮도록 유리 기판(110) 전면에 게이트 절연막(140)과, 액티브층(150)을 순차적으로 마련하고, 도 2e와 같이 게이트 전극(120b) 상부의 액티브층(150)에 제2포토 레지스트(160)를 마련한 후, 제2포토 레지스트(160)를 마스크로 사용하여 외부로 노출된 액티브층(150)을 에칭 공정을 통해 제거한다.Next, as shown in FIG. 2D, the gate insulating layer 140 is formed on the entire surface of the glass substrate 110 to cover the gate pad 120a, the gate electrode 120b, and the first photoresist 130a remaining on the pad portion A. After the active layer 150 is sequentially provided and the second photoresist 160 is disposed on the active layer 150 on the gate electrode 120b as shown in FIG. 2E, the second photoresist 160 is used as a mask. The active layer 150 exposed to the outside is removed through an etching process.

이어서, 도 2f와 같이 웨트(wet) 스트립에 의한 리프트 오프 방법에 의하여 제1,2포토 레지스트(130a,160)를 제거하고, 도 2g와 같이 유리 기판(110) 전면에 제2메탈층(170)을 마련한 후, 이 제2메탈층(170)을 패터닝하여 도 2h와 같이 TFT 부(B)에는 소스/드레인 전극(170b)을 형성하고, 패드부(A)에는 서브 제2메탈층(170a)을 형성한다.Subsequently, the first and second photoresists 130a and 160 are removed by a wet off method using a wet strip as shown in FIG. 2F, and the second metal layer 170 is disposed on the entire surface of the glass substrate 110 as shown in FIG. 2G. ), The second metal layer 170 is patterned to form a source / drain electrode 170b in the TFT portion B and a sub-second metal layer 170a in the pad portion A as shown in FIG. 2H. ).

여기서, 소스/드레인 전극(170b)과 함께 마련되는 데이터 라인(미도시)에 대하여는 본 발명의 주된 내용과 관련이 없으므로 그 설명을 생략한다.Here, the data line (not shown) provided with the source / drain electrodes 170b is not related to the main contents of the present invention, and thus description thereof is omitted.

이와 같이 소스/드레인 전극(170b)과 서브 제2메탈층(170a)이 형성되면, 소스/드레인 전극(170b) 및 서브 제2메탈층(170a)과, 이전에 형성된 층들을 덮도록 유리 기판(110) 전면에 도 2i와 같이 패시베이션층(180)을 마련한다.As such, when the source / drain electrode 170b and the sub second metal layer 170a are formed, the glass substrate (eg, the source / drain electrode 170b and the sub second metal layer 170a and the previously formed layers) may be covered. 110, the passivation layer 180 is provided on the front surface as shown in FIG.

다음으로, 서브 제2메탈층(170a)과 소스/드레인 전극(170b)의 일부분이 외부로 노출되도록 패시베이션층(180)을 에칭하여 도 2j와 같이 패드부(A)에는 콘택 홀(191)을 형성하고, TFT부(B)에는 비아 홀(192)을 형성한다.Next, the passivation layer 180 is etched so that a portion of the sub second metal layer 170a and the source / drain electrode 170b are exposed to the outside, and the contact hole 191 is formed in the pad portion A as shown in FIG. 2J. In the TFT portion B, a via hole 192 is formed.

마지막으로, 유리 기판(110) 전면에 ITO층(미도시)을 마련한 후, 패터닝에 의하여 도 2k와 같이 TFT부(B)의 화소 영역에는 비아 홀(192)을 통해 소스/드레인 전극(170b)과 콘택되는 ITO 전극(210b)을 형성하고, 패드부(A)에는 콘택 홀(191)을 통해 서브 제2메탈층(170a)과 콘택되는 서브 ITO층(210a)을 형성한다.Lastly, after the ITO layer (not shown) is formed on the entire surface of the glass substrate 110, the source / drain electrodes 170b are formed through the via holes 192 in the pixel area of the TFT part B as shown in FIG. 2K by patterning. An ITO electrode 210b is formed in contact with the second ITO electrode 210b, and a sub ITO layer 210a is formed in the pad portion A, which is in contact with the sub second metal layer 170a through the contact hole 191.

이와 같은 방법에 의하여 액정표시장치의 어레이 기판을 제조하는 경우, TFT부(B)에서의 비아 홀(192)과, 패드부(A)에서의 콘택 홀(191) 형성 시, 동일한 두께의 패시베이션층(180)만을 에칭하면 되므로, 종래 패드부와 TFT부의 에칭 부분의 두께 차이에 의해 TFT부의 비아 홀이 오버 에칭되는 것을 방지할 수 있게 된다.In the case of manufacturing the array substrate of the liquid crystal display device by the above method, the passivation layer having the same thickness when the via hole 192 in the TFT portion B and the contact hole 191 in the pad portion A are formed. Since only 180 may be etched, the via hole of the TFT portion can be prevented from being over-etched due to the difference in thickness between the etching portions of the pad portion and the TFT portion.

상술한 바와 같이 본 발명의 액정표시장치의 어레이 기판 제조방법에 의하 면, 종래 에칭 부분의 두께 차이로 인한 비아 홀이 오버 에칭 현상을, 동일한 두께의 패시베이션층만을 에칭하여 패드부에서 콘택 홀을 형성하고, TFT부에서 비아 홀을 형성할 수 있으므로, 비아 홀의 오버 에칭 현상을 방지할 수 있는 효과를 제공한다.As described above, according to the method of manufacturing the array substrate of the liquid crystal display device of the present invention, the via hole due to the difference in thickness of the etching part is conventionally overetched, and only the passivation layer having the same thickness is etched to form the contact hole in the pad part. In addition, since the via hole can be formed in the TFT portion, the over etching phenomenon of the via hole can be prevented.

본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.It is to be understood that the invention is not limited to that described above and illustrated in the drawings, and that more modifications and variations are possible within the scope of the following claims.

Claims (5)

유리 기판 상에 제1메탈층을 마련한 후, 상기 유리 기판 외곽의 패드부와 내측 TFT부의 제1메탈층 상에 서로 두께가 다른 제1포토 레지스트를 마련하는 단계;Providing a first metal layer on a glass substrate, and then providing a first photoresist having a different thickness on the first metal layer of the pad portion and the inner TFT portion outside the glass substrate; 상기 제1포토 레지스트를 마스크로 상기 제1메탈층을 에칭하여, 상기 패드부에는 게이트 패드를 형성하고, 상기 TFT부에는 게이트 전극을 형성하는 단계;Etching the first metal layer using the first photoresist as a mask to form a gate pad in the pad portion and a gate electrode in the TFT portion; 상기 TFT부 상의 제1포토 레지스트를 제거하고, 상기 패드부의 제1포토 레지스트를 일부 제거하는 단계;Removing the first photoresist on the TFT portion and partially removing the first photoresist on the pad portion; 상기 게이트 패드와, 상기 게이트 전극 및 상기 제1포토 레지스트를 덮도록 상기 유리 기판 전면에 게이트 절연막 및 액티브층을 순차적으로 마련하는 단계;Sequentially forming a gate insulating film and an active layer over the glass substrate to cover the gate pad, the gate electrode, and the first photoresist; 상기 게이트 전극 상부의 액티브층 상에 제2포토 레지스트를 마련한 후, 상기 제2포토 레지스트를 마스크로 외부로 노출된 액티브층을 에칭 제거하는 단계; Providing a second photoresist on the active layer on the gate electrode, and etching the active layer exposed to the outside using the second photoresist as a mask; 상기 제1,2포토 레지스트를 제거하고, 상기 유리 기판 전면에 제2메탈층을 마련한 후, 상기 제2메탈층을 패터닝하여 상기 TFT부에 소스/드레인 전극과, 상기 패드부에 서브 제2메탈층을 형성하는 단계;After removing the first and second photoresist and providing a second metal layer on the entire surface of the glass substrate, the second metal layer is patterned to form a source / drain electrode in the TFT portion and a sub-second metal in the pad portion. Forming a layer; 상기 패터닝에 의하여 외부로 노출된 유리 기판 전면에 패시베이션층을 마련하는 단계;Providing a passivation layer on the entire surface of the glass substrate exposed to the outside by the patterning; 상기 패드부에 콘택 홀과, 상기 TFT부에 비아 홀이 형성되도록 상기 패시베이션층을 에칭하는 단계; 및 Etching the passivation layer to form a contact hole in the pad portion and a via hole in the TFT portion; And 상기 유리 기판 전면에 ITO층을 마련한 후, 패터닝에 의하여 상기 비아 홀을 통해 상기 소스/드레인과 콘택되는 ITO 전극과, 상기 콘택 홀을 통해 상기 게이트 패드와 콘택되는 서브 ITO층을 형성하는 단계;Forming an ITO layer on the entire surface of the glass substrate, and then forming an ITO electrode contacting the source / drain through the via hole by patterning, and a sub-ITO layer contacting the gate pad through the contact hole; 를 포함하는 것을 특징으로 하는 액정표시장치의 어레이 기판 제조방법.Array substrate manufacturing method of a liquid crystal display device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 서로 두께가 다른 제1포토 레지스트는 하프 톤 마스크에 의하여 형성된 것을 특징으로 하는 액정표시장치의 어레이 기판 제조방법.The first photoresist having a different thickness from each other is formed by a halftone mask. 제 1 항에 있어서,The method of claim 1, 상기 제1포토 레지스트는 제2포토 레지스트와 함께 제거되는 패드부 상에 형성되는 부분의 단면 프로파일이 90∼120°의 높은 각도를 유지하도록 형성하는 것을 특징으로 하는 액정표시장치의 어레이 기판 제조방법.And the first photoresist is formed such that a cross-sectional profile of a portion formed on the pad portion removed together with the second photoresist maintains a high angle of 90 to 120 °. 제 1 항에 있어서,The method of claim 1, 상기 게이트 전극 상의 제1포 레지스트는 드라이 스트립에 의하여 제거하는 것을 특징으로 하는 액정표시장치의 어레이 기판 제조방법.The first substrate resist on the gate electrode is removed by a dry strip. 제 1 항에 있어서,The method of claim 1, 상기 제2포토 레지스트는 웨트 스트립에 의한 리프트 오프 방법으로 제거하는 것을 특징으로 하는 액정표시장치의 어레이 기판 제조방법.And the second photoresist is removed by a lift off method by a wet strip.
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