KR101244584B1 - Array substrate and method of fabricating the same - Google Patents
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Abstract
본 발명은 액정표시장치에 관한 것으로, 기판; 상기 기판상에 형성된 게이트 배선; 상기 게이트 배선과 교차되어 화소 영역을 정의하는 데이터 배선; 상기 화소 영역에 다수개로 분기되어 형성된 공통 전극; 상기 화소 영역에 상기 공통 전극과 교대로 배치되어 형성된 화소 전극; 및 상기 게이트 배선상에 위치하며, 상기 데이터 배선과 상기 공통 전극 사이에 트렌치가 형성된 게이트 절연막을 포함하는 어레이 기판을 포함하는 어레이 기판 및 이의 제조 방법을 제공함에 따라 화질 저하를 방지하며 공정수를 절감할 수 있다.The present invention relates to a liquid crystal display device, comprising: a substrate; A gate wiring formed on the substrate; A data line crossing the gate line to define a pixel area; A common electrode formed in a plurality of branches in the pixel area; A pixel electrode disposed alternately with the common electrode in the pixel region; And an array substrate on the gate line, the array substrate including a gate insulating layer having a trench formed between the data line and the common electrode, and a method of manufacturing the same. can do.
액정표시장치, 어레이 기판, 공정 수, 화질 저하 LCD, Array Board, Process Count, Image Quality Deterioration
Description
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 어레이 기판을 설명하기 위해 도시한 도면들이다.1A and 1B are diagrams illustrating an array substrate according to a first embodiment of the present invention.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조공정을 설명하기 위해 도시한 공정도들이다.2A to 2D are flowcharts illustrating a manufacturing process of an array substrate according to a first exemplary embodiment of the present invention.
도 3은 본 발명의 제 2 실시예에 따른 어레이 기판을 설명하기 위해 도시한 도면이다.3 is a diagram illustrating an array substrate according to a second embodiment of the present invention.
도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 공정을 설명하기 위해 도시한 단면도들이다.4A and 4B are cross-sectional views illustrating a manufacturing process of an array substrate according to a second exemplary embodiment of the present invention.
도 5a 및 도 5b는 본 발명의 제 3 실시예에 따른 어레이 기판을 도시한 도면들이다.5A and 5B illustrate an array substrate according to a third embodiment of the present invention.
도 6a 내지 도 6c는 본 발명의 제 3 실시예에 따른 어레이 기판의 제조 공정을 도시한 공정도들이다.6A through 6C are process diagrams illustrating a manufacturing process of an array substrate according to a third exemplary embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명) (Explanation of symbols for the main parts of the drawing)
100 : 기판 111 : 게이트 배선 100: substrate 111: gate wiring
112 : 게이트 전극 113 : 공통 배선 112: gate electrode 113: common wiring
114 : 공통 전극 120 : 게이트 절연막 114: common electrode 120: gate insulating film
131 : 반도체층 141 : 데이터 배선 131: semiconductor layer 141: data wiring
142a, 342a : 소스 전극 142b, 342b : 드레인 전극 142a and 342a:
150, 350 : 보호막 160 : 화소전극 150, 350: protective film 160: pixel electrode
250 : 제 1 보호막 260 : 제 2 보호막 250: first protective film 260: second protective film
170, 270, 370 : 배향막 170, 270, 370: alignment layer
Tr : 박막트랜지스터 T : 트렌치 Tr: Thin Film Transistor T: Trench
H : 개구부 C : 콘텍홀 H: opening C: contact hole
본 발명은 액정표시장치에 관한 것으로서, 공정수를 절감할 수 있는 어레이 기판 및 이의 제조 방법을 제공하고자 한다.The present invention relates to a liquid crystal display device, and to provide an array substrate and a method of manufacturing the same which can reduce the number of processes.
오늘날, 액정표시장치는 고 해상도 및 저 전력소비와 같은 고 품질화를 실현하기 위한 연구뿐만 아니라, 공정을 단순화시켜, 생산성을 극대화시킴으로써, 가격 경쟁력을 키우기 위한 많은 노력을 하고 있다.Today, the liquid crystal display device has not only researched to realize high quality such as high resolution and low power consumption, but also has made a lot of efforts to increase price competitiveness by simplifying the process and maximizing productivity.
이와 같은 액정표시장치는 서로 일정 간격으로 이격되어 배치된 어레이 기판 과 컬러필터 기판, 상기 두 기판 사이에 형성된 액정층을 포함하는 액정패널과, 상기 액정패널로 광을 제공하는 백라이트 유닛을 포함한다. 여기서, 상기 두 기판의 내면에는 각각 전극이 형성되어 있으며, 상기 두 전극에 전압을 인가하여 상기 액정을 구동함으로써, 상기 액정을 통과한 광의 투과율을 조절하여 화상을 표현한다.Such a liquid crystal display device includes a liquid crystal panel including an array substrate and a color filter substrate spaced apart from each other at a predetermined interval, a liquid crystal layer formed between the two substrates, and a backlight unit for providing light to the liquid crystal panel. Here, electrodes are formed on the inner surfaces of the two substrates, and the voltage is applied to the two electrodes to drive the liquid crystal, thereby controlling the transmittance of the light passing through the liquid crystal to represent an image.
이러한 액정 패널은 상기 어레이 기판과 상기 컬러필터 기판을 각각 형성한 뒤, 상기 두 기판을 합착하고 액정을 주입하는 공정을 수행하여 제조할 수 있다. 이때, 상기 어레이 기판과 상기 컬러필터 기판을 각각 형성하기 위해서는 박막 증착 공정, 세정 공정, 포토리소그래피 공정 및 식각공정을 포함하는 공정을 여러번 반복하여 수행하여 제조할 수 있다.The liquid crystal panel may be manufactured by forming the array substrate and the color filter substrate, and then bonding the two substrates and injecting the liquid crystal. In this case, in order to form the array substrate and the color filter substrate, respectively, a process including a thin film deposition process, a cleaning process, a photolithography process, and an etching process may be repeatedly performed.
이와 같은 공정을 여러번 수행하여 상기 액정 패널을 제조함에 따라, 공정시간 및 공정비가 증가하여 생산성이 저하될 뿐만 아니라, 불량이 발생할 확률이 높아진다. As the liquid crystal panel is manufactured by performing such a process several times, the process time and the process cost are increased to not only reduce productivity, but also increase the probability of defects.
종래에 공정을 단순화하기 위해, 상기 어레이 기판에 구비되는 소스전극/드레인 전극과 활성층을 하나의 마스크 공정으로 형성하였는데, 이와 같은 공정에서는 필연적으로 데이터 배선 하측에 상기 데이터 배선폭보다 넓은 활성층이 존재하기 때문에 화면 품위를 저하시키는 문제가 있었다. 이것은 액정패널로 빛을 제공하기 위한 백라이트시 발생한 열이 상기 활성층으로 전달되어, 상기 활성층은 전기적 특성을 가지게 되기 때문이다.Conventionally, in order to simplify the process, the source electrode / drain electrode and the active layer provided on the array substrate are formed in one mask process. In this process, an active layer having a width wider than the data wiring width necessarily exists under the data wiring. Therefore, there was a problem of degrading the screen quality. This is because heat generated during backlight for providing light to the liquid crystal panel is transferred to the active layer, and the active layer has electrical characteristics.
특히, 이와 같은 화질 저하 문제는 횡전계형 액정표시장치에 있어서 크게 발생될 수 있다. 이는 상기 횡전계형 액정표시장치는 상기 데이터 배선과 인접하여 공통전극이 형성되는데, 상기 데이터 배선의 하부에 위치하는 활성층이 상기 백라이트 유닛의 구동으로 전기적 특성을 가지게 되고, 이로 인하여 상기 활성층과 상기 공통전극간에 기생 용량이 발생하기 때문이다. 이때, 상기와 같은 기생 용량의 생성으로 인해, 상기 데이터 배선을 통한 신호 전달이 지연되어, 응답 속도가 늦어지게 된다. 또, 이로 인하여 웨이브 노이즈(wavy noise)와 같은 화질 저하를 일으킬 수 있다. In particular, such a problem of deterioration in image quality may occur largely in a transverse electric field type liquid crystal display device. The transverse field type liquid crystal display device has a common electrode formed adjacent to the data line, and an active layer positioned below the data line has electrical characteristics by driving the backlight unit, and thus the active layer and the common electrode. This is because parasitic doses occur in the liver. At this time, due to the generation of the parasitic capacitance as described above, signal transmission through the data line is delayed, resulting in a slow response time. In addition, this may cause deterioration of image quality such as wave noise.
본 발명은 화질 저하 문제를 개선하며, 공정 수를 절감할 수 있는 어레이 기판 및 이의 제조 방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide an array substrate and a method of manufacturing the same, which may improve a problem of deterioration of image quality and reduce the number of processes.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 어레이 기판을 제공한다. 상기 어레이 기판은 기판; 상기 기판상에 형성된 게이트 배선; 상기 게이트 배선과 교차되어 화소 영역을 정의하는 데이터 배선; 상기 화소 영역에 다수개로 분기되어 형성된 공통 전극; 상기 화소 영역에 상기 공통 전극과 교대로 배치되어 형성된 화소 전극; 및 상기 게이트 배선상에 위치하며, 상기 데이터 배선과 상기 공통 전극 사이에 트렌치가 형성된 게이트 절연막을 포함한다.According to an aspect of the present invention, there is provided an array substrate. The array substrate is a substrate; A gate wiring formed on the substrate; A data line crossing the gate line to define a pixel area; A common electrode formed in a plurality of branches in the pixel area; A pixel electrode disposed alternately with the common electrode in the pixel region; And a gate insulating layer on the gate line and having a trench formed between the data line and the common electrode.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면의 어레이 기판을 제공한다. 상기 어레이 기판은 기판; 상기 기판상에 형성된 게이트 배선; 상기 게 이트 배선과 교차되어 화소 영역을 정의하는 데이터 배선; 상기 화소 영역에 다수개로 분기되어 형성된 공통 전극; 상기 화소 영역에 상기 공통 전극과 교대로 배치되어 형성된 화소 전극; 상기 게이트 배선상에 위치하며, 상기 데이터 배선과 상기 공통 전극 사이에 트렌치가 형성된 게이트 절연막; 및 상기 트렌치에 충진되며, 상기 화소 전극상에 형성된 배향막을 포함한다.In order to achieve the above technical problem there is provided an array substrate of another aspect of the present invention. The array substrate is a substrate; A gate wiring formed on the substrate; A data line crossing the gate line and defining a pixel area; A common electrode formed in a plurality of branches in the pixel area; A pixel electrode disposed alternately with the common electrode in the pixel region; A gate insulating layer on the gate line and having a trench formed between the data line and the common electrode; And an alignment layer filled in the trench and formed on the pixel electrode.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면의 어레이 기판을 제공한다. 상기 어레이 기판은 기판; 상기 기판상에 형성된 게이트 배선; 상기 게이트 배선과 교차되어 화소 영역을 정의하는 데이터 배선; 상기 화소 영역에 다수개로 분기되어 형성된 공통 전극; 상기 화소 영역에 상기 공통 전극과 교대로 배치되어 형성된 화소 전극; 상기 게이트 배선상에 위치하며, 상기 데이터 배선과 상기 공통 전극 사이에 트렌치가 형성된 게이트 절연막; 상기 데이터 배선상에 위치하며, 상기 트렌치에 대응된 개구부가 형성된 제 1 보호막; 및 상기 트렌치에 충진된 제 2 보호막을 포함한다.In order to achieve the above technical problem, another aspect of the present invention provides an array substrate. The array substrate is a substrate; A gate wiring formed on the substrate; A data line crossing the gate line to define a pixel area; A common electrode formed in a plurality of branches in the pixel area; A pixel electrode disposed alternately with the common electrode in the pixel region; A gate insulating layer on the gate line and having a trench formed between the data line and the common electrode; A first passivation layer on the data line and having an opening corresponding to the trench; And a second passivation layer filled in the trench.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면의 어레이 기판을 제공한다. 상기 어레이 기판은 기판; 상기 기판상에 형성된 게이트 배선; 상기 게이트 배선과 교차되어 화소 영역을 정의하는 데이터 배선; 상기 화소 영역에 다수개로 분기되어 형성된 공통 전극; 상기 화소 영역에 상기 공통 전극과 교대로 배치되어 형성된 화소 전극; 상기 게이트 배선상에 위치하며, 상기 데이터 배선과 상기 화소 전극 사이에 트렌치가 형성된 게이트 절연막; 및 상기 트렌치에 일부가 충진되며, 상기 공통 전극을 포함하는 상기 게이트 절연막 상에 형성된 보호막을 포함한다.In order to achieve the above technical problem, another aspect of the present invention provides an array substrate. The array substrate is a substrate; A gate wiring formed on the substrate; A data line crossing the gate line to define a pixel area; A common electrode formed in a plurality of branches in the pixel area; A pixel electrode disposed alternately with the common electrode in the pixel region; A gate insulating layer on the gate line and having a trench formed between the data line and the pixel electrode; And a passivation layer partially filled in the trench and formed on the gate insulating layer including the common electrode.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 어레이 기판의 제조 방법을 제공한다. 상기 제조 방법은 기판을 제공하는 단계; 상기 기판상에 게이트 배선 및 공통 전극을 형성하는 단계; 상기 게이트 배선을 포함하는 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 배선과 교차되어 화소 영역을 정의하는 데이터 배선을 형성하는 단계; 상기 데이터 배선과 상기 공통 전극사이에 상기 게이트 절연막의 트렌치를 형성하는 단계; 및 상기 화소 영역에 상기 공통 전극과 교대로 배치하는 화소 전극을 형성하는 단계를 포함한다.Another aspect of the present invention to achieve the above technical problem provides a method of manufacturing an array substrate. The manufacturing method includes providing a substrate; Forming a gate wiring and a common electrode on the substrate; Forming a gate insulating film on the substrate including the gate wiring; Forming a data line crossing the gate line to define a pixel area; Forming a trench in the gate insulating layer between the data line and the common electrode; And forming a pixel electrode in the pixel region, the pixel electrode being alternately disposed with the common electrode.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면의 어레이 기판의 제조 방법을 제공한다. 상기 제조 방법은 기판을 제공하는 단계; 상기 기판상에 게이트 배선 및 공통 전극을 형성하는 단계; 상기 게이트 배선을 포함하는 상기 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상기 게이트 배선과 교차되어 화소 영역을 정의하는 데이터 배선을 형성하는 단계; 상기 데이터 배선을 포함하는 상기 게이트 절연막 상에 제 1 보호막을 형성하는 단계; 상기 데이터 배선과 상기 공통 전극 사이에 상기 게이트 절연막 및 상기 제 1 보호막을 식각하여 각각 트렌치 및 개구부를 형성하는 단계; 및 상기 개구부 및 상기 트렌치에 충진된 제 2 보호막을 형성하는 단계를 포함한다.In order to achieve the above technical problem there is provided a method of manufacturing an array substrate of another aspect of the present invention. The manufacturing method includes providing a substrate; Forming a gate wiring and a common electrode on the substrate; Forming a gate insulating film over an entire surface of the substrate including the gate wiring; Forming a data line on the gate insulating layer to cross the gate line to define a pixel area; Forming a first passivation layer on the gate insulating layer including the data line; Etching the gate insulating layer and the first passivation layer between the data line and the common electrode to form trenches and openings, respectively; And forming a second passivation layer filled in the opening and the trench.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면의 어레이 기판의 제조 방법을 제공한다. 상기 제조 방법은 기판을 제공하는 단계; 상기 기판상에 게이트 배선과 공통 전극을 형성하는 단계; 상기 게이트 배선을 포함하는 상기 기판 전면에 걸쳐 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 상기 게이트 배선과 교차되어 화소 영역을 정의하는 데이터 배선을 형성하는 단계; 상기 게이트 절연막에 상기 공통 전극과 상기 데이터 배선 사이에 위치하는 트렌치를 형성하는 단계; 상기 트렌치에 일부가 충진되며, 상기 공통 전극을 포함하는 상기 게이트 절연막 상에 위치하는 보호막을 형성하는 단계; 및 상기 보호막상에 공통 전극과 교대로 배치되는 화소 전극을 형성하는 단계를 포함한다.In order to achieve the above technical problem there is provided a method of manufacturing an array substrate of another aspect of the present invention. The manufacturing method includes providing a substrate; Forming a gate wiring and a common electrode on the substrate; Forming a gate insulating film over an entire surface of the substrate including the gate wiring; Forming a data line on the gate insulating layer to cross the gate line to define a pixel area; Forming a trench between the common electrode and the data line in the gate insulating layer; Forming a passivation layer on the gate insulating layer, wherein the trench is partially filled with the common electrode; And forming a pixel electrode disposed alternately with the common electrode on the passivation layer.
이하, 본 발명에 의한 어레이 기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, with reference to the drawings of the array substrate according to the present invention will be described in detail. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the size and thickness of an apparatus may be exaggerated for convenience. Like numbers refer to like elements throughout.
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 어레이 기판을 설명하기 위해 도시한 도면들이다. 여기서, 도 1a는 상기 어레이 기판의 평면도이고, 도 1b는 도 1a를 I-I'로 취한 단면도이다.1A and 1B are diagrams illustrating an array substrate according to a first embodiment of the present invention. 1A is a plan view of the array substrate, and FIG. 1B is a cross-sectional view taken along line II ′ of FIG. 1A.
도 1a 및 도 1b를 참조하여 설명하면, 상기 어레이 기판은 기판(100) 상에 서로 교차되어 화소 영역을 정의하는 게이트 배선(111)과 데이터 배선(141), 상기 게이트 배선(111)과 일정 간격을 가지며 평행하게 배치된 공통 배선(113)을 포함한다. 또, 상기 액정 표시 장치는 상기 게이트 배선(111)과 상기 데이터 배선(141)에 의해 정의된 상기 화소 영역에 형성된 박막트랜지스터(Tr), 상기 박막트랜지스터(Tr)의 드레인 전극(142b)과 전기적으로 연결되며, 다수개로 분할된 화소전극(160), 상기 공통배선(113)과 연결되며, 다수개로 분할된 공통전극(114)을 포함한다. 이때, 상기 화소전극(160)과 상기 공통전극(114)은 교대로 배치된다. Referring to FIGS. 1A and 1B, the array substrate crosses each other on the
여기서, 상기 데이터 배선(141)하부에는 반도체층(131)이 위치할 수 있다. 이는 상기 박막트랜지스터(Tr)의 소스/드레인 전극(142a, 142b)과 상기 반도체층(131)은 동일한 마스크를 통해 형성되기 때문에, 상기 데이터 배선(141)하부에 자연적으로 상기 반도체층(131)이 위치한다.The
상기 액정표시장치는 상기 데이터 배선(141)과 상기 공통전극(114) 사이에 트렌치(T)가 형성된 게이트 절연막(120)을 포함할 수 있다. 이때, 상기 공통전극(114)은 다수개로 분할된 공통전극 중 상기 데이터 배선(141)과 인접하여 위치하는 공통전극일 수 있다. 이는 상기 데이터 배선(141)과 상기 공통전극(114) 사이에 유전율이 큰 절연물질로 형성된 상기 게이트 절연막(120)을 제거함으로써, 상기 데이터 배선(141)과 상기 공통전극(114) 사이에 발생할 수 있는 보조 용량을 감소시키기 위함이다.The liquid crystal display may include a
자세하게, 상기 어레이 기판은 기판(100)이 위치한다. 상기 기판(100)상에 일방향을 가지는 게이트 배선(111)과, 상기 게이트 배선(111)이 분기되어 형성된 게이트 전극(112)이 위치한다.In detail, the array substrate is a
상기 게이트 배선(111)과 평행하게 배치된 공통 배선(113)과, 상기 공통 배선(113)과 일체로 형성되되, 다수 개로 분할된 공통 전극(114)이 위치한다. 여기 서, 상기 공통 전극(114)은 스트라이프 형태, 일부가 꺽인 형태 또는 지그재그 형태 중 어느 하나의 형태로 형성될 수 있으며, 본 발명의 실시예에서는 한정하는 것은 아니다. The
상기 게이트 배선(111)을 포함하는 상기 기판(100) 전면에 걸쳐 게이트 절연막(120)이 위치한다. 상기 게이트 절연막(120)은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다.The
상기 박막트랜지스터(Tr)의 소스/드레인 전극(142a, 142b)과 상기 반도체층(131)을 동일한 마스크를 이용하여 형성함에 따라, 자연적으로 상기 데이터 배선(141)하부에 상기 데이터 배선(141)보다 넓은 너비를 가지는 반도체층(131)이 위치한다. 상기 반도체층(131)은 활성층(131a)과 오믹콘텍층(131b)이 적층되어 형성되는 것으로, 상술한 바와 같이, 상기 반도체층(131) 중 상기 활성층(131a)이 백라이트 유닛(도면에는 도시하지 않음.)의 구동에 의해 발생하는 열에 의해 전기적 특성을 가지게 된다. 이때, 상기 활성층(131a)과 상기 공통 전극(114)사이에는 유전율이 큰 게이트 절연막(120)이 개재되어 있으므로, 상기 활성층(131a)이 전기적 특성을 가지게 됨에 따라, 상기 활성층(131a)과 상기 공통 전극(114)사이에 기생 용량이 발생하게 된다.As the source /
이로써, 상기 기판(100)의 전면에 형성된 게이트 절연막(120) 중 상기 데이터 배선(141)과 상기 데이터 배선(141)과 인접하여 위치하는 상기 공통 전극(114)사이에 위치하는 게이트 절연막이 제거된 트렌치(T)를 형성함으로써, 상기 활성층(131a)과 상기 공통 전극(114)사이에 기생 용량이 발생하는 것을 감소시킬 수 있 다.Accordingly, the gate insulating layer positioned between the
이때, 상기 트렌치(T)는 상기 기판(100)을 노출하도록 형성된다. 또, 상기 트렌치(T)는 상기 공통 전극(114)의 일부를 노출하도록 형성된다. 즉, 상기 데이터 배선(141)과 인접하는 상기 공통 전극(114)의 끝단부를 노출하도록 형성된다. 이는 상기 공통 전극(114)의 끝단부와 상기 데이터 배선(141) 즉, 상기 활성층(131a)간에 보조 용량이 발생할 수 있기 때문이다.In this case, the trench T is formed to expose the
상기 게이트 전극(112)에 대응된 상기 게이트 절연막(120)상에 활성층(131a)과 오믹콘텍층(131b)이 순차적으로 위치하는 반도체층(131)과, 상기 반도체층(131)의 양 단부 상에 분리된 소스/드레인 전극(142a, 142b)이 위치한다. 한편, 상기 게이트 절연막(120)상에 상기 게이트 배선(111)과 교차되어 형성된 데이터 배선(141)이 위치한다. 상술한 바와 같이, 상기 데이터 배선(141)하부에 반도체층(131)이 위치할 수 있다.The
이로써, 상기 기판(100)상에 박막트랜지스터(Tr)가 형성된다. As a result, a thin film transistor Tr is formed on the
여기서, 본 발명의 실시예에서는 소스 전극(142a)과 드레인 전극(142b)이 대응되는 너비를 증가시켜, 박막트랜지스터(Tr)의 특성을 향상시킬수 있는 U자형 박막트랜지스터에 대해 설명 및 도면에 도시하였으나, 본 발명의 실시예는 여러 형태의 박막트랜지스터에 적용될 수 있는 것으로 이에 한정되는 것은 아니다.Here, in the exemplary embodiment of the present invention, the U-shaped thin film transistor which can improve the characteristics of the thin film transistor Tr by increasing the width corresponding to the
상기 박막트랜지스터(Tr)를 포함하는 상기 게이트 절연막(120)상에 보호막(150)이 형성된다. 상기 보호막(150)은 산화 실리콘막, 질화 실리콘막, 아크릴막, 폴리 아미드막, 폴리 이미드막 및 BCB막으로 이루어진 군에서 선택된 하나 또 는 이들의 적층막일 수 있다.The
상기 보호막(150)은 상기 박막트랜지스터(Tr)의 드레인 전극을 노출하는 콘텍홀(C)이 형성되어 있다. 이는 상기 박막트랜지스터(Tr)와 후술할 화소 전극(160)을 전기적으로 연결하기 위함이다. 또, 상기 보호막(150)은 상기 게이트 절연막(120)에 형성된 트렌치(T)에 대응된 개구부(H)가 형성되어 있다. 이는, 상기 트렌치(T)를 별도의 마스크 공정을 통해 형성하지 않고, 상기 콘텍홀(C)의 형성을 위한 마스크 공정시에 상기 트렌치(T)를 형성하기 위함이다. 즉, 상기 콘텍홀(C)의 형성과 함께, 상기 개구부(H)와 상기 트렌치(T)가 동시에 형성된다.The
또, 상기 보호막(150)이 유전율이 큰 절연물질로 형성될 경우, 상기 보호막(150)에 의해 상기 데이터 배선(141)과 상기 공통전극(114)간에 기생 용량이 크게 발생할 수 있다. 이때, 상기 개구부(H)를 형성함으로써, 상기 데이터 배선(141)과 상기 공통전극(114)간에 발생하는 기생용량을 감소시킬 수 있다.In addition, when the
상기 게이트 배선(111)과 상기 데이터 배선(141)에 의해 정의된 화소 영역내에 상기 드레인 전극(142a)과 연결되는 화소전극(160)이 형성된다. 여기서, 상기 화소전극(160)은 다수개로 분할하여 형성되며, 상기 분할된 각 화소전극(160)은 상기 공통전극(114)과 교대로 배치된다. 이로써, 상기 공통전극(114)에 하이전압를 걸어주고 화소전극(160)에 로전압를 걸어주면 상기 공통전극(114)과 상기 화소전극(160) 사이에 수평 전기장이 형성되고, 상기 공통전극(114)과 상기 화소전극(160)상에는 수직 전기장이 형성되며, 상기 공통전극(114) 및 상기 화소전극(160) 각각의 모서리 부분에서는 수평 및 수직전기장이 복합적으로 형성되고, 이 와 같은 전기장에 의해 액정분자들은 다양한 방향으로 배열되어, 각 위치에서의 시야각이 향상될 수 있다.The
더 나아가, 상기 화소전극(160)은 상기 공통배선(113)과 일부분 중첩되도록 형성하여 캐패시터(Cp)를 형성할 수 있다.In addition, the
또, 상기 화소전극(160)을 포함하는 상기 보호막(150)상에 배향막(170)을 더 형성할 수 있다. 여기서, 상기 배향막(170)은 상기 게이트 절연막(120)보다 유전율이 작은 물질로 형성된다. 이를 테면, 상기 배향막(170)은 폴리이미드계 수지로 형성될 수 있다. 이때 상기 배향막은 상기 트렌치(T)영역에 충진되도록 형성된다. 이는, 상기 배향막(170)이 상기 게이트 절연막(120)와 유전율이 같거나 크다면, 상기 배향막에 의해 상기 데이터 배선(141)과 상기 공통 전극(114)사이에 기생 용량이 크게 발생할 수 있기 때문이다.In addition, an
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조공정을 설명하기 위해 도시한 공정도들이다. 즉, 도 2a 내지 도 2d는 도 1a를 I-I'로 취한 상기 어레이 기판의 제조 공정을 도시한 공정도들이다.2A to 2D are flowcharts illustrating a manufacturing process of an array substrate according to a first exemplary embodiment of the present invention. That is, FIGS. 2A to 2D are process diagrams illustrating a manufacturing process of the array substrate in which FIG. 1A is taken as II ′.
도 2a를 참조하면, 먼저 기판(100)을 제공한다. 상기 기판(100)은 유리, 석영 또는 플라스틱일 수 있다.Referring to FIG. 2A, first, a
상기 기판(100)상에 도전 물질을 진공증착법 또는 스퍼터링법을 통해 형성한 뒤, 포토리소그래피 공정을 통한 패터닝을 통하여 게이트 배선(111)과, 상기 게이트 배선(111)에서 분기된 게이트 전극(112)을 형성한다. 이와 동시에, 상기 게이트 배선(111)과 일정 간격을 가지는 공통배선(113)과, 상기 공통배선(113)과 연결되며 다수개로 분할된 공통전극(114)을 형성한다.After the conductive material is formed on the
이후, 상기 게이트 배선(111)을 포함하는 상기 기판(100) 전면에 걸쳐 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 화학기상증착법 또는 스퍼터링법을 수행하여 형성된 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다.Thereafter, the
도 2b를 참조하면, 상기 게이트 전극(112)에 대응된 상기 게이트 절연막(120) 상에 반도체층(131), 상기 반도체층(131)의 양 단부상에 각각 위치하는 소스/드레인 전극(142a, 142b)을 형성한다. 이로써, 상기 기판(110)상에 박막트랜지스터(Tr)를 형성할 수 있다. Referring to FIG. 2B, source /
상기 반도체층(131)은 순차적으로 형성된 활성층(131a)과 오믹콘텍층(131b)을 패터닝하여 형성할 수 있다. 여기서, 상기 활성층(131a)은 비정질 실리콘층으로 형성되고, 상기 오믹콘텍층(131b)은 불순물이 도핑된 비정질 실리콘층으로 형성된다.The
상기 소스/드레인 전극(142a, 142b)은 상기 반도체층(131)상에 형성된 Mo, Ti, Ta, MoW, MoTa 또는 MoNb로 이루어진 군에서 선택된 적어도 어느 하나로 형성된 단일막 또는 이중막으로 이루어진 도전막을 패터닝하여 형성할 수 있다.The source /
이와 동시에, 상기 게이트 절연막(120)상에 상기 게이트 배선(111)과 교차되어 배치되는 데이터 배선(141)이 형성된다.At the same time, a
여기서, 상기 반도체층(131)과 상기 소스/드레인 전극(142a, 142b)은 하나의 마스크 즉, 하프톤 마스크 또는 회절마스크를 이용한 패터닝 공정을 통해 형성됨으로 적어도 하나의 마스크 공정을 통한 패터닝 공정을 단축시킬 수 있다. 이로 인하여, 상기 데이터 배선(141) 하부에는 반도체층(131)이 위치하게 된다.Here, the
이로써, 상기 기판(100)상에 게이트 전극(112), 게이트 절연막(120), 반도체층(131) 및 소스/드레인 전극(142a, 142b)을 구비하는 박막트랜지스터(Tr)가 형성된다. As a result, a thin film transistor Tr including the
이후, 상기 박막트랜지스터(Tr)를 포함하는 상기 기판(100) 전면에 걸쳐, 보호막(150)을 형성한다. 상기 보호막(150)은 무기막, 유기막 또는 이들의 적층막 중 어느 하나일 수 있다. Thereafter, the
상기 무기막은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다. 이때, 상기 무기막은 화학기상증착법 또는 스퍼터링법에 의해 형성될 수 있다. The inorganic film may be any one of a silicon oxide film, a silicon nitride film, or a laminated film thereof. In this case, the inorganic film may be formed by chemical vapor deposition or sputtering.
상기 유기막은 BCB계 코팅막, 아크릴계 코팅막, 폴리이미드계 코팅막 및 폴리아미드계 코팅막으로 이루어진 군에서 선택된 단일막 또는 다중막일 수 있다. 이때, 상기 유기막은 스핀코팅, 딥코팅, 롤코팅, 바코팅, 스크린 프린팅 또는 잉크젯 프린팅중에 어느 하나의 방식으로 형성될 수 있다. The organic film may be a single film or multiple films selected from the group consisting of a BCB coating film, an acrylic coating film, a polyimide coating film, and a polyamide coating film. In this case, the organic layer may be formed by any one of spin coating, dip coating, roll coating, bar coating, screen printing, or ink jet printing.
도 2c를 참조하면, 상기 보호막(150)상에 감광성막 패턴(152)을 형성한다. 상기 감광성막 패턴(152)은 감광성막을 형성한 뒤, 상기 감광성막으로 마스크를 배치하고, 노광 및 현상공정을 수행하여 형성할 수 있다.Referring to FIG. 2C, a
상기 감광성막 패턴(152)에 따라 상기 보호막(150)에 상기 드레인 전극의 일부를 노출하는 콘텍홀(C)과, 상기 데이터 배선(141)과 상기 공통 전극(114) 사이에 위치하는 상기 게이트 절연막을 노출하는 개구부(H)를 형성한다. 이후, 상기 개구부(H)에 의해 노출된 게이트 절연막(120)을 식각하여 트렌치(T)를 형성한다. 이로써, 상기 보호막(150)에 상기 콘텍홀(C)을 형성하는 공정을 통해, 상기 데이터 배선(141)과 상기 공통 전극(114)사이에 트렌치(T)를 형성하여, 상기 데이터 배선(141)과 상기 공통 전극(114)사이에 기생 용량을 감소시킬 수 있다. 이때, 상기 트렌치(T)를 형성하기 위해, 별도의 추가적인 공정을 요구하지 않는다. The gate insulating layer disposed between the contact hole C exposing a part of the drain electrode in the
여기서, 상기 트렌치(T)의 형성과정에서 상기 데이터 배선(141)보다 너비가 큰 활성층이 동시에 식각될 수 있다. 이로써, 상기 데이터 배선(141)하부에 위치하는 활성층과 상기 공통 전극(114) 사이에 발생할 수 있는 기생 용량을 감소시킬 수 있다.Here, in the process of forming the trench T, an active layer having a width larger than that of the
상기 게이트 절연막(120)에 형성된 상기 트렌치(T)는 상기 기판(100)을 노출하도록 형성할 수 있다. 또, 상기 공통 전극(114)의 끝단을 일부 노출하도록 형성할 수 있다. 이는 상술한 바와 같이, 상기 공통 전극(114)의 끝단은 상기 데이터 배선(141)과 인접하여 위치하기 때문에, 상기 공통 전극(114)의 끝단과 상기 데이터 배선(141)간의 기생 용량이 발생될 수 있기 때문이다.The trench T formed in the
이후, 상기 감광성막 패턴(152)을 도 2d에서와 같이, 제거한 뒤 상기 콘텍홀(C)을 통해, 상기 드레인 전극(142b)과 전기적으로 연결된 화소 전극(160)을 형성한다. 이때, 상기 화소 전극(160)은 다수 개로 분할되며, 상기 공통전극(114)과 교대로 배치된다.Subsequently, the
이후, 상기 화소 전극(160)을 포함하는 상기 보호막(150)상에 배향막(170)을 형성한다. Thereafter, an
상기 배향막(170)은 상기 개구부(H)를 비롯하여 상기 트렌치(T)에 충진되며 형성된다. 여기서, 상기 배향막(170)은 상기 게이트 절연막(120)보다 유전율이 작은 물질로 형성한다. 이를테면, 상기 배향막(170)은 폴리 이미드계 수지를 스핀코팅, 딥코팅, 롤코팅, 바코팅, 스크린 프린팅 또는 잉크젯 프린팅중에 어느 하나의 방식을 이용하여 도포한 뒤, 러빙 공정을 통해 형성할 수 있다.The
이는, 상기 배향막(170)이 상기 게이트 절연막(120)와 유전율이 같거나 크다면, 상기 배향막에 의해 상기 데이터 배선(141)과 상기 공통 전극(114)사이에 기생 용량이 크게 발생할 수 있기 때문이다.This is because if the
도 3은 본 발명의 제 2 실시예에 따른 어레이 기판을 설명하기 위해 도시한 도면이다. 여기서, 도 3은 도 1a를 I-I'로 취한 단면도이다. 이때, 본 발명의 제 2 실시예에 따른 어레이 기판은 제 2 보호막을 더 형성하는 것을 제외하고, 상술한 제 1 실시예에 따른 어레이 기판과 동일한 구조를 가지므로, 동일한 구성요소는 동일한 참조 번호를 부여하고, 반복되는 설명은 생략하여 기술한다. 또, 본 발명의 제 2 실시예는 상기 제 1 실시예의 평면도에서 그 차이점을 확인할 수 없으며, 단면도에서 명확하게 확인할 수 있는바, 본 발명의 제 2 실시예에서는 상기 어레이 기판의 평면도를 생략하되, 도 1a의 평면도를 참조하여 설명한다.3 is a diagram illustrating an array substrate according to a second embodiment of the present invention. 3 is a cross-sectional view taken along the line II ′ of FIG. 1A. At this time, the array substrate according to the second embodiment of the present invention has the same structure as the array substrate according to the first embodiment described above, except that the second protective film is further formed, so that the same components have the same reference numerals. The repeated description will be omitted. In addition, the second embodiment of the present invention is not able to confirm the difference in the plan view of the first embodiment, it can be clearly seen in the cross-sectional view, in the second embodiment of the present invention, the plan view of the array substrate is omitted, It demonstrates with reference to the top view of FIG. 1A.
도 1a 및 도 3을 참조하면, 상기 어레이 기판은 먼저 기판(100)이 위치한다. 상기 기판(100)상에 일 방향을 가지는 게이트 배선(111)과, 상기 게이트 배선(111)이 분기되어 형성된 게이트 전극(112)이 위치한다. 상기 게이트 배선(111)과 평행하게 배치된 공통 배선(113)과, 상기 공통 배선(113)과 연결되며, 다수 개로 분할된 공통 전극(114)이 위치한다. 1A and 3, the
상기 게이트 배선(111)을 포함하는 상기 기판(100) 전면에 걸쳐 게이트 절연막(120)이 위치한다. 상기 게이트 절연막(120)은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다.The
상기 게이트 전극(112)에 대응된 상기 게이트 절연막(120)상에 활성층(131a)과 오믹콘텍층(131b)이 순차적으로 위치하는 반도체층(131)과, 상기 반도체층(131)의 양 단부 상에 분리된 소스/드레인 전극(142a, 142b)이 위치한다. 한편, 상기 게이트 절연막(120)상에 상기 게이트 배선(111)과 교차되어 형성된 데이터 배선(141)이 위치한다. 상술한 바와 같이, 상기 데이터 배선(141)하부에 반도체층(131)이 위치할 수 있다.The
이로써, 상기 기판(100)상에 박막트랜지스터(Tr)가 형성된다. As a result, a thin film transistor Tr is formed on the
이때, 상기 데이터 배선(141)하부에 상기 데이터 배선(141)보다 넓은 너비를 가지는 반도체층(131)이 위치한다. 상술한 바와 같이, 상기 활성층(131a)과 상기 공통 전극(114)사이에는 유전율이 큰 게이트 절연막(120)이 개재되어 있으므로, 상기 활성층(131a)이 전기적 특성을 가지게 됨에 따라, 상기 활성층(131a)과 상기 공통 전극(114)사이에 즉, 상기 데이터 배선(141)과 상기 공통 전극(114) 사이에 기생 용량이 크게 발생하게 된다. In this case, a
이로써, 상기 게이트 절연막(120)에 상기 데이터 배선(141)과 상기 데이터 배선(141)과 인접한 상기 공통 전극(114) 사이에 대응된 영역에 트렌치(T)를 형성한다.As a result, a trench T is formed in the
이때, 상기 트렌치(T)는 상기 기판(100)을 노출하도록 형성된다. 또, 상기 트렌치(T)는 상기 공통 전극(114)의 일부를 노출하도록 형성된다. 즉, 상기 데이터 배선(141)과 인접하는 상기 공통 전극(114)의 끝단부를 노출하도록 형성된다. 이는 상기 공통 전극(114)의 끝단부와 상기 데이터 배선(141) 즉, 상기 활성층(131a)간에 보조 용량이 크게 발생할 수 있기 때문이다.In this case, the trench T is formed to expose the
상기 박막트랜지스터(Tr)를 포함하는 상기 게이트 절연막(120)상에 제 1 보호막(250)이 형성된다. 상기 제 1 보호막(250)은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다.A
상기 제 1 보호막(250)은 상기 박막트랜지스터(Tr)의 드레인 전극(142b)을 노출하는 콘텍홀(C)이 형성되어 있다. 이는 상기 박막트랜지스터(Tr)와 후술할 화소 전극(160)을 전기적으로 연결하기 위함이다. 또, 상기 제 1 보호막(250)은 상기 게이트 절연막(120)에 형성된 트렌치(T)에 대응된 개구부(H)가 형성되어 있다. 이는, 상기 제 1 보호막(250)이 유전율이 큰 절연물질로 형성될 경우, 상기 제 1 보호막(250)에 의해 상기 데이터 배선(141)과 상기 공통전극(114)간에 기생 용량이 크게 발생할 수 있기 때문이다. 즉, 상기 데이터 배선(141)과 상기 공통전극(114) 사이에 제 1 보호막(250)을 제거함으로써, 상기 데이터 배선(141)과 상기 공통전극(114)간에 발생하는 기생 용량을 감소시킬 수 있다.The
상기 게이트 배선(111)과 상기 데이터 배선(141)에 의해 정의된 화소 영역내에 상기 드레인 전극(142a)과 연결되는 화소전극(160)이 형성된다. 여기서, 상기 화소전극(160)은 다수개로 분할하여 형성되며, 상기 분할된 각 화소전극(160)은 상기 공통전극(114)과 교대로 배치된다. The
더 나아가, 상기 화소전극(160)은 상기 공통배선(113)과 일부분 중첩되도록 형성하여 캐패시터(Cp)를 형성할 수 있다.In addition, the
또, 상기 화소 전극(160)을 포함하는 상기 제 1 보호막(250) 상에 제 2 보호막(260)을 더 형성할 수 있다. 상기 제 2 보호막(260)은 상기 트렌치(T)영역에 충진되도록 형성한다. 이때, 상기 제 2 보호막(260)은 상기 게이트 절연막(120)보다 유전율이 작은 물질로 형성된다. 이를 테면, 상기 제 2 보호막(260)은 아크릴계 수지, 노볼락계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나로 형성될 수 있다. 이는 상기 제 2 보호막(260)이 상기 트렌치(T)영역에 충진되도록 형성되어, 상기 데이터 배선(141)과 상기 공통전극(114)간에 발생하는 기생 용량을 줄일 수 있다.In addition, a
상기 제 2 보호막(260)상에 액정의 배향을 위한 배향막(270)이 더 형성될 수 있다. 상기 배향막(270)은 산화 실리콘 또는 폴리 이미드계 수지로 형성될 수 있다.An
도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 공정을 설명하기 위해 도시한 단면도들이다. 여기서, 제 2 보호막을 더 형성하는 것을 제 외하고, 상술한 제 1 실시예에 따른 어레이 기판과 동일한 제조 공정을 통해 형성되므로, 반복되는 설명은 생략하여 기술한다.4A and 4B are cross-sectional views illustrating a manufacturing process of an array substrate according to a second exemplary embodiment of the present invention. Here, except that the second protective film is further formed, it is formed through the same manufacturing process as the array substrate according to the first embodiment described above, and thus repeated description will be omitted.
도 4a를 참조하면, 기판(100)상에 게이트 배선(111), 게이트 전극(112), 공통 배선(113) 및 공통전극(114)을 형성한다. 이후, 상기 게이트 배선(111)을 포함하는 상기 기판(100)전면에 걸쳐 게이트 절연막(120)을 형성한다.Referring to FIG. 4A, a
상기 게이트 전극(112)에 대응된 상기 게이트 절연막(120)상에 반도체층(131), 상기 반도체층 양 단부에 각각 위치하는 소스/드레인 전극(142a, 142b)을 형성한다. 이와 동시에, 상기 게이트 절연막(120)상에 상기 게이트 배선(111)과 교차되어 배치된 데이터 배선(141)을 형성한다. 여기서, 상기 소스/드레인 전극(142a, 142b)과 상기 반도체층(131)은 동일한 마스크를 이용한 포토 리소그래피 공정을 통해 형성한다.The
상기 소스/드레인 전극(142a, 142b)을 포함하는 상기 게이트 절연막(120)상에 제 1 보호막(250)을 형성한다. 상기 제 1 보호막(250)은 화학기상증착법 또는 스퍼터링법에 의해 형성된 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다.A
상기 제 1 보호막(250)에 감광성막 패턴을 형성한 뒤, 상기 감광성막 패턴에 따라 상기 제 1 보호막(250)을 건식식각하여, 상기 드레인 전극(142b)의 일부분을 노출하는 콘텍홀(C)과, 상기 데이터 배선(141)과 상기 공통 전극(114) 사이에 위치하는 게이트 절연막(120)을 노출하는 개구부(H)를 형성한다. 이후, 상기 개구부(H)를 통해 노출된 게이트 절연막(120)을 건식식각하여 트렌치(T)를 형성한 뒤, 상기 감광성막 패턴을 제거한다. 즉, 상기 개구부(H)와 상기 트렌치(T)는 상기 제 1 보호막(250)과 상기 게이트 절연막(120)을 일괄 식각하여 형성할 수 있다.After forming the photosensitive film pattern on the
여기서, 상기 트렌치(T)는 상기 기판(100)을 노출하도록 형성할 수 있으며, 또, 상기 데이터 배선(141)과 인접하여 위치하는 상기 공통 전극(114)의 끝단부를 노출하도록 형성할 수 있다. The trench T may be formed to expose the
이로써, 상기 트렌치(T) 및 상기 개구부(H)의 형성으로, 상기 데이터 배선(141)과 상기 공통전극(114)사이에 개재되는 절연막, 즉 상기 게이트 절연막(120), 제 1 보호막(250)이 제거됨에 따라, 상기 데이터 배선(141)과 상기 공통전극(114)사이에 발생되는 기생 용량을 줄일 수 있다. As a result, the trench T and the opening H are formed to form an insulating layer interposed between the
또, 상기 트렌치(T) 및 상기 개구부(H)의 형성시, 상기 데이터 배선(141)보다 너비가 넓은 반도체층(131)이 제거되어, 상기 데이터 배선(141)의 하부에 위치하는 반도체층(131)과 상기 공통전극간에 발생하는 기생용량을 줄일 수 있다.In addition, when the trenches T and the openings H are formed, the
이후, 상기 제 1 보호막(250)에 형성된 콘텍홀(C)을 통해 노출된 상기 드레인 전극(142b)과 전기적으로 연결된 화소 전극(160)을 형성한다. Thereafter, the
도 4b를 참조하면, 상기 화소 전극(160)을 포함하는 상기 제 1 보호막(250)상에 제 2 보호막(260)을 형성한다. 여기서, 상기 제 2 보호막(260)은 상기 트렌치(T)에 충진되도록 형성한다. 이때, 상기 제 2 보호막(260)은 상기 게이트 절연막(120)보다 유전율이 작은 절연물질로 형성한다. 상기 절연물질은 아크릴계 수지, 노볼락계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나로 형성될 수 있다. 상기 제 2 보호막(260) 은 스핀코팅, 딥코팅, 롤코팅, 바코팅, 스크린 프린팅 또는 잉크젯 프린팅중에 어느 하나의 방식을 이용하여 형성할 수 있다. Referring to FIG. 4B, a
이후, 상기 제 2 보호막(260)상에 배향막(270)을 더 형성할 수 있다. 상기 배향막(270)은 산화실리콘을 사방증착법을 통해 형성할 수 있다. 또는 상기 산화실리콘을 증착한 뒤, 기계적인 연마공정을 통한 러빙공정을 수행하여 형성할 수 있다. 또는 상기 배향막(270)은 폴리 이미드계 수지를 스핀코팅, 딥코팅, 롤코팅, 바코팅, 스크린 프린팅 또는 잉크젯 프린팅중에 어느 하나의 방식을 이용하여 도포한 뒤, 러빙 공정을 통해 형성할 수 있다.Thereafter, an
도 5a 및 도 5b는 본 발명의 제 3 실시예에 따른 어레이 기판을 도시한 도면들이다. 여기서, 도 5a는 상기 어레이 기판의 평면도이고, 도 5b는 도 5a를 Ⅱ-Ⅱ'로 취한 단면도이다. 이때, 보호막을 유기막으로 형성하는 것을 제외하고, 상술한 제 1 실시예에 따른 어레이 기판과 동일한 구성 요소를 가지며, 동일한 구성 요소는 동일한 참조번호를 부여한다. 또, 반복되는 설명은 생략하여 기술한다.5A and 5B illustrate an array substrate according to a third embodiment of the present invention. 5A is a plan view of the array substrate, and FIG. 5B is a cross-sectional view of FIG. 5A taken as II-II '. In this case, except that the protective film is formed of an organic film, the same components as those of the array substrate according to the first embodiment are described, and the same components are given the same reference numerals. In addition, repeated description is abbreviate | omitted and described.
도 5a 및 도 5b를 참조하면, 상기 어레이 기판은 먼저 기판(100)이 위치한다. 상기 기판(100)상에 일 방향을 가지는 게이트 배선(111)과, 상기 게이트 배선(111)이 분기되어 형성된 게이트 전극(112)이 위치한다. 상기 게이트 배선(111)과 평행하게 배치된 공통 배선(113)과, 상기 공통 배선(113)과 연결되며, 다수개로 분할된 공통 전극(114)이 위치한다. 5A and 5B, the
상기 게이트 배선(111)을 포함하는 상기 기판(100) 전면에 걸쳐 게이트 절연 막(120)이 위치한다. 상기 게이트 절연막(120)은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다.The
상기 게이트 전극(112)에 대응된 상기 게이트 절연막(120)상에 활성층(131a)과 오믹콘텍층(131b)이 순차적으로 위치하는 반도체층(131)과, 상기 반도체층(131)의 양 단부 상에 분리된 소스/드레인 전극(142a, 142b)이 위치한다. 한편, 상기 게이트 절연막(120)상에 상기 게이트 배선(111)과 교차되어 형성된 데이터 배선(141)이 위치한다. 상술한 바와 같이, 상기 데이터 배선(141)하부에 반도체층(131)이 위치할 수 있다. 이때, 상기 드레인 전극(142b)은 상기 공통 배선(113)과 중첩되도록 형성하여, 캐패시터를 형성할 수 있다. 이는 상기 게이트 배선(111)과 상기 화소 전극(160) 사이에 유전율이 작은 보호막(350)이 개재됨에 따라, 상기 게이트 배선(111)과 상기 화소 전극(160) 사이에 생성되는 캐패시턴스가 감소될 수 있기 때문이다.The
이때, 상기 게이트 절연막(120)은 상기 공통 전극(114)과 상기 데이터 배선(141)사이에 기생 용량이 발생하는 것을 방지하기 위한 트렌치(T)를 형성한다.In this case, the
상기 트렌치(T)는 상기 기판(100)을 노출하며, 상기 데이터 배선(141)과 인접하는 상기 공통 전극(114)의 끝단부를 일부 노출하도록 형성할 수 있다. The trench T may expose the
상기 트렌치(T)에 충진되며, 상기 게이트 절연막(120)상에 보호막(350)이 형성되어 있다. 여기서, 상기 보호막(350)은 상기 데이터 배선(141)과 상기 공통 전극(114)사이에 기생 용량이 발생하는 것을 방지하기 위해, 상기 게이트 절연막(120)보다 유전율이 작은 절연물질로 형성한다. 상기 절연물질은 아크릴계 수지, 노볼락계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나로 형성될 수 있다.Filled in the trench (T), a
여기서, 상기 보호막(350)을 유기막으로 형성함으로써, 다수의 배선과 상기 박막트랜지스터(Tr)에 의해 발생된 단차를 극복할 수 있어, 러빙 공정의 균일도를 향상시킬 수 있다. Here, by forming the
상기 보호막(350)은 상기 드레인 전극(142b)을 일부 노출하는 콘텍홀(C)이 형성되어 있다. In the
상기 콘텍홀을 통해 노출된 상기 드레인 전극(142b)과 전기적으로 연결된 화소 전극(160)이 위치한다.The
또, 상기 화소 전극(160)상에 액정의 배향하는 배향막(370)이 더 위치할 수 있다. 상기 배향막(370)은 산화실리콘 또는 폴리이미드계 수지로 형성할 수 있다.An
도 6a 내지 도 6c는 본 발명의 제 3 실시예에 따른 어레이 기판의 제조 공정을 도시한 공정도들이다. 여기서, 상기 보호막을 유기막으로 형성하는 것을 제외하고, 상술한 제 1 실시예에 따른 어레이 기판의 제조 공정과 유사하게 형성되는바, 반복되는 설명은 생략하여 기술한다.6A through 6C are process diagrams illustrating a manufacturing process of an array substrate according to a third exemplary embodiment of the present invention. Here, except that the protective film is formed of an organic film, it is formed similarly to the manufacturing process of the array substrate according to the first embodiment described above, and thus repeated description will be omitted.
도 6a를 참조하면, 기판(100)상에 게이트 배선(111), 게이트 전극(112), 공통 배선(113) 및 공통전극(114)을 형성한다. 이후, 상기 게이트 배선(111)을 포함하는 상기 기판(100)전면에 걸쳐 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 산화실리콘막, 질화실리콘막 또는 이들의 적층막 중 어느 하나일 수 있다.Referring to FIG. 6A, a
상기 게이트 절연막(120)상에 감광성막 패턴을 형성한 뒤, 상기 감광성막 패턴에 따라 상기 게이트 절연막(120)을 건식식각하여 트렌치(T)를 형성한다. 여기서, 상기 트렌치(T)는 후속공정에서 생성될 데이터 배선과 인접하여 위치하는 상기 공통전극(114)과, 상기 데이터 배선(141)의 형성영역 사이에 형성된다.After forming a photosensitive film pattern on the
이후, 상기 게이트 절연막(120)상에 반도체층(131)과 상기 반도체층(131) 양 단부상에 각각 위치하는 소스/드레인 전극(342a, 342b)을 형성한다. 이와 동시에, 상기 게이트 절연막(120)상에 데이터 배선(141)이 형성된다. 여기서, 상기 드레인 전극(342b)은 상기 공통 배선(113)과 일부 중첩되도록 형성하여, 캐패시터를 형성할 수 있다.Subsequently, source /
상기 트렌치(T)에 충진되며, 상기 소스/드레인 전극(142a, 142b)을 포함하는 상기 게이트 절연막(120)상에 위치하는 보호막(350)을 형성된다. 상기 보호막(350)은 상기 게이트 절연막(120)보다 유전율이 작은 절연물질로 형성한다. 이를테면, 상기 보호막(350)은 아크릴계 수지, 노볼락계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나로 형성할 수 있다. 이때, 상기 보호막(350)은 스핀코팅, 딥코팅, 롤코팅, 바코팅, 스크린 프린팅 또는 잉크젯 프린팅중에 어느 하나의 방식을 이용하여 형성될 수 있다. A
이로써, 상기 데이터 배선(141)과 상기 공통 전극(114)사이에 발생되는 기생 용량을 감소시킬 수 있다.As a result, parasitic capacitance generated between the
도 6b를 참조하면, 상기 보호막(350)에 상기 드레인 전극(342b)을 일부분 노 출하는 콘텍홀(C)을 형성한다. 상기 콘텍홀(C)은 상기 보호막(350)에 노광 및 현상 공정을 거쳐 형성할 수 있다.Referring to FIG. 6B, a contact hole C partially exposing the
도 6c를 참조하면, 상기 콘텍홀(C)을 통해 노출된 상기 드레인 전극(342b)과 전기적으로 연결된 화소 전극(160)을 형성한다.Referring to FIG. 6C, the
이후, 상기 화소 전극(160)을 포함하는 상기 보호막(350)상에 배향막(370)을 더 형성할 수 있다.Thereafter, an
상기 배향막(370)은 산화실리콘을 사방증착법을 통해 형성할 수 있다. 또는 상기 산화실리콘을 증착한 뒤, 기계적인 연마공정을 통한 러빙공정을 수행하여 형성할 수 있다. 또는 상기 배향막(270)은 폴리 이미드계 수지를 스핀코팅, 딥코팅, 롤코팅, 바코팅, 스크린 프린팅 또는 잉크젯 프린팅중에 어느 하나의 방식을 이용하여 도포한 뒤, 러빙 공정을 통해 형성할 수 있다.The
상기한 바와 같이 본 발명에 따르면, 데이터 배선과 공통전극간에 발생되는 보조 용량을 감소시킬 수 있는 어레이 기판 및 이의 제조방법을 제공할 수 있다.As described above, the present invention can provide an array substrate and a method of manufacturing the same, which can reduce the storage capacitance generated between the data line and the common electrode.
또, 공정 수를 절감하며, 화질 저하를 방지할 수 있다.In addition, the number of processes can be reduced, and image quality can be prevented.
또, 어레이 기판의 평탄성을 향상시킬 수 있어, 균일한 러빙 공정을 수행할 수 있다.In addition, the flatness of the array substrate can be improved, and a uniform rubbing process can be performed.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬수 있음을 이해할 수 있을 것이다.Although described above with reference to embodiments of the present invention, those skilled in the art can variously modify and change the present invention without departing from the spirit and scope of the invention described in the claims below. You will understand.
Claims (41)
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