KR101123073B1 - 지연고정루프회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

지연고정루프회로 및 이를 이용한 반도체 메모리 장치 Download PDF

Info

Publication number
KR101123073B1
KR101123073B1 KR1020090044468A KR20090044468A KR101123073B1 KR 101123073 B1 KR101123073 B1 KR 101123073B1 KR 1020090044468 A KR1020090044468 A KR 1020090044468A KR 20090044468 A KR20090044468 A KR 20090044468A KR 101123073 B1 KR101123073 B1 KR 101123073B1
Authority
KR
South Korea
Prior art keywords
delay
clock
lock
delay lock
signal
Prior art date
Application number
KR1020090044468A
Other languages
English (en)
Other versions
KR20100125654A (ko
Inventor
최훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090044468A priority Critical patent/KR101123073B1/ko
Priority to US12/490,619 priority patent/US7948289B2/en
Priority to TW098123133A priority patent/TW201042923A/zh
Priority to JP2009186694A priority patent/JP5683086B2/ja
Publication of KR20100125654A publication Critical patent/KR20100125654A/ko
Application granted granted Critical
Publication of KR101123073B1 publication Critical patent/KR101123073B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

반도체 장치의 지연고정루프회로에 관한 것으로써, 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 지연고정신호를 생성하기 위한 위상비교부와 지연고정을 이루기 위해 상기 지연고정신호에 응답하여 상기 소스 클록을 지연시켜 지연고정클록으로써 출력하되, 한계 지연량에 도달한 이후에도 지연고정이 이루어지지 않은 경우 지연종료신호를 활성화시키기 위한 클록지연부와 상기 지연고정클록에 상기 소스 클록의 실제 출력 경로의 지연시간을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부, 및 상기 지연고정신호 및 상기 지연종료신호에 응답하여 지연고정 동작을 종료시키기 위한 지연고정동작 제어부를 구비하는 지연고정루프회로를 제공한다.
지연고정루프회로, 한계 지연량, 지연종료신호, 지연라인

Description

지연고정루프회로 및 이를 이용한 반도체 메모리 장치{DELAY LOCKED LOOP CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 지연고정루프회로에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부클록에 동기된 내부클록를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부클록과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부클록에 동기되어 출력되는데, 내부클록은 처음에 메모리로 인가될 때에는 외부클록과 동기된 상태로 인가되지만, 메모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부 클록과 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클록이 메모리 컨트롤러에서 인가되는 외부클록의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부클록에 역보상하여 내부클록과 외부클록이 동기되도록 해야한다.
이러한 역활을 수행하는 클록 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프(DLL)회로가 있다.
이 중 외부클록의 주파수와 내부클록의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상고정루프(PLL)를 사용한다. 하지만, 외부클록의 주파수와 내부클록의 주파수가 동일한 경우에는 위상고정루프(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연고정루프(DLL)회로를 주로 사용한다.
즉, 반도체 메모리 소자의 경우는 사용되는 주파수가 동일하므로 클록 동기회로로서 주로 지연고정루프(DLL)회로를 사용한다.
그 중에서도 반도체 메모리 소자에서는 고정 지연 값을 저장할 수 있는 레지스터를 구비하여 전원차단시, 레지스터에 고정 지연 값을 저장하였다가 다시 전원이 인가되면 레지스터에 저장되어 있던 고정 지연 값을 로딩하여 내부클록을 고정하는데 사용함으로써 반도체 메모리 소자의 최초 동작시 내부클록과 외부클록의 위상차이가 상대적으로 작은 시점에서 클록 동기 동작을 수행할 수 있고, 최초 동작 이후에도 내부클록과 외부클록의 위상차이에 따라 레지스터의 지연 값이 변동하는 폭을 조절함으로써 내부클록과 외부클록이 동기되는데 소요되는 시간을 줄일 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)회로가 가장 널리 사용되고 있다.
도 1은 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로는, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하고, 비교결과에 대응하여 지연고정신호(DELAY_LOCK_CTL)를 생성하기 위한 위상비교부(100)와, 지연고정을 이루기 위해 지연고정신호(DELAY_LOCK_CTL)에 응답하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하기 위한 클록지연부(120), 및 지연고정클록(DLLCLK)에 소스 클록(REFLCK)의 실제 출력 경로의 지연시간을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연복제모델부(140)를 구비한다.
전술한 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성을 바탕으로 기본적인 락킹 동작을 설명하면, 락킹 전 상태에서 서로 다른 위상을 갖는 소스 클록(REFCLK)의 기준 에지 - 일반적으로 상승 에지(rising edge)를 가리키며, 하강 에지(falling edge)가 되어도 상관없음 - 와 피드백 클록(FBCLK)의 기준 에지가 동기화되도록 하기 위해 소스 클록(REFCLK)의 위상을 지연시켜 지연고정클록(DLLCLK)으로서 출력하는 동작을 수행하며, 이때, 지연고정클록(DLLCLK)은 소스 클록(REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(FBCLK)으로서 출력하므로 소스 클록(REFCLK)의 위상을 지연시키는 량이 증가함에 따라 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상차이가 점점 줄어들게 된다.
그런데, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로에서는 소스 클록(REFCLK)의 위상을 지연시켜 지연고정클록(DLLCLK)으로써 출력하기 까지 적용할 수 있는 최대 지연량이 설정되어 있기 때문에, 최대 지연량이 적용되기 전에 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상이 동기화되지 않는다면, 지연고정루프 동작이 종료되지 않는다는 문제점이 발생한다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 레지스터 제어형 지연고정루프회로로 입력되는 소스 클록(REFCLK)과 출력되는 지연고정클록(DLLCLK)간의 위상차이가 최대 값에 도달하는지를 감지하여 레지스터 제어형 지연고정루프회로의 동작을 제어할 수 있는 스킴(scheme)을 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 지연고정신호를 생성하기 위한 위상비교부; 지연고정을 이루기 위해 상기 지연고정신호에 응답하여 상기 소스 클록을 지연시켜 지연고정클록으로써 출력하되, 한계 지연량에 도달한 이후에도 지연고정이 이루어지지 않은 경우 지연종료신호를 활성화시키기 위한 클록지연부; 상기 지연고정클록에 상기 소스 클록의 실제 출력 경로의 지연시간을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부; 및 상기 지연고정신호 및 상기 지연종료신호에 응답하여 지연고정 동작을 종료시키기 위한 지연고정동작 제어부를 구비하는 지연고정루프회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 지연고정신 호를 생성하기 위한 위상비교부; 지연고정을 이루기 위해 상기 지연고정신호에 응답하여 상기 소스 클록을 지연시켜 지연고정클록으로써 출력하되, 한계 지연량에 도달한 이후에도 지연고정이 이루어지지 않은 경우 지연종료신호를 활성화시키기 위한 클록지연부; 상기 지연고정클록에 상기 소스 클록의 실제 출력 경로의 지연시간을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부; 및 내부데이터를 상기 지연고정클록에 동기화시켜 외부로 출력하되, 상기 지연고정신호 및 상기 지연종료신호에 응답하여 그 동작이 온/오프 제어되는 내부데이터 출력부를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 지연고정신호 및 지연종료신호에 응답하여 외부전원전압 또는 내부전원전압 - 상기 외부전원전압보다 낮은 전압레벨을 가짐 - 을 선택적으로 공급하기 위한 전원전압 선택부; 상기 전원전압 선택부를 통해 공급되는 전원전압을 전원으로 사용하며, 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 상기 지연고정신호를 생성하기 위한 위상비교부; 상기 전원전압 선택부를 통해 공급되는 전원전압을 전원으로 사용하며, 지연고정을 이루기 위해 상기 지연고정신호에 응답하여 상기 소스 클록을 지연시켜 지연고정클록으로써 출력하되, 한계 지연량에 도달한 이후에도 지연고정이 이루어지지 않은 경우 상기 지연종료신호를 활성화시키기 위한 클록지연부; 및 상기 지연고정클록에 상기 소스 클록의 실제 출력 경로의 지연시간을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부를 구비하는 지연고정루프회로를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 지연종료신호에 대응하는 지연고정 인에이블 구간에서 외부 클록을 구동하여 소스 클록으로서 출력하고, 지연고정 디스에이블 구간에서 상기 외부 클록을 구동하여 지연고정클록으로서 출력하기 위한 클록 구동부; 상기 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 지연고정신호를 생성하기 위한 위상비교부; 지연고정을 이루기 위해 상기 지연고정신호에 응답하여 상기 소스 클록을 지연시켜 상기 지연고정클록으로써 출력하되, 한계 지연량에 도달한 이후에도 지연고정이 이루어지지 않은 경우 상기 지연종료신호를 활성화시키기 위한 클록지연부; 및 상기 지연고정클록에 상기 소스 클록의 실제 출력 경로의 지연시간을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부를 구비하는 지연고정루프회로를 제공한다.
전술한 본 발명은 레지스터 제어형 지연고정루프회로로 입력되는 소스 클록(REFCLK)과 출력되는 지연고정클록(DLLCLK)간의 위상차이가 최대 값에 도달하는지를 감지한 결과에 따라 레지스터 제어형 지연고정루프회로의 지연고정동작을 강제로 종료함으로써, 레지스터 제어형 지연고정루프회로의 지연고정동작이 무한대로 반복되는 것을 방지하는 효과가 있다.
또한, 레지스터 제어형 지연고정루프회로로 입력되는 소스 클록(REFCLK)과 출력되는 지연고정클록(DLLCLK)간의 위상차이가 최대 값에 도달하는지를 감지한 결 과에 따라 레지스터 제어형 지연고정루프회로로 공급되는 전원전압의 전압레벨을 조절함으로써, 레지스터 제어형 지연고정루프회로의 지연고정루프 동작으로 인해 소모되는 전류의 크기를 최소한으로 유지하는 효과가 있다.
또한, 레지스터 제어형 지연고정루프회로로 입력되는 소스 클록(REFCLK)과 출력되는 지연고정클록(DLLCLK)간의 위상차이가 최대 값에 도달하는지를 감지한 결과에 따라 반도체 메모리 장치의 코어영역에서 출력되는 내부데이터를 외부로 구동시켜줌으로써, 레지스터 제어형 지연고정루프회로 동작의 신뢰성을 향상시키는 효과가 있다.
또한, 레지스터 제어형 지연고정루프회로로 입력되는 소스 클록(REFCLK)과 출력되는 지연고정클록(DLLCLK)간의 위상차이가 최대 값에 도달하는지를 감지한 결과에 따라 레지스터 제어형 지연고정루프회로의 동작을 온/오프 제어함으로써, 레지스터 제어형 지연고정루프회로의 동작으로 인해 발생하는 전류의 소모를 완전히 제거할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
(제1 실시예)
도 2는 본 발명의 제1 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 2를 참조하면, 외부에서 인가되는 클록(CLK, CLK#)을 버퍼링하기 위한 클록 버퍼링부(280)와, 클록 인에이블 신호(CKE)에 응답하여 클록 버퍼링부(280)의 출력클록(BUF_CLK)을 구동하여 소스 클록(REFCLK)으로서 출력하기 위한 소스 클록 구동부(260)와, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하고, 비교결과에 대응하여 지연고정신호(DELAY_LOCK_CTRL)를 생성하기 위한 위상비교부(200)와, 지연고정을 이루기 위해 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로써 출력하되, 한계 지연량에 도달하는 것에 응답하여 지연종료신호(DELAY_END_CTRL)를 생성하기 위한 클록지연부(220)와, 지연고정클록(DLLCLK)에 소스 클록(REFCLK)의 실제 출력 경로의 지연시간을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연복제모델부(240)와, 지연고정신호(DELAY_LOCK_CTRL) 및 지연종료신호(DELAY_END_CTRL)에 응답하여 지연고정 동작을 종료시키기 위한 지연고정동작 제어부(250)를 구비한다.
여기서, 클록 버퍼링부(280)는, 외부에서 인가되는 클록(CLK, CLK#)을 버퍼링하여 내부에서 사용되는 클록(BUF_CLK)을 생성하는 동작을 수행한다.
그리고, 소스 클록 구동부(260)는, 클록 인에이블 신호(CKE)가 활성화된 구간에서 버퍼링된 클록(BUF_CLK)을 소스 클록(REFCLK)으로서 출력하는 동작을 수행하고, 클록 인에이블 신호(CKE)가 비활성화된 구간에서 버퍼링된 클록(BUF_CLK)을 소스 클록(REFCLK)으로서 출력하는 동작을 수행하지 않는다. 즉, 클록 인에이블 신호(CKE)가 활성화된 구간에서는 소스 클록(REFCLK)이 버퍼링된 클록(BUF_CLK)과 동일하게 토글링하는 상태가 되지만, 클록 인에이블 신호(CKE)가 비활성화된 구간에서는 버퍼링된 클록(BUF_CLK)의 토글링과 상관없이 소스 클록(REFCLK)은 토글링하지 않는다.
참고로, 클록 인에이블 신호(CKE)의 경우, 반도체 메모리 장치의 노말한 동작에서 항상 활성화된 상태를 유지하다가 반도체 메모리 장치의 파워 소모를 줄이기 위해 진입할 수 있는 파워 다운 모드(Power Down Mode)와 같은 특수한 동작모드에서 비활성화될 수 있다.
그리고, 위상비교부(200)는, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점에서 소스 클록(REFCLK)의 기준에지 - 일반적으로 상승에지(rising edge)를 의미하며, 하강에지(falling edge)가 되어도 상관없음 - 보다 피드백 클록(FBCLK)의 기준에지가 뒤쪽에 위치한 경우 지연고정신호(DELAY_LOCK_CTRL)를 로직'하이'(High)로 활성화시켜 출력하고, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점에서 소스 클록(REFCLK)의 기준에지보다 피드백 클록(FBCLK)의 기준에지가 앞쪽에 위치한 경우 지연고정신호(DELAY_LOCK_CTRL)를 로직'로우'(Low)로 비활성화시켜 출력한다.
그리고, 지연고정동작 제어부(250)는, 클록지연부(220)에 구비된 지연라인(220)에서 출력되는 지연종료신호(DELAY_END_CTRL)가 로직'로우'(Low)로 비활성화되는 경우, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점이 예정된 횟수만큼 반복될 동안 지연고정신호(DELAY_LOCK_CTRL)가 반복적으로 로직'하이'(High)의 활성화상태와 로직'로우'(Low)의 비활성화상태를 천이하는 것에 응답하여 출력되는 신호(DELAY_LOCK_END)를 로직'하이'(High)로 활성화시킴으로써 클록지연부(220)의 지연량을 고정시켜 지연고정 동작을 종료시킨다.
즉, 지연고정동작 제어부(250)는, 클록지연부(220)에 구비된 지연라인(220)에서 출력되는 지연종료신호(DELAY_END_CTRL)가 로직'로우'(Low)로 비활성화되는 경우, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점이 예정된 횟수만큼 반복될 동안 지연고정신호(DELAY_LOCK_CTRL)가 로직'하이'(High) 또는 로직'로우'(Low) 중 어느 하나의 논리레벨로 고정되어 변동하지 않는 것에 응답하여 출력되는 신호(DELAY_LOCK_END)를 로직'로우'(Low)로 비활성화시킴으로써 지연고정 동작이 계속 수행되어 클록지연부(220)의 지연량이 변동할 수 있도록 한다.
또한, 지연고정동작 제어부(250)는, 클록지연부(220)에 구비된 지연라인(220)에서 출력되는 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되는 경우, 지연고정신호(DELAY_LOCK_CTRL)의 논리레벨과 상관없이 출력되는 신호(DELAY_LOCK_END)를 로직'하이'(High)로 활성화시킴으로써 클록지연부(220)의 지연량을 고정시켜 지연고정 동작을 종료시킨다.
그리고, 클록지연부(220)는, 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 다수의 비트로 이루어진 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동하되, 지연고정동작 제어부(250)의 출력신호(DELAY_LOCK_END)에 응답하여 지연고정코 드(DELAY_LOCK_CODE<0:N>)의 값을 고정하는 지연제어부(222), 및 지연고정코드(DELAY_LOCK_CODE<0:N>) 값에 대응하는 지연량만큼 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하되, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 한계 지연량에 대응하는 값보다 클 경우 지연종료신호(DELAY_END_CTRL)를 활성화시키는 지연라인(224)을 구비한다.
여기서, 클록지연부(220)의 구성요소 중 지연제어부(222)는, 지연고정 동작이 수행되는 중이고 지연고정동작 제어부(250)의 출력신호(DELAY_LOCK_END)가 로직'로우'(Low)로 비활성화된 상태에서는, 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키고. 지연고정 동작이 수행되는 중이고 지연고정동작 제어부(250)의 출력신호(DELAY_LOCK_END)가 로직'하이'(High)로 활성화된 상태에서는, 업데이트 시점 및 지연고정신호(DELAY_LOCK_CTRL)의 값과 상관없이 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키지 않으며, 지연고정 동작이 종료된 이후에는 업데이트 시점 및 지연고정신호(DELAY_LOCK_CTRL)의 값과 상관없이 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키지 않는다.
즉, 클록지연부(220)의 구성요소 중 지연제어부(222)는, 지연고정 동작이 수행되는 중이고 지연고정동작 제어부(250)의 출력신호(DELAY_LOCK_END)가 로직'로우'(Low)로 비활성화된 상태에서는, 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 증가시키고, 예정된 주기로 반복되는 업 데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 감소시키게 된다.
그리고, 클록지연부(220)의 구성요소 중 지연라인(224)은, 소스 클록(REFCLK)을 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값에 대응하는 지연량만큼 지연시켜 지연고정클록(DLLCLK)으로서 출력하는 동작을 수행하며, 이때, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값에 대응하는 지연량은 상대적인 값으로 미리 설정되어 있어야 한다.
예를 들어, 지연고정코드(DELAY_LOCK_CODE<0:N>)가 4비트로 이루어진 신호라고 가정하면, 그 값이 '0 0 0 0'일 때는 그에 대응하여 소스 클록(REFCLK)을 전혀 지연시키지 않고 그대로 지연고정클록(DLLCLK)으로서 출력되도록 설정하고, 그 값이 '0 0 0 1', '0 0 1 0', '0 0 1 1', '0 1 0 0', … 식으로 증가하면 증가할수록 소스 클록(REFCLK)을 더 많이 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정할 수 있다. 이때, 지연고정코드(DELAY_LOCK_CODE<0:N>)는 지연고정 동작의 시작시점에서 미리 설정되는 초기값을 가질 수 있으며, 일반적으로 초기값은 '0 0 0 0'과 같이 가장 작은 값을 선택하지 않고 '0 1 1 0' 과 같이 중간에 위치하는 값을 선택하게 된다.
또한, 도면에 직접적으로 도시되지는 않았지만 지연라인(224)에 다수의 단위지연소자(unit delay)들이 구비되도록 구성하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 증가하면 증가할수록 더 많은 개수의 단위지연소자(unit delay)를 사용하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으 로서 출력되도록 설정하고, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 감소하면 감소할수록 더 적은 개수의 단위지연소자(unit delay)를 사용하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정할 수 있다.
그런데, 지연라인(224)에 구비되는 단위지연소자(unit delay)의 개수는 설계자에 의해 미리 설정될 수 있는 값이며, 설계과정에서 한 번 그 값이 설정된 이후에는 다시 변경시키기 용이한 값이 아니다. 또한, 단위지연소자(unit delay)의 개수가 늘어난다는 것은 곧 면적의 증가를 의미하는 것이므로 모든 경우의 수를 모두 가정하여 그 개수를 마냥 늘려놓는 것은 매우 비효율적이다.
때문에, 지연라인(224)을 통해 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하기까지 선택 가능한 한계 지연량이 존재할 수밖에 없으며, 종래기술에서와 같이 한계 지연량에 도달한 이후에도 소스 클록(REFLCK)과 피드백 클록(FBCLK)의 위상이 동기화되지 않은 상태가 되어 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 계속 증가한다면, 정상적으로 지연고정 동작이 종료되지 못하는 문제가 발생하게 된다.
따라서, 본원발명의 제1 실시예에 따른 지연라인(224)에서 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되기까지 할 수 있는 한계 지연량에 도달하게 되면, 지연종료신호(DELAY_END_CTRL)를 로직'하이'(High)로 활성화시켜 출력한다.
동시에, 지연고정동작 제어부(250)에서는 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 출력되는 신호(DELAY_LOCK_END)를 로직'하이'(High)로 활성화시켜 출력하고, 지연제어부(222)에서는 지연고정동작 제어부(250)에서 출력되는 신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 고정시킴으로써, 지연고정 동작이 강제로 종료되도록 할 수 있다.
이렇게, 본원발명의 제1 실시예를 레지스터 제어형 지연고정루프(DLL)회로에 적용하게 되면, 지연고정 동작이 수행되는 중에 소스 클록(REFCLK)과 출력되는 지연고정클록(DLLCLK)간의 위상차이가 최대 값에 도달하는지를 감지한 결과에 따라 레지스터 제어형 지연고정루프회로의 지연고정동작을 강제로 종료함으로써, 레지스터 제어형 지연고정루프(DLL)회로의 지연고정동작이 무한대로 반복되는 것을 방지할 수 있다.
이때, 본원발명의 제1 실시예에서 지연라인(224)이 한계 지연량에 도달하여 지연종료신호(DELAY_END_CTRL) 및 지연고정동작 제어부(250)의 출력신호(DELAY_LOCK_END)가 로직'하이'(High)로 활성화된다고 하여도 지연고정 동작이 종료되는 것일 뿐 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상이 동기화된 상태가 아니기 때문에 내부 데이터 출력부(290)에서 출력되는 데이터(DQ DATA)의 위상이 외부 클록(CLK, CLK#)에 완전히 동기된 상태가 될 수 없다. 그럼에도 불구하고 본원발명의 제1 실시예에 따른 지연고정 동작이 효과적인 이유는 지연고정루프(DLL)회로의 동작이 일반적으로 도 7에 도시된 바와 같기 때문이다.
구체적으로 도 7을 참조하면, 도 7은 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK) - 실제로는 외부 클록(CLK, CLK#)과 소 스 클록(REFCLK)의 위상이 약간 차이가 있을 수 있음 - 의 주파수가 상대적으로 높은 주파수(High frequency)를 갖는 경우(A)와, 상대적으로 낮은 주파수(Low frequency)를 갖는 경우(B)로 나뉘어져 있는 것을 알 수 있다.
그 중, 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 주파수(High frequency)를 갖는 경우(A)를 먼저 살펴보면, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 상태이기 때문에 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)도 상대적으로 짧은 상태인 것을 알 수 있다.
이때, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 피드백 클록(FBCLK)의 기준에지의 위상 차이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어설 수 없으므로, 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어서지 못하는 상태가 되는 것을 알 수 있다.
즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 상태에서는 피드백 클록(FBCLK)을 상대적으로 조금만 지연시켜도 지연고정 동작이 종료될 수 있으므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하지 않고도 지연고정 동작이 종료되는 것이 가능하다는 것을 알 수 있다.
반대로, 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 주파수(Low frequency)를 갖는 경우(B) 를 살펴보면, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태이기 때문에 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)도 상대적으로 긴 상태인 것을 알 수 있다.
이때, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 피드백 클록(FBCLK)의 기준에지의 위상 차이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어설 수 없으므로, 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어서지 못하는 상태가 되는 것을 알 수 있다.
때문에, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)가 매우 긴 상태이므로 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이도 매우 길어져야 하는 것을 알 수 있다.
즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태에서는 피드백 클록(FBCLK)을 상대적으로 매우 많이 지연시켜야만 지연고정 동작이 종료될 수 있으므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하고도 지연고정 동작이 종료될 수 없는 상태가 존재할 수 있다는 것을 알 수 있다.
이렇게, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태에서는 피드백 클록(FBCLK)의 기준에지와 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지가 완전히 동기화되는 것이 불가능한 상태가 존재하지만, 본원발명의 제1 실시예에 따른 지연고정루프(DLL)회로에서는 이를 감지하여, 강제로 지연고정 동작을 종료시키며, 비록, 지연고정 동작이 종료된 상태이지만, 피드백 클록(FBCLK)의 기준에지와 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지가 크게 차이나지 않는 지점까지 진행되어 있는 상태라는 것을 알 수 있다.
즉, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하고도 지연고정 동작이 종료될 수 없는 상태라는 것은 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태라는 것과 동일한 상태이며, 이는, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 출력 주파수 또한 상대적으로 낮은 상태라는 것을 의미하므로, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 스큐(skew)가 약간 차이가 난다고 해도 그 값을 인식하는 데에는 큰 문제가 없는 상태라는 것을 의미한다.
따라서, 본원발명의 제1 실시예에 따른 지연고정 동작이 적용된 지연고정루프(DLL)회로에서 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되어 지연고정 동작이 강제로 종료되는 경우는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)이 상대적으로 낮은 주파수를 갖는 상태, 즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)가 매우 긴 상태가 되는 경우뿐이므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용한 상태에서 소스 클록(REFCLK)과 피드백 클록(FBCLK)간에 발생하는 위상차이에 대응하는 길이정도는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)의 길이에 대비하면 매우 짧은 길이에 불과하므로, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 값을 인 식하는 부분에서는 아무런 영향을 끼치지 않는다.
(제2 실시예)
도 3은 본 발명의 제2 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 3을 참조하면, 외부에서 인가되는 클록(CLK, CLK#)을 버퍼링하기 위한 클록 버퍼링부(380)와, 클록 인에이블 신호(CKE)에 응답하여 클록 버퍼링부(380)의 출력클록(BUF_CLK)을 구동하여 소스 클록(REFCLK)으로서 출력하기 위한 소스 클록 구동부(360)와, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하고, 비교결과에 대응하여 지연고정신호(DELAY_LOCK_CTRL)를 생성하기 위한 위상비교부(300)와, 지연고정을 이루기 위해 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로써 출력하되, 한계 지연량에 도달하는 것에 응답하여 지연종료신호(DELAY_END_CTRL)를 생성하기 위한 클록지연부(320)와, 지연고정클록(DLLCLK)에 소스 클록(REFCLK)의 실제 출력 경로의 지연시간을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연복제모델부(340)와, 내부데이터(DATA BUS)를 지연고정클록(DLLCLK)에 동기화시켜 외부로 출력(DQ DATA)하되, 지연고정신호(DELAY_LOCK_CTRL) 및 지연종료신호(DELAY_END_CTRL)에 응답하여 그 동작이 온/오프 제어되는 내부데이터 출력부(390)를 구비한다.
여기서, 클록 버퍼링부(380)는, 외부에서 인가되는 클록(CLK, CLK#)을 버퍼링하여 내부에서 사용되는 클록(BUF_CLK)을 생성하는 동작을 수행한다.
그리고, 소스 클록 구동부(360)는, 클록 인에이블 신호(CKE)가 활성화된 구간에서 버퍼링된 클록(BUF_CLK)을 소스 클록(REFCLK)으로서 출력하는 동작을 수행하고, 클록 인에이블 신호(CKE)가 비활성화된 구간에서 버퍼링된 클록(BUF_CLK)을 소스 클록(REFCLK)으로서 출력하는 동작을 수행하지 않는다. 즉, 클록 인에이블 신호(CKE)가 활성화된 구간에서는 소스 클록(REFCLK)이 버퍼링된 클록(BUF_CLK)과 동일하게 토글링하는 상태가 되지만, 클록 인에이블 신호(CKE)가 비활성화된 구간에서는 버퍼링된 클록(BUF_CLK)의 토글링과 상관없이 소스 클록(REFCLK)은 토글링하지 않는다.
참고로, 클록 인에이블 신호(CKE)의 경우, 반도체 메모리 장치의 노말한 동작에서 항상 활성화된 상태를 유지하다가 반도체 메모리 장치의 파워 소모를 줄이기 위해 진입할 수 있는 파워 다운 모드(Power Down Mode)와 같은 특수한 동작모드에서 비활성화될 수 있다.
그리고, 위상비교부(300)는, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점에서 소스 클록(REFCLK)의 기준에지 - 일반적으로 상승에지(rising edge)를 의미하며, 하강에지(falling edge)가 되어도 상관없음 - 보다 피드백 클록(FBCLK)의 기준에지가 뒤쪽에 위치한 경우 지연고정신호(DELAY_LOCK_CTRL)를 로직'하이'(High)로 활성화시켜 출력하고, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점에서 소스 클록(REFCLK)의 기준에지보다 피드백 클록(FBCLK)의 기준에지가 앞쪽에 위치한 경우 지연고정신호(DELAY_LOCK_CTRL)를 로직'로우'(Low)로 비활성화시켜 출력한다.
그리고, 내부 데이터 출력부(390)는, 클록지연부(320)에 구비된 지연라인(320)에서 출력되는 지연종료신호(DELAY_END_CTRL)가 로직'로우'(Low)로 비활성화되는 경우, 지연고정신호(DELAY_LOCK_CTRL)에 대응하는 지연고정 동작이 수행되는 것에 응답하여 오프(Off)되어 내부 데이터(DATA BUS)를 외부로 출력(DQ DATA)시키지 않고, 지연고정신호(DELAY_LOCK_CTRL)에 대응하는 지연고정 동작이 수행되는지 않는 것에 응답하여 온(On)되어 내부 데이터(DATA BUS)를 외부로 출력(DQ DATA)시킨다.
즉, 내부 데이터 출력부(390)는, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점이 예정된 횟수만큼 반복될 동안 지연고정신호(DELAY_LOCK_CTRL)가 로직'하이'(High) 또는 로직'로우'(Low) 중 어느 하나의 논리레벨로 고정되어 변동하지 않는 것에 응답하여 오프(Off)되어 내부 데이터(DATA BUS)를 외부로 출력(DQ DATA)시키지 않고, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점이 예정된 횟수만큼 반복될 동안 지연고정신호(DELAY_LOCK_CTRL)가 반복적으로 로직'하이'(High)의 활성화상태와 로직'로우'(Low)의 비활성화상태를 천이하는 것에 응답하여 온(On)되어 내부 데이터(DATA BUS)를 외부로 출력(DQ DATA)시킨다.
또한, 내부 데이터 출력부(390)는, 클록지연부(320)에 구비된 지연라인(320)에서 출력되는 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되는 경우, 지연고정신호(DELAY_LOCK_CTRL)에 대응하는 지연고정 동작의 수행유무와 상관없이 온(On)되어 내부 데이터(DATA BUS)를 외부로 출력(DQ DATA)시킨다.
전술한 내부 데이터 출력부(390)의 동작 중 지연고정 동작 중에는 오프(Off)되어 내부 데이터(DATA BUS)를 외부로 출력(DQ DATA)시키지 않고, 지연고정 동작이 종료된 이후에는 온(On)되어 내부 데이터(DATA BUS)를 외부로 출력(DQ DATA)시킨다는 동작이 필요한 이유는, 지연고정 동작 중이라서 아직 외부 클록(CLK, CLK#)과 지연고정클록(DLLCLK)이 완전히 동기화되지 못한 상태에서 지연고정클록(DLLCLK)에 내부 데이터(DATA BUS)를 동기화시켜 출력해봤자 외부에서 그 값을 인식하기에 어려움이 있으므로 실제로 사용하지 못할 가능성이 높기 때문에 정확한 값을 갖지 못하는 데이터를 출력함으로 인해 소모되는 전류를 방지하기 위함이다.
따라서, 내부 데이터(DATA BUS)가 외부로 출력(DQ DATA)가 출력되기 위해서는 지연고정 동작이 완전히 종료된 이후에만 가능하게 되었는데, 그로 인해 다음과 같은 상황에서는 클록지연부(320)에서 지연고정 동작을 완전히 종료하지 못하게 되어 내부 데이터(DATA BUS)를 외부로 출력(DQ DATA)로 출력시키지 못하는 문제가 발생하였다.
먼저, 클록지연부(320)의 구성을 살펴보면, 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 다수의 비트로 이루어진 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동하는 지연제어부(322), 및 지연고정코드(DELAY_LOCK_CODE<0:N>) 값에 대응하는 지연량만큼 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하되, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 한계 지연량에 대응하는 값보다 클 경우 지연종료신호(DELAY_END_CTRL)를 활성화시키는 지연라인(324)을 구비한다.
여기서, 클록지연부(320)의 구성요소 중 지연제어부(322)는, 지연고정 동작 이 수행되는 상태에서는 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키고. 지연고정 동작이 종료된 이후에는 업데이트 시점 및 지연고정신호(DELAY_LOCK_CTRL)의 값과 상관없이 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키지 않는다.
즉, 클록지연부(320)의 구성요소 중 지연제어부(322)는, 지연고정 동작이 수행되는 상태에서는, 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 증가시키고, 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 감소시키게 된다.
그리고, 클록지연부(320)의 구성요소 중 지연라인(324)은, 소스 클록(REFCLK)을 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값에 대응하는 지연량만큼 지연시켜 지연고정클록(DLLCLK)으로서 출력하는 동작을 수행하며, 이때, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값에 대응하는 지연량은 상대적인 값으로 미리 설정되어 있어야 한다.
예를 들어, 지연고정코드(DELAY_LOCK_CODE<0:N>)가 4비트로 이루어진 신호라고 가정하면, 그 값이 '0 0 0 0'일 때는 그에 대응하여 소스 클록(REFCLK)을 전혀 지연시키지 않고 그대로 지연고정클록(DLLCLK)으로서 출력되도록 설정하고, 그 값이 '0 0 0 1', '0 0 1 0', '0 0 1 1', '0 1 0 0', … 식으로 증가하면 증가할수록 소스 클록(REFCLK)을 더 많이 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정할 수 있다. 이때, 지연고정코드(DELAY_LOCK_CODE<0:N>)는 지연고정 동작의 시작시점에서 미리 설정되는 초기값을 가질 수 있으며, 일반적으로 초기값은 '0 0 0 0'과 같이 가장 작은 값을 선택하지 않고 '0 1 1 0' 과 같이 중간에 위치하는 값을 선택하게 된다.
또한, 도면에 직접적으로 도시되지는 않았지만 지연라인(324)에 다수의 단위지연소자(unit delay)들이 구비되도록 구성하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 증가하면 증가할수록 더 많은 개수의 단위지연소자(unit delay)를 사용하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정하고, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 감소하면 감소할수록 더 적은 개수의 단위지연소자(unit delay)를 사용하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정할 수 있다.
그런데, 지연라인(324)에 구비되는 단위지연소자(unit delay)의 개수는 설계자에 의해 미리 설정될 수 있는 값이며, 설계과정에서 한 번 그 값이 설정된 이후에는 다시 변경시키기 용이한 값이 아니다. 또한, 단위지연소자(unit delay)의 개수가 늘어난다는 것은 곧 면적의 증가를 의미하는 것이므로 모든 경우의 수를 모두 가정하여 그 개수를 마냥 늘려놓는 것은 매우 비효율적이다.
때문에, 지연라인(324)을 통해 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하기까지 선택 가능한 한계 지연량이 존재할 수밖에 없으며, 종래기술에서와 같이 한계 지연량에 도달한 이후에도 소스 클록(REFLCK)과 피드백 클록(FBCLK)의 위상이 동기화되지 않은 상태가 되어 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 계속 증가한다면, 정상적으로 지연고정 동작이 종료되지 못하는 문제가 발생하게 된다.
이렇게, 정상적으로 지연고정 동작이 종료되지 못하게 되면, 내부 데이터 출력부(390)에서도 내부 데이터(DATA BUS)를 외부로 출력(DQ DATA)시키지 못하게 되므로, 반도체 메모리 장치의 리드 동작이 이루어질 수 없는 문제가 발생한다.
따라서, 본원발명의 제2 실시예에 따른 지연라인(324)에서는 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되기까지 할 수 있는 한계 지연량에 도달하게 되면, 지연종료신호(DELAY_END_CTRL)를 로직'하이'(High)로 활성화시켜 출력한다.
동시에, 내부 데이터 출력부(390)에서는 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 내부 데이터(DATA BUS)를 외부로 출력(DQ DATA)시킴으로써, 특정 조건에서 내부 데이터 출력부(390)의 동작이 지연고정 동작의 수행유무와 상관없이 발생할 수 있도록 한다.
이렇게, 본원발명의 제2 실시예를 레지스터 제어형 지연고정루프(DLL)회로에 적용하게 되면, 지연고정 동작이 수행되는 중에 소스 클록(REFCLK)과 출력되는 지연고정클록(DLLCLK)간의 위상차이가 최대 값에 도달하는지를 감지한 결과에 따라 반도체 메모리 장치의 코어영역에서 출력되는 내부데이터(DATA BUS)를 외부로 구동(DQ DATA)시켜줌으로써, 레지스터 제어형 지연고정루프회로 동작의 신뢰성을 향상시킬 수 있다.
이때, 본원발명의 제2 실시예에서 지연라인(324)이 한계 지연량에 도달하여 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화된다고 하여도 내부 데이터 출력부(390)를 통해 내부 데이터(DATA BUS)가 외부로 출력(DQ DATA)되는 것일 뿐 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상이 동기화된 상태가 아니기 때문에 내부 데이터 출력부(390)에서 출력되는 데이터(DQ DATA)의 위상이 외부 클록(CLK, CLK#)에 완전히 동기된 상태가 될 수 없다. 그럼에도 불구하고 본원발명의 제2 실시예에 따른 지연고정 동작이 효과적인 이유는 지연고정루프(DLL)회로의 동작이 일반적으로 도 7에 도시된 바와 같기 때문이다.
구체적으로 도 7을 참조하면, 도 7은 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK) - 실제로는 외부 클록(CLK, CLK#)과 소스 클록(REFCLK)의 위상이 약간 차이가 있을 수 있음 - 의 주파수가 상대적으로 높은 주파수(High frequency)를 갖는 경우(A)와, 상대적으로 낮은 주파수(Low frequency)를 갖는 경우(B)로 나뉘어져 있는 것을 알 수 있다.
그 중, 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 주파수(High frequency)를 갖는 경우(A)를 먼저 살펴보면, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 상태이기 때문에 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)도 상대적으로 짧은 상태인 것을 알 수 있다.
이때, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 피드백 클록(FBCLK)의 기준에지의 위상 차이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK) 의 한 주기(tck)를 넘어설 수 없으므로, 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어서지 못하는 상태가 되는 것을 알 수 있다.
즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 상태에서는 피드백 클록(FBCLK)을 상대적으로 조금만 지연시켜도 지연고정 동작이 종료될 수 있으므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하지 않고도 지연고정 동작이 종료되는 것이 가능하다는 것을 알 수 있다.
반대로, 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 주파수(Low frequency)를 갖는 경우(B)를 살펴보면, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태이기 때문에 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)도 상대적으로 긴 상태인 것을 알 수 있다.
이때, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 피드백 클록(FBCLK)의 기준에지의 위상 차이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어설 수 없으므로, 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어서지 못하는 상태가 되는 것을 알 수 있다.
때문에, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)가 매우 긴 상태이므로 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이도 매우 길어져야 하는 것을 알 수 있다.
즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태에서는 피드백 클록(FBCLK)을 상대적으로 매우 많이 지연시켜야만 지연고정 동작이 종료될 수 있으므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하고도 지연고정 동작이 종료될 수 없는 상태가 존재할 수 있다는 것을 알 수 있다.
이렇게, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태에서는 피드백 클록(FBCLK)의 기준에지와 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지가 완전히 동기화되는 것이 불가능한 상태가 존재하지만, 본원발명의 제2 실시예에 따른 지연고정루프(DLL)회로에서는 이를 감지하여, 강제로 지연고정 동작을 종료시키며, 비록, 지연고정 동작이 종료된 상태이지만, 피드백 클록(FBCLK)의 기준에지와 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지가 크게 차이나지 않는 지점까지 진행되어 있는 상태라는 것을 알 수 있다.
즉, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하고도 지연고정 동작이 종료될 수 없는 상태라는 것은 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태라는 것과 동일한 상태이며, 이는, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 출력 주파수 또한 상대적으로 낮은 상태라는 것을 의미하므로, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 스큐(skew)가 약간 차이가 난다고 해도 그 값을 인식하는 데에는 큰 문제가 없는 상태라는 것을 의미한다.
따라서, 본원발명의 제2 실시예에 따른 지연고정 동작이 적용된 지연고정루프(DLL)회로에서 지연종료신호(DELAY_LOCK_END)가 로직'하이'(High)로 활성화되어 내부 데이터(DATA BUS)를 외부로 출력(DQ DATA)하는 경우에는, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)이 상대적으로 낮은 주파수를 갖는 상태, 즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)가 매우 긴 상태가 되는 경우뿐이므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용한 상태에서 소스 클록(REFCLK)과 피드백 클록(FBCLK)간에 발생하는 위상차이에 대응하는 길이정도는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)의 길이에 대비하면 매우 짧은 길이에 불과하므로, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 값을 인식하는 부분에서는 아무런 영향을 끼치지 않는다.
(제3 실시예)
도 4는 본 발명의 제3 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 4를 참조하면, 지연고정신호(DELAY_LOCK_CTRL) 및 지연종료신호(DELAY_END_CTRL)에 응답하여 외부전원전압(VDD) 또는 내부전원전압(IN_VDD) - 외부전원전압(VDD)보다 낮은 전압레벨을 가짐 - 을 선택적으로 공급(SEL_VDD)하기 위한 전원전압 선택부(410)와, 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하며 외부에서 인가되는 클록(CLK, CLK#)을 버퍼링하 기 위한 클록 버퍼링부(480)와, 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하며 클록 인에이블 신호(CKE)에 응답하여 클록 버퍼링부(480)의 출력클록(BUF_CLK)을 구동하여 소스 클록(REFCLK)으로서 출력하기 위한 소스 클록 구동부(460)와, 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하며 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하고, 비교결과에 대응하여 지연고정신호(DELAY_LOCK_CTRL)를 생성하기 위한 위상비교부(400)와, 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하며 지연고정을 이루기 위해 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로써 출력하되, 한계 지연량에 도달하는 것에 응답하여 지연종료신호(DELAY_END_CTRL)를 생성하기 위한 클록지연부(420), 및 지연고정클록(DLLCLK)에 소스 클록(REFCLK)의 실제 출력 경로의 지연시간을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연복제모델부(440)를 구비한다.
여기서, 전원전압 선택부(410)는, 외부전원전압(VDD)의 전압레벨을 설정된 비율로 분배하여 외부전원전압(VDD)의 전압레벨보다 낮은 전압레벨을 갖는 내부전원전압(IN_VDD)을 생성하기 위한 내부전원전압 생성부(412), 및 지연고정신호(DELAY_LOCK_CTRL) 및 지연종료신호(DELAY_END_CTRL)에 응답하여 외부전원전압(VDD)과 내부전원전압(IN_VDD) 중 어느 하나의 전압을 선택하여 출력(SEL_VDD)하기 위한 전압선택부(414)를 구비한다.
또한, 전원전압 선택부(410)는, 클록지연부(420)에 구비된 지연라인(420)에 서 출력되는 지연종료신호(DELAY_END_CTRL)가 로직'로우'(Low)로 비활성화되는 경우, 지연고정신호(DELAY_LOCK_CTRL)에 대응하는 지연고정 동작이 수행되는 것에 응답하여 외부전원전압(VDD)을 선택전압(SEL_VDD)으로서 출력하고, 지연고정신호(DELAY_LOCK_CTRL)에 대응하는 지연고정 동작이 수행되는지 않는 것에 응답하여 내부전원전압(IN_VDD)을 선택전압(SEL_VDD)으로서 출력한다.
즉, 전원전압 선택부(410)는, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점이 예정된 횟수만큼 반복될 동안 지연고정신호(DELAY_LOCK_CTRL)가 로직'하이'(High) 또는 로직'로우'(Low) 중 어느 하나의 논리레벨로 고정되어 변동하지 않는 것에 응답하여 외부전원전압(VDD)을 선택전압(SEL_VDD)으로서 출력하고, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점이 예정된 횟수만큼 반복될 동안 지연고정신호(DELAY_LOCK_CTRL)가 반복적으로 로직'하이'(High)의 활성화상태와 로직'로우'(Low)의 비활성화상태를 천이하는 것에 응답하여 내부전원전압(IN_VDD)을 선택전압(SEL_VDD)으로서 출력한다.
또한, 전원전압 선택부(410)는, 클록지연부(420)에 구비된 지연라인(420)에서 출력되는 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되는 경우, 지연고정신호(DELAY_LOCK_CTRL)에 대응하는 지연고정 동작의 수행유무와 상관없이 내부전원전압(IN_VDD)을 선택전압(SEL_VDD)으로서 출력한다.
그리고, 클록 버퍼링부(480)는, 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하고 외부에서 인가되는 클록(CLK, CLK#)을 버퍼링 하여 내부에서 사용되는 클록(BUF_CLK)을 생성하는 동작을 수행한다.
이때, 전원전압 선택부(410)를 통해 클록 버퍼링부(480)으로 공급되는 전원전압(SEL_VDD)은, 외부에서 공급되는 외부전원전압(VDD) 또는 전원전압 선택부(410) 내부의 내부전압 생성부(412)에서 생성되는 내부전원전압(IN_VDD)으로써, 클록 버퍼링부(480)의 동작에서는 외부전원전압(VDD)이 전원으로 공급되든 내부전압전압(IN_VDD)이 전원으로 공급되든 상관없이 동일한 동작이 수행된다. 하지만, 외부전원전압(VDD)의 전압레벨이 내부전원전압(IN_VDD)의 전압레벨보다 높은 전압레벨을 갖는 상태이므로, 내부전원전압(IN_VDD)을 전원으로 사용하였을 때 버퍼링되어 출력되는 클록(BUF_CLK)의 스윙레벨 폭이 외부전원전압(VDD)을 전원으로 사용하였을 때 버퍼링되어 출력되는 클록(BUF_CLK)의 스윙레벨 폭보다 작은 상태가 된다. 즉, 외부전원전압(VDD)이 전원으로 공급되는 것보다는 내부전압전압(IN_VDD)이 전원으로 공급될 때, 상대적으로 더 적은양의 전류를 소모하게 된다.
그리고, 소스 클록 구동부(460)는, 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하고 클록 인에이블 신호(CKE)가 활성화된 구간에서 버퍼링된 클록(BUF_CLK)을 소스 클록(REFCLK)으로서 출력하는 동작을 수행하고, 클록 인에이블 신호(CKE)가 비활성화된 구간에서 버퍼링된 클록(BUF_CLK)을 소스 클록(REFCLK)으로서 출력하는 동작을 수행하지 않는다. 즉, 클록 인에이블 신호(CKE)가 활성화된 구간에서는 소스 클록(REFCLK)이 버퍼링된 클록(BUF_CLK)과 동일하게 토글링하는 상태가 되지만, 클록 인에이블 신호(CKE)가 비활성화된 구간에서는 버퍼링된 클록(BUF_CLK)의 토글링과 상관없이 소스 클록(REFCLK)은 토글링하 지 않는다.
이때, 전원전압 선택부(410)를 통해 소스 클록 구동부(460)으로 공급되는 전원전압(SEL_VDD)은, 외부에서 공급되는 외부전원전압(VDD) 또는 전원전압 선택부(410) 내부의 내부전압 생성부(412)에서 생성되는 내부전원전압(IN_VDD)으로써, 소스 클록 구동부(460)의 동작에서는 외부전원전압(VDD)이 전원으로 공급되든 내부전압전압(IN_VDD)이 전원으로 공급되든 상관없이 동일한 동작이 수행된다. 하지만, 외부전원전압(VDD)의 전압레벨이 내부전원전압(IN_VDD)의 전압레벨보다 높은 전압레벨을 갖는 상태이므로, 내부전원전압(IN_VDD)을 전원으로 사용하였을 때 출력되는 소스 클록(REFCLK)의 스윙레벨 폭이 외부전원전압(VDD)을 전원으로 사용하였을 때 출력되는 소스 클록(REFCLK)의 스윙레벨 폭보다 작은 상태가 된다. 즉, 외부전원전압(VDD)이 전원으로 공급되는 것보다는 내부전압전압(IN_VDD)이 전원으로 공급될 때, 상대적으로 더 적은양의 전류를 소모하게 된다.
참고로, 클록 인에이블 신호(CKE)의 경우, 반도체 메모리 장치의 노말한 동작에서 항상 활성화된 상태를 유지하다가 반도체 메모리 장치의 파워 소모를 줄이기 위해 진입할 수 있는 파워 다운 모드(Power Down Mode)와 같은 특수한 동작모드에서 비활성화될 수 있다.
그리고, 위상비교부(400)는, 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하고 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점에서 소스 클록(REFCLK)의 기준에지 - 일반적으로 상승에지(rising edge)를 의미하며, 하강에지(falling edge)가 되어도 상관없음 - 보다 피드백 클록(FBCLK)의 기준에지가 뒤쪽에 위치한 경우 지연고정신호(DELAY_LOCK_CTRL)를 로직'하이'(High)로 활성화시켜 출력하고, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점에서 소스 클록(REFCLK)의 기준에지보다 피드백 클록(FBCLK)의 기준에지가 앞쪽에 위치한 경우 지연고정신호(DELAY_LOCK_CTRL)를 로직'로우'(Low)로 비활성화시켜 출력한다.
이때, 전원전압 선택부(410)를 통해 위상비교부(400)로 공급되는 전원전압(SEL_VDD)은, 외부에서 공급되는 외부전원전압(VDD) 또는 전원전압 선택부(410) 내부의 내부전압 생성부(412)에서 생성되는 내부전원전압(IN_VDD)으로써, 위상비교부(400)의 동작에서는 외부전원전압(VDD)이 전원으로 공급되든 내부전압전압(IN_VDD)이 전원으로 공급되든 상관없이 동일한 동작이 수행된다. 하지만, 외부전원전압(VDD)의 전압레벨이 내부전원전압(IN_VDD)의 전압레벨보다 높은 전압레벨을 갖는 상태이므로, 외부전원전압(VDD)을 전원으로 사용하였을 때는 상대적으로 빠른 속도로 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상차이를 비교하고 비교결과에 대응하여 출력되는 지연고정신호(DELAY_LOCK_CTRL)의 스윙레벨 폭도 상대적으로 커지게 되는 반면, 내부전원전압(IN_VDD)을 전원으로 사용하였을 때는 상대적으로 느린 속도로 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상차이를 비교하고 비교결과에 대응하여 출력되는 지연고정신호(DELAY_LOCK_CTRL)의 스윙레벨 폭도 상대적으로 작아지게 된다. 즉, 외부전원전압(VDD)이 전원으로 공급되는 것보다는 내부전압전압(IN_VDD)이 전원으로 공급될 때, 상대적으로 더 적은양의 전류를 소모하게 된다.
그리고, 클록지연부(420)는, 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하고 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 다수의 비트로 이루어진 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동하는 지연제어부(422), 및 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하고 지연고정코드(DELAY_LOCK_CODE<0:N>) 값에 대응하는 지연량만큼 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하되, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 한계 지연량에 대응하는 값보다 클 경우 지연종료신호(DELAY_END_CTRL)를 활성화시키는 지연라인(424)을 구비한다.
여기서, 클록지연부(420)의 구성요소 중 지연제어부(422)는, 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하여 지연고정 동작이 수행되는 도중 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키고. 지연고정 동작이 종료된 이후에는 업데이트 시점 및 지연고정신호(DELAY_LOCK_CTRL)의 값과 상관없이 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키지 않는다.
즉, 클록지연부(420)의 구성요소 중 지연제어부(422)는, 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하여 지연고정 동작이 수행되는 도중 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 증가시키고, 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 감소시키게 된다.
이때, 전원전압 선택부(410)를 통해 지연제어부(422)로 공급되는 전원전압(SEL_VDD)은, 외부에서 공급되는 외부전원전압(VDD) 또는 전원전압 선택부(410) 내부의 내부전압 생성부(412)에서 생성되는 내부전원전압(IN_VDD)으로써, 지연제어부(422)의 동작에서는 외부전원전압(VDD)이 전원으로 공급되든 내부전압전압(IN_VDD)이 전원으로 공급되든 상관없이 동일한 동작이 수행된다. 하지만, 외부전원전압(VDD)의 전압레벨이 내부전원전압(IN_VDD)의 전압레벨보다 높은 전압레벨을 갖는 상태이므로, 외부전원전압(VDD)을 전원으로 사용하였을 때는 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변화시키는 속도가 상대적으로 빨라지는 반면, 내부전원전압(IN_VDD)을 전원으로 사용하였을 때는 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변화시키는 속도가 상대적으로 느려지게 된다. 즉, 외부전원전압(VDD)이 전원으로 공급되는 것보다는 내부전압전압(IN_VDD)이 전원으로 공급될 때, 상대적으로 더 적은양의 전류를 소모하게 된다.
그리고, 클록지연부(420)의 구성요소 중 지연라인(424)은, 전원전압 선택부(410)를 통해 공급되는 전원전압(SEL_VDD)을 전원으로 사용하고 소스 클록(REFCLK)을 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값에 대응하는 지연량만큼 지연시켜 지연고정클록(DLLCLK)으로서 출력하는 동작을 수행한다.
이때, 전원전압 선택부(410)를 통해 지연라인(424)로 공급되는 전원전 압(SEL_VDD)은, 외부에서 공급되는 외부전원전압(VDD) 또는 전원전압 선택부(410) 내부의 내부전압 생성부(412)에서 생성되는 내부전원전압(IN_VDD)으로써, 지연라인(424)의 동작에서는 외부전원전압(VDD)이 전원으로 공급되든 내부전압전압(IN_VDD)이 전원으로 공급되든 상관없이 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값에 대응하는 지연량만큼 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하는 동작이 수행되도록 지연라인(424)의 내부회로가 구성되어 있게 되며, 이는, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값에 대응하는 지연량은 상대적인 값으로 미리 설정되어 있어야 한다.
예를 들어, 지연고정코드(DELAY_LOCK_CODE<0:N>)가 4비트로 이루어진 신호라고 가정하면, 그 값이 '0 0 0 0'일 때는 그에 대응하여 소스 클록(REFCLK)을 전혀 지연시키지 않고 그대로 지연고정클록(DLLCLK)으로서 출력되도록 설정하고, 그 값이 '0 0 0 1', '0 0 1 0', '0 0 1 1', '0 1 0 0', … 식으로 증가하면 증가할수록 소스 클록(REFCLK)을 더 많이 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정할 수 있다. 이때, 지연고정코드(DELAY_LOCK_CODE<0:N>)는 지연고정 동작의 시작시점에서 미리 설정되는 초기값을 가질 수 있으며, 일반적으로 초기값은 '0 0 0 0'과 같이 가장 작은 값을 선택하지 않고 '0 1 1 0' 과 같이 중간에 위치하는 값을 선택하게 된다.
또한, 도면에 직접적으로 도시되지는 않았지만 지연라인(424)에 다수의 단위지연소자(unit delay)들이 구비되도록 구성하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 증가하면 증가할수록 더 많은 개수의 단위지연소 자(unit delay)를 사용하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정하고, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 감소하면 감소할수록 더 적은 개수의 단위지연소자(unit delay)를 사용하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정할 수 있으며, 이때, 각각의 단위지연소자(unit delay)들은 외부전원전압(VDD)이 전원으로 공급되든 내부전원전압(IN_VDD)이 전원으로 공급되든 상관없이 동일한 지연량을 갖도록 설계된다.
전술한 바와 같이 지연고정루프(DLL)회로 내부의 구성요소들에게 상대적으로 높은 전압레벨을 갖는 외부전원전압(VDD)을 전원으로 공급하면, 그 동작 속도 측면에서는 이익이지만 상대적으로 많은 양의 전류를 소모한다는 것을 알 수 있다. 반면, 지연고정루프(DLL)회로 내부의 구성요소들에게 상대적으로 낮은 전압레벨을 갖는 내부전원전압(VDD)을 전원으로 공급하면, 그 동작 속도 측면에서는 손해이지만 상대적으로 적은 양의 전류를 소모한다는 것을 알 수 있다.
따라서, 지연고정루프(DLL)회로에서 소모되는 전류량을 최소한으로 유지하기 위해서는 지연고정 동작이 최대한 짧은 시간이내에서 종료되도록 제어하여야만 하게 되었는데, 다음과 같은 상황에서 클록지연부(420)에서 지연고정 동작을 완전히 종료하지 못하게 되어 지연고정 동작이 무한 루프에 빠지게 되고, 설사 지연고정 동작이 종료된다고 하더라도 매우 오랜 시간이 걸리게 되어 지연고정 동작으로 인해 소모되는 전류의 크기가 매우 늘어나는 문제가 발생하게 되었다.
먼저, 지연라인(424)에 구비되는 단위지연소자(unit delay)의 개수는 설계자 에 의해 미리 설정될 수 있는 값이며, 설계과정에서 한 번 그 값이 설정된 이후에는 다시 변경시키기 용이한 값이 아니다. 또한, 단위지연소자(unit delay)의 개수가 늘어난다는 것은 곧 면적의 증가를 의미하는 것이므로 모든 경우의 수를 모두 가정하여 그 개수를 마냥 늘려놓는 것은 매우 비효율적이다.
때문에, 지연라인(424)을 통해 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하기까지 선택 가능한 한계 지연량이 존재할 수밖에 없으며, 종래기술에서와 같이 한계 지연량에 도달한 이후에도 소스 클록(REFLCK)과 피드백 클록(FBCLK)의 위상이 동기화되지 않은 상태가 되어 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 계속 증가한다면, 정상적으로 지연고정 동작이 종료되지 못하는 문제가 발생하게 된다.
따라서, 본원발명의 제3 실시예에 따른 지연라인(424)에서 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되기까지 할 수 있는 한계 지연량에 도달하게 되면, 지연종료신호(DELAY_END_CTRL)를 로직'하이'(High)로 활성화시켜 출력한다.
동시에, 지연고정동작 제어부(450)에서는 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 출력되는 신호(DELAY_LOCK_END)를 로직'하이'(High)로 활성화시켜 출력하고, 지연제어부(422)에서는 지연고정동작 제어부(450)에서 출력되는 신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 고정시킴으로써, 지연고정 동작이 강제로 종료되도록 할 수 있다.
이렇게, 본원발명의 제3 실시예를 레지스터 제어형 지연고정루프(DLL)회로에 적용하게 되면, 지연고정 동작이 수행되는 중에 소스 클록(REFCLK)과 출력되는 지연고정클록(DLLCLK)간의 위상차이가 최대 값에 도달하는지를 감지한 결과에 따라 레지스터 제어형 지연고정루프회로로 공급되는 전원전압의 전압레벨을 조절함으로써, 레지스터 제어형 지연고정루프회로의 지연고정루프 동작으로 인해 소모되는 전류의 크기를 최소한으로 유지할 수 있다.
이때, 본원발명의 제3 실시예에서 지연라인(424)이 한계 지연량에 도달하여 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화된다고 하여도 전원전압 선택부(410)에 의해 지연고정루프(DLL)회로로 공급되는 전원전압이 외부전원전압(VDD)에서 내부전원전압(IN_VDD)로 바뀌는 것일 뿐, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상이 동기화된 상태가 아니기 때문에 내부 데이터 출력부(490)에서 출력되는 데이터(DQ DATA)의 위상이 외부 클록(CLK, CLK#)에 완전히 동기된 상태가 될 수 없다. 즉, 지연고정 동작이 완전히 종료된 상태라고 보기 힘들다. 그럼에도 불구하고 본원발명의 제3 실시예에 따라 지연고정루프(DLL)회로에 외부전원전압(VDD) 대신 내부전원전압(IN_VDD)을 제공하는 동작이 효과적인 이유는 지연고정루프(DLL)회로의 동작이 일반적으로 도 7에 도시된 바와 같기 때문이다.
구체적으로 도 7을 참조하면, 도 7은 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK) - 실제로는 외부 클록(CLK, CLK#)과 소스 클록(REFCLK)의 위상이 약간 차이가 있을 수 있음 - 의 주파수가 상대적으로 높 은 주파수(High frequency)를 갖는 경우(A)와, 상대적으로 낮은 주파수(Low frequency)를 갖는 경우(B)로 나뉘어져 있는 것을 알 수 있다.
그 중, 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 주파수(High frequency)를 갖는 경우(A)를 먼저 살펴보면, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 상태이기 때문에 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)도 상대적으로 짧은 상태인 것을 알 수 있다.
이때, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 피드백 클록(FBCLK)의 기준에지의 위상 차이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어설 수 없으므로, 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어서지 못하는 상태가 되는 것을 알 수 있다.
즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 상태에서는 피드백 클록(FBCLK)을 상대적으로 조금만 지연시켜도 지연고정 동작이 종료될 수 있으므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하지 않고도 지연고정 동작이 종료되는 것이 가능하다는 것을 알 수 있다.
반대로, 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 주파수(Low frequency)를 갖는 경우(B)를 살펴보면, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태이기 때문에 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)도 상대적으로 긴 상태인 것을 알 수 있다.
이때, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 피드백 클록(FBCLK)의 기준에지의 위상 차이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어설 수 없으므로, 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어서지 못하는 상태가 되는 것을 알 수 있다.
때문에, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)가 매우 긴 상태이므로 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이도 매우 길어져야 하는 것을 알 수 있다.
즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태에서는 피드백 클록(FBCLK)을 상대적으로 매우 많이 지연시켜야만 지연고정 동작이 종료될 수 있으므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하고도 지연고정 동작이 종료될 수 없는 상태가 존재할 수 있다는 것을 알 수 있다.
이렇게, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태에서는 피드백 클록(FBCLK)의 기준에지와 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지가 완전히 동기화되는 것이 불가능한 상태가 존재하지만, 본원발명의 제3 실시예에 따른 지연고정루프(DLL)회로에서는 이를 감지하여, 외부 전원전압(VDD) 대신 내부전원전압(IN_VDD)을 공급함으로써 더 이상의 지연고정 동작으로 인해 전류가 소모되는 것을 방지하며, 이때, 지연고정 동작이 완전히 종료된 상태는 아니지만, 피드백 클록(FBCLK)의 기준에지와 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지가 크게 차이나지 않는 지점까지 진행되어 있는 상태라는 것을 알 수 있다.
즉, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하고도 지연고정 동작이 종료될 수 없는 상태라는 것은 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태라는 것과 동일한 상태이며, 이는, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 출력 주파수 또한 상대적으로 낮은 상태라는 것을 의미하므로, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 스큐(skew)가 약간 차이가 난다고 해도 그 값을 인식하는 데에는 큰 문제가 없는 상태라는 것을 의미한다.
따라서, 본원발명의 제3 실시예에 따른 지연고정 동작이 적용된 지연고정루프(DLL)회로에서 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되어 외부전원전압(VDD) 대신 내부전원전압(IN_VDD)을 공급하는 경우에는, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)이 상대적으로 낮은 주파수를 갖는 상태, 즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)가 매우 긴 상태가 되는 경우뿐이므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용한 상태에서 소스 클록(REFCLK)과 피드백 클록(FBCLK)간에 발생하는 위상차이에 대응하는 길이정도는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)의 길이에 대비하 면 매우 짧은 길이에 불과하므로, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 값을 인식하는 부분에서는 아무런 영향을 끼치지 않는 상태가 되며, 이때, 본원발명의 제3 실시예에 따른 동작에 의해 전류소모는 최소한으로 유지할 수 있는 상태가 됨을 알 수 있다.
(제4 실시예)
도 5는 본 발명의 제4 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 5를 참조하면, 외부에서 인가되는 클록(CLK, CLK#)을 버퍼링하기 위한 클록 버퍼링부(580)와, 지연종료신호(DELAY_END_CTRL)에 대응하는 지연고정 인에이블 구간에서 클록 버퍼링부(580)에서 출력되는 클록(BUF_CLK) - 클록 버퍼링부(580)에서 출력되는 클록은 실질적으로 외부에서 인가되는 클록(CLK, CLK#)과 동일하다고 볼 수 있음 - 을 구동하여 소스 클록(REFCLK)으로서 출력하고, 지연종료신호(DELAY_END_CTRL)에 대응하는 지연고정 디스에이블 구간에서 클록 버퍼링부(580)에서 출력되는 클록(BUF_CLK)을 구동하여 지연고정클록(DLLCLK)으로서 출력하기 위한 클록 구동부(530)와, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하고, 비교결과에 대응하여 지연고정신호(DELAY_LOCK_CTRL)를 생성하기 위한 위상비교부(500)와, 지연고정을 이루기 위해 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로써 출력하되, 한계 지연량에 도달하는 것에 응답하여 지연종료신호(DELAY_END_CTRL)를 생성하기 위한 클록지 연부(520), 및 지연고정클록(DLLCLK)에 소스 클록(REFCLK)의 실제 출력 경로의 지연시간을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연복제모델부(540)를 구비한다.
여기서, 클록 버퍼링부(580)는, 외부에서 인가되는 클록(CLK, CLK#)을 버퍼링하여 내부에서 사용되는 클록(BUF_CLK)을 생성하는 동작을 수행한다.
그리고, 클록 구동부(530)는, 지연종료신호(DELAY_END_CTRL) 및 클록 인에이블 신호(CKE)에 응답하여 클록 버퍼링부(580)의 출력클록(BUF_CLK)을 구동하여 소스 클록(REFCLK)으로서 출력하기 위한 소스 클록 구동부(532), 및 지연종료신호(DELAY_END_CTRL)에 응답하여 클록 버퍼링부(580)의 출력클록(BUF_CLK)을 구동하여 지연고정클록(DLLCLK)으로써 출력하기 위한 지연고정클록 구동부(534)를 구비한다.
여기서, 소스 클록 구동부(532)는, 클록 인에이블 신호(CKE)가 로직'하이'(High)로 활성화된 상태에서 지연종료신호(DELAY_END_CTRL)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 클록 버퍼링부(580)의 출력클록(BUF_CLK)을 구동하여 소스 클록(REFCLK)으로서 출력하는 동작을 수행한다.
또한, 소스 클록 구동부(532)는, 클록 인에이블 신호(CKE)가 로직'하이'(High)로 활성화된 상태에서 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 클록 버퍼링부(580)의 출력클록(BUF_CLK)을 구동하지 않음으로써 소스 클록(REFCLK)이 토글링하지 않도록 한다.
또한, 소스 클록 구동부(532)는, 클록 인에이블 신호(CKE)가 로직'로 우'(Low)로 비활성화된 상태에서 지연종료신호(DELAY_END_CTRL)의 논리레벨과 상관없이 클록 버퍼링부(580)의 출력클록(BUF_CLK)을 구동하지 않음으로써 소스 클록(REFCLK)이 토글링하지 않도록 한다.
즉, 소스 클록 구동부(532)는, 클록 인에이블 신호(CKE)가 로직'하이'(High)로 활성화된 상태에서는 지연종료신호(DELAY_END_CTRL)의 논리레벨에 따라 클록 버퍼링부(580)의 출력클록(BUF_CLK)이 소스 클록(REFCLK)으로서 출력될지 출력 안 될지를 결정하게 되지만, 클록 인에이블 신호(CKE)가 로직'로우'(Low)로 비활성화된 상태에서는 지연종료신호(DELAY_END_CTRL)의 논리레벨과 상관없이 클록 버퍼링부(580)의 출력클록(BUF_CLK)이 소스 클록(REFCLK)으로서 출력되지 않도록 함으로써 소스 클록(REFCLK)이 토글링하지 않도록 한다.
참고로, 클록 인에이블 신호(CKE)의 경우, 반도체 메모리 장치의 노말한 동작에서 항상 활성화된 상태를 유지하다가 반도체 메모리 장치의 파워 소모를 줄이기 위해 진입할 수 있는 파워 다운 모드(Power Down Mode)와 같은 특수한 동작모드에서 비활성화될 수 있다.
그리고, 지연고정클록 구동부(534)는, 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 클록 버퍼링부(580)의 출력클록(BUF_CLK)을 구동하여 지연고정클록(DLLCLK)으로써 출력하고, 지연종료신호(DELAY_END_CTRL)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 클록 버퍼링부(580)의 출력클록(BUF_CLK)을 구동하지 않음으로써 지연고정클록(DLLCLK)로서 출력하지 않는다.
이때, 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화될 때 지연고정클록 구동부(534)에서 출력되는 지연고정클록(DLLCLK)은, 클록 버퍼링부(580)의 출력클록(BUF_CLK)에 비해 예정된 시간만큼 더 지연된 상태이며, 이때, 예정된 시간은 설계자에 의해 임의로 설정될 수 있지만, 지연고정루프(DLL)회로의 한계 지연량과 동일한 지연량을 갖도록 하는 것이 바람직하다.
그리고, 위상비교부(500)는, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점에서 소스 클록(REFCLK)의 기준에지 - 일반적으로 상승에지(rising edge)를 의미하며, 하강에지(falling edge)가 되어도 상관없음 - 보다 피드백 클록(FBCLK)의 기준에지가 뒤쪽에 위치한 경우 지연고정신호(DELAY_LOCK_CTRL)를 로직'하이'(High)로 활성화시켜 출력하고, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점에서 소스 클록(REFCLK)의 기준에지보다 피드백 클록(FBCLK)의 기준에지가 앞쪽에 위치한 경우 지연고정신호(DELAY_LOCK_CTRL)를 로직'로우'(Low)로 비활성화시켜 출력한다.
그리고, 클록지연부(520)는, 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 다수의 비트로 이루어진 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동하는 지연제어부(522), 및 지연고정코드(DELAY_LOCK_CODE<0:N>) 값에 대응하는 지연량만큼 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하되, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 한계 지연량에 대응하는 값보다 클 경우 지연종료신호(DELAY_END_CTRL)를 활성화시키는 지연라인(524)을 구비한다.
여기서, 클록지연부(520)의 구성요소 중 지연제어부(522)는, 지연고정 동작 이 수행되는 도중에는 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키고. 지연고정 동작이 종료된 이후에는 업데이트 시점 및 지연고정신호(DELAY_LOCK_CTRL)의 값과 상관없이 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키지 않는다.
즉, 클록지연부(520)의 구성요소 중 지연제어부(522)는, 지연고정 동작이 수행되는 도중에는, 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 증가시키고, 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 감소시키게 된다.
그리고, 클록지연부(520)의 구성요소 중 지연라인(524)은, 소스 클록(REFCLK)을 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값에 대응하는 지연량만큼 지연시켜 지연고정클록(DLLCLK)으로서 출력하는 동작을 수행하며, 이때, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값에 대응하는 지연량은 상대적인 값으로 미리 설정되어 있어야 한다.
예를 들어, 지연고정코드(DELAY_LOCK_CODE<0:N>)가 4비트로 이루어진 신호라고 가정하면, 그 값이 '0 0 0 0'일 때는 그에 대응하여 소스 클록(REFCLK)을 전혀 지연시키지 않고 그대로 지연고정클록(DLLCLK)으로서 출력되도록 설정하고, 그 값이 '0 0 0 1', '0 0 1 0', '0 0 1 1', '0 1 0 0', … 식으로 증가하면 증가할수록 소스 클록(REFCLK)을 더 많이 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정할 수 있다. 이때, 지연고정코드(DELAY_LOCK_CODE<0:N>)는 지연고정 동작의 시작시점에서 미리 설정되는 초기값을 가질 수 있으며, 일반적으로 초기값은 '0 0 0 0'과 같이 가장 작은 값을 선택하지 않고 '0 1 1 0' 과 같이 중간에 위치하는 값을 선택하게 된다.
또한, 도면에 직접적으로 도시되지는 않았지만 지연라인(524)에 다수의 단위지연소자(unit delay)들이 구비되도록 구성하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 증가하면 증가할수록 더 많은 개수의 단위지연소자(unit delay)를 사용하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정하고, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 감소하면 감소할수록 더 적은 개수의 단위지연소자(unit delay)를 사용하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정할 수 있다.
그런데, 지연라인(524)에 구비되는 단위지연소자(unit delay)의 개수는 설계자에 의해 미리 설정될 수 있는 값이며, 설계과정에서 한 번 그 값이 설정된 이후에는 다시 변경시키기 용이한 값이 아니다. 또한, 단위지연소자(unit delay)의 개수가 늘어난다는 것은 곧 면적의 증가를 의미하는 것이므로 모든 경우의 수를 모두 가정하여 그 개수를 마냥 늘려놓는 것은 매우 비효율적이다.
때문에, 지연라인(524)을 통해 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하기까지 선택 가능한 한계 지연량이 존재할 수밖에 없으며, 종래기술에서와 같이 한계 지연량에 도달한 이후에도 소스 클록(REFLCK)과 피드백 클록(FBCLK)의 위상이 동기화되지 않은 상태가 되어 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 계속 증가한다면, 정상적으로 지연고정 동작이 종료되지 못하는 문제가 발생하게 된다.
따라서, 본원발명의 제4 실시예에 따른 지연라인(524)에서 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되기까지 할 수 있는 한계 지연량에 도달하게 되면, 지연종료신호(DELAY_END_CTRL)를 로직'하이'(High)로 활성화시켜 출력한다.
동시에, 클록 구동부(530)에서는, 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 클록 버퍼링부(580)에서 출력되는 클록(BUF_CLK)을 소스 클록(REFCLK)으로서 구동하지 않음으로써 소스 클록(REFCLK)을 더 이상 토글링 시키지 않고, 동시에, 클록 버퍼링부(580)에서 출력되는 클록(BUF_CLK)이 지연고정클록(DLLCLK)으로서 직접 구동되도록 함으로써, 한계 지연량에 도달하여 필요가 없어진 지연고정루프(DLL)회로의 나머지 구성요소들 - 위상비교부(500), 클록지연부(520), 지연복제모델부(540) - 이 동작하지 않는 상태에서도 정상적으로 토글링하는 지연고정클록(DLLCLK)이 출력되도록 할 수 있다. 즉, 특정조건에서 클록 버퍼링부(580)에서 출력되는 클록(BUF_CLK)을 지연고정클록(DLLCLK)으로 직접 구동함으로써 지연고정 동작으로 인해 소모되는 전류량을 완전히 제거할 수 있다.
이렇게, 본원발명의 제4 실시예를 레지스터 제어형 지연고정루프(DLL)회로에 적용하게 되면, 지연고정 동작이 수행되는 중에 소스 클록(REFCLK)과 출력되는 지 연고정클록(DLLCLK)간의 위상차이가 최대 값에 도달하는지를 감지한 결과에 따라 레지스터 제어형 지연고정루프회로의 동작을 온/오프 제어함으로써, 레지스터 제어형 지연고정루프회로의 동작으로 인해 발생하는 전류의 소모를 완전히 제거할 수 있다.
이때, 본원발명의 제4 실시예에서 지연라인(524)이 한계 지연량에 도달하여 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화된다고 하여도 클록 버퍼링부(580)에서 출력되는 클록(BUF_CLK)을 지연고정클록(DLLCLK)으로 직접 구동하는 것일 뿐, 출력되는 지연고정클록(DLLCLK)과 외부클록(CLK, CLK#)의 위상이 동기화된 상태가 아니기 때문에 내부 데이터 출력부(590)에서 출력되는 데이터(DQ DATA)의 위상이 외부 클록(CLK, CLK#)에 완전히 동기된 상태가 될 수 없다. 그럼에도 불구하고 본원발명의 제4 실시예에 따른 지연고정 동작이 효과적인 이유는 지연고정루프(DLL)회로의 동작이 일반적으로 도 7에 도시된 바와 같기 때문이다.
구체적으로 도 7을 참조하면, 도 7은 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK) - 실제로는 외부 클록(CLK, CLK#)과 소스 클록(REFCLK)의 위상이 약간 차이가 있을 수 있음 - 의 주파수가 상대적으로 높은 주파수(High frequency)를 갖는 경우(A)와, 상대적으로 낮은 주파수(Low frequency)를 갖는 경우(B)로 나뉘어져 있는 것을 알 수 있다.
그 중, 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 주파수(High frequency)를 갖는 경우(A)를 먼저 살펴보면, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으 로 높은 상태이기 때문에 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)도 상대적으로 짧은 상태인 것을 알 수 있다.
이때, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 피드백 클록(FBCLK)의 기준에지의 위상 차이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어설 수 없으므로, 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어서지 못하는 상태가 되는 것을 알 수 있다.
즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 상태에서는 피드백 클록(FBCLK)을 상대적으로 조금만 지연시켜도 지연고정 동작이 종료될 수 있으므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하지 않고도 지연고정 동작이 종료되는 것이 가능하다는 것을 알 수 있다.
반대로, 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 주파수(Low frequency)를 갖는 경우(B)를 살펴보면, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태이기 때문에 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)도 상대적으로 긴 상태인 것을 알 수 있다.
이때, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 피드백 클록(FBCLK)의 기준에지의 위상 차이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어설 수 없으므로, 피드백 클록(FBCLK)의 기준에지가 외부 클 록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어서지 못하는 상태가 되는 것을 알 수 있다.
때문에, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)가 매우 긴 상태이므로 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이도 매우 길어져야 하는 것을 알 수 있다.
즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태에서는 피드백 클록(FBCLK)을 상대적으로 매우 많이 지연시켜야만 지연고정 동작이 종료될 수 있으므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하고도 지연고정 동작이 종료될 수 없는 상태가 존재할 수 있다는 것을 알 수 있다.
이렇게, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태에서는 피드백 클록(FBCLK)의 기준에지와 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지가 완전히 동기화되는 것이 불가능한 상태가 존재하지만, 본원발명의 제4 실시예에 따른 지연고정루프(DLL)회로에서는 이를 감지하여, 클록 버퍼링부(580)에서 출력되는 클록(BUF_CLK)을 지연고정클록(DLLCLK)으로 직접 구동함으로써, 지연고정클록(DLLCLK)이 클록 버퍼링부(580)에서 출력되는 클록(BUF_CLK)에 대비하여 지연고정루프(DLL)회로의 한계 지연량만큼 지연된 상태로 출력되도록 하게 되면, 피드백 클록(FBCLK)의 기준에지와 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지가 크게 차이나지 않는 지점까지 진행되어 있는 상태 와 마찬가지로, 외부클록(CLK, CLK#)의 기준에지와 지연고정클록(DLLCLK)의 기준에지가 크게 차이나지 않는 지점까지 진행된 상태가 되도록 할 수 있다.
즉, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하고도 지연고정 동작이 종료될 수 없는 상태라는 것은 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태라는 것과 동일한 상태이며, 이는, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 출력 주파수 또한 상대적으로 낮은 상태라는 것을 의미하므로, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 스큐(skew)가 약간 차이가 난다고 해도 그 값을 인식하는 데에는 큰 문제가 없는 상태라는 것을 의미한다.
따라서, 본원발명의 제4 실시예에 따른 지연고정 동작이 적용된 지연고정루프(DLL)회로에서 지연종료신호(DELAY_END_CTRL)가 로직'하이'(High)로 활성화되어 클록 버퍼링부(580)에서 출력되는 클록(BUF_CLK)을 지연고정클록(DLLCLK)으로 직접 구동하는 동작이 발생하는 경우는, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)이 상대적으로 낮은 주파수를 갖는 상태, 즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)가 매우 긴 상태가 되는 경우뿐이므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용한 상태에서 소스 클록(REFCLK)과 피드백 클록(FBCLK)간에 발생하는 위상차이에 대응하는 길이정도는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)의 길이에 대비하면 매우 짧은 길이에 불과하므로, 클록 구동부(530)에 의해 외부클록(CLK, CLK#)을 지연고정루프(DLL)회로의 한계 지연량만큼 지연된 지연고정클록(DLLCLK)을 사용하여 내부 데이터 출력부(590) 에서 데이터(DQ DATA)를 출력한다고 하여도 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 값을 인식하는 부분에서는 아무런 영향을 끼치지 않는다.
(제5 실시예)
도 6은 본 발명의 제5 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 6을 참조하면, 외부에서 인가되는 클록(CLK, CLK#)을 버퍼링하기 위한 클록 버퍼링부(680)와, 클록 인에이블 신호(CKE)에 응답하여 클록 버퍼링부(680)의 출력클록(BUF_CLK)을 구동하여 소스 클록(REFCLK)으로서 출력하기 위한 소스 클록 구동부(660)와, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하고, 비교결과에 대응하여 지연고정신호(DELAY_LOCK_CTRL) 및 제1 지연종료신호(DELAY_END_1)를 생성하기 위한 위상비교부(600)와, 지연고정을 이루기 위해 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로써 출력하되, 한계 지연량에 도달하는 것에 응답하여 제2 지연종료신호(DELAY_END_2)를 생성하기 위한 클록지연부(620)와, 지연고정클록(DLLCLK)에 소스 클록(REFCLK)의 실제 출력 경로의 지연시간을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연복제모델부(640)와, 제1 지연종료신호(DELAY_END_1) 및 제2 지연종료신호(DELAY_END_2)에 응답하여 지연고정 동작을 종료시키기 위한 지연고정동작 제어부(650)를 구비한다.
여기서, 클록 버퍼링부(680)는, 외부에서 인가되는 클록(CLK, CLK#)을 버퍼링하여 내부에서 사용되는 클록(BUF_CLK)을 생성하는 동작을 수행한다.
그리고, 소스 클록 구동부(660)는, 클록 인에이블 신호(CKE)가 활성화된 구간에서 버퍼링된 클록(BUF_CLK)을 소스 클록(REFCLK)으로서 출력하는 동작을 수행하고, 클록 인에이블 신호(CKE)가 비활성화된 구간에서 버퍼링된 클록(BUF_CLK)을 소스 클록(REFCLK)으로서 출력하는 동작을 수행하지 않는다. 즉, 클록 인에이블 신호(CKE)가 활성화된 구간에서는 소스 클록(REFCLK)이 버퍼링된 클록(BUF_CLK)과 동일하게 토글링하는 상태가 되지만, 클록 인에이블 신호(CKE)가 비활성화된 구간에서는 버퍼링된 클록(BUF_CLK)의 토글링과 상관없이 소스 클록(REFCLK)은 토글링하지 않는다.
참고로, 클록 인에이블 신호(CKE)의 경우, 반도체 메모리 장치의 노말한 동작에서 항상 활성화된 상태를 유지하다가 반도체 메모리 장치의 파워 소모를 줄이기 위해 진입할 수 있는 파워 다운 모드(Power Down Mode)와 같은 특수한 동작모드에서 비활성화될 수 있다.
그리고, 위상비교부(600)는, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점에서 소스 클록(REFCLK)의 기준에지 - 일반적으로 상승에지(rising edge)를 의미하며, 하강에지(falling edge)가 되어도 상관없음 - 보다 피드백 클록(FBCLK)의 기준에지가 뒤쪽에 위치한 경우 지연고정신호(DELAY_LOCK_CTRL)를 로직'하이'(High)로 활성화시켜 출력하고, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점에서 소스 클록(REFCLK)의 기준에지보다 피드백 클록(FBCLK)의 기준에지가 앞쪽에 위치한 경우 지연고정신호(DELAY_LOCK_CTRL)를 로직'로우'(Low)로 비활성화시켜 출력한다.
또한, 위상비교부(600)는, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점이 예정된 횟수만큼 반복될 동안 지연고정신호(DELAY_LOCK_CTRL)가 반복적으로 로직'하이'(High)의 활성화상태와 로직'로우'(Low)의 비활성화상태 사이를 천이할 때, 제1 지연종료신호(DELAY_END_1)를 로직'하이'(High)로 활성화시킨다.
또한, 위상비교부(600)는, 지연고정 동작이 수행되는 중일 때 예정된 주기로 반복되는 업데이트 시점이 예정된 횟수만큼 반복될 동안 지연고정신호(DELAY_LOCK_CTRL)가 로직'하이'(High)의 활성화 상태 또는 로직'로우'(Low)의 비활성화상태를 유지할 때, 제1 지연종료신호(DELAY_END_1)를 로직'로우'(Low)로 비활성화시킨다.
그리고, 지연고정동작 제어부(650)는, 제1 지연종료신호(DELAY_END_1)와 제2 지연종료신호(DELAY_END_2) 중 적어도 어느 하나의 신호가 로직'하이'(High)로 활성화되는 것에 응답하여 출력되는 글로벌 지연종료신호(GLOBAL_DELAY_END)를 로직'하이'(High)로 활성화시킴으로써 클록지연부(620)의 지연량을 고정시켜 지연고정 동작을 종료시킨다.
즉, 지연고정동작 제어부(650)는, 제1 지연종료신호(DELAY_END_1)와 제2 지연종료신호(DELAY_END_2)가 모두 로직'로우'(Low)로 비활성화될 때에만 글로벌 지연종료신호(GLOBAL_DELAY_END)가 로직'로우'(Low)로 비활성화시킴으로써 지연고정 동작이 계속 수행되어 클록지연부(620)의 지연량이 변동할 수 있도록 한다.
참고로, 도면에 직접적으로 도시되어 있지 않지만, 지연고정동작 제어부(650)의 상세회로는, 제1 지연종료신호(DELAY_END_1)와 제2 지연종료신호(DELAY_END_2)를 입력받기 위한 노아 게이트, 및 노아게이트의 출력신호를 입력받아 글로벌 지연종료신호(GLOBAL_DELAY_END)로서 출력하기 위한 인버터를 구비한다.
그리고, 클록지연부(620)는, 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 다수의 비트로 이루어진 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동하되, 지연고정동작 제어부(650)의 출력신호(GLOBAL_DELAY_END)에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 고정하는 지연제어부(622), 및 지연고정코드(DELAY_LOCK_CODE<0:N>) 값에 대응하는 지연량만큼 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하되, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 한계 지연량에 대응하는 값보다 클 경우 제2 지연종료신호(DELAY_END_2)를 활성화시키는 지연라인(624)을 구비한다.
여기서, 클록지연부(620)의 구성요소 중 지연제어부(622)는, 지연고정 동작이 수행되는 중이고 지연고정동작 제어부(650)의 출력신호(GLOBAL_DELAY_END)가 로직'로우'(Low)로 비활성화된 상태에서는, 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키고. 지연고정 동작이 수행되는 중이고 지연고정동작 제어부(650)의 출력신호(GLOBAL_DELAY_END)가 로직'하이'(High)로 활 성화된 상태에서는, 업데이트 시점 및 지연고정신호(DELAY_LOCK_CTRL)의 값과 상관없이 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키지 않으며, 지연고정 동작이 종료된 이후에는 업데이트 시점 및 지연고정신호(DELAY_LOCK_CTRL)의 값과 상관없이 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 변동시키지 않는다.
즉, 클록지연부(620)의 구성요소 중 지연제어부(622)는, 지연고정 동작이 수행되는 중이고 지연고정동작 제어부(650)의 출력신호(GLOBAL_DELAY_END)가 로직'로우'(Low)로 비활성화된 상태에서는, 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)가 로직'하이'(High)로 활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 증가시키고, 예정된 주기로 반복되는 업데이트 시점마다 지연고정신호(DELAY_LOCK_CTRL)가 로직'로우'(Low)로 비활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 감소시키게 된다.
그리고, 클록지연부(620)의 구성요소 중 지연라인(624)은, 소스 클록(REFCLK)을 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값에 대응하는 지연량만큼 지연시켜 지연고정클록(DLLCLK)으로서 출력하는 동작을 수행하며, 이때, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값에 대응하는 지연량은 상대적인 값으로 미리 설정되어 있어야 한다.
예를 들어, 지연고정코드(DELAY_LOCK_CODE<0:N>)가 4비트로 이루어진 신호라고 가정하면, 그 값이 '0 0 0 0'일 때는 그에 대응하여 소스 클록(REFCLK)을 전혀 지연시키지 않고 그대로 지연고정클록(DLLCLK)으로서 출력되도록 설정하고, 그 값이 '0 0 0 1', '0 0 1 0', '0 0 1 1', '0 1 0 0', … 식으로 증가하면 증가할수록 소스 클록(REFCLK)을 더 많이 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정할 수 있다. 이때, 지연고정코드(DELAY_LOCK_CODE<0:N>)는 지연고정 동작의 시작시점에서 미리 설정되는 초기값을 가질 수 있으며, 일반적으로 초기값은 '0 0 0 0'과 같이 가장 작은 값을 선택하지 않고 '0 1 1 0' 과 같이 중간에 위치하는 값을 선택하게 된다.
또한, 도면에 직접적으로 도시되지는 않았지만 지연라인(624)에 다수의 단위지연소자(unit delay)들이 구비되도록 구성하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 증가하면 증가할수록 더 많은 개수의 단위지연소자(unit delay)를 사용하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정하고, 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 감소하면 감소할수록 더 적은 개수의 단위지연소자(unit delay)를 사용하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되도록 설정할 수 있다.
그런데, 지연라인(624)에 구비되는 단위지연소자(unit delay)의 개수는 설계자에 의해 미리 설정될 수 있는 값이며, 설계과정에서 한 번 그 값이 설정된 이후에는 다시 변경시키기 용이한 값이 아니다. 또한, 단위지연소자(unit delay)의 개수가 늘어난다는 것은 곧 면적의 증가를 의미하는 것이므로 모든 경우의 수를 모두 가정하여 그 개수를 마냥 늘려놓는 것은 매우 비효율적이다.
때문에, 지연라인(624)을 통해 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하기까지 선택 가능한 한계 지연량이 존재할 수밖에 없으며, 종래기술에서와 같이 한계 지연량에 도달한 이후에도 소스 클록(REFLCK)과 피드백 클록(FBCLK)의 위상이 동기화되지 않은 상태가 되어 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값이 계속 증가한다면, 정상적으로 지연고정 동작이 종료되지 못하는 문제가 발생하게 된다.
따라서, 본원발명의 제5 실시예에 따른 지연라인(624)에서 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력되기까지 할 수 있는 한계 지연량에 도달하게 되면, 제2 지연종료신호(DELAY_END_2)를 로직'하이'(High)로 활성화시켜 출력한다.
동시에, 지연고정동작 제어부(650)에서는 제2 지연종료신호(DELAY_END_2)가 로직'하이'(High)로 활성화되는 것에 응답하여 출력되는 신호(DELAY_LOCK_END)를 로직'하이'(High)로 활성화시켜 출력하고, 지연제어부(622)에서는 지연고정동작 제어부(650)의 출력신호(GLOBAL_DELAY_END)가 로직'하이'(High)로 활성화되는 것에 응답하여 지연고정코드(DELAY_LOCK_CODE<0:N>)의 값을 고정시킴으로써, 지연고정 동작이 강제로 종료되도록 할 수 있다.
이렇게, 본원발명의 제5 실시예를 레지스터 제어형 지연고정루프(DLL)회로에 적용하게 되면, 지연고정 동작이 수행되는 중에 소스 클록(REFCLK)과 출력되는 지연고정클록(DLLCLK)간의 위상차이가 최대 값에 도달하는지를 감지한 결과에 따라 레지스터 제어형 지연고정루프회로의 지연고정동작을 강제로 종료함으로써, 레지스터 제어형 지연고정루프(DLL)회로의 지연고정동작이 무한대로 반복되는 것을 방지할 수 있다.
이때, 본원발명의 제5 실시예에서 지연라인(624)이 한계 지연량에 도달하여 지연고정동작 제어부(650)의 출력신호(GLOBAL_DELAY_END)가 로직'하이'(High)로 활성화된다고 하여도 지연고정 동작이 종료되는 것일 뿐 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상이 동기화된 상태가 아니기 때문에 내부 데이터 출력부(690)에서 출력되는 데이터(DQ DATA)의 위상이 외부 클록(CLK, CLK#)에 완전히 동기된 상태가 될 수 없다. 그럼에도 불구하고 본원발명의 제5 실시예에 따른 지연고정 동작이 효과적인 이유는 지연고정루프(DLL)회로의 동작이 일반적으로 도 7에 도시된 바와 같기 때문이다.
구체적으로 도 7을 참조하면, 도 7은 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK) - 실제로는 외부 클록(CLK, CLK#)과 소스 클록(REFCLK)의 위상이 약간 차이가 있을 수 있음 - 의 주파수가 상대적으로 높은 주파수(High frequency)를 갖는 경우(A)와, 상대적으로 낮은 주파수(Low frequency)를 갖는 경우(B)로 나뉘어져 있는 것을 알 수 있다.
그 중, 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 주파수(High frequency)를 갖는 경우(A)를 먼저 살펴보면, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 상태이기 때문에 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)도 상대적으로 짧은 상태인 것을 알 수 있다.
이때, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 피드백 클록(FBCLK)의 기준에지의 위상 차이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어설 수 없으므로, 피드백 클록(FBCLK)의 기준에지가 외부 클 록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어서지 못하는 상태가 되는 것을 알 수 있다.
즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 높은 상태에서는 피드백 클록(FBCLK)을 상대적으로 조금만 지연시켜도 지연고정 동작이 종료될 수 있으므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하지 않고도 지연고정 동작이 종료되는 것이 가능하다는 것을 알 수 있다.
반대로, 지연고정루프(DLL)회로로 입력되는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 주파수(Low frequency)를 갖는 경우(B)를 살펴보면, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태이기 때문에 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)도 상대적으로 긴 상태인 것을 알 수 있다.
이때, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 피드백 클록(FBCLK)의 기준에지의 위상 차이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어설 수 없으므로, 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)를 넘어서지 못하는 상태가 되는 것을 알 수 있다.
때문에, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)가 매우 긴 상태이므로 피드백 클록(FBCLK)의 기준에지가 외부 클록(CLK, CLK#) 및 소스 클 록(REFCLK)의 기준에지와 동기화되기 위해서 피드백 클록(FBCLK)을 지연시킨 지연량의 길이도 매우 길어져야 하는 것을 알 수 있다.
즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태에서는 피드백 클록(FBCLK)을 상대적으로 매우 많이 지연시켜야만 지연고정 동작이 종료될 수 있으므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하고도 지연고정 동작이 종료될 수 없는 상태가 존재할 수 있다는 것을 알 수 있다.
이렇게, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태에서는 피드백 클록(FBCLK)의 기준에지와 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지가 완전히 동기화되는 것이 불가능한 상태가 존재하지만, 본원발명의 제5 실시예에 따른 지연고정루프(DLL)회로에서는 이를 감지하여, 강제로 지연고정 동작을 종료시키며, 비록, 지연고정 동작이 종료된 상태이지만, 피드백 클록(FBCLK)의 기준에지와 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 기준에지가 크게 차이나지 않는 지점까지 진행되어 있는 상태라는 것을 알 수 있다.
즉, 지연고정루프(DLL)회로의 한계 지연량을 다 사용하고도 지연고정 동작이 종료될 수 없는 상태라는 것은 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 주파수가 상대적으로 낮은 상태라는 것과 동일한 상태이며, 이는, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 출력 주파수 또한 상대적으로 낮은 상태라는 것을 의미하므로, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 스큐(skew)가 약간 차이가 난다고 해도 그 값을 인식하는 데에는 큰 문제가 없는 상태라는 것을 의미한다.
따라서, 본원발명의 제5 실시예에 따른 지연고정 동작이 적용된 지연고정루프(DLL)회로에서 제2 지연종료신호(DELAY_END_2)가 로직'하이'(High)로 활성화되어 지연고정 동작이 강제로 종료되는 경우는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)이 상대적으로 낮은 주파수를 갖는 상태, 즉, 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)가 매우 긴 상태가 되는 경우뿐이므로, 지연고정루프(DLL)회로의 한계 지연량을 다 사용한 상태에서 소스 클록(REFCLK)과 피드백 클록(FBCLK)간에 발생하는 위상차이에 대응하는 길이정도는 외부 클록(CLK, CLK#) 및 소스 클록(REFCLK)의 한 주기(tck)의 길이에 대비하면 매우 짧은 길이에 불과하므로, 지연고정루프(DLL)회로의 동작에 의해 출력되는 데이터(DQ DATA)의 값을 인식하는 부분에서는 아무런 영향을 끼치지 않는다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 레지스터 제어형 지연고정루프회로로 입력되는 소스 클록(REFCLK)과 출력되는 지연고정클록(DLLCLK)간의 위상차이가 최대 값에 도달하는지를 감지한 결과에 따라 레지스터 제어형 지연고정루프회로의 지연고정동작을 강제로 종료함으로써, 레지스터 제어형 지연고정루프회로의 지연고정동작이 무한대로 반복되는 것을 방지할 수 있다.
또한, 감지한 결과에 따라 레지스터 제어형 지연고정루프회로로 공급되는 전원전압의 전압레벨을 조절함으로써, 레지스터 제어형 지연고정루프회로의 지연고정루프 동작으로 인해 소모되는 전류의 크기를 최소한으로 유지할 수 있다.
또한, 감지한 결과에 따라 반도체 메모리 장치의 코어영역에서 출력되는 내 부데이터를 외부로 구동시켜줌으로써, 레지스터 제어형 지연고정루프회로 동작의 신뢰성을 향상시킬 수 있다.
또한, 감지한 결과에 따라 레지스터 제어형 지연고정루프회로의 동작을 온/오프 제어함으로써, 레지스터 제어형 지연고정루프회로의 동작으로 인해 발생하는 전류의 소모를 완전히 제거할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 2는 본 발명의 제1 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 3은 본 발명의 제2 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 4는 본 발명의 제3 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 5는 본 발명의 제4 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 6은 본 발명의 제5 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 7은 일반적인 지연고정루프(DLL)회로의 지연고정 동작을 설명하기 위해 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100, 200, 300, 400, 500, 600 : 위상비교부
120, 220, 320, 420, 520, 620 : 클록지연부
122, 222, 322, 422, 522, 622 : 지연제어부
124, 224, 324, 424, 524, 624 : 지연라인
140, 240, 340, 440, 540, 640 : 지연복제모델부
160, 260, 360, 460, 660 : 소스 클록 구동부
180, 280, 380, 480, 580, 680 : 클록 버퍼링부
190, 290, 390, 490, 590, 690 : 내부 데이터 출력부
250, 650 : 지연고정동작제어부
410 : 전원전압 선택부
530 : 클록 구동부
532 : 소스 클록 구동부
534 : 지연고정클록 구동부

Claims (26)

  1. 삭제
  2. 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 지연고정신호를 생성하기 위한 위상비교부;
    지연고정을 이루기 위해 상기 지연고정신호에 응답하여 지연고정코드의 값에 대응하는 지연량으로 상기 소스 클록을 지연시켜 지연고정클록으로써 출력하되, 상기 지연고정코드의 값이 설정된 한계 지연량에 대응하는 코드값에 도달하는 것에 응답하여 지연종료신호를 생성하기 위한 클록지연부;
    상기 지연고정클록에 상기 소스 클록의 실제 출력 경로의 지연시간을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부; 및
    상기 지연고정신호 및 상기 지연종료신호에 응답하여 지연고정 동작을 종료시키기 위한 지연고정동작 제어부를 구비하고,
    상기 클록지연부는,
    상기 지연고정신호에 응답하여 다수의 비트로 이루어진 지연고정코드의 값을 변동하되, 상기 지연고정동작 제어부의 출력신호에 응답하여 상기 지연고정코드의 값을 고정하는 지연제어부; 및
    상기 지연고정코드 값에 대응하는 지연량만큼 상기 소스 클록을 지연시켜 상기 지연고정클록으로서 출력하되, 상기 지연고정코드의 값이 상기 한계 지연량에 대응하는 값보다 클 경우 상기 지연종료신호를 활성화시키는 지연라인을 구비하는 지연고정루프회로.
  3. 제2항에 있어서,
    상기 지연제어부는,
    지연고정 동작을 수행 중이고 상기 지연고정동작 제어부의 출력신호가 비활성화된 상태에서는, 예정된 주기로 반복되는 업데이트 시점마다 상기 지연고정신호에 응답하여 상기 지연고정코드의 값을 변동시키고.
    지연고정 동작을 수행 중이고 상기 지연고정동작 제어부의 출력신호가 활성화된 상태에서는, 상기 업데이트 시점 및 상기 지연고정신호의 값과 상관없이 상기 지연고정코드의 값을 변동시키지 않으며,
    지연고정 동작이 종료된 이후에는 상기 업데이트 시점 및 상기 지연고정신호의 값과 상관없이 상기 지연고정코드의 값을 변동시키지 않는 것을 특징으로 하는 지연고정루프회로.
  4. 제3항에 있어서,
    상기 지연제어부는,
    상기 업데이트 시점에서 상기 지연고정신호가 활성화상태일 경우 상기 지연고정코드의 값을 증가시키고, 상기 지연고정신호가 비활성화상태일 경우 상기 지연고정코드의 값을 감소시키는 것을 특징으로 하는 지연고정루프회로.
  5. 제2항에 있어서,
    상기 지연고정동작 제어부는,
    상기 지연종료신호가 비활성화상태인 경우, 예정된 주기로 반복되는 업데이트 시점이 예정된 횟수만큼 반복될 동안 상기 지연고정신호가 반복적으로 활성화상태와 비활성화상태 사이를 천이할 때, 출력되는 신호를 활성화시킴으로써 상기 클록지연부의 지연량을 고정시켜 지연고정 동작을 종료시키는 것을 특징으로 하는 지연고정루프회로.
  6. 제5항에 있어서,
    상기 지연고정동작 제어부는,
    상기 지연종료신호가 활성화상태인 경우, 상기 지연고정신호의 논리레벨과 상관없이 출력되는 신호를 활성화시킴으로써 상기 클록지연부의 지연량을 고정시켜 지연고정 동작을 종료시키는 것을 특징으로 하는 지연고정루프회로.
  7. 삭제
  8. 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 지연고정신호를 생성하기 위한 위상비교부;
    지연고정을 이루기 위해 상기 지연고정신호에 응답하여 지연고정코드의 값에 대응하는 지연량으로 상기 소스 클록을 지연시켜 지연고정클록으로써 출력하되, 상기 지연고정코드의 값이 설정된 한계 지연량에 대응하는 코드값에 도달하는 것에 응답하여 지연종료신호를 생성하기 위한 클록지연부;
    상기 지연고정클록에 상기 소스 클록의 실제 출력 경로의 지연시간을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부; 및
    내부데이터를 상기 지연고정클록에 동기화시켜 외부로 출력하되, 상기 지연고정신호 및 상기 지연종료신호에 응답하여 그 동작이 온/오프 제어되는 내부데이터 출력부를 구비하고,
    상기 클록지연부는,
    상기 지연고정신호에 응답하여 다수의 비트로 이루어진 지연고정코드의 값을 변동하기 위한 지연제어부; 및
    상기 지연고정코드 값에 대응하는 지연량만큼 상기 소스 클록을 지연시켜 상기 지연고정클록으로서 출력하되, 상기 지연고정코드의 값이 상기 한계 지연량에 대응하는 값보다 클 경우 상기 지연종료신호를 활성화시키는 지연라인을 구비하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 지연제어부는,
    지연고정 동작을 수행 중일 때는 예정된 주기로 반복되는 업데이트 시점마다 상기 지연고정신호에 응답하여 상기 지연고정코드의 값을 변동시키고.
    지연고정 동작이 종료된 이후에는 상기 업데이트 시점 및 상기 지연고정신호의 값과 상관없이 상기 지연고정코드의 값을 변동시키지 않는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 지연제어부는,
    상기 업데이트 시점에서 상기 지연고정신호가 활성화상태일 경우 상기 지연고정코드의 값을 증가시키고, 상기 지연고정신호가 비활성화상태일 경우 상기 지연고정코드의 값을 감소시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 내부 데이터 출력부는,
    상기 지연종료신호가 비활성화상태인 경우,
    상기 지연고정신호에 대응하는 지연고정 동작이 수행되는 것에 응답하여 오프(Off)되어 내부 데이터를 외부로 출력하지 않고,
    상기 지연고정신호에 대응하는 지연고정 동작이 종료되는 것에 응답하여 온(On)되어 내부 데이터를 상기 지연고정클록에 동기화시켜 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 내부 데이터 출력부는,
    상기 지연종료신호가 활성화상태인 경우,
    상기 지연고정신호에 대응하는 지연고정 동작의 수행유무와 상관없이 온(On)되어 내부 데이터를 상기 지연고정클록에 동기화시켜 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 삭제
  14. 지연고정신호 및 지연종료신호에 응답하여 외부전원전압 또는 내부전원전압 - 상기 외부전원전압보다 낮은 전압레벨을 가짐 - 을 선택적으로 공급하기 위한 전원전압 선택부;
    상기 전원전압 선택부를 통해 공급되는 전원전압을 전원으로 사용하며, 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 상기 지연고정신호를 생성하기 위한 위상비교부;
    상기 전원전압 선택부를 통해 공급되는 전원전압을 전원으로 사용하며, 지연고정을 이루기 위해 상기 지연고정신호에 응답하여 지연고정코드의 값에 대응하는 지연량으로 상기 소스 클록을 지연시켜 지연고정클록으로써 출력하되, 상기 지연고정코드의 값이 설정된 한계 지연량에 대응하는 코드값에 도달하는 것에 응답하여 지연종료신호를 생성하기 위한 클록지연부; 및
    상기 지연고정클록에 상기 소스 클록의 실제 출력 경로의 지연시간을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부를 구비하고,
    상기 클록지연부는,
    상기 지연고정신호에 응답하여 다수의 비트로 이루어진 지연고정코드의 값을 변동하기 위한 지연제어부; 및
    상기 지연고정코드 값에 대응하는 지연량만큼 상기 소스 클록을 지연시켜 상기 지연고정클록으로서 출력하되, 상기 지연고정코드의 값이 상기 한계 지연량에 대응하는 값보다 클 경우 상기 지연종료신호를 활성화시키는 지연라인을 구비하는 지연고정루프회로.
  15. 제14항에 있어서,
    상기 지연제어부는,
    지연고정 동작을 수행 중일 때는 예정된 주기로 반복되는 업데이트 시점마다 상기 지연고정신호에 응답하여 상기 지연고정코드의 값을 변동시키고.
    지연고정 동작이 종료된 이후에는 상기 업데이트 시점 및 상기 지연고정신호의 값과 상관없이 상기 지연고정코드의 값을 변동시키지 않는 것을 특징으로 하는 지연고정루프회로.
  16. 제15항에 있어서,
    상기 지연제어부는,
    상기 업데이트 시점에서 상기 지연고정신호가 활성화상태일 경우 상기 지연고정코드의 값을 증가시키고, 상기 지연고정신호가 비활성화상태일 경우 상기 지연고정코드의 값을 감소시키는 것을 특징으로 하는 지연고정루프회로.
  17. 제14항에 있어서,
    상기 전원전압 선택부는,
    상기 지연종료신호가 비활성화상태인 경우,
    상기 지연고정신호에 대응하는 지연고정 동작이 수행되는 것에 응답하여 상기 외부전원전압을 공급하고,
    상기 지연고정신호에 대응하는 지연고정 동작이 종료되는 것에 응답하여 상기 내부전원전압을 공급하는 것을 특징으로 하는 지연고정루프회로.
  18. 제17항에 있어서,
    상기 전원전압 선택부는,
    상기 지연종료신호가 활성화상태인 경우,
    상기 지연고정신호에 대응하는 지연고정 동작의 수행유무와 상관없이 상기 내부전원전압을 공급하는 것을 특징으로 하는 것을 특징으로 하는 지연고정루프회로.
  19. 삭제
  20. 지연종료신호에 대응하는 지연고정 인에이블 구간에서 외부 클록을 구동하여 소스 클록으로서 출력하고, 지연고정 디스에이블 구간에서 상기 외부 클록을 구동하여 지연고정클록으로서 출력하기 위한 클록 구동부;
    상기 소스 클록과 피드백 클록의 위상을 비교하고, 비교결과에 대응하여 지연고정신호를 생성하기 위한 위상비교부;
    지연고정을 이루기 위해 상기 지연고정신호에 응답하여 지연고정코드의 값에 대응하는 지연량으로 상기 소스 클록을 지연시켜 지연고정클록으로써 출력하되, 상기 지연고정코드의 값이 설정된 한계 지연량에 대응하는 코드값에 도달하는 것에 응답하여 지연종료신호를 생성하기 위한 클록지연부; 및
    상기 지연고정클록에 상기 소스 클록의 실제 출력 경로의 지연시간을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부를 구비하고,
    상기 클록지연부는,
    상기 지연고정신호에 응답하여 다수의 비트로 이루어진 지연고정코드의 값을 변동하기 위한 지연제어부; 및
    상기 지연고정코드 값에 대응하는 지연량만큼 상기 소스 클록을 지연시켜 상기 지연고정클록으로서 출력하되, 상기 지연고정코드의 값이 상기 한계 지연량에 대응하는 값보다 클 경우 상기 지연종료신호를 활성화시키는 지연라인을 구비하는 지연고정루프회로.
  21. 제20항에 있어서,
    상기 지연제어부는,
    지연고정 동작을 수행 중일 때는 예정된 주기로 반복되는 업데이트 시점마다 상기 지연고정신호에 응답하여 상기 지연고정코드의 값을 변동시키고.
    지연고정 동작이 종료된 이후에는 상기 업데이트 시점 및 상기 지연고정신호의 값과 상관없이 상기 지연고정코드의 값을 변동시키지 않는 것을 특징으로 하는 지연고정루프회로.
  22. 제21항에 있어서,
    상기 지연제어부는,
    상기 업데이트 시점에서 상기 지연고정신호가 활성화상태일 경우 상기 지연고정코드의 값을 증가시키고, 상기 지연고정신호가 비활성화상태일 경우 상기 지연고정코드의 값을 감소시키는 것을 특징으로 하는 지연고정루프회로.
  23. 제20항에 있어서,
    상기 클록 구동부는,
    상기 지연종료신호 및 클록 인에이블 신호에 응답하여 상기 외부 클록을 구동하여 상기 소스 클록으로써 출력하기 위한 소스 클록 구동부; 및
    상기 지연종료신호에 응답하여 상기 외부 클록을 구동하여 상기 지연고정클록으로써 출력하기 위한 지연고정클록 구동부를 구비하는 지연고정루프회로.
  24. 제23항에 있어서,
    상기 소스 클록 구동부는,
    상기 클록 인에이블 신호가 활성화된 상태에서 상기 지연종료신호가 비활성화되는 것에 응답하여 상기 외부 클록을 상기 소스 클록으로 구동하고,
    상기 클록 인에이블 신호가 활성화된 상태에서 상기 지연종료신호가 활성화되는 것에 응답하여 상기 외부 클록을 상기 소스 클록으로 구동하지 않으며,
    상기 클록 인에이블 신호가 비활성화된 상태에서 상기 지연종료신호의 논리레벨과 상관없이 상기 외부 클록을 상기 소스 클록으로 구동하지 않는 것을 특징으로 하는 지연고정루프회로.
  25. 제23항에 있어서,
    상기 지연고정클록 구동부는,
    상기 지연종료신호가 활성화되는 것에 응답하여 상기 외부 클록을 상기 지연고정클록으로써 구동하고,
    상기 지연종료신호가 비활성화되는 것에 응답하여 상기 외부 클록을 상기 지연고정클록으로써 구동하지 않는 것을 특징으로 하는 지연고정루프회로.
  26. 제25항에 있어서,
    상기 지연고정클록 구동부를 통해 구동되는 상기 지연고정클록은 상기 외부 클록보다 예정된 시간만큼 지연되는 것는 것을 특징으로 하는 지연고정루프회로.
KR1020090044468A 2009-05-21 2009-05-21 지연고정루프회로 및 이를 이용한 반도체 메모리 장치 KR101123073B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020090044468A KR101123073B1 (ko) 2009-05-21 2009-05-21 지연고정루프회로 및 이를 이용한 반도체 메모리 장치
US12/490,619 US7948289B2 (en) 2009-05-21 2009-06-24 Delay locked loop circuit and semiconductor memory device using the same
TW098123133A TW201042923A (en) 2009-05-21 2009-07-08 Delay locked loop circuit and semiconductor memory device using the same
JP2009186694A JP5683086B2 (ja) 2009-05-21 2009-08-11 遅延固定ループ回路およびこれを利用した半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090044468A KR101123073B1 (ko) 2009-05-21 2009-05-21 지연고정루프회로 및 이를 이용한 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20100125654A KR20100125654A (ko) 2010-12-01
KR101123073B1 true KR101123073B1 (ko) 2012-03-05

Family

ID=43124183

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090044468A KR101123073B1 (ko) 2009-05-21 2009-05-21 지연고정루프회로 및 이를 이용한 반도체 메모리 장치

Country Status (4)

Country Link
US (1) US7948289B2 (ko)
JP (1) JP5683086B2 (ko)
KR (1) KR101123073B1 (ko)
TW (1) TW201042923A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101222064B1 (ko) * 2010-04-28 2013-01-15 에스케이하이닉스 주식회사 반도체 집적회로의 지연고정루프 및 그의 구동방법
TWI465045B (zh) * 2011-02-01 2014-12-11 Novatek Microelectronics Corp 延遲鎖定迴路及時脈訊號產生方法
TWI482172B (zh) * 2011-04-22 2015-04-21 Elite Semiconductor Esmt 用以產生多相位時脈信號和對應的指示信號之電路及方法
KR20150133327A (ko) * 2014-05-19 2015-11-30 에스케이하이닉스 주식회사 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법
US10897245B1 (en) 2019-11-18 2021-01-19 Texas Instruments Incorporated Clockless delay adaptation loop for random data
US11004499B1 (en) * 2020-05-08 2021-05-11 Winbond Electronics Corp. Latency control circuit and method
KR20210140875A (ko) 2020-05-14 2021-11-23 삼성전자주식회사 멀티 위상 클록 생성기, 그것을 포함하는 메모리 장치, 및 그것의 멀티 위상클록 생성 방법
US11323109B2 (en) * 2020-06-29 2022-05-03 Texas Instruments Incorporated Self-referenced clockless delay adaptation for random data
TWI719928B (zh) * 2020-08-27 2021-02-21 華邦電子股份有限公司 延遲鎖定迴路的控制電路及其控制方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100295210B1 (ko) * 1997-11-07 2001-07-12 아끼구사 나오유끼 반도체장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3232351B2 (ja) * 1993-10-06 2001-11-26 三菱電機株式会社 デジタル回路装置
JPH0818448A (ja) * 1994-06-29 1996-01-19 Fujitsu Ltd 位相同期式周波数シンセサイザ用制御回路
JP2919321B2 (ja) * 1995-10-27 1999-07-12 埼玉日本電気株式会社 Ｐｌｌシンセサイザ
US5995424A (en) * 1997-07-16 1999-11-30 Tanisys Technology, Inc. Synchronous memory test system
JP3789628B2 (ja) * 1998-01-16 2006-06-28 富士通株式会社 半導体装置
JP3488152B2 (ja) * 1999-10-19 2004-01-19 日本電気株式会社 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置
JP2001297585A (ja) * 2000-04-18 2001-10-26 Mitsubishi Electric Corp クロック発生回路およびそれを備える半導体記憶装置
JP2002296326A (ja) * 2001-03-30 2002-10-09 Mitsubishi Electric Corp 半導体装置
KR100537202B1 (ko) * 2004-05-06 2005-12-16 주식회사 하이닉스반도체 지연고정루프의 지연고정상태 정보의 이용이 가능한반도체 소자
KR20070038669A (ko) 2005-10-06 2007-04-11 주식회사 하이닉스반도체 Ｄｌｌ 회로의 위상 비교 장치
US7733141B2 (en) * 2007-11-02 2010-06-08 Hynix Semiconductor Inc. Semiconductor device and operating method thereof
KR100956774B1 (ko) * 2007-12-28 2010-05-12 주식회사 하이닉스반도체 지연 고정 루프 회로 및 그 제어 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100295210B1 (ko) * 1997-11-07 2001-07-12 아끼구사 나오유끼 반도체장치

Also Published As

Publication number Publication date
US20100295588A1 (en) 2010-11-25
JP5683086B2 (ja) 2015-03-11
US7948289B2 (en) 2011-05-24
JP2010273313A (ja) 2010-12-02
TW201042923A (en) 2010-12-01
KR20100125654A (ko) 2010-12-01

Similar Documents

Publication Publication Date Title
KR101123073B1 (ko) 지연고정루프회로 및 이를 이용한 반도체 메모리 장치
US7489172B2 (en) DLL driver control circuit
KR101083639B1 (ko) 반도체 장치 및 그 동작 방법
KR100804154B1 (ko) 지연고정루프회로
US7489170B2 (en) Delay locked loop in synchronous semiconductor memory device and driving method thereof
US20070069775A1 (en) Delay locked loop circuit
US8766686B2 (en) Semiconductor device and method for driving the same
KR101103067B1 (ko) 가변 단위지연회로 및 그를 이용한 반도체 장치의 클럭 생성회로
KR101094932B1 (ko) 지연고정루프회로
US8729940B2 (en) Delay locked loop circuit and semiconductor device having the same
KR20130064357A (ko) 반도체 장치 및 반도체 장치의 동작방법
KR100929655B1 (ko) 듀티 사이클 보정회로 및 이를 구비한 지연고정루프회로
US8638137B2 (en) Delay locked loop
KR100550633B1 (ko) 반도체 기억 소자의 지연 고정 루프 및 그의 제어 방법
KR100733466B1 (ko) 지연고정루프회로
KR20110060741A (ko) 지연 고정 루프 회로
US8379784B2 (en) Semiconductor memory device
US8653866B2 (en) Semiconductor device and operating method thereof
KR100529042B1 (ko) 가속화 모드를 구비한 레지스터 제어 지연고정루프
KR101095011B1 (ko) 가변 단위지연회로 및 그를 이용한 반도체 장치의 클럭 생성회로
KR100933802B1 (ko) 반도체 메모리 소자와 그의 구동 방법
KR101006089B1 (ko) 지연고정루프회로
KR100801740B1 (ko) 지연고정루프 제어회로
KR20100076766A (ko) 지연고정루프회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150121

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170124

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180122

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200129

Year of fee payment: 9