KR100295210B1

KR100295210B1 - 반도체장치

Info

Publication number: KR100295210B1
Application number: KR1019980027403A
Authority: KR
Inventors: 히로요시 도미타
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1997-11-07
Filing date: 1998-07-08
Publication date: 2001-07-12
Also published as: KR19990044764A; TW421919B; JP3497710B2; JPH11145816A; US6501309B1

Abstract

본 발명은 복수의 클록을 사용하고 있는 반도체 장치의 DLL 회로에 있어서 가변 지연 회로의 오버플로우를 검출하는 것을 목적으로 한다.

본 발명의 반도체 장치는 외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와, 복수의 가변 지연 회로에 의해 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 복수의 위상 조정된 클록 신호를 생성하는 타이밍 안정화 회로와, 복수의 가변 지연 회로중 적어도 하나에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출하는 오버플로우 검출 회로를 포함하는 것을 특징으로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로서, 상세하게는 DLL(De1ay Locked Loop) 회로 등의 타이밍 안정화 회로를 구비하는 반도체 장치에 관한 것이다.

반도체 장치에 있어서는 DLL 회로 등에 의해 클록 신호의 타이밍을 제어하는 것이 행하여진다.

도 19는 DLL 회로를 타이밍 안정화 회로로서 데이터 입력에 이용한 구성예를 도시하는 도면이다. 도 19의 회로는 입력 버퍼(501), 가변 지연 회로(502), 클록 제어 회로(503), 입력 회로(504), 분주기(505), 위상 비교기(506), 지연 제어 회로(507), 가변 지연 회로(508), 더미 입력 회로(509), 더미 입력 버퍼(510) 및 로크 온(on) 검출기(511)를 포함한다.

입력 버퍼(501)에 입력된 클록 신호(CLK)는 참조 기준 전압(Vref)과 비교되어, 내부 클록 신호(i-clk)로서 입력 버퍼(501)로부터 출력된다. 내부 클록 신호(i-clk)는 가변 지연 회로(502)에 의해 적당한 지연량만큼 지연되어, 클록 제어 회로(503)를 통해, 데이터 입력 회로(504)에 입력된다. 데이터 입력 회로(504)에서는 입력된 내부 클록 신호(i-clk)를 동기 신호로서 이용하여 입력 데이터를 래치한다. 래치된 입력 데이터는 입력 회로(504)로부터 반도체 장치의 내부 회로에공급된다.

클록 신호(CLK) 입력에서부터 입력 회로(504)까지의 경로에는 회로 고유의 지연이 발생하기 때문에, 입력 회로(504)로부터 내부 회로에 공급되는 입력 데이터는 입력 클록 신호(CLK)와는 타이밍이 어긋난 것으로 된다. 상기 입력 회로(504)로부터 내부 회로에 공급되는 입력 데이터를 외부로부터 입력되는 클록 신호(CLK)와 소정의 타이밍 관계로 맞추기 위해서, 주로 위상 비교기(506), 지연 제어 회로(507) 및 가변 지연 회로(508)로 이루어지는 DLL 회로가 이용된다.

내부 클록 신호(i-clk)는 분주기(505)에서 분주되고, 더미 클록(d-clk) 및 참조 클록 신호(c-clk)가 생성된다. 더미 클록 신호(d-clk)는 가변 지연 회로(508)에 공급된다. 가변 지연 회로(508)는 가변 지연 회로(502)와 동일한 지연량만큼 더미 클록 신호(d-clk)를 지연하도록 제어된다. 가변 지연 회로(508)로부터 출력되는 지연된 더미 클록 신호(d-clk)는 입력 회로(504)와 동일한 지연 특성을 갖는 더미 입력 회로(509), 입력 버퍼(501)와 동일한 지연 특성을 갖는 더미 입력 버퍼(510)를 통해, 위상 비교기(506)에 입력된다.

위상 비교기(506)는 참조 클록 신호(c-clk)와, 더미 입력 버퍼(510)로부터 공급되는 클록 신호를 비교한다. 양 클록 신호가 동일한 위상이 되도록 위상 비교기(506)는 지연 제어 회로(507)를 통해 가변 지연 회로(508)의 지연량을 제어한다. 이것에 의해, 더미 입력 회로(509)로부터 출력되는 클록 신호가 입력 클록 신호(CLK)와 소정의 타이밍 관계가 되도록 제어된다.

클록 제어 회로(503)를 무시하면, 입력 버퍼(501), 가변 지연 회로(502) 및입력 회로(504)의 총지연량은 더미 입력 버퍼(510), 가변 지연 회로(508) 및 더미 입력 회로(509)의 총지연량과 동일하기 때문에, 입력 회로(504)로부터 내부 회로에 공급되는 입력 데이터는 입력 클록 신호(CLK)와 소정의 타이밍 관계가 되도록 제어된다.

이 때 전원 전압의 변동이나 온도 변동 등에 의해, 입력 버퍼(501), 가변 지연 회로(502) 및 입력 회로(504)의 특성이 변화하면, 더미 입력 버퍼(510), 가변 지연 회로(508) 및 더미 입력 회로(509)의 특성도 같이 변화한다. 따라서, 입력 회로(504)로부터 내부 회로에 공급되는 입력 데이터는 전원 전압 변동이나 온도 변동 등에 관계없이 항상 입력 클록 신호(CLK)와 소정의 타이밍 관계가 되도록 제어된다.

로크 온 검출기(511)는 위상 비교기(506)로부터의 신호를 기초로 하여, DLL 회로가 로크 온 하였는지 여부 즉, 위상 비교기(506)의 비교하는 2개의 클록 신호가 동일 위상으로 되었는지 어떤지를 판정한다. 로크 온 한 경우, 분주기(505)의 동작을 제어하여 더미 클록 신호(d-clk) 및 참조 클록 신호(c-clk)의 주파수를 낮게 함으로써 소비 전력을 삭감하는 것이 행하여진다.

또한 지연 제어 회로(507)는 최대 지연으로 설정되면, 오버플로우 신호를 출력한다. 지연 제어 회로(507)가 제어하는 가변 지연 회로(502, 508)는 소정 단수의 지연 소자열로 이루어지고, 사용가능한 지연 소자의 단수에는 최대 한도가 있다. 이 최대 한도의 지연량으로 설정되면, 가변 지연 회로(502, 508)는 그 이상으로 지연량을 크게 하는 것은 불가능하다. 이 경우에는 오버플로우를 검출한 오버플로우신호가 클록 제어 회로(503)에 공급된다. 클록 제어 회로(503)는 오버플로우가 검출된 경우, 가변 지연 회로(502)로부터 공급되는 클록 신호가 아니라, 가변 지연 회로(502)를 바이패스(bypass)한 내부 클록 신호(i-clk)를 선택하여 입력 회로(504)에 공급한다.

이러한 DLL 회로에 의한 클록 신호 안정화는 반도체 장치의 입력 부분뿐만 아니라, 출력 부분에서도 사용된다. 이 경우에는 안정된 소정의 타이밍으로 데이터 출력을 행할 수 있다.

도 19의 구성은 오버플로우가 검출되더라도, 반도체 장치 외부에서 오버플로우를 검출할 수 없다. 따라서, 반도체 장치를 시험하고 있을 때에 가변 지연 회로(502)에서 지연된 내부 클록 신호(i-clk)를 이용하여 데이터 입력을 행하고 있는지, 또는 가변 지연 회로(502)를 바이패스한 내부 클록 신호(i-clk)를 이용하여 데이터 입력을 행하고 있는지의 판별이 불가능하다. 그 때문에 반도체 장치의 특성에 관한 시험을 적절히 행할 수 없다고 하는 문제가 있었다.

또한 도 19의 구성에 있어서는 복수의 내부 클록을 사용하고 있는 반도체 장치나 가변 지연 회로로서 Rough-Delay와 Fine-Delay의 2단을 직렬로 접속한 경우 에 대한 오버플로우 검출을 고려하고 있지않다.

또한 도 19의 구성에 있어서는 오버플로우가 검출된 경우라도, 가변 지연 회로(502)에 내부 클록 신호(i-clk)가 계속 공급되고, 가변 지연 회로(508)에는 더미 클록 신호(d-clk)가 계속 공급된다. 오버플로우가 검출된 경우에는 전술한 바와 같이 가변 지연 회로(502)를 바이패스한 내부 클록 신호(i-clk)를 데이터 입력 동기 신호로서 이용한다. 즉 이 경우, 가변 지연 회로(502)에 의한 지연 제어는 반도체 장치의 동작에 관계하고 있지 않다. 따라서, 가변 지연 회로(502)에 내부 클록 신호(i-clk)를 공급할 필요는 없다. 또한 가변 지연 회로(508)에 더미 클록 신호(d-clk)를 계속 공급하고, 가변 지연 회로(508)에 의한 더미 클록 신호(d-clk)의 제어를 짧은 간격으로 행할 필요는 없다. 이와 같이 오버플로우가 검출된 경우에, 가변 지연 회로(502)에 내부 클록 신호(i-clk)를 계속 공급하는 것과 고주파수의 더미 클록 신호(d-clk)를 가변 지연 회로(508)에 계속 공급하는 것은 소비 전력의 낭비로 이어진다.

따라서 본 발명의 목적은 DLL 회로에 있어서의 가변 지연 회로의 오버플로우가 외부에서 검출가능한 반도체 장치를 제공하는 것이다.

본 발명의 다른 목적은 복수의 내부 클록을 사용하고 있는 반도체 장치나 2단 접속의 가변 지연 회로를 사용하고 있는 반도체 장치에 있어서, DLL 회로에 있어서의 가변 지연 회로의 오버플로우를 검출하는 것이다.

본 발명의 또다른 목적은 DLL 회로의 가변 지연 회로에 있어서 오버플로우가 검출된 경우에, DLL 회로의 소비 전력을 삭감하는 반도체 장치를 제공하는 것이다.

도 1은 본 발명에 따른 타이밍 안정화 회로의 제1 실시예를 도시한 구성도.

도 2는 클록 제어 회로의 동작을 설명하는 타이밍도.

도 3은 클록 제어 회로의 동작을 설명하는 타이밍도.

도 4는 가변 지연 회로의 회로 구성을 도시한 회로도.

도 5는 지연 제어 회로의 회로 구성을 도시한 회로도.

도 6은 위상 비교기의 회로 구성을 도시한 회로도.

도 7은 로크 온 검출기의 회로 구성의 일예를 도시한 회로도.

도 8은 오버플로우 검출기의 회로 구성의 일예를 도시한 회로도.

도 9는 오버플로우 검출기의 회로 구성의 다른 일예를 도시한 회로도.

도 10은 분주기의 구성을 도시한 구성도.

도 11은 도 10의 1/2 분주기의 회로 구성을 도시한 회로도.

도 12는 도 10의 제어 회로의 회로 구성을 도시한 회로도.

도 13은 도 10의 1/2 분주기의 회로 구성을 도시한 회로도.

도 14는 도 1의 타이밍 안정화 회로의 변형예를 도시한 구성도.

도 15는 오버플로우 제어 회로의 회로 구성을 도시한 회로도.

도 16은 본 발명에 의한 타이밍 안정화 회로의 제2 실시예를 도시한 구성도.

도 17은 조조정(粗調整) 회로 및 미조정(微調整) 회로의 2단으로 이루어지는 DLL 회로의 구성도.

도 18은 미조정 가변 지연 회로의 회로 구성을 도시한 회로도.

도 19는 DLL 회로를 타이밍 안정화 회로로서 데이터 입력에 이용한 종래 구성예를 도시한 도면.

〈도면의 주요부분에 대한 부호의 설명〉

11, 501: 입력 버퍼

12, 502: 가변 지연 회로

13, 40, 503: 클록 제어 회로

14, 39, 504: 입력 회로

15, 505: 분주기

16, 36, 506: 위상 비교기

17, 37, 507: 지연 제어 회로

18, 38-1, 38-2, 38-3, 508: 가변 지연 회로

19, 509: 더미 입력 회로

20, 510: 더미 입력 버퍼

21, 511: 로크 온 검출기

31: 게이트 회로

32: 오버플로우 검출기

33: NAND 회로

34, 35: 인버터

50: 오버플로우 제어 회로

청구항 1의 발명에 있어서는 반도체 장치는 외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와 복수의 가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 복수의 위상 조정된 클록 신호를생성하는 타이밍 안정화 회로와, 상기 복수의 가변 지연 회로중 적어도 하나에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출하는 오버플로우 검출 회로를 포함하는 것을 특징으로 한다.

상기 발명에 있어서 타이밍 안정화 회로에 의해 생성되는 복수의 위상 조정된 클록 신호를 사용하고 있는 반도체 장치에 있어서, 복수의 가변 지연 회로중 어느 하나에라도 최대 지연량이 설정된 경우에는 오버플로우를 검출한다. 이것에 의해, 복수의 위상 조정된 클록 신호를 사용하고 있는 경우라도, 적절히 오버플로우를 검출할 수 있다.

청구항 2의 발명에 있어서는 청구항 1 기재의 반도체 장치에 있어서, 상기 오버플로우 검출 회로는 상기 복수의 가변 지연 회로중 적어도 하나에 있어서, 지연량이 상기 최대 지연량으로 설정되는 경우 및 상기 최대 지연량으로부터 지연량을 더욱 증가시킬 필요가 있는 경우 중의 어느 한쪽의 경우에, 오버플로우를 검출하는 것을 특징으로 한다.

상기 발명에 있어서는 지연량이 최대 지연량으로 설정되는 경우 및 최대 지연량으로부터 지연량을 더욱 증가시킬 필요가 있는 경우 중의 어느 한쪽의 경우에 오버플로우를 검출함으로써 적절한 오버플로우 검출을 실현할 수 있다.

청구항 3의 발명에 있어서는 청구항 1 기재의 반도체 장치에 있어서, 상기 오버플로우 검출 회로가 오버플로우를 검출하면, 상기 오버플로우 검출 회로부터의 오버플로우 검출 신호를 장치 외부에 출력하는 출력 회로를 추가로 포함하는 것을 특징으로 한다.

상기 발명에 있어서는 오버플로우 검출 신호를 장치 외부에 출력함으로써 오버플로우의 발생 여부를 장치 외부에서 판단할 수 있다.

청구항 4의 발명에 있어서는 청구항 1 기재의 반도체 장치에 있어서, 상기 타이밍 안정화 회로는 상기 복수의 가변 지연 회로의 지연량을 제어하기 위한 피드백 루프와 상기 내부 클록 신호를 분주하여 상기 피드백 루프에서 사용하는 분주 클록 신호를 생성하는 분주기를 포함하고, 상기 분주기는 상기 오버플로우 검출 회로가 오버플로우를 검출하면, 상기 분주 클록 신호의 주파수를 낮추는 것을 특징으로 한다.

상기 발명에 있어서는 타이밍 안정화 회로의 분주기에 있어서, 오버플로우가 검출된 경우에는 분주 클록 신호의 주파수를 감소시킴으로써, 타이밍 안정화 회로에서의 전력 소비를 절감할 수 있다.

청구항 5의 발명에 있어서는 청구항 1 기재의 반도체 장치에 있어서, 상기 오버플로우 검출 회로가 오버플로우를 검출하면, 상기 복수의 가변 지연 회로에 대한 상기 내부 클록 신호의 공급을 정지하는 회로를 추가로 포함하는 것을 특징으로 한다.

상기 발명에 있어서는 오버플로우가 검출된 경우에는 가변 지연 회로에의 내부 클록 신호의 공급을 정지함으로써 가변 지연 회로에 있어서의 불필요한 전력 소비를 피할 수 있다.

청구항 6의 발명에 있어서는 청구항 1 기재의 반도체 장치에 있어서, 상기 오버플로우 검출 회로가 오버플로우를 검출한 경우에는 상기 위상 조정된 클록 신호 대신에, 상기 내부 클록 신호 및 상기 내부 클록 신호의 반전 신호중 어느 한쪽을 동기 신호로서 내부 회로에 공급하는 선택 회로를 추가로 포함하는 것을 특징으로 한다.

상기 발명에 있어서는 오버플로우가 검출된 경우에는 위상 조정된 클록 신호가 아니라, 내부 클록 신호 또는 그 반전 신호를 동기 신호로서 내부 회로에 공급한다. 따라서, 예컨대 내부 회로가 래치인 경우에는 충분한 데이터 홀드 타임을 확보하면서 데이터를 래치할 수 있다.

청구항 7의 발명에 있어서는 청구항 6 기재의 반도체 장치에 있어서, 상기 선택 회로는 상기 외부 클록 신호에 대하여 0°이상 180°미만의 위상차를 갖도록 조정되어 있는 상기 위상이 조정된 클록 신호에 관해서는 상기 내부 클록 신호를 상기 동기 신호로서 상기 내부 회로에 공급하고, 상기 외부 클록 신호에 대하여 180°이상 0°미만의 위상차를 갖도록 조정되어 있는 상기 위상이 조정된 클록 신호에 관해서는 상기 내부 클록 신호의 반전 신호를 상기 동기 신호로서 상기 내부 회로에 공급하는 것을 특징으로 한다.

상기 발명에 있어서는 예컨대 내부 회로가 래치인 경우에는 충분한 데이터 홀드 타임을 확보하면서 데이터를 래치할 수 있다.

청구항 8의 발명에 있어서의 반도체 장치는 외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와, 가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 위상 조정된 클록 신호를 생성하는 타이밍 안정화 회로와, 상기 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에오버플로우 검출 신호를 생성하는 오버플로우 검출 회로와, 상기 오버플로우 검출 신호를 장치 외부에 출력하는 출력 회로를 포함하는 것을 특징으로 한다.

상기 발명에 있어서는 타이밍 안정화 회로의 가변 지연 회로에서 발생한 오버플로우를 검출하여 오버플로우 검출 신호를 장치 외부에 출력함으로써 오버플로우의 발생 여부를 장치 외부에서 판단할 수 있다.

청구항 9의 발명에 있어서의 반도체 장치는 외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와, 가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 위상 조정된 클록 신호를 생성하는 타이밍 안정화 회로와, 상기 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출하는 오버플로우 검출 회로를 포함하고, 상기 타이밍 안정화 회로는 상기 가변 지연 회로의 지연량을 제어하기 위한 피드백 루프와, 상기 내부 클록 신호를 분주하여 이 피드백 루프에서 사용하는 분주 클록 신호를 생성하는 분주기를 포함하고, 상기 분주기는 상기 오버플로우 검출 회로가 오버플로우를 검출하면 상기 분주 클록 신호의 주파수를 감소시키는 것을 특징으로 한다.

상기 발명에 있어서는 타이밍 안정화 회로의 분주기에 있어서, 오버플로우가 검출된 경우에는 분주 클록 신호의 주파수를 감소시킴으로써 타이밍 안정화 회로에서의 전력 소비를 삭감할 수 있다.

청구항 10의 발명에 있어서의 반도체 장치는 외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와, 가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 위상 조정된 클록 신호를 생성하는타이밍 안정화 회로와, 상기 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출하는 오버플로우 검출 회로와, 상기 오버플로우 검출 회로가 오버플로우를 검출하면, 상기 가변 지연 회로에 대한 상기 내부 클록 신호의 공급을 정지하는 회로를 포함하는 것을 특징으로 한다.

상기 발명에 있어서는 오버플로우가 검출된 경우에는 가변 지연 회로에의 내부 클록 신호의 공급을 정지함으로써, 가변 지연 회로에 있어서의 쓸데 없는 전력 소비를 피할 수 있다.

청구항 11의 발명에 있어서는 반도체 장치는 외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와, 조조정(粗調整) 가변 지연 회로와 미조정(微調整) 가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 위상 조정된 클록 신호를 생성하는 타이밍 안정화 회로와, 이 조조정 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출하는 오버플로우 검출 회로를 포함하는 것을 특징으로 한다.

상기 발명에 있어서는 타이밍 안정화 회로에 있어서, 지연 조정이 조조정 가변 지연 회로와 미조정 가변 지연 회로에 의해 행하여지는 구성인 경우, 조조정 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출함으로써 적절한 오버플로우를 검출할 수 있다.

청구항 12의 발명에 있어서의 반도체 장치는 외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와, 가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 위상 조정된 클록 신호를 생성하는타이밍 안정화 회로와, 상기 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출하는 오버플로우 검출 회로와, 상기 오버플로우 검출 회로가 오버플로우를 검출한 경우에는 상기 위상이 조정된 클록 신호 대신에, 상기 내부 클록 신호 및 상기 내부 클록 신호의 반전 신호중 어느 한쪽을 동기 신호로서 선택하여 내부 회로에 공급하는 선택 회로와, 장치 외부로부터의 입력에 의해 설정가능한 신호에 기초하여 상기 오버플로우 검출 회로의 검출 결과에 관계없이 상기 선택 회로의 선택 동작을 제어할 수 있는 제어 회로를 포함하는 것을 특징으로 한다.

상기 발명의 타이밍 안정화 회로의 가변 지연 회로에 있어서 오버플로우가 검출되면, 위상 조정된 클록 신호가 아니라 내부 클록 신호 또는 그 반전 신호를 동기 신호로서 선택하는 구성에 있어서, 장치 외부로부터 설정가능한 신호에 기초하여 오버플로우의 유무에 관계없이 자유롭게 동기 신호를 선택가능한 제어 회로가 장치된다. 따라서, 예컨대 오버플로우의 유무에 관계없이 항상 위상 조정된 클록 신호를 이용하여 반도체 장치를 동작시키고, 이 상태에서의 장치 동작을 시험하는 것 등이 가능하게 된다.

이하에 본 발명의 실시예를 첨부한 도면을 이용하여 설명한다.

도 1은 본 발명에 의한 타이밍 안정화 회로의 제1 실시예를 도시하는 구성도이다. 도 1의 타이밍 안정화 회로는 입력 버퍼(11), 가변 지연 회로(12), 클록 제어 회로(13), 입력 회로(14), 분주기(15), 위상 비교기(16), 지연 제어 회로(17), 가변 지연 회로(18), 더미 입력 회로(19), 더미 입력 버퍼(20) 및 로크 온검출기(21)를 포함한다. 이들은 도 19의 입력 버퍼(501), 가변 지연 회로(502), 클록 제어 회로(503), 입력 회로(504), 분주기(505), 위상 비교기(506), 지연 제어 회로(507), 가변 지연 회로(508), 더미 입력 회로(509), 더미 입력 버퍼(510) 및 로크 온 검출기(511)와 동일한 기능을 갖는다.

입력 버퍼(11)에 입력된 클록 신호(CLK)는 참조 기준 전압(Vref)과 비교되어, 내부 클록 신호(i-clk)로서 입력 버퍼(11)로부터 출력된다. 내부 클록 신호(i-clk)는 가변 지연 회로(12)에 의해 적당한 지연량만큼 지연되어, 클록 제어 회로(13)를 통해 데이터 입력 회로(14)에 입력된다. 데이터 입력 회로(14)에서는 입력된 내부 클록 신호(i-clk)를 동기 신호로서 이용하여, 입력 데이터를 래치한다. 래치된 입력 데이터는 입력 회로(14)로부터 반도체 장치의 내부 회로에 공급된다.

클록 신호(CLK) 입력에서부터 입력 회로(14)까지의 경로에는 회로 고유의 지연이 발생하기 때문에, 입력 회로(14)로부터 내부 회로에 공급되는 입력 데이터는 입력 클록 신호(CLK)와는 타이밍이 어긋난 것으로 된다. 상기 입력 회로(14)로부터 내부 회로에 공급되는 입력 데이터를 외부로부터 입력되는 클록 신호(CLK)와 소정의 타이밍 관계로 맞추기 위해서 주로 위상 비교기(16), 지연 제어 회로(17) 및 가변 지연 회로(18)로 이루어지는 DLL 회로가 이용된다.

내부 클록 신호(i-clk)는 분주기(15)에서 분주되어, 더미 클록 신호(d-clk) 및 참조 클록 신호(c-clk)가 생성된다. 더미 클록 신호(d-clk)는 가변 지연 회로(18)에 공급된다. 가변 지연 회로(18)는 가변 지연 회로(12)와 동일한 지연량만큼 더미 클록 신호(d-clk)를 지연하도록 제어된다. 가변 지연 회로(18)로부터 출력되는 지연된 더미 클록 신호(d-clk)는 입력 회로(14)와 동일한 지연 특성을 갖는 더미 입력 회로(19)와, 입력 버퍼(11)와 동일한 지연 특성을 갖는 더미 입력 버퍼(20)를 통해 위상 비교기(16)에 입력된다.

위상 비교기(16)는 참조 클록 신호(c-clk)와, 더미 입력 버퍼(20)로부터 공급되는 클록 신호를 비교한다. 양 클록 신호가 동일한 위상이 되도록, 위상 비교기(16)는 지연 제어 회로(17)를 통해 가변 지연 회로(18)의 지연량을 제어한다. 이것에 의해, 더미 입력 회로(19)로부터 출력되는 클록 신호가 입력 클록 신호(CLK)와 소정의 타이밍 관계가 되도록 타이밍 제어가 행하여진다.

클록 제어 회로(13)를 무시하면, 입력 버퍼(11), 가변 지연 회로(12) 및 입력 회로(14)의 총지연량은 더미 입력 버퍼(20), 가변 지연 회로(18) 및 더미 입력 회로(19)의 총지연량과 동일하기 때문에, 입력 회로(14)로부터 내부 회로에 공급되는 입력 데이터는 입력 클록 신호(CLK)와 소정의 타이밍 관계가 되도록 제어되게 된다.

이 때 전원 전압의 변동이나 온도 변동 등에 의해 입력 버퍼(11), 가변 지연 회로(12) 및 입력 회로(14)의 특성이 변화하더라도, 더미 입력 버퍼(20), 가변 지연 회로(18) 및 더미 입력 회로(19)의 특성도 같이 변화한다. 따라서, 입력 회로(14)로부터 내부 회로에 공급되는 입력 데이터는 전원 전압 변동이나 온도 변동 등에 관계없이 항상 입력 클록 신호(CLK)와 소정의 타이밍 관계가 되도록 제어된다.

또한 위상 비교기(16)로부터의 신호를 기초로 하여 로크 온 검출기(21)는 DLL 회로가 로크 온 하였는지 여부, 즉 위상 비교기(16)가 비교하는 2개의 클록 신호가 동일 위상이 되었는지 여부를 판정한다. 로크 온 한 경우, 분주기(15)의 동작을 제어하여, 더미 클록 신호(d-clk) 및 참조 클록 신호(c-clk)의 주파수를 낮게 함으로써 소비 전력을 절감하는 것이 행하여진다.

또한 지연 제어 회로(17)는 최대 지연으로 설정되면 오버플로우 신호(OF1)를 출력한다. 지연 제어 회로(17)가 제어하는 가변 지연 회로(12, 18)는 소정 단수의 지연 소자열로 이루어지고, 사용가능한 지연 소자의 단수에는 최대 한도가 있다. 이 최대 한도의 지연량으로 설정되면, 가변 지연 회로(12, 18)는 그 이상으로 지연량을 크게 하는 것은 불가능하다. 이 경우에 오버플로우 신호(OF1)가 오버플로우 검출을 알린다.

도 1의 타이밍 안정화 회로는 게이트 회로(31), 오버플로우 검출기(32), NAND 회로(33), 인버터(34), 인버터(35), 위상 비교기(36), 지연 제어 회로(37), 가변 지연 회로(38-1∼38-3), 입력 회로(39), 클록 제어 회로(40) 및 외부 출력 단자(41)를 또한 포함한다.

위상 비교기(36), 지연 제어 회로(37), 가변 지연 회로(38-1∼38-3), 입력 회로(39) 및 클록 제어 회로(40)는 반도체 장치에의 별도의 데이터 입력에 대하여 내부 클록 신호(i-clk)와는 별도의 내부 클록 신호(j-clk)를 동기 신호로서 생성하고, 이 내부 클록 신호(j-clk)에 의해 데이터 입력을 행하기 위해서 장치된다. 도 1의 예에 있어서 내부 클록 신호(j-clk)는 내부 클록 신호(i-clk)와 180°위상이어긋난 신호가 된다.

지연 제어 회로(37)는 지연 제어 회로(17)와 마찬가지로 최대 지연으로 설정되면, 오버플로우 신호(OF2)를 출력한다. 즉, 지연 제어 회로(37)가 제어하는 가변 지연 회로(38-1∼38-3)는 최대 한도의 지연량으로 설정되면, 그 이상으로 지연량을 크게 하는 것은 불가능하다. 이 경우에는 오버플로우 신호(OF2)가 오버플로우 검출을 알린다.

지연 제어 회로(17)로부터의 오버플로우 신호(OF1)와 지연 제어 회로(37)로부터의 오버플로우 신호(OF2)는 오버플로우 검출기(32)에 공급된다. 오버플로우 검출기(32)는 오버플로우 신호(OF1)나 오버플로우 신호(OF2) 중 어느 것이 검출되면, 오버플로우 신호(OF)를 출력한다. 상기 오버플로우 신호(OF)가 클록 제어 회로(13) 및 클록 제어 회로(40)에 공급된다.

클록 제어 회로(13) 및 클록 제어 회로(40)는 도 1에 도시되는 바와 같이 NAND 회로(51∼53) 및 인버터(54, 55)를 포함한다. 클록 제어 회로(13)는 오버플로우가 검출된 경우, 가변 지연 회로(12)로부터 공급되는 클록 신호가 아니라, 가변 지연 회로(12)를 바이패스한 내부 클록 신호(i-clk)를 선택하여 입력 회로(14)에 공급한다. 또한 클록 제어 회로(40)는 오버플로우가 검출된 경우, 가변 지연 회로(38-1)로부터 공급되는 클록 신호가 아니라, 인버터(35)로부터 공급되는 내부 클록 신호(i-clk)의 반전 신호를 선택하여 입력 회로(39)에 공급한다.

도 2는 클록 제어 회로(13)의 동작을 설명하는 타이밍도이다. 도 2는 입력 클록 신호(CLK), 내부 클록 신호(i-clk), 도 1의 노드(N1)의 신호, 오버플로우 신호(OF) 및 노드(N2)의 신호를 도시한다. 노드(N2)의 신호가 입력 회로(14)에 있어서의 데이터 입력의 동기 신호로서 이용된다.

도 2의 좌측에 도시되는 바와 같이 오버플로우 신호(OF)가 LOW인 경우에는 내부 클록 신호(i-clk)가 가변 지연 회로(12)에서 지연되어 신호(N1)로 되고, 신호(N1)가 클록 제어 회로(13)를 통과하여 신호(N2)가 된다. 가령 이 시점에서 오버플로우를 하고 있다고 하면, 가변 지연 회로(12)의 지연량이 원하는 지연량에 미치지 않기 때문에, 클록 신호(CLK)의 화살표로 나타내는 상승 에지의 타이밍에 대응하는 입력 데이터를 입력 회로(14)에서 래치할 수 없게 된다.

실질적으로 도 1의 구성에서는 오버플로우가 발생하면, 오버플로우 신호(OF)가 HIGH가 된다. 이 때 내부 클록 신호(i-clk)가 직접 클록 제어 회로(13)에 입력되고, 신호(N2)로서 출력된다. 따라서, 클록 신호(CLK)의 상승 에지의 타이밍으로 공급되는 입력 데이터를 충분한 데이터 홀드 타임을 확보하면서 래치할 수 있다.

도 3은 클록 제어 회로(40)의 동작을 설명하는 타이밍도이다. 도 3은 입력 클록 신호(CLK), 내부 클록 신호(i-clk), 내부 클록 신호(i-clk)의 반전 신호(/i-clk), 도 1의 노드(N1)의 신호, 노드(N3)의 신호, 오버플로우 신호(OF) 및 내부 클록 신호(j-clk)를 도시한다. 내부 클록 신호(j-clk)가 입력 회로(39)에 있어서의 데이터 입력의 동기 신호로서 이용된다.

도 3의 좌측에 도시되는 바와 같이 오버플로우 신호(OF)가 LOW인 경우에는 내부 클록 신호(i-clk)가 가변 지연 회로(12)에서 지연되어 신호(N1)가 되고, 신호(N1)가 가변 지연 회로(38-1)에서 지연되어 신호(N3)가 되며, 더욱이 신호(N3)가 클록 제어 회로(40)를 통과하여 내부 클록 신호(j-clk)가 된다. 가령 이 시점에서 오버플로우를 하고 있다고 하면, 가변 지연 회로(12) 및/또는 가변 지연 회로(38-1)의 지연량이 원하는 지연량에 미치지 않기 때문에, 클록 신호(CLK)의 화살표로 나타내는 하강 에지의 타이밍에 대응하는 입력 데이터를 입력 회로(39)에서 래치할 수 없게 된다.

실질적으로 도 1의 구성에서 오버플로우가 발생하면, 오버플로우 신호(OF)가 HIGH로 된다. 이 때 내부 클록 신호(i-clk)의 반전 신호(/i-clk)가 직접 클록 제어 회로(40)에 입력되고, 내부 클록 신호(j-clk)로서 출력된다. 따라서, 클록 신호(CLK)의 하강 에지의 타이밍으로 공급되는 입력 데이터를 충분한 데이터 홀드 타임을 확보하면서 래치할 수 있다.

더욱이 오버플로우 검출기(32)로부터의 오버플로우 신호(OF)는 NAND 회로(33), 인버터(34) 및 외부 출력 단자(41)를 통해 반도체 장치 외부에 출력된다. 여기서 테스트 모드 신호는 반도체 장치를 시험할 때에 활성화되는 신호이고, 반도체 장치 외부로부터의 입력에 의해 설정되는 신호이다. 이러한 테스트 모드 신호는 테스트 모드를 가진 종래의 반도체 장치에 있어서 일반적으로 이용되는 신호이다.

이와 같이 테스트 모드에 있어서, 오버플로우 신호(OF)를 반도체 장치 외부에 출력함으로써 반도체 장치 외부에서 오버플로우하고 있는지 여부를 판단하는 것이 가능하게 된다.

또한 오버플로우 검출기(32)로부터의 오버플로우 신호(OF)는 게이트회로(31)에 공급된다. 게이트 회로(31)는 도 1에 도시되는 바와 같이 인버터(61) 및 NOR 회로(62)를 포함하고, 오버플로우 신호(OF)가 HIGH가 되면 항상 LOW를 출력한다. 따라서 오버플로우가 검출된 경우, 내부 클록 신호(i-clk)는 가변 지연 회로(12)에 입력되지 않는다.

이와 같이 오버플로우가 검출된 경우에 내부 클록 신호(i-clk)의 가변 지연 회로(12)에의 공급을 정지함으로써 불필요한 소비 전력을 절감할 수 있다.

또한 오버플로우 검출기(32)로부터의 오버플로우 신호(OF)는 분주기(15)에 공급된다. 분주기(15)는 오버플로우 신호(OF)가 HIGH가 되면, 분주율을 감소시켜서 더미 클록 신호(d-clk)의 주파수를 낮게 한다.

이것에 의해 가변 지연 회로(18, 38-2, 38-3)의 소비 전력을 삭감하면서도, 적절한 간격으로 더미 클록 신호(d-clk)를 지연 제어함으로써 오버플로우가 해소된 경우에 대비한 위상 제어를 계속할 수 있다.

도 4는 가변 지연 회로의 회로 구성을 도시하는 회로도이다. 도 1의 가변 지연 회로(12, 18, 38-1∼38-3)는 도 4에 도시하는 바와 같이 동일한 회로 구성을 구비한다.

도 4의 가변 지연 회로는 복수의 인버터(101), 복수의 인버터(102), 복수의 인버터(103), 복수의 NAND 회로(104) 및 복수의 NAND 회로(105)를 포함한다. 어느 하나의 인버터(103)와 대응하는 하나의 NAND 회로(105)는 1단의 지연 소자를 구성하고, 복수의 인버터(103)와 복수의 NAND 회로(105)로 복수단의 지연 소자열을 구성한다. 각 NAND 회로(104)에 공급되는 제어 신호(TC1∼TC8)는 지연 제어 회로(17)또는 지연 제어 회로(37)로부터 공급되는 제어 신호로서 상세하게는 후에 설명한다. 제어 신호(TC1∼TC8)는 인접하는 2개만이 HIGH이고 나머지는 LOW인 신호이다.

입력으로서 공급되는 입력 신호(SI)는 복수의 인버터(101)를 통해 복수의 NAND 회로(104)에 공급된다. 제어 신호(TC1∼TC8) 중에 HIGH인 신호를 수취하는 NAND 회로(104)를 통해, 입력 신호(SI)는 복수의 인버터(103)와 복수의 NAND 회로(105)로 구성되는 지연 소자열에 입력된다. 입력 신호(SI)는 지연 소자열을 전파하여 복수의 인버터(102)를 더 통과한 후에, 출력 신호(SO)로서 출력된다. 따라서, 제어 신호(TC1∼TC8) 중에 HIGH인 신호의 위치에 따라서, 입력 신호(SI)가 통과하는 지연 소자의 단수가 달라지게 된다. 이 위치에 따라서, 입력 신호(SI)를 어느 정도 지연시킬 것인지를 제어할 수 있다.

도 5는 지연 제어 회로의 회로 구성을 도시하는 회로도이다. 도 1의 지연 제어 회로(17, 37)는 도 5에 도시되는 바와 같이 동일한 회로 구성을 가지고, 전술한 제어 신호(TC1∼TC8)를 생성한다.

지연 제어 회로는 NOR 회로(121-1∼121-8), 인버터(122-1∼122-8), NAND 회로(123-1∼123-8), NMOS 트랜지스터(124-1∼124-8), NMOS 트랜지스터(125-1∼125-8), NMOS 트랜지스터(126-1∼126-8) 및 NMOS 트랜지스터(127-1∼127-8)를 포함한다. 리셋 신호(R)가 LOW가 되면, 지연 제어 회로는 리셋된다. 즉, 리셋 신호(R)가 LOW가 되면, NAND 회로(123-1∼123-8)의 출력이 HIGH가 되고, 인버터(122-1∼122-8)의 출력이 LOW가 된다. NAND 회로(123-1∼123-8)와 인버터(122-1∼122-8)의 각 쌍은 서로의 출력을 서로의 입력으로 수신함으로써 래치를 형성한다. 따라서, 상기리셋 신호(R)로 설정된 초기 상태는 리셋 신호(R)가 HIGH로 되돌아가더라도 유지된다.

이 초기 상태에서는 도 5에 도시되는 바와 같이 NOR 회로(121-1)의 출력(TC1)은 HIGH이고, NOR 회로(121-2∼121-8)의 출력(TC2∼TC8)은 LOW이다. 즉 출력(TC1)만이 HIGH이다.

위상 조정 대상의 신호에 관해서, 지연량을 크게 할 필요가 있는 경우에는 신호선(A, B)에 교대로 HIGH 펄스를 공급한다. 우선 신호선(A)에 신호(ψSE)의 H IGH 펄스가 공급되면, NMOS 트랜지스터(124-1)가 온이 된다. 이 때 NMOS 트랜지스터(126-1)가 온이기 때문에, NAND 회로(123-1)의 출력이 접지에 접속되어, 강제적으로 HIGH에서 LOW로 변화시켜진다. 따라서 인버터(122-1)의 출력은 HIGH가 되고, 이 상태가 NAND 회로(123-1)와 인버터(122-1)로 이루어지는 래치에 유지된다. 또한 이 때 출력(TC2)은 HIGH에서 LOW로 변화한다. 따라서 이 상태에서는 출력(TC1, TC2)이 HIGH가 된다.

이어서 신호선(B)에 신호(ψSO)의 HIGH 펄스가 공급되면, NMOS 트랜지스터(124-2)가 온이 된다. 이 때 NMOS 트랜지스터(126-2)가 온이 되어 있기 때문에, NAND 회로(123-2)의 출력이 접지에 접속되어, 강제적으로 HIGH에서 LOW로 변화시켜진다. 따라서 인버터(122-2)의 출력은 HIGH가 되고, 이 상태가 NAND 회로(123-2)와 인버터(122-2)로 이루어지는 래치에 유지된다. 또한 이 때 출력(TC1)은 HIGH에서 LOW로 변화하고, 출력(TC3)은 LOW에서 HIGH로 변화한다. 따라서 이 상태에서는 출력(TC2, TC3)이 HIGH가 된다.

이와 같이 신호선(A, B)에 교대로 HIGH 펄스를 공급함으로써 출력(TC1∼TC8) 중에서, 2개의 HIGH인 인접하는 출력을 하나씩 오른쪽으로 어긋나게 해 갈 수 있다.

지연량을 작게 해야 하는 경우에는 신호선(C, D)에 교대로 HIGH 펄스를 공급한다. 이 경우의 동작은 상술한 동작과 반대이기 때문에, 상세한 설명은 생략한다. 이렇게 하여 생성된 제어 신호(TC1∼TC8)를 가변 지연 회로에 공급함으로써 위상 조정 대상인 신호의 지연량을 자유롭게 조정할 수 있다.

신호선(A∼D)에 공급되는 것은 신호(ψSE, ψSO, ψRE, ψRO)이다. 이들 신호(ψRE, ψSO, ψRE, ψRO)는 도 1의 위상 비교기(16, 36)에 의해 생성된다.

도 6은 위상 비교기의 회로 구성을 도시하는 회로도이다. 도 1의 위상 비교기(16, 36)는 도 6에 도시되는 바와 같이 동일한 구성을 갖는다.

도 6의 위상 비교기는 에지 타이밍 비교 회로(130), 바이너리 카운터(160) 및 펄스 생성 회로(180)를 포함한다.

에지 타이밍 비교 회로(130)는 NAND 회로(131∼144), 인버터(145∼148) 및 NOR 회로(149)를 포함한다. 바이너리 카운터(160)는 NAND 회로(161∼168) 및 인버터(169∼171)를 포함한다. 펄스 생성 회로(180)는 NAND 회로(181∼186)와 복수의 인버터(187∼192)를 포함한다.

에지 타이밍 비교 회로(130)는 입력 신호(S1, S2)를 수신하고, 입력 신호(S1, S2) 중 어느 상승 에지가 우선인지를 판단한다. 입력 신호(S1, S2) 중 한쪽이 더미 클록 신호(d-clk)에 대응하고, 다른 한쪽이 참조 클록 신호(c-clk)에 대응한다.

예컨대 입력 신호(S1)의 상승 에지가 선행하는 경우에 NAND 회로(131, 132)로 이루어지는 래치의 출력(L1, L2)은 각각 LOW 및 HIGH가 된다. 또한 NAND 회로(133, 134)로 이루어지는 래치의 출력(L3, L4)도 각각 LOW 및 HIGH가 된다.

그 후, 양쪽의 입력 신호(S1, S2)가 HIGH가 되면, NAND 회로(136)의 출력이 LOW가 되고, NOR 회로(149)의 출력이 소정의 기간만큼 HIGH가 된다. 이 NOR 회로(149)로부터의 출력은 NAND 회로(137∼140)로 이루어지는 게이트를 열고, 래치 출력(L1∼L4)이 반전되어 NAND 회로(141∼144)로 이루어지는 2개의 래치에 입력된다. 따라서, NAND 회로(141, 142)로 이루어지는 래치의 출력(ψb, ψc)은 각각 HIGH 및 LOW가 된다. 또한 NAND 회로(143, 144)로 이루어지는 래치의 출력(ψd, ψe)은 각각 HIGH 및 LOW가 된다.

따라서 입력 신호(S1)의 상승 에지가 선행하는 경우에는 펄스 생성 회로(180)의 NAND 회로(181)가 출력을 LOW로 변화시키게 된다.

역으로 입력 신호(S2)의 상승 에지가 입력 신호(S1)의 상승 에지보다도 충분히 선행하는 경우에는 래치 출력(ψb, ψc)은 LOW 및 HIGH가 되고, 또한 래치 출력(ψd, ψe)도 LOW 및 HIGH가 된다. 따라서, 펄스 생성 회로(180)의 NAND 회로(182)가 출력을 LOW로 변화시키게 된다.

입력 신호(S2)의 상승 에지가 입력 신호(S1)의 상승 에지보다 선행하지만, 그 시간차가 작은 경우, NAND 회로(135) 및 인버터(148)에 의한 신호 지연의 영향으로 NAND 회로(133, 134)로 이루어지는 래치의 출력(L3, L4)은 각각 LOW 및 HIGH가 된다. 이 경우, 래치 출력(ψb, ψc)은 LOW 및 HIGH이고, 래치 출력(ψd, ψe)은 HIGH 및 LOW가 된다. 따라서, 펄스 생성 회로(180)의 NAND 회로(181, 182)는 출력을 HIGH인 채로 변화시키지 않는다.

이와 같이 입력 신호(S1, S2)의 상승 에지간의 시간차가 작아, 양쪽의 상승 에지가 일치하고 있다고 간주하여도 좋은 경우에는 도 6의 위상 비교 회로는 출력을 생성하지 않는 구성으로 되어 있다.

바이너리 카운터(160)는 에지 타이밍 비교 회로(130)의 NAND 회로(136)로부터의 신호를 1/2분주하여, 분주 신호(D1)를 인버터(171)로부터 출력하는 동시에, 이 분주 신호의 반전 신호(D2)를 인버터(170)로부터 출력한다. NAND 회로(136)로부터의 신호는 입력 신호(S1, S2)와 동일한 주기의 신호이다. 따라서 바이너리 카운터(160)로부터 출력되는 분주 신호(D1)가 예컨대 입력 신호의 짝수번째의 사이클에서 HIGH가 된다고 하면, 분주 신호(D2)는 홀수번째의 사이클에서 HIGH가 된다.

펄스 신호 생성 회로(180)에 있어서는 상기와 같이 입력 신호(S1)가 선행하는 경우에는 NAND 회로(181)의 출력이 LOW가 되고, 입력 신호(S2)가 충분히 선행하는 경우에는 NAND 회로(182)의 출력이 LOW가 된다.

입력 신호(S1)가 선행하는 경우에는 NAND 회로(181)의 출력이 인버터(187)에 의해 반전되어, HIGH의 신호가 NAND 회로(183, 184)에 공급된다. NAND 회로(183)에는 분주 신호(D1)가 더 공급되고, NAND 회로(184)에는 분주 신호(D2)가 더 공급된다. 따라서 이 경우에는 펄스 신호 생성 회로(180)는 신호(ψSE, ψSO)로서 교대로 HIGH 펄스를 출력하게 된다.

입력 신호(S2)가 충분히 선행하는 경우에는 NAND 회로(182)의 출력이 인버터(188)에 의해 반전되어, HIGH의 신호가 NAND 회로(185, 186)에 공급된다. NAND 회로(185)에는 분주 신호(D1)가 더 공급되고, NAND 회로(186)에는 분주 신호(D2)가 더 공급된다. 따라서 이 경우, 펄스 신호 생성 회로(180)는 신호(ψRO, ψRE)로서, 교대로 HIGH 펄스를 출력하게 된다.

이들 신호(ψSE, ψSO, ψRO, ψRE)가 도 5의 지연 제어 회로에 공급된다. 따라서, 신호(S1, S2) 중 어느쪽의 상승 에지가 선행하고 있는지에 따라서, 도 5의 지연 제어 회로를 통해, 도 4의 가변 지연 회로의 지연량을 제어할 수 있다.

도 7은 도 1의 로크 온 검출기(21)의 회로 구성의 일예를 도시하는 회로도이다. 도 7의 로크 온 검출기(21)는 NAND 회로(195) 및 인버터(196)를 포함한다. NAND 회로(195)는 도 6의 위상 비교기의 에지 타이밍 비교 회로(130)의 출력인 ψc 및 ψd를 입력으로 한다. 전술한 바와 같이 에지 타이밍 비교 회로(130)가 2개의 신호 사이에서 타이밍 비교를 행할 때에, 2개의 신호 사이의 타이밍 차가 소정의 범위내인 경우에는 신호(ψc, ψd)는 모두 HIGH가 된다. 이것은 클록 신호가 로크 온 된 상태이다.

따라서, 클록 신호가 로크 온 되면, 신호(ψc, ψd)를 입력으로 하는 NAND 회로(195)는 LOW를 출력하고, 따라서 로크 온 검출기(21)는 인버터(196)로부터 HIGH 신호를 출력하게 된다.

도 8은 도 1의 오버플로우 검출기(32)의 회로 구성의 일예를 도시하는 회로도이다. 도 8의 오버플로우 검출기(32)는 NOR 회로(201) 및 인버터(202)를 포함한다. NOR 회로(201)는 도 5에 도시되는 바와 같이 지연 제어 회로의 인버터(122-8)의 출력으로서 지연 제어 회로(17)로부터의 오버플로우 신호(OF1)와 지연 제어 회로(37)로부터의 오버플로우 신호(OF2)를 수신한다.

도 5의 지연 제어 회로의 동작 설명에서 알 수 있는 바와 같이 인버터(122-8)의 출력이 HIGH가 되는 것은 제어 신호(TC1∼TC8) 중에서 제어 신호(TC7, TC8)가 HIGH인 상태에서, 더욱 지연을 늘리기 위해서 신호선(B)에 ψSO의 펄스가 공급되고, 이것에 의해 제어 신호(TC7)가 LOW로 바뀐 상태이다. 이 상태는 지연 제어 회로가 오버플로우를 일으킨 상태에 대응한다.

따라서, 지연 제어 회로(17) 또는 지연 제어 회로(37)가 오버플로우하면, 오버플로우 신호(OF1) 또는 오버플로우 신호(OF2) 중 어느것이 HIGH가 되고, NOR 회로(201)는 LOW를 출력한다. 따라서 오버플로우 검출기(32)는 인버터(202)의 HIGH 출력을 오버플로우 신호(OF)로서 출력하게 된다.

도 9는 도 1의 오버플로우 검출기(32)의 회로 구성의 별도의 일예를 도시하는 회로도이다. 도 9의 오버플로우 검출기(32)는 NOR 회로(211∼215) 및 인버터(216∼218)를 포함한다.

NOR 회로(211, 213)와 인버터(216)는 지연 제어 회로(17)의 오버플로우를 검출하기 위해서 장치된다. 지연 제어 회로(17)의 제어 신호(TC8)가 HIGH가 되면, 지연량이 최대치로 설정된 것을 나타내고, 인버터(216)의 출력이 LOW가 된다. 이 상태에서 더욱 지연량을 증가시키기 위해서 지연 제어 회로(17)의 신호(ψSO) 또는 신호(ψSE)의 HIGH 펄스가 공급되면, NOR 회로(211)의 출력이 LOW가 된다. 따라서,이 때 NOR 회로(213)의 출력은 HIGH가 된다.

마찬가지로, NOR 회로(212, 214)와 인버터(217)는 지연 제어 회로(37)의 오버플로우를 검출한다. 지연 제어 회로(37)에 오버플로우가 검출되면, NOR 회로(214)의 출력은 HIGH가 된다.

NOR 회로(215) 및 인버터(218)는 상기 NOR 회로(213, 214)의 출력의 OR을 취하고, 오버플로우 신호(OF)로서 출력한다.

도 10은 도 1의 분주기(15)의 구성을 도시하는 구성도이다.

도 10의 분주기(15)는 공급된 클록 신호를 1/2로 분주하는 1/2 분주기(221∼228), 제어 회로(229) 및 리셋 회로(230)를 포함한다. 1/2 분주기(222)는 참조 클록 신호(c-clk) 및 더미 클록 신호(d-clk)를 출력한다.

1/2 분주기(221)는 내부 클록 신호(i-clk)를 수신하고, 다음단의 1/2 분주기(222)에 1/2 분주 클록 신호를 공급한다. 1/2 분주기(222)는 1/2 분주 클록 신호를 더욱 1/2로 분주하고, 다음단의 1/2 분주기(223)에 1/4 분주 클록 신호를 공급한다. 이렇게 하여, 최종단의 1/2 분주기(228)는 1/256 분주 클록 신호를 출력한다.

리셋 회로(230)는 반도체 장치의 외부 입력에 의해 설정되는 파워 다운(power down) 신호, 셀프 재생 신호 및 테스트 모드 신호를 수신하고, 이들에 기초하여 리셋 신호 및 정지(suspend) 신호를 출력한다. 리셋 신호 및 정지 신호는 1/2 분주기(221∼228) 및 제어 회로(229)를 제어한다. 정지 신호가 HIGH인 경우, 1/2 분주기(221∼228) 및 제어 회로(229)는 그 동작을 정지한다. 리셋 신호가 HIGH인 경우, 제어 회로(229)로부터 출력되는 제어 신호(CTL)는 항상 하이 레벨이 된다. 이 경우, 1/2 분주기(222)의 출력인 참조 클록 신호(c-clk) 및 더미 클록 신호(d-clk)는 내부 클록 신호(c-clk)의 1/4 분주 클록 신호가 된다.

제어 회로(229)는 리셋 회로(230)로부터의 리셋 신호 및 정지 신호와, 로크 온 검출기(21)로부터의 로크 온 신호 및 오버플로우 검출기(32)로부터의 오버플로우 신호(OF)에 기초하여 제어 신호(CTL)를 생성하여 1/2 분주기(222)를 제어한다.

로크 온 신호가 HIGH(로크 온 상태)인 경우에는 분주 클록 신호(d3∼d8)가 모두 하이 레벨이 된 타이밍에서, 제어 신호(CTL)가 HIGH가 된다. 이 제어 신호(CTL)에 의해, 1/2 분주기(222)의 출력인 참조 클록 신호(c-clk) 및 더미 클록 신호(d-clk)는 내부 클록 신호(c-clk)의 1/256 분주 클록 신호가 된다.

또한 마찬가지로, 오버플로우 신호(OF)가 HIGH(오버플로우 상태)인 경우에는 분주 클록 신호(d3∼d8)가 모두 하이 레벨이 된 타이밍에서, 제어 신호(CTL)가 HIGH가 된다. 이 제어 신호(CTL)에 의해, 1/2 분주기(222)의 출력인 참조 클록 신호(c-clk) 및 더미 클록 신호(d-clk)는 내부 클록 신호(c-clk)의 1/256 분주 클록 신호가 된다.

도 11은 1/2 분주기의 회로 구성을 도시하는 회로도이다. 도 10의 1/2 분주기(221, 223∼228)는 도 11의 회로 구성을 갖는다. 도 11의 1/2 분주기는 NAND 회로(251∼259), NOR 회로(260), 인버터(261∼263), PMOS 트랜지스터(264) 및 NMOS 트랜지스터(265, 266)를 포함한다. 도 11의 1/2 분주기의 회로 구성은 종래 기술의 범위내이기 때문에, 그 동작 설명은 생략한다.

도 12는 제어 회로(229)의 회로 구성을 도시하는 회로도이다.

도 12의 제어 회로(229)는 NAND 회로(271∼273), NOR 회로(274∼277), 인버터(278∼283) 및 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지는 게이트(284∼286)를 포함한다.

리셋 신호가 HIGH일 때, NOR 회로(277)의 출력은 LOW가 되고, 제어 신호(CTL)는 항상 HIGH가 된다. 리셋 신호가 LOW일 때, 오버플로우 신호(OF) 및 로크 온 신호가 LOW이면, NOR 회로(277)의 출력은 LOW가 되고, 제어 신호(CTL)는 항상 HIGH가 된다. 오버플로우 신호(OF) 및 로크 온 신호중 어느 한쪽이라도 HIGH가 되면, NOR 회로(277)의 출력은 HIGH가 되고, NAND 회로(273)는 인버터(282, 283)가 래치하는 데이터를 제어 신호(CTL)로서 출력한다.

NOR 회로(274)의 출력은 분주 클록 신호(d3∼d8)가 모두 HIGH가 되는 타이밍에서 HIGH가 된다. 이 NOR 회로(274)의 출력은 게이트(284), 래치(인버터(279, 280)), 게이트(285), 래치(NOR 회로(275) 및 인버터(281)), 게이트(28), 래치(인버터(282, 283)) 및 NAND 회로(273)를 통해 제어 신호(CTL)로서 출력된다. 또 신호(dlx)는 1/2 분주기(221)로부터 공급되는 1/2 분주 클록이고, 게이트(284∼286)를 개폐하는 타이밍 제어를 위해 이용된다. 정지 신호가 HIGH일 때에는 NOR 회로(275)의 출력이 항상 LOW가 되고, 제어 신호(CTL)는 항상 LOW가 된다.

이 제어 신호(CTL)가 전술한 바와 같이 1/2 분주기(222)에 공급된다.

도 13은 1/2 분주기(222)의 회로 구성을 도시하는 회로도이다. 도 13의 1/2분주기(222)는 NAND 회로(301∼310), 인버터(311∼316), PMOS 트랜지스터(317) 및 NMOS 트랜지스터(318, 319)를 포함한다.

NAND 회로(309)에 입력되는 제어 신호(CTL)가 HIGH일 경우에는 NAND 회로(309)의 출력은 1/2 분주 클록 신호와 1/4 분주 클록 신호가 모두 HIGH가 되는 타이밍에서 HIGH가 된다. 따라서 이 경우, 참조 클록 신호(c-clk) 및 더미 클록 신호(d-clk)는 4주기에서 한번 HIGH가 되는 신호가 된다.

또한 제어 신호(CTL)가 분주 클록 신호(d3∼d8)가 모두 HIGH가 되는 타이밍에서 HIGH가 되는 신호인 경우에는 NAND 회로(309)의 출력은 1/2 분주 클록 신호에서부터 1/256 분주 클록 신호까지의 모든 분주 클록 신호가 HIGH가 되는 타이밍에서 HIGH가 된다. 따라서 이 경우, 참조 클록 신호(c-clk) 및 더미 클록 신호(d-clk)는 256주기에서 한번 HIGH가 되는 신호가 된다.

도 14는 도 1의 타이밍 안정화 회로의 변형예를 도시하는 구성도이다. 도 14에 있어서, 도 1과 동일한 구성 요소는 동일한 번호로 참조되어, 그 설명은 생략된다.

도 14의 타이밍 안정화 회로에 있어서는 오버플로우 제어 회로(50)가 도 1의 타이밍 안정화 회로에 부가되어 있다. 이 오버플로우 제어 회로(50)는 반도체 장치를 시험하는 테스트 모드에 있어서, 클록 제어 회로(13, 40)가 오버플로우 신호(OF)에만 의존하여 클록 신호 전환을 하는 것이 아니라, 외부 입력에 의해 설정하는 신호로 클록 신호 전환 제어를 가능하게 하기 위해서 장치된다.

도 15는 오버플로우 제어 회로(50)의 회로 구성을 도시하는 회로도이다.

도 15의 오버플로우 제어 회로(50)는 NAND 회로(321∼323) 및 인버터(324)를 포함한다. 테스트 모드 신호의 하나로서, 신호(TS1, TS2)가 이용된다.

신호(TS1)를 LOW로 하면, 오버플로우 신호(OF)가 NAND 회로(322, 323)를 통해, 클록 제어 회로(13, 40)에 공급된다. 따라서 이 경우는 도 1의 구성과 동일한 동작을 행한다.

신호(TS1)를 HIGH로 하면, 신호(TS2)가 NAND 회로(321, 323)를 통해 클록 제어 회로(13, 40)에 공급된다. 따라서 이 경우에는 신호(TS2)에 의해 클록 제어 회로(13, 40)의 클록 전환 동작을 제어할 수 있다. 즉, 예컨대 클록 제어 회로(13)에 있어서는 신호(TS2)를 HIGH로 할 것인지 LOW로 할 것인지에 따라서, 가변 지연 회로(12)로부터의 클록 신호를 이용할 것인지 또는 가변 지연 회로(12)를 바이패스한 클록 신호를 이용할 것인지를 자유롭게 제어하는 것이 가능하게 된다.

도 16은 본 발명에 의한 타이밍 안정화 회로의 제2 실시예를 도시하는 구성도이다. 도 16에 있어서, 도 1과 동일한 구성 요소는 동일한 번호로 참조되어, 그 설명은 생략된다.

도 16의 제2 실시예의 타이밍 안정화 회로는 도 1의 타이밍 안정화 회로에 추가로 가변 지연 회로(60∼65), 클록 제어 회로(66, 67), 입력 회로(68, 69), 지연 제어 회로(70), 위상 비교기(71) 및 인버터(72)를 포함한다. 가변 지연 회로(60∼65)는 도 1의 가변 지연 회로(12) 등과 동일한 구성이고, 클록 제어 회로(66, 67)는 도 1의 클록 제어 회로(13, 40)와 동일한 구성이다. 또한 더욱이 지연 제어 회로(70) 및 위상 비교기(71)도 도 1에서 이용되는 지연 제어 회로 및 위상 비교기와 동일한 구성이다.

도 1에 있어서 입력 회로(14)는 입력 클록 신호(CLK)와 동일 위상으로 조정된 클록 신호로 데이터 취입을 행하고, 입력 회로(39)는 입력 클록 신호(CLK)와 180°위상이 어긋나도록 조정된 클록 신호로 데이터 취입을 행한다. 오버플로우가 검출되었을 때에는 입력 회로(14)용으로는 입력 클록 신호(CLK)를 이용하고, 입력 회로(39)용으로는 입력 클록 신호(CLK)의 반전 신호를 이용한다.

더욱이 도 16에 있어서 입력 회로(68)는 입력 클록 신호(CLK)와 270°위상이 어긋나도록 조정된 클록 신호로 데이터 취입을 행하고, 입력 회로(69)는 입력 클록 신호(CLK)와 90°위상이 어긋나도록 조정된 클록 신호로 데이터 취입을 행한다. 오버플로우가 검출되었을 때에는 입력 회로(68)용으로는 입력 클록 신호(CLK)의 반전 신호를 이용하고, 입력 회로(69)용으로는 입력 클록 신호(CLK)를 이용한다.

이와 같이 도 16의 타이밍 안정화 회로에 있어서는 0°또는 180°의 위상으로 조정된 클록 신호뿐만이 아니라, 그 이외의 위상으로 조정된 클록 신호를 이용한 데이터 입력에 대하여도, 오버플로우 검출에 의한 클록 신호의 전환을 행할 수 있다.

상기 실시예에 있어서, 가변 지연 회로, 지연 제어 회로 및 위상 비교기로 이루어지는 DLL 회로는 단일 계층의 구성을 갖는 것으로서 설명하였지만, 조조정 회로 및 미조정 회로의 2단으로 이루어지는 구성으로 하여도 좋다.

도 17은 조조정 회로 및 미조정 회로의 2단으로 이루어지는 DLL 회로의 구성도를 도시한다.

도 17의 DLL 회로는 미조정 가변 지연 회로(80), 조조정 가변 지연 회로(81), 지연 제어 회로(82, 83) 및 위상 비교기(84, 85)를 포함한다. 입력 신호(SI)(예컨대 도 1의 더미 클록 신호(d-clk))는 미조정 가변 지연 회로(80) 및 조조정 가변 지연 회로(81)에서 각각 지연을 받아, 출력 신호(SO)로서 출력된다. 출력신호(SO)는 예컨대 더미 회로 등을 통해 피드백 신호(SF)로서 피드백되고, 참조 클록 신호(c-clk)와 위상 비교된다. 위상 비교는 미조정 가변 지연 회로(80) 및 조조정 가변 지연 회로(81)에 대응하여 위상 비교기(84, 85)에 의해 행하여진다.

위상 비교기(84, 85)는 도 6의 위상 비교기와 기본적으로 동일한 구성으로 충분하다. 단지, 미조정을 위한 위상 비교기(84)에 있어서는 동일 위상이라고 판단되는 위상 범위를 정하는 도 6의 NAND 회로(135) 및 인버터(148)는 위상 비교기(85)와 비교하여, 작은 지연 시간인 것을 사용할 필요가 있다. 조조정 가변 지연 회로(81) 및 지연 제어 회로(83)는 각각 도 4의 가변 지연 회로 및 도 5의 지연 제어 회로를 이용하면 좋다.

도 18은 미조정 가변 지연 회로(80)의 회로 구성을 도시하는 회로도이다. 도 18에 도시되는 바와 같이 미조정 가변 지연 회로(80)는 인버터(351∼354)와, 복수의 NMOS 트랜지스터(355)와, 복수의 저항(R)을 포함한다. 제어 신호(Q1∼Q8)는 그 중의 n개가 HIGH이고, 나머지가 LOW인 신호이다. 제어 신호(Q1∼Q8) 중의 n개가 HIGH이기 때문에, 인버터(352)와 인버터(353) 사이에서, n개의 NMOS 트랜지스터가 도통되어, NMOS 트랜지스터 n개분의 트랜지스터 용량이 부가되게 된다. 따라서, 이 부가된 용량분만큼 인버터(352)와 인버터(353) 사이를 전파하는 신호의 신호 변화가 완만하게 되어, 신호 변화에 시간이 걸리게 된다. 이것에 의해, 인버터(353, 354)를 통과한 후의 신호는 인버터(351, 352)에 입력되기 전의 신호와 비교하여 지연되게 된다. 이 지연량은 제어 신호(Q1∼Q8) 중에 HIGH인 개수 n을 조정 함으로써 제어할 수 있다. 즉, n을 크게 하면 지연 시간은 커지고, n을 작게 하면 지연 시간은 작아진다.

제어 신호(Q1∼Q8)는 도 17의 지연 제어 회로(82)에서 생성된다. 도 5의 지연 제어 회로에 도시되는 바와 같이 인버터(122-1∼122-8)의 출력으로서 제어 신호(Q1∼Q8)를 얻을 수 있다.

도 17에 도시되는 바와 같이 조조정 회로 및 미조정 회로의 2단으로 이루어지는 DLL 회로의 경우에는 조조정 가변 지연 회로(81)를 제어하는 지연 제어 회로(83)로부터 오버플로우 신호를 추출하면 좋다. 왜냐하면, 미조정 가변 지연 회로(80)가 최대 지연량으로 설정되어 있더라도, 조조정 가변 지연 회로(81)가 최대 지연량으로 설정되어 있지 않는 한, 원하는 지연량이 부족하게 되지는 않는다. 반대로 조조정 가변 지연 회로(81)가 최대 지연량으로 설정되어 있으면, 조정가능한 지연량 범위중에서 최대치로 되어 있다고 판단하여 지장을 초래하지 않는다. 또 지연 제어 회로(83)로부터 추출하는 오버플로우 신호는 도 8의 오버플로우 검출기(32)를 이용하는 경우에는 도 5의 지연 제어 회로와 마찬가지로 최종단의 인버터(122-8)의 출력으로 하면 좋다. 또는 도 9의 오버플로우 검출기(32)를 이용하는 경우에는 도 5의 지연 제어 회로의 제어 신호(TC8)로 하면 좋다.

이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상술한 실시예에 한정되는 것이 아니라, 특허청구범위에 기재된 범위내에서 자유롭게 변형·변경이 가능한 것이다.

청구항 1의 발명에 있어서는 타이밍 안정화 회로에 의해 생성되는 복수의 위상 조정된 클록 신호를 사용하고 있는 반도체 장치에 있어서, 복수의 가변 지연 회로 중의 하나에라도 최대 지연량이 설정된 경우에는 오버플로우를 검출한다. 이것에 의해 복수의 위상 조정된 클록 신호를 사용하고 있는 경우라도, 적절히 오버플로우를 검출할 수 있다.

청구항 2의 발명에 있어서는 지연량이 최대 지연량으로 설정되는 경우 및 최대 지연량으로부터 지연량을 더욱 증가시킬 필요가 있는 경우중 어느 한쪽의 경우에 오버플로우를 검출함으로써, 적절한 오버플로우 검출을 실현할 수 있다.

청구항 3의 발명에 있어서는 오버플로우 검출 신호를 장치 외부에 출력함으로써 오버플로우가 발생하고 있는지 여부를 장치 외부에서 판단할 수 있다.

청구항 4의 발명의 타이밍 안정화 회로의 분주기에 있어서, 오버플로우가 검출된 경우에는 분주 클록 신호의 주파수를 감소시킴으로써 타이밍 안정화 회로에서의 전력 소비를 절감할 수 있다.

청구항 5의 발명에 있어서 오버플로우가 검출된 경우에는 가변 지연 회로에의 내부 클록 신호의 공급을 정지함으로써 가변 지연 회로에 있어서의 불필요한 전력 소비를 피할 수 있다.

청구항 6의 발명에 있어서 오버플로우가 검출된 경우에는 위상 조정된 클록신호가 아니라, 내부 클록 신호 또는 그 반전 신호를 동기 신호로서 내부 회로에 공급한다. 따라서, 예컨대 내부 회로가 래치인 경우에는 충분한 데이터 홀드 타임을 확보하면서 데이터를 래치할 수 있다.

청구항 7의 발명에 있어서 예컨대 내부 회로가 래치인 경우에는 충분한 데이터 홀드 타임을 확보하면서 데이터를 래치할 수 있다.

청구항 8의 발명에 있어서는 타이밍 안정화 회로의 가변 지연 회로에서 발생한 오버플로우를 검출하여 오버플로우 검출 신호를 장치 외부에 출력함으로써 오버플로우가 발생하고 있는지 여부를 장치 외부에서 판단할 수 있다.

청구항 9의 발명의 타이밍 안정화 회로의 분주기에 있어서, 오버플로우가 검출된 경우에는 분주 클록 신호의 주파수를 감소시킴으로써 타이밍 안정화 회로에서의 전력 소비를 절감할 수 있다.

청구항 10의 발명에 있어서 오버플로우가 검출된 경우에는 가변 지연 회로로 내부 클록 신호의 공급을 정지함으로써 가변 지연 회로에 있어서의 불필요한 전력 소비를 피할 수 있다.

청구항 11의 발명의 타이밍 안정화 회로에 있어서, 지연 조정이 조조정 가변 지연 회로와 미조정 가변 지연 회로에 의해 행하여지는 구성인 경우, 조조정 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출함으로써 적절한 오버플로우 검출을 행할 수 있다.

청구항 12의 발명의 타이밍 안정화 회로의 가변 지연 회로에 있어서, 오버플로우가 검출되면 위상 조정된 클록 신호가 아니라 내부 클록 신호 또는 그 반전 신호를 동기 신호로서 선택하는 구성에 있어서, 장치 외부에서 설정가능한 신호에 기초하여 오버플로우의 유무에 관계없이 자유롭게 동기 신호를 선택가능한 제어 회로가 장치된다. 따라서, 예컨대 오버플로우의 유무에 관계없이 항상 위상 조정된 클록 신호를 이용하여 반도체 장치를 동작시키고, 이 상태에서의 장치 동작을 시험하는 것이 가능하게 된다.

Claims

외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와,

복수의 가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 복수의 위상 조정된 클록 신호를 생성하는 타이밍 안정화 회로와,

상기 복수의 가변 지연 회로중 적어도 하나의 지연량이 최대 지연량인 경우에 오버플로우를 검출하는 오버플로우 검출 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 오버플로우 검출 회로는 상기 복수의 가변 지연 회로중 적어도 하나의 지연량이 상기 최대 지연량으로 설정되는 경우 및 상기 최대 지연량으로부터 지연량을 더욱 증가시킬 필요가 있는 경우 중 어느 한쪽의 경우에, 오버플로우를 검출하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 오버플로우 검출 회로가 오버플로우를 검출하면, 상기 오버플로우 검출 회로로부터의 오버플로우 검출 신호를 장치 외부에 출력하는 출력 회로를 추가로 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 타이밍 안정화 회로는 상기 복수의 가변 지연 회로의지연량을 제어하기 위한 피드백 루프와 상기 내부 클록 신호를 분주하여 상기 피드백 루프에서 사용하는 분주 클록 신호를 생성하는 분주기를 포함하고, 상기 분주기는 상기 오버플로우 검출 회로가 오버플로우를 검출하면, 상기 분주 클록 신호의 주파수를 감소시키는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 오버플로우 검출 회로가 오버플로우를 검출하면, 상기 복수의 가변 지연 회로에 대한 상기 내부 클록 신호의 공급을 정지하는 회로를 추가로 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 오버플로우 검출 회로가 오버플로우를 검출한 경우에는 상기 위상 조정된 클록 신호 대신에, 상기 내부 클록 신호 및 상기 내부 클록 신호의 반전 신호중 어느 한쪽을 동기 신호로서 내부 회로에 공급하는 선택 회로를 추가로 포함하는 것을 특징으로 하는 반도체 장치.
제6항에 있어서, 상기 선택 회로는 상기 외부 클록 신호에 대하여 0°이상 180°미만의 위상차를 갖도록 조정되어 있고, 상기 위상이 조정된 클록 신호에 관해서는 상기 내부 클록 신호를 상기 동기 신호로서 상기 내부 회로에 공급하며, 상기 외부 클록 신호에 대하여 180°이상 0°미만의 위상차를 갖도록 조정되어 있는 상기 위상이 조정된 클록 신호에 관해서는 상기 내부 클록 신호의 반전 신호를 상기 동기 신호로서 상기 내부 회로에 공급하는 것을 특징으로 하는 반도체 장치.
외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와,

가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 위상 조정된 클록 신호를 생성하는 타이밍 안정화 회로와,

상기 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에 오버플로우 검출 신호를 생성하는 오버플로우 검출 회로와,

상기 오버플로우 검출 신호를 장치 외부에 출력하는 출력 회로를 포함하는 것을 특징으로 하는 반도체 장치.
외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와,

가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 위상 조정된 클록 신호를 생성하는 타이밍 안정화 회로와,

상기 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출하는 오버플로우 검출 회로를 포함하고,

상기 타이밍 안정화 회로는

상기 가변 지연 회로의 지연량을 제어하기 위한 피드백 루프와,

상기 내부 클록 신호를 분주하여 상기 피드백 루프에서 사용하는 분주 클록 신호를 생성하는 분주기를 포함하고, 상기 분주기는 상기 오버플로우 검출 회로가 오버플로우를 검출하면 상기 분주 클록 신호의 주파수를 감소시키는 것을 특징으로 하는 반도체 장치.
외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와,

가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 위상 조정된 클록 신호를 생성하는 타이밍 안정화 회로와,

상기 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출하는 오버플로우 검출 회로와,

상기 오버플로우 검출 회로가 오버플로우를 검출하면, 상기 가변 지연 회로에 대한 상기 내부 클록 신호의 공급을 정지하는 회로를 포함하는 것을 특징으로 하는 반도체 장치.
외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와,

조조정(粗調整) 가변 지연 회로와 미조정(微調整) 가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로 설정함으로써 위상 조정된 클록 신호를 생성하는 타이밍 안정화 회로와,

상기 조조정 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출하는 오버플로우 검출 회로를 포함하는 것을 특징으로 하는 반도체 장치.
외부 클록 신호를 버퍼하여 내부 클록 신호를 공급하는 입력 버퍼와,

가변 지연 회로에 의해 상기 내부 클록 신호를 지연시켜 소정의 타이밍으로설정함으로써 위상 조정된 클록 신호를 생성하는 타이밍 안정화 회로와,

상기 가변 지연 회로에 있어서 지연량이 최대 지연량인 경우에 오버플로우를 검출하는 오버플로우 검출 회로와,

상기 오버플로우 검출 회로가 오버플로우를 검출한 경우에는 상기 위상이 조정된 클록 신호 대신에, 상기 내부 클록 신호 및 상기 내부 클록 신호의 반전 신호중 어느 한쪽을 동기 신호로서 선택하여 내부 회로에 공급하는 선택 회로와,

장치 외부로부터의 입력에 의해 설정가능한 신호에 기초하여 상기 오버플로우 검출 회로의 검출 결과에 관계없이 상기 선택 회로의 선택 동작을 제어할 수 있는 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.