KR101006089B1 - 지연고정루프회로 - Google Patents

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Abstract

반도체 장치의 지연고정루프회로에 관한으로서, 소스 클록과 피드백 클록의 위상을 비교하여 위상비교신호를 생성하기 위한 클록위상비교부; 지연고정을 이루기 위하여 제1시점에서 상기 위상비교신호에 대응하는 지연량을 결정하고, 제2시점 - 상기 제1시점보다 늦음 - 에서 결정된 지연량을 상기 소스 클록에 반영하여 지연고정클록으로서 출력하는 클록지연부; 상기 지연고정클록에 상기 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연모델부; 제어 클록의 토글링에 응답하여 순차적으로 활성화되는 다수의 타이밍 펄스를 생성하고 그 중 예정된 타이밍 펄스에 응답하여 상기 제1 및 제2 시점이 결정되는 타이밍 펄스 생성부; 및 상기 다수의 타이밍 펄스 중 업데이트 타이밍 펄스 및 상기 위상비교신호에 응답하여 상기 소스 클록의 토글링에 따라 상기 제어 클록을 토글링시키는 것을 온/오프 제어하기 위한 클록 토글링 제어부를 구비하는 지연고정루프회로를 제공한다.
지연고정루프, 다수의 타이밍 펄스생성 온/오프 제어, 클록 토글링 온/오프 제어, 딜레이 쉬프팅 업데이트 주기

Description

지연고정루프회로{DELAY LOCKED LOOP CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 지연고정루프회로에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부클록에 동기된 내부클록를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부클록과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부클록에 동기되어 출력되는데, 내부클록은 처음에 메모리로 인가될 때에는 외부클록과 동기된 상태로 인가되지만, 메모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부클록과 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클록이 메모리 컨트롤러에서 인가되는 외부클록의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부클록에 역보상하여 내부클록과 외부클록이 동기되도록 해야한다.
이러한 역활을 수행하는 클록 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프(DLL)회로가 있다.
이 중 외부클록의 주파수와 내부클록의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상고정루프(PLL)를 사용한다. 하지만, 외부클록의 주파수와 내부클록의 주파수가 동일한 경우에는 위상고정루프(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연고정루프(DLL)회로를 주로 사용한다.
즉, 반도체 메모리 소자의 경우는 사용되는 주파수가 동일하므로 클록 동기회로로서 주로 지연고정루프(DLL)회로를 사용한다.
그 중에서도 반도체 메모리 소자에서는 고정 지연 값을 저장할 수 있는 레지스터를 구비하여 전원차단시, 레지스터에 고정 지연 값을 저장하였다가 다시 전원이 인가되면 레지스터에 저장되어 있던 고정 지연 값을 로딩하여 내부클록을 고정하는데 사용함으로써 반도체 메모리 소자의 최초 동작시 내부클록과 외부클록의 위상차이가 상대적으로 작은 시점에서 클록 동기 동작을 수행할 수 있고, 최초 동작 이후에도 내부클록과 외부클록의 위상차이에 따라 레지스터의 지연 값이 변동하는 폭을 조절함으로써 내부클록과 외부클록이 동기되는데 소요되는 시간을 줄일 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)회로가 가장 널리 사용되고 있다.
도 1은 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로는, 소오스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하여 위상비교신호(PD_OUT)를 생성하기 위한 클록위상비교부(100)와, 소오스 클록(REFCLK)과 동기된 제어클록(CONTCLK)에 응답하여 순차적으로 활성화되는 다수의 타이밍펄스(TPULSE<0:12>)를 생성하기 위한 타이밍 펄스 생성부(120)와, 지연고정을 이루기 위하여 다수의 타이밍 펄스(TPULSE<0:12>) 중 예정된 제1타이밍 펄스(PHASE DECISION PULSE)의 토글링시점에서 위상비교신호(PD_OUT)에 응답하여 그 값이 변동하는 지연제어신호(DLY_CONT)를 생성하기 위한 지연제어부(140)와, 다수의 타이밍 펄스(TPULSE<0:12>) 중 예정된 제2타이밍 펄스(PHASE UPDATE PULSE)의 토글링시점 - 제1타이밍 펄스(PHASE DECISION PULSE)의 토글링 시점보다 늦음 - 에서 소스 클록(REFCLK)에 지연제어신호(DLY_CONT)에 대응하는 지연량을 반영하여 지연고정클록(DLLCLK)으로서 출력하기 위한 가변지연라인(150), 및 지연고정클록(DLLCLK)에 소스 클록(REFLCK)의 실제 지연조건을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연모델부(160)를 구비한다.
전술한 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성을 바탕으로 기본적인 락킹 동작을 설명하면, 락킹 전 상태에서 서로 다른 위상을 갖는 소스 클록(REFCLK)의 기준 에지 - 일반적으로 상승 에지(rising edge)를 가리키며, 하강 에지(falling edge)가 되어도 상관없음 - 와 피드백 클록(FBCLK)의 기준 에지가 동기화되도록 하기 위해 소스 클록(REFCLK)의 위상을 지연시켜 지연고정클록(DLLCLK)으로 출력하는 동작을 수행하며, 이때, 지연고정클록(DLLCLK)은 소스 클록(REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(FBCLK)으로서 출력하므로 소스 클록(REFCLK)의 위상을 지연량이 증가함에 따라 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상차이가 점점 줄어들게 된다.
도 2는 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 종래기술에 따른 타이밍 펄스 생성부의 구성을 상세히 도시한 회로도이다.
참고로, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 종래기술에 따른 타이밍 펄스 생성부(120)에서 생성되는 다수의 타이밍 펄스(TPULSE<0:12>) 중 마지막에 생성되는 펄스가 제12타이밍 펄스(TPULSE<12>)라는 것이 의미하는 바는 도 1에서 도시한 레지스터 제어형 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 소스클록(REFCLK)이 13번 토글링하는 시간(13tCK)만큼 이라는 것을 의미한다.
이때, 도 1 및 도 2에서 제시된 다수의 타이밍 펄스(TPULSE<0:12>의 개수는 설명의 편의를 위해 정의된 숫자일 뿐, 실제로는 타이밍 펄스 생성부(120)에서 생성되는 타이밍 펄스가 13개보다 많을 수도 있고 적을 수도 있다. 즉, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 소스클록(REFCLK)이 13번 토글링하는 시간(12tCK)만큼보다 많을 수도 있고 적을 수도 있다.
또한, 딜레이 쉬프팅 업데이트 주기가 의미하는 바는, 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성요소들 중 클록위상비교부(100)를 기준으로 나머지 구성요소 들이 한 번씩 동작을 끝마칠 때까지의 시간을 의미한다. 즉, 클록위상비교부(100)의 출력신호(PD_OUT) 응답하여 지연제어부(140) 및 가변지연라인(150)이 동작하여 지연고정클록(DLLCLK)이 출력되고, 지연모델부(160)에서 지연고정클록(DLLCLK)을 피드백 클록(FBCLK)으로서 다시 클록위상비교부(100)에 전달할 때까지의 시간을 의미한다. 이러한 딜레이 쉬프팅 업데이트 주기가 반복될 때 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상차이를 점점 줄여나가는 락킹 동작이 수행될 수 있다.
도 2를 참조하면, 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 종래기술에 따른 타이밍 펄스 생성부(120)는, 제어 클록(CONTCLK)의 토글링할 때마다 예정된 순서대로 다수의 타이밍 펄스(TPULSE<0:12>)를 토글링시키기 위한 펄스 토글링 제어부(122), 및 펄스 토글링 제어부(122)의 동작을 반복시키기 위한 동작제어부(124)를 구비한다.
여기서, 펄스 토글링 제어부(122)는, 다수의 타이밍 펄스(TPULSE<0:12>) 중 기준 타이밍 펄스(TPULSE<0>)가 토글링된 이후 제어 클록(CONTCLK)이 토글링할 때마다 나머지 타이밍 펄스(TPULSE<1:12>)를 순차적으로 토글링시킨다.
즉, 펄스 토글링 제어부(122)는, 시리얼하게 연결된 다수의 D플리플롭(122A, 122B, 122C, 122D, 122E, 122F, 122G, 122H, 122I, 122J, 122K, 122L)를 구비함으로써 클록 입력단(CLK_IN)으로 인가되는 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK) 및 데이터 입력단(D_IN)으로 인가되는 이전에 활성화된 타이밍 펄스(TPULSE<0:11>)에 응답하여 데이터 출력단(D_OUT)으로 이후에 활성화되는 타이밍 펄스(TPULSE<1:12>)를 출력한다.
그리고, 동작제어부(124)는, 다수의 타이밍 펄스(TPULSE<0:12>) 중 상대적으로 가장 늦게 토글링하는 타이밍 펄스(TPULSE<12>)에 응답하여 기준 타이밍 펄스(TPULSE<0>)를 토글링시킨다.
즉, 동작제어부(124)는 타이밍 펄스(TPULSE<1:12>)가 모두 비활성화될 때 기준 타이밍 펄스(TPULSE<0>)를 활성화시키고, 기준 타이밍 펄스(TPULSE1<0>)에 활성화에 따라 활성화되는 타이밍 펄스(TPULSE<1>)에 응답하여 기준 타이밍 펄스(TPULSE<0>)를 비활성화시킨다.
따라서, 타이밍 펄스 생성부(120)에서는, 기준 타이밍 펄스(TPULSE<0>)가 토글링하는 것에 응답하여 나머지 타이밍 펄스(TPULSE<1:12>)를 순차적으로 토글링시키고, 나머지 타이밍 펄스(TPULSE<1:12>)의 토글링이 모두 종료된 것에 응답하여 기준 타이밍 펄스(TPULSE<0>)를 다시 토글링시킴으로써 나머지 타이밍 펄 스(TPULSE<1:12>)가 다시 순차적으로 토글링될 수 있도록 한다.
즉, 소오스 클록(REFCLK)에 동기된 제어클록(CONTCLK)이 계속 토글링한다면, 다수의 타이밍 펄스(TPULSE<0:12>)는 계속 반복하여 순차적으로 토글링된다.
이렇게, 타이밍 펄스 생성부(120)에서 생성된 다수의 타이밍 펄스(TPULSE<0:12>) 중 예정된 제1타이밍 펄스(PHASE DECISION PULSE) - TPULSE<1>을 의미하는 것이 아니라 TPULSE<0:12> 중 어느 하나의 펄스를 의미함 - 를 지연제어부(140)으로 제공함으로써 위상비교신호(PD_OUT)에 응답하여 지연제어신호(DLY_CONT)의 값이 결정되는 시점을 조절한다.
또한, 다수의 타이밍 펄스(TPULSE<0:12>) 중 예정된 제2타이밍 펄스(PHASE UPDATE PULSE) - TPULSE<2>을 의미하는 것이 아니라 TPULSE<0:12> 중 어느 하나의 펄스를 의미하며 제1타이밍 펄스(PHASE DECISION PULSE)가 토글링하는 시점보다 늦은 시점에서 토글링함 -를 가변지연라인(150)으로 제공함으로써 소스 클록(REFCLK)에 지연제어신호(DLY_CONT)에 대응하는 지연량을 반영하는 시점, 즉, 소스 클록(REFCLK)이 지연고정클록(DLLCLK)으로서 출력되는 시점을 조절한다.
즉, 타이밍 펄스 생성부(120)에서 생성되는 다수의 타이밍 펄스(TPULSE<0:12>)는 도 1에 도시된 레지스터 제어형 지연고정루프(DLL)회로의 동작타이밍을 정의하기 위해 생성되는 것을 알 수 있다.
그리고, 상기에서 설명한 바와 같이 타이밍 펄스 생성부(120)에서 생성되는 다수의 타이밍 펄스(TPULSE<0:12>) 중 제1 및 제2 타이밍 펄스를 제외한 나머지 타이밍 펄스는 실제로 사용되지 않고 단순히 제1 타이밍 펄스와 제2 타이밍 펄스간에 시간간격을 소스 클록(REFCLK)의 주파수 단위로 정의하기 위해 존재한다.
따라서, 다수의 타이밍 펄스(TPULSE<0:12>) 중 제1타이밍 펄스(PHASE DECISION PULSE)가 토글링된 이후 적어도 한 개 이상의 타이밍 펄스가 더 토글링된 후에 제2타이밍 펄스(PHASE UPDATE PULSE)가 토글링 된다.
그런데, 다수의 타이밍 펄스(TPULSE<0:12>)를 생성하는 동작을 살펴보면, 13개의 타이밍 펄스(TPULSE<0:12>)를 생성하기 위해 12개의 플리플롭(122A, 122B, 122C, 122D, 122E, 122F, 122G, 122H, 122I, 122J, 122K, 122L)이 사용되는 것을 알 수 있다.
즉, 동작제어부(124)에 의해 활성화가 제어되는 기준 타이밍 펄스(TPULSE<0>)을 제외한 나머지 12개의 타이밍 펄스(TPULSE<1:12>)를 생성하기 위해 12개의 플리플롭(122A, 122B, 122C, 122D, 122E, 122F, 122G, 122H, 122I, 122J, 122K, 122L)이 사용되는 것을 알 수 있다.
이렇게, 단순히 순차적으로 일정한 간격을 갖고 토글링하는 다수의 타이밍 펄스(TPULSE<0:12>)를 생성하기 위해 플리플롭의 개수를 타이밍 펄스의 개수에 맞먹게 늘리는 것은 매우 비효율적일 뿐만 아니라, 실질적으로 반도체 소자의 레이아웃(layout)을 증가시키는 문제점을 발생시킨다.
또한, 전술한 문제는 반도체 소자로 인가되는 외부클록(CLK)의 토글링 주기가(tCK)가 작아지게 되는 앞으로 개발되는 반도체 소자에서 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기에 대응하는 외부클록(CLK)의 토글링 횟수가 늘어날 때 더 빈번하게 발생할 수 있다.
예를 들면, 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기에 대응하는 외부클록(CLK)의 토글링 횟수가 13번(13tCK)이 아니라 그보다 더 긴 30번(30tCK)이 되면, 즉, 지연고정루프(DLL)회로의 딜레이 쉬프팅 업데이트 주기가 외부클록(CLK)이 13번 토글링되는 시간(13tCK)에서 외부클록(CLK)이 30번 토글링되는 시간(30tCK)으로 늘어나게 되면, 그에 따라 30개의 타이밍 펄스가 필요하게 되고, 이로 인해 29개의 플리플롭이 지연고정루프(DLL)회로에 필요하게 되므로, 외부클록(CLK)의 토글링주기(tCK)가 상대적으로 작은 반도체 소자에서 지연고정루프(DLL)회로가 레이아웃(layout)을 더 많이 차지하는 문제점이 발생할 수 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 딜레이 쉬프팅 업데이트 주기 중에서 타이밍 펄스가 생성되는 구간을 조절할 수 있는 레지스터 제어형 지연고정루프를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소스 클록과 피드백 클록의 위상을 비교하여 위상비교신호를 생성하기 위한 클록위상비교부; 지연고정을 이루기 위하여 제1시점에서 상기 위상비교신호에 대응하는 지연량을 결정하고, 제2시점 - 상기 제1시점보다 늦음 - 에서 결정된 지연량을 상기 소스 클록에 반영하여 지연고정클록으로서 출력하는 클록지연부; 상기 지연고정클록에 상기 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연모델부; 제어 클록의 토글링에 응답하여 순차적으로 활성화되는 다수의 타이밍 펄스를 생성하고 그 중 예정된 타이밍 펄스에 응답하여 상기 제1 및 제2 시점이 결정되는 타이밍 펄스 생성부; 및 상기 다수의 타이밍 펄스 중 업데이트 타이밍 펄스 및 상기 위상비교신호에 응답하여 상기 소스 클록의 토글링에 따라 상기 제어 클록을 토글링시키는 것을 온/오프 제어하기 위한 클록 토글링 제어부를 구비하는 지연고정루프회로를 제공한다.
전술한 본 발명은 레지스터 제어형 지연고정루프의 구성요소 중 다수의 타이밍 펄스에 의해 직접적으로 그 동작이 제어되지 않는 구성요소들이 동작하는 시점에서는 다수의 타이밍 펄스 생성동작을 디스에이블 시킴으로써, 레지스터 제어형 지연고정루프의 딜레이 쉬프팅 업데이트 주기동안 동작주파수나 전원전압의 레벨과 상관없이 항상 최소 개수의 타이밍 펄스만을 생성하도록 하는 효과가 있다.
이로 인해, 동작주파수나 전원전압의 레벨과 상관없이 다수의 타이밍 펄스를 생성하기 위한 회로의 면적이 증가하지 않도록 하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로는, 소오스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하여 위 상비교신호(PD_OUT)를 생성하기 위한 클록위상비교부(300)와, 지연고정을 이루기 위하여 제1시점에서 위상비교신호(PD_OUT)에 대응하는 지연량을 결정하고, 제2시점 - 제1시점보다 늦음 - 에서 결정된 지연량을 소스 클록(REFCLK)에 반영하여 지연고정클록(DLLCLK)으로서 출력하는 클록지연부(340, 350)와, 지연고정클록(DLLCLK)에 소스 클록(REFLCK)의 실제 지연조건을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연모델부(360)와, 소오스 클록(REFCLK)과 동기된 제어클록(CONTCLK)에 응답하여 순차적으로 활성화되는 다수의 타이밍펄스(TPULSE<0:12>)를 생성하고 그 중 예정된 타이밍 펄스(PHASE DECISION PULSE, PHASE UPDATE PULSE)에 응답하여 제1 및 제2 시점을 결정하기 위한 타이밍 펄스 생성부(320), 및 다수의 타이밍 펄스(TPULSE<0:12>) 중 업데이트 타이밍 펄스(UPDATE TIMING PULSE) 및 위상비교신호(PD_OUT)에 응답하여 소스 클록(REFCLK)의 토글링에 따라 제어 클록(CONTCLK)을 토글링시키는 것을 온/오프(on/off) 제어하기 위한 클록 토글링 제어부(380)를 구비한다.
여기서, 클록지연부(340, 350)는, 지연고정을 이루기 위하여 다수의 타이밍 펄스(TPULSE<0:12>) 중 제1시점에 대응하는 예정된 제1타이밍 펄스(PHASE DECISION PULSE)의 토글링시점에서 위상비교신호(PD_OUT)에 응답하여 그 값이 변동하는 지연제어신호(DLY_CONT)를 생성하기 위한 지연제어부(340)와, 다수의 타이밍 펄스(TPULSE<0:12>) 중 제2시점에 대응하는 예정된 제2타이밍 펄스(PHASE UPDATE PULSE)의 토글링시점 - 제1타이밍 펄스(PHASE DECISION PULSE)의 토글링 시점보다 늦음 - 에서 소스 클록(REFCLK)에 지연제어신호(DLY_CONT)에 대응하는 지연량을 반 영하여 지연고정클록(DLLCLK)으로서 출력하기 위한 가변지연라인(350)을 구비한다.
여기서, 타이밍 펄스 생성부(320)는, 전술한 도 2에 도시되었던 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 타이밍 펄스 생성부(120)와 동일한 구조를 가지며, 다만, 도 2에 도시되었던 종래기술에 따른 타이밍 펄스 생성부(120)는 소스 클록(REFCLK)을 직접 입력받은 뒤 소스 클록(REFCLK)에 동기된 제어 클록(CONTCLK)을 생성하여 다수의 타이밍 펄스(TPULSE<0:12>)를 만드는데 사용한다면, 도 3에 도시된 본 발명의 실시예에 따른 타이밍 펄스 생성부(320)는 클록 토글링 제어부(380)로부터 직접 소스 클록(REFCLK)에 동기화된 제어 클록(CONTCLK)을 입력받아 다수의 타이밍 펄스(TPULSE<0:12>)를 만드는데 사용한다는 점에서만 서로 다를 뿐이다. 따라서, 여기에서는 도 3에 도시된 본 발명의 실시예에 따른 타이밍 펄스 생성부(320)의 상세한 구성에 대한 설명은 하지 않도록 하겠다.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 클록 토글링 제어부를 상세히 도시한 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 클록 토글링 제어부(380)는, 업데이트 타이밍 펄스(UPDATE TIMING PULSE)가 토글링하는 것에 응답하여 위상비교신호(PD_OUT)를 프리위상비교신호(PD_OUT_PRE)로서 출력하기 위한 프리위상비교신호 출력부(382)와, 위상비교신호(PD_OUT)와 프리위상비교신호(PD_OUT_PRE)의 논리레벨을 비교하고, 비 교결과(PD_CHG) 및 업데이트 타이밍 펄스(UPDATE TIMING PULSE)에 응답하여 그 논리레벨이 결정되는 클록 토글링 제어신호(CLK_TOG_CONT)를 생성하기 위한 논리레벨 비교부(384), 및 클록 토글링 제어신호(CLK_TOG_CONT)에 응답하여 소스 클록(REFCLK)의 토글링에 따라 제어 클록(CONTCLK)이 토글링되는 것을 온/오프 제어하기 위한 토글링 제어부(386)를 구비한다.
여기서, 논리레벨 비교부(384)는, 위상비교신호(PD_OUT)가 프리위상비교신호(PD_OUT_PRE)와 서로 다른 논리레벨을 가지는 경우, 클록 토글링 제어신호(CLK_TOG_CONT)를 로직'로우'(Low)로 활성화시키고, 위상비교신호(PD_OUT)가 프리위상비교신호(PD_OUT_PRE)와 동일한 논리레벨을 가지는 경우, 업데이트 타이밍 펄스(UPDATE TIMING PULSE)가 토글링되는 것에 응답하여 클록 토글링 제어신호(CLK_TOG_CONT)를 로직'하이'(High)비활성화시킨다.
또한, 토글링 제어부(386)는, 클록 토글링 제어신호(CLK_TOG_CONT)가 로직'로우'(Low)로 활성화된 구간에서 소스 클록(REFCLK)의 토글링에 따라 제어 클록(CONTCLK)을 토글링시키고, 클록 토글링 제어신호(CLK_TOG_CONT)가 로직'하이'(High)로 비활성화된 구간에서 소스 클록(REFCLK)의 토글링과 상관없이 제어 클록(CONTCLK)을 비활성화시킨다.
참고로, 도 4에 도시된 클록 토글링 제어부(380)의 구성요소 중 논리레벨 비교부(384) 내부에서 사용되는 프리 업데이트 타이밍 펄스(PRE UPDATE TIMING PULSE)는 업데이트 타이밍 펄스(PRE UPDATE TIMING)보다 제어 클록(CONTCLK)의 한주기(1tck)만큼 먼저 토글링하는 펄스이고, 업데이트 타이밍 펄스 D(UPDATE TIMING PULSE D)는 업데이트 타이밍 펄스(UPDATE TIMING PULSE)를 예정된 시간만큼 지연한 펄스이며, 두 펄스 모두 업데이트 타이밍 펄스(UPDATE TIMING PULSE)를 기준으로 논리레벨 비교부(380)가 동작마진을 보장하기 위한 펄스일 뿐, 펄스 자체로서 특징을 가지는 것은 아니므로 여기서는 더 이상 상세히 설명하지 않도록 하겠다.
그리고, 업데이트 타이밍 펄스(UPDATE TIMING PULSE)는, 타이밍 펄스 생성부(320)에서 생성되는 다수의 타이밍 펄스(TPULSE<0:12>) 중 어느 하나의 펄스이며, 업데이트 타이밍 펄스(UPDATE TIMING PULSE)는 지연제어부(340)로 제공되는 제1타이밍 펄스(PHASE DECISION PULSE)나 가변지연라인(350)으로 제공되는 제2타이밍 펄스(PHASE UPDATE PULSE)와는 다른 펄스이다. 본 발명에서는 업데이트 타이밍 펄스(UPDATE TIMING PULSE)가 주로 다수의 타이밍 펄스(TPULSE<0:12>) 중 상대적으로 가장 늦게 토글링하는 타이밍 펄스(TPULSE<12>)가 된다.
전술한 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.
먼저, 기본적인 락킹 동작을 설명하면, 락킹 전 상태에서 서로 다른 위상을 갖는 소스 클록(REFCLK)의 기준 에지 - 일반적으로 상승 에지(rising edge)를 가리키며, 하강 에지(falling edge)가 되어도 상관없음 - 와 피드백 클록(FBCLK)의 기준 에지가 동기화되도록 하기 위해 소스 클록(REFCLK)의 위상을 지연시켜 지연고정클록(DLLCLK)으로 출력하는 동작을 수행하며, 이때, 지연고정클록(DLLCLK)은 소스 클록(REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(FBCLK)으로서 출력하 므로 소스 클록(REFCLK)의 위상을 지연량이 증가함에 따라 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상차이가 점점 줄어들게 된다.
이때, 타이밍 펄스 생성부(320)는, 다수의 타이밍 펄스(TPULSE<0:12>) 중 제1타이밍 펄스(PHASE DECISION PULSE)를 지연제어부(340)에 제공하고, 제2타이밍 펄스(PHASE UPDATE PULSE)를 가변지연라인(350)에 제공함으로써, 지연제어부(340)와 가변지연라인(350)에서 소스 클록(REFCLK)의 위상을 지연시켜 지연고정클록(DLLCLK)으로 출력하는 동작을 수행할 수 있도록 해준다. 하지만, 나머지 구성요소인 클록위상비교부(300)나 지연모델부(360)로는 다수의 타이밍 펄스(TPULSE<0:12>)가 직접적으로 제공되지 않는다.
따라서, 클록 토글링 제어부(380)에서는 클록위상비교부(300)에서 출력되는 위상비교신호(PD_OUT)의 결과에 따라 제어 클록(CONCLK)의 토글링을 온/오프 제어함으로써, 타이밍 펄스 생성부(320)에서 다수의 타이밍 펄스(TPULSE<0:12>)를 생성하는 동작을 온/오프 제어한다.
구체적으로, 클록 토글링 제어부(380)의 구성요소 중 프리위상 비교신호 출력부(382)는, 클록위상비교부(300)에서 출력되는 위상비교신호(PD_OUT)를 업데이트 타이밍 펄스(UPDATE TIMING PULSE)의 에 응답하여 프리위상 비교신호(PD_OUT_PRE)로서 출력해준다.
이때, 업데이트 타이밍 펄스(UPDATE TIMING PULSE)의 토글링 시점은 가변지연라인(350)의 동작이 모두 종료된 시점이 되기 때문에, 즉, 위상비교신호(PD_OUT)에 대응하는 지연량이 가변지연라인(350)에서 출력되는 지연고정클록(DLLCLK)에 반 영된 시점이 되기 때문에, 위상비교신호(PD_OUT)에 대응하여 가변지연라인(350)의 지연량이 업데이트된 경우라면 지연고정클록(DLLCLK)이 지연모델부(360)를 거쳐 피드백 클록(FBCLK)로서 클록위상비교부(300)에 도달하여 다시 생성되는 위상비교신호(PD_OUT)와 프리위상 비교신호(PD_OUT_PRE)는 서로 다른 값을 가질 수 밖에 없다.
반면에, 위상비교신호(PD_OUT)에 대응하여 가변지연라인(350)의 지연량이 업데이트되지 않은 경우라면 지연고정클록(DLLCLK)이 지연모델부(360)를 거쳐 피드백 클록(FBCLK)로서 클록위상비교부(300)에 도달하여 다시 생성되는 위상비교신호(PD_OUT)와 프리위상 비교신호(PD_OUT_PRE)는 서로 같은 값을 가질 수 밖에 없다.
이러한 위상비교신호(PD_OUT)와 프리위상 비교신호(PD_OUT_PRE)의 특성을 이용하여 클록 토글링 제어부(380)의 구성요소 중 논리레벨 비교부(384) 및 토글링 제어부(386)는, 위상비교신호(PD_OUT)와 프리위상 비교신호(PD_OUT_PRE)는 서로 다른 값을 가질 때, 소스 클록(REFCLK)의 토글링에 따라 제어 클록(CONTCLK)이 토글링하도록 제어하여 제1타이밍 펄스(PHASE DECISION PULSE) 및 제2타이밍 펄스(PHASE UPDATE PULSE)를 비롯한 다수의 타이밍 펄스(TPULSE<0:12>)를 생성하도록 함으로써 지연제어부(340)와 가변지연라인(350)이 소스 클록(REFCLK)의 위상을 지연시켜 지연고정클록(DLLCLK)으로 출력하는 동작을 수행할 수 있도록 해준다.
반대로, 위상비교신호(PD_OUT)와 프리위상 비교신호(PD_OUT_PRE)는 서로 같은 값을 가질 때, 소스 클록(REFCLK)의 토글링과 상관없이 제어 클록(CONTCLK)이 비활성화상태를 유지하도록 제어하여 다수의 타이밍 펄스(TPULSE<0:12>)를 생성하지 못하도록 한다.
이때, 위상비교신호(PD_OUT)와 프리위상 비교신호(PD_OUT_PRE)는 서로 같은 값을 가지는 경우는, 상기에서 설명한 바와 같이 위상비교신호(PD_OUT)에 대응하여 가변지연라인(350)의 지연량이 업데이트되지 않아 클록위상비교부(300)에서 생성되는 위상비교신호(PD_OUT)와 프리위상 비교신호(PD_OUT_PRE)가 서로 같은 값을 가지게 되는 경우도 있지만, 위상비교신호(PD_OUT)에 대응하여 가변지연라인(350)의 지연량이 업데이트되었든 안 되었든 업데이트 타이밍 펄스(UPDATE TIMING PULSE)의 토글링 시점이후에서부터, 즉, 가변지연라인(350)의 동작이 모두 종료되어 지연고정클록(DLLCLK)이 지연모델부(360)로 전달되는 시점이후에서부터는 프리위상비교신호 출력부(382)에 의해 위상비교신호(PD_OUT)와 프리위상 비교신호(PD_OUT_PRE)가 무조건 같은 값을 갖게 되는 경우도 있다.
즉, 가변지연라인(350)에서 출력되는 지연고정클록(DLLCLK)이 지연모델부(360)를 거쳐 피드백 클록(FBCLK)로서 클록위상비교부(300)에 도달하여 새로운 위상비교신호(PD_OUT)가 생성되기 까지는 항상 위상비교신호(PD_OUT)와 프리위상 비교신호(PD_OUT_PRE)가 서로 같은 값을 가진다.
따라서, 클록 토글링 제어부(380)의 구성요소 중 논리레벨 비교부(384) 및 토글링 제어부(386)에서는, 가변지연라인(350)에서 출력되는 지연고정클록(DLLCLK)이 지연모델부(360)를 거쳐 피드백 클록(FBCLK)로서 클록위상비교부(300)에 도달하여 새로운 위상비교신호(PD_OUT)가 생성되기 까지는 항상 소스 클록(REFCLK)의 토 글링과 상관없이 제어 클록(CONTCLK)이 비활성화상태를 유지하도록 제어하여 다수의 타이밍 펄스(TPULSE<0:12>)를 생성하지 못하도록 하는 상태가 된다.
참고로, 위상비교신호(PD_OUT)에 대응하여 가변지연라인(350)의 지연량이 업데이트되지 않은 경우에 한 번 진입하면, 타이밍 펄스 생성부(320)에서 다수의 타이밍 펄스(TPULSE<0:12>)가 더 이상 생성되지 않아 지연제어부(340) 및 가변지연라인(350)이 완전히 동작을 멈출 수 있는데, 이러한 상태가 락킹이 완료되어 더 이상 업데이트를 할 필요가 없는 현상이라면 계속 멈춰져 있어도 상관없지만, 위상비교신호(PD_OUT)에 대응하여 가변지연라인(350)의 지연량이 업데이트되지 않은 경우가 전원전압의 불안정으로 인해 일어난 현상이라면 계속 멈춰져 있으면 안된다. 따라서, 위상비교신호(PD_OUT)에 대응하여 가변지연라인(350)의 지연량이 업데이트되지 않은 경우에 진입하여 타이밍 펄스 생성부(320)에서 다수의 타이밍 펄스(TPULSE<0:12>)가 아예 생성되지 않는 경우에는 예정된 시간 후에 강제로 타이밍 펄스 생성부(320)에서 다수의 타이밍 펄스(TPULSE<0:12>)를 생성할 수 있도록 해주는 동작을 수행하게 된다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 레지스터 제어형 지연고정루프의 구성요소 중 다수의 타이밍 펄스에 의해 직접적으로 그 동작이 제어되지 않는 클록위상비교부(300) 및 지연모델부(360)가 동작하는 시점에서는 다수의 타이밍 펄스(TPULSE<0:12>)가 생성되는 동작을 디스에이블 시킴으로써, 레지스터 제어형 지연고정루프의 딜레이 쉬프팅 업데이트 주기동안 동작주파수나 전원전압의 레벨과 상관없이 항상 최소 개수의 타이밍 펄스만을 생성하도록 할 수 있다.
즉, 타이밍 펄스 생성부(320)에서는, 다수의 타이밍 펄스에 의해 직접적으로 그 동작이 제어되지 않는 클록위상비교부(300) 및 지연모델부(360)가 동작하는 시간동안에 다수의 타이밍 펄스를 생성하지 않아도 되므로, 항상 지연제어부(340)와 가변지연라인(350)을 동작시킬 수 있는 개수의 타이밍 펄스만을 생성하면 된다.
이로 인해, 동작주파수나 전원전압의 레벨이 변동하여 클록위상비교부(300) 및 지연모델부(360)가 동작하는 시간이 증가하더라도 다수의 타이밍 펄스를 생성하기 위한 회로의 면적이 증가할 필요가 없다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 종래기술에 따른 타이밍 펄스 생성부의 구성을 상세히 도시한 회로도.
도 3은 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램.
도 4는 도 3에 도시된 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성요소 중 클록 토글링 제어부를 상세히 도시한 회로도.
*도면의 주요부분에 대한 부호의 설명
100, 300 : 클록위상비교부 120, 320 : 타이밍 펄스 생성부
140, 340 : 지연제어부 150, 350 : 가변지연라인
160, 360 : 지연모델부 380 : 클록 토글링 제어부
382 : 프리위상비교신호 출력부 384 : 논리레벨 비교부
386 : 토글링 제어부

Claims (9)

  1. 소스 클록과 피드백 클록의 위상을 비교하여 위상비교신호를 생성하기 위한 클록위상비교부;
    지연고정을 이루기 위하여 제1시점에서 상기 위상비교신호에 대응하는 지연량을 결정하고, 제2시점 - 상기 제1시점보다 늦음 - 에서 결정된 지연량을 상기 소스 클록에 반영하여 지연고정클록으로서 출력하는 클록지연부;
    상기 지연고정클록에 상기 소스 클록 경로의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연모델부;
    제어 클록의 토글링에 응답하여 순차적으로 활성화되는 다수의 타이밍 펄스를 생성하고 그 중 예정된 타이밍 펄스에 응답하여 상기 제1 및 제2 시점이 결정되는 타이밍 펄스 생성부; 및
    상기 다수의 타이밍 펄스 중 업데이트 타이밍 펄스 및 상기 위상비교신호에 응답하여 상기 소스 클록의 토글링에 따라 상기 제어 클록을 토글링시키는 것을 온/오프 제어하기 위한 클록 토글링 제어부
    를 구비하는 지연고정루프회로.
  2. 제1항에 있어서,
    상기 클록지연부는,
    상기 다수의 타이밍 펄스 중 예정된 제1타이밍 펄스의 토글링시점에서 상기 위상비교신호에 응답하여 그 값이 변동하는 지연제어신호를 생성하기 위한 지연제어부; 및
    상기 다수의 타이밍 펄스 중 예정된 제2타이밍 펄스의 토글링시점 - 상기 제1타이밍 펄스의 토글링시점보다 더 늦음 - 에서 상기 소스 클록에 상기 지연제어신호에 대응하는 지연량을 반영하여 상기 지연고정클록으로서 출력하기 위한 가변지연라인을 구비하는 지연고정루프회로.
  3. 제2항에 있어서,
    상기 타이밍 펄스 생성부는,
    상기 다수의 타이밍 펄스 중 상기 제1타이밍 펄스가 활성화된 이후 적어도 한 개 이상의 타이밍 펄스를 더 활성화시킨 후에 상기 제2타이밍 펄스를 활성화시키는 것을 특징으로 하는 지연고정루프회로.
  4. 제1항에 있어서,
    상기 타이밍 펄스 생성부는,
    상기 제어 클록의 토글링할 때마다 예정된 순서대로 다수의 타이밍 펄스를 토글링시키기 위한 펄스 토글링 제어부; 및
    상기 펄스 토글링 제어부의 동작을 반복시키기 위한 동작제어부를 구비하는 지연고정루프회로.
  5. 제4항에 있어서,
    상기 펄스 토글링 제어부,
    상기 다수의 타이밍 펄스 중 기준 타이밍 펄스가 토글링된 이후 상기 제어 클록이 토글링할 때마다 나머지 타이밍 펄스를 순차적으로 토글링시키는 것을 특징으로 하는 지연고정루프회로.
  6. 제5항에 있어서,
    상기 동작제어부는,
    상기 다수의 타이밍 펄스 중 상대적으로 가장 늦게 토글링하는 타이밍 펄스에 응답하여 상기 기준 타이밍 펄스를 토글링시키는 것을 특징으로 하는 지연고정루프회로.
  7. 제1항에 있어서,
    상기 클록 토글링 제어부는,
    상기 업데이트 타이밍 펄스가 토글링하는 것에 응답하여 상기 위상비교신호를 프리위상비교신호로서 출력하기 위한 프리위상비교신호 출력부;
    상기 위상비교신호와 상기 프리위상비교신호의 논리레벨을 비교하고, 비교결과 및 상기 업데이트 타이밍 펄스에 응답하여 그 논리레벨이 결정되는 클록 토글링 제어신호를 생성하기 위한 논리레벨 비교부;
    상기 클록 토글링 제어신호에 응답하여 상기 소스 클록의 토글링에 따라 상기 제어 클록이 토글링되는 것을 온/오프 제어하기 위한 토글링 제어부를 구비하는 지연고정루프회로.
  8. 제7항에 있어서,
    상기 논리레벨 비교부는,
    상기 위상비교신호가 프리위상비교신호와 서로 다른 논리레벨을 가지는 경우, 상기 클록 토글링 제어신호를 활성화시키고,
    상기 위상비교신호가 프리위상비교신호와 동일한 논리레벨을 가지는 경우, 상기 업데이트 타이밍 펄스가 토글링되는 것에 응답하여 상기 클록 토글링 제어신호를 비활성화시키는 것을 특징으로 하는 지연고정루프회로.
  9. 제8항에 있어서,
    상기 토글링 제어부는,
    상기 클록 토글링 제어신호의 활성화구간에서 상기 소스 클록의 토글링에 따라 상기 제어 클록을 토글링시키고,
    상기 클록 토글링 제어신호의 비활성화구간에서 상기 소스 클록의 토글링과 상관없이 상기 제어 클록을 비활성화시키는 것을 특징으로 하는 지연고정루프회로.
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KR20030049303A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
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