JP4502278B2 - 固体撮像装置、ラインセンサ、光センサおよび固体撮像装置の動作方法 - Google Patents
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Description
従来用いられているイメージセンサのダイナミックレンジは、例えば3〜4桁(60〜80dB)程度に留まっており、肉眼あるいは銀塩フィルムの5〜6桁(100〜120dB)には及んでいないのが現状である。
そこで、肉眼あるいは銀塩フィルムと同等の5〜6桁(100〜120dB)のダイナミックレンジを持つ高画質イメージセンサの開発が望まれている。このような広いダイナミックレンジを持つイメージセンサは、デジタルカメラやカメラ付き携帯電話などの他、PDA(Personal Digital Assistant)用画像入力カメラ、高度交通管理システム用カメラ、監視カメラ、FA(Factory Automation)用カメラあるいは医療用カメラなどの用途への応用が期待されている。
しかし、この方法でもダイナミックレンジは80dB以下であり、これより広ダイナミックレンジ化することが望まれている。
また、特許文献2には、図35に示すように、フローティング領域FDの容量CSを可変とし、低照度から高照度までをカバーして広ダイナミック化する技術が開示されている。
他には、短い露光時間による高照度に対応した撮像と、長い露光時間により低照度に対応した撮像の異なる露光時間で2回撮像する技術も開発されている。
また、非特許文献3には、図38に示すように、フォトダイオードPDからの信号を、MOSトランジスタを組み合わせて構成されている対数変換回路により、対数変換しながら出力することで、高照度撮像に対応できるようにする技術が開示されている。
また、上記のことはイメージセンサに限ったことではなく、画素を直線状に配したラインセンサや複数の画素を持たない光センサとしても、高感度高S/N比を維持したままで広ダイナミックレンジ化を達成することは困難であった。
さらに好適には、前記フローティング領域に接続して形成され、前記フローティング領域内の光電荷を排出するためのリセットトランジスタと、前記フローティング領域内の光電荷を電圧信号に増幅変換する増幅トランジスタと、前記増幅トランジスタに接続して形成され、前記画素を選択するための選択トランジスタとをさらに有する。
あるいはまたさらに好適には、前記フォトダイオードから溢れる光電荷を対数変換して前記蓄積容量素子に蓄積する対数変換回路を含む。
あるいは好適には、前記転送トランジスタが、前記転送トランジスタを構成する基板の所定の深さにおいて形成され、前記転送トランジスタのチャネルと同じ導電型であり、前記転送トランジスタのパンチスルーの障壁を低減する半導体層を有する。
あるいは好適には、前記蓄積容量素子は、前記固体撮像装置を構成する基板上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する。
あるいは好適には、前記蓄積容量素子は、前記固体撮像装置を構成する半導体基板に形成されたトレンチの内壁に形成された下部電極となる半導体領域と、前記トレンチの内壁を被覆して形成された容量絶縁膜と、前記容量絶縁膜を介して前記トレンチを埋め込んで形成された上部電極とを有する。
あるいは好適には、第1導電型半導体領域と前記第1導電型半導体領域に接合する第2導電型半導体領域とが前記固体撮像装置を構成する半導体基板の内部に埋め込まれて、前記蓄積容量素子が構成されている。
あるいは好適には、前記固体撮像装置を構成する基板が半導体基板上に絶縁膜を介して半導体層が形成されているSOI(Semiconductor on Insulator)基板であり、前記絶縁膜を介して対向する前記半導体基板と前記半導体層の間の絶縁膜容量を用いて前記蓄積容量素子が構成されている。
またさらに好適には、前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号を記憶する記憶手段をさらに有する。
さらに好適には、前記フローティング領域および前記蓄積容量素子に転送された光電荷から得られた電圧信号と、前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号との差分を取るノイズキャンセル手段をさらに有する。
またさらに好適には、前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号を記憶する記憶手段をさらに有する。
あるいは、好適には、前記フォトダイオードに接続して形成され、前記フォトダイオード内の光電荷を転送する電荷結合転送路と、前記蓄積容量素子に接続して形成され、前記蓄積容量素子内の光電荷を排出するためのリセットトランジスタと、前記蓄積容量素子内の光電荷を電圧信号に増幅変換する増幅トランジスタと、前記増幅トランジスタに接続して形成され、前記画素を選択するための選択トランジスタとをさらに有する。
次に、フォトダイオードで発生する光電荷のうち飽和前電荷をフォトダイオードに蓄積し、フォトダイオードから溢れる過飽和電荷をフローティング領域および蓄積容量素子において蓄積する。
次に、蓄積トランジスタをオフとして、フローティング領域と蓄積容量素子のポテンシャルを分割し、フローティング領域内の光電荷を排出し、フローティング領域のリセットレベルの電圧信号を読み出す。
次に、転送トランジスタをオンとして飽和前電荷をフローティング領域に転送し、飽和前電荷の電圧信号を読み出す。
次に、蓄積トランジスタをオンとして、フローティング領域と蓄積容量素子のポテンシャルを結合し、飽和前電荷と過飽和信号を混合し、飽和前電荷と過飽和信号の和の電圧信号を読み出す。
次に、フォトダイオードで発生する光電荷のうち飽和前電荷をフォトダイオードに蓄積し、フォトダイオードから溢れる過飽和電荷をフローティング領域および蓄積容量素子において蓄積する。
次に、蓄積トランジスタをオフとして、フローティング領域と蓄積容量素子のポテンシャルを分割し、飽和前電荷の転送前レベルの電圧信号を読み出す。
次に、転送トランジスタをオンとして飽和前電荷をフローティング領域に転送し、飽和前電荷の転送後レベルの電圧信号を読み出す。
次に、蓄積トランジスタをオンとして、フローティング領域と蓄積容量素子のポテンシャルを結合し、飽和前電荷と過飽和信号を混合し、飽和前電荷と過飽和信号の和の電圧信号を読み出す。
11 p型ウェル
12,12a p+型分離領域
14,17,19 p+型半導体領域
13,50,51,52 n型半導体領域
15,16,16a、16b,18 n+型半導体領域
15a 低濃度不純物領域
15b 高濃度不純物領域
20,21,22 素子分離絶縁膜
20a 素子分離絶縁膜の端部
23,24 ゲート絶縁膜
25,25a,25’ 容量絶縁膜
30,31 ゲート電極
30a サイドウォールスペーサ
32、38,38a,40 上部電極
33,34,35,36,39 配線
37,37a 下部電極
41 TiSi層(Ti層)
42 TiN層
43 タングステンプラグ
44 上層配線
60 p型半導体基板
61 p型エピタキシャル層
61a 第1p型エピタキシャル層
61b 第2p型エピタキシャル層
62 n+型半導体領域
63 p+型分離領域
64 p型半導体層
65 n+型半導体領域
66 低濃度半導体層
ADC1〜3 A/Dコンバータ
AP アンプ
C1 小容量
C2 大容量
CFD,CPD,C 容量
CS 蓄積容量素子
Cap 蓄積容量素子
CCD1 第1電荷結合転送路
CCD2 第2電荷結合転送路
CH チップ
CP コンパレータ
CTa,CTb 回路
DC1,DC2 差動アンプ
DP1,2 導電性不純物
FD フローティング領域
FM フレームメモリ
GND グラウンド
LT 光
N1 CFDのリセットレベルの信号(ノイズ)
N2 CFD+CSのリセットレベルの信号(ノイズ)
Noise ノイズ
out 出力(ライン)
out1,out2 出力
PA オーバーフローパス
PC ピクセル回路
PD フォトダイオード
Pixel 画素
PR レジスト膜
QA 過飽和電荷
QA1,QA2 過飽和電荷の一部
QB 飽和前電荷
R リセットトランジスタ
S1 飽和前電荷信号
S1’ 変調された飽和前電荷信号
S2 過飽和電荷信号
S2’ 変調された過飽和電荷信号
SE セレクタ
SL 選択ライン
SRH 列シフトレジスタ
SRV 行シフトレジスタ
T スイッチ
T1〜T4 時刻
TC トレンチ
Tr1 転送トランジスタ
Tr2 蓄積トランジスタ
Tr3 リセットトランジスタ
Tr4 増幅トランジスタ
Tr5 選択トランジスタ
Tr6〜Tr10 トランジスタ
VPD,VFD,VCS 電位
VDD 電源電圧
φT,φS,φR,φX,φS1+N1,φN1,φS1'+S2'+N2,φN2,φV1,φV2 駆動ライン
本実施形態に係る固体撮像装置はCMOSイメージセンサであり、図1は1画素(ピクセル)分の等価回路図である。
各画素は、光を受光して光電荷を生成するフォトダイオードPD、フォトダイオードPDからの光電荷を転送する転送トランジスタTr1、転送トランジスタTr1を通じて光電荷が転送されるフローティング領域FD、蓄積動作時に前記フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子CS、フローティング領域FDと蓄積容量素子CSのポテンシャルを結合または分割する蓄積トランジスタTr2、フローティング領域FDに接続して形成され、フローティング領域FD内の光電荷を排出するためのリセットトランジスタTr3、フローティング領域FD内の光電荷を電圧信号に増幅変換する増幅トランジスタTr4、および、増幅トランジスタに接続して形成され、画素を選択するための選択トランジスタTr5から構成されており、いわゆる5トランジスタ型のCMOSイメージセンサである。例えば、上記の5つのトランジスタはいずれもnチャネルMOSトランジスタからなる。
選択トランジスタTr5,駆動ラインφXについては、画素の選択、非選択動作ができるように、フローティング領域FDの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。
例えば、n型シリコン半導体基板(n−sub)10にp型ウェル(p−well)11が形成されており、各画素および蓄積容量素子CS領域を区分するLOCOS法などによる素子分離絶縁膜(20,21,22)が形成され、さらに画素を分離する素子分離絶縁膜20の下方に相当するp型ウェル11中には、p+型分離領域12が形成されている。
p型ウェル11に中にn型半導体領域13が形成され、その表層にp+型半導体領域14が形成され、このpn接合により電荷転送埋め込み型のフォトダイオードPDが構成されている。pn接合に適当なバイアスを印加して発生させた空乏層中に光LTが入射すると、光電効果により光電荷が生じる。
ここで、n型半導体領域13とn+型半導体領域15に係る領域において、p型ウェル11上面に酸化シリコンなどからなるゲート絶縁膜23を介してポリシリコンなどからなるゲート電極30が形成され、n型半導体領域13とn+型半導体領域15をソース・ドレインとし、p型ウェル11の表層にチャネル形成領域を有する転送トランジスタTr1が構成されている。
また、n+型半導体領域15とn+型半導体領域16に係る領域において、p型ウェル11上面に酸化シリコンなどからなるゲート絶縁膜24を介してポリシリコンなどからなるゲート電極31が形成され、n+型半導体領域15とn+型半導体領域16をソース・ドレインとし、p型ウェル11の表層にチャネル形成領域を有する蓄積トランジスタTr2が構成されている。
また、素子分離絶縁膜(21,22)で区分された領域において、p型ウェル11の表層に下部電極となるp+型半導体領域17が形成されており、この上層に酸化シリコンなどからなる容量絶縁膜25を介してポリシリコンなどからなる上部電極32が形成されており、これらから蓄積容量素子CSが構成されている。
また、転送トランジスタTr1のゲート電極30には駆動ラインφTが接続して設けられており、また、蓄積トランジスタTr2のゲート電極31には駆動ラインφSが接続して設けられている。
フォトダイオードPDは相対的に浅いポテンシャルの容量CPDを構成し、フローティング領域FDおよび蓄積容量素子CSは相対的に深いポテンシャルの容量(CFD、CS)を構成する。
ここで、転送トランジスタTr1および蓄積トランジスタTr2はトランジスタのon/offに応じて2準位を取りうる。
図3−1は駆動ライン(φT,φS,φR)に印加する電圧を、on/offの2準位、φTについてはさらに(+α)で示す準位を加えた3準位で示したタイミングチャートである。
駆動ラインφTに印加する電圧はON/OFFの2準位でもよいが、本例の如く3準位とした方がフォトダイオードPDから溢れ出た電荷をより効率的にフローティング領域FDと蓄積容量素子Csに捕獲して蓄積することができる。
図3−2および図3−3はそれぞれ上記のタイミングにおけるフォトダイオードPD、フローティング領域FDおよび蓄積容量素子CSから構成される容量(CPD,CFD,CS)の電位(VPD,VFD,VCS)の変化を示すグラフであり、図3−2はフォトダイオードPDで生成される光電子がCPDを飽和させる量以下であるような光量のときであり、図3−3はCPDを飽和させる量以上であるような光量のときである。
このとき、図4−1に示すように、φSがonとなっているのでCFDとCSが結合した状態となっており、リセット直後にはリセット動作に伴ういわゆるkTCノイズがCFD+CSに発生する。ここで、このCFD+CSのリセットレベルの信号をノイズN2として読み出す。
ノイズN2を読み出して後述のフレームメモリ(記憶手段)に蓄積しておき、画像信号生成時にそのノイズN2を利用する方法が最もS/N比をよくできる動作方法であるが、過飽和時には、飽和前電荷+過飽和電荷に比べてノイズN2が十分に小さいので、ノイズN2に代えて後述のノイズN1を用いてもよい。また、現フレームのノイズN2に代えて、次のフレームのノイズN2を用いてもよい。
図3−2に示すように、光電荷は、まずCPDに蓄積していき、これに伴ってCPDの電位VPDが徐々に下がっていく。光電子がCPDを飽和させる量以下である場合には、CPDの電位VPDが変化するのみで、CFDとCSの電位(VFD,VCS)は変化しない。
一方、光電子がCPDを飽和させる量以上である場合には、φTを(+α)準位としてわずかに下げられた障壁を乗り越えて光電荷がCPDから溢れ、この画素のCFD+CSに選択的に蓄積されていく。このとき、図3−3に示すように、CPDが飽和する直前まではCPDの電位VPDが徐々に下がり、CFDとCSの電位(VFD,VCS)は変化しないが、CPDが飽和する直後からCPDの電位VPDが一定となり、CFDとCSの電位(VFD,VCS)が徐々に下がっていく。
図4−2は、CPDが飽和しており、CPDに飽和前電荷QBが蓄積し、CFDとCSに過飽和電荷QAが蓄積している状態を示す。
次に、φRをonにして、図4−4に示すように、CFD中の光電荷を排出してリセットする。
ここで、時刻T3においてφTをoffに戻し、CFDに転送された飽和前電荷QBから飽和前電荷信号S1を読み出す。但し、ここではCFDノイズが乗っているので、実際に読みだされるのはS1+N1となる。図5−2は、φTをoffに戻す前の状態を示している。
ここで、時刻T4においてφTをoffに戻し、CFD+CSに広がる飽和前電荷QB+過飽和電荷QAから飽和前電荷信号S1と過飽和電荷信号S2の和の信号を読み出す。但し、ここではCFD+CSノイズが乗っており、さらにCFD+CSに広がった電荷から読み取っていることから、実際に読みだされるのはS1’+S2’+N2(S1’とS2’はそれぞれCFDとCSの容量比率によって縮小変調されたS1とS2の値)となる。図5−3は、φTをoffに戻す前の状態を示している。
図6は本実施形態のCMOSイメージセンサの全体の回路構成を示す等価回路図である。
複数個(図面上は代表して4個)の画素(Pixel)がアレイ状に配置されており、各画素(Pixel)には行シフトレジスタSRVで制御された駆動ライン(φT,φS,φR,φX)と、電源VDDおよびグラウンドGNDなどが接続されている。
各画素(Pixel)からは、列シフトレジスタSRHおよび駆動ライン(φS1+N1,φN1,φS1'+S2'+N2,φN2)で制御され、上述のように、飽和前電荷信号(S1)+CFDノイズ(N1)、CFDノイズ(N1)、変調された飽和前電荷信号(S1’)+変調された過飽和電荷信号(S2’)+CFD+CSノイズ(N2)およびCFD+CSノイズ(N2)の4つの値がそれぞれのタイミングで各出力ラインに出力される。
ここで、飽和前電荷信号(S1)+CFDノイズ(N1)とCFDノイズ(N1)の各出力端部分CTaは、以下に説明するようにこれらの差分を取ることから、差動アンプDC1を含む回路CTbをCMOSイメージセンサチップ上に形成しておいてもよい。
上記の出力から、飽和前電荷信号(S1)+CFDノイズ(N1)とCFDノイズ(N1)を差動アンプDC1に入力し、これらの差分を取ることでCFDノイズ(N1)をキャンセルし、飽和前電荷信号(S1)が得られる。飽和前電荷信号(S1)は、必要に応じて設けられるA/DコンバータADC1によりデジタル化してもよく、ADC1を設けずにアナログ信号のままでもよい。
一方、変調された飽和前電荷信号(S1’)+変調された過飽和電荷信号(S2’)+CFD+CSノイズ(N2)とCFD+CSノイズ(N2)を差動アンプDC2に入力し、これらの差分を取ってCFD+CSノイズ(N2)をキャンセルし、さらにアンプAPによりCFDとCSの容量比率によって復元して飽和前電荷信号(S1)と同じゲインに調整することで、飽和前電荷信号と過飽和電荷信号の和(S1+S2)が得られる。S1’+S2’+N2信号とN2信号は、差動アンプDC2に入力する前に、必要に応じて設けられるA/DコンバータADC2,3によりそれぞれデジタル化してもよく、あるいはADC2,3を設けずにアナログ信号のまま差動アンプDC2に入力してもよい。
S1’、S2’、α(CFDからCFD+CSへの電荷分配比)およびβ(CSからCFD+CSへの電荷分配比)は以下の数式により表される。
S2’=S2×α×β (2)
α=CFD/(CFD+CS) (3)
β=CS/(CFD+CS) (4)
これには、まず、S1をコンパレータCPに入力し、予め設定した基準電位V0と比較する。一方、S1とS1+S2はセレクタSEに入力され、上記のコンパレータCPの出力に応じて、S1とS1+S2のどちらかが選択されて出力される。基準電位V0はフォトダイオードPDの容量に応じて飽和する前の電位が選択され、例えば0.3V程度とする。
即ち、S1からV0を引いて負となれば、即ち、S1がV0よりも小さければ、フォトダイオードPDは飽和していないと判断され、S1が出力される。
逆に、S1からV0を引いて正となれば、即ち、S1がV0よりも大きければ、フォトダイオードPDは飽和していると判断され、S1+S2が出力される。
また、差動アンプDC1およびフレームメモリFM以降の回路については、取り扱うアナログデータが大きくなることから、差動アンプDC1およびフレームメモリFMに入力する前にA/D変換を行い、差動アンプDC1およびフレームメモリFM以降をデジタル処理することが好ましい。この場合、用いるA/Dコンバータの入力レンジに合わせて、予め不図示のアンプにより増幅しておくことが好ましい。
例えば、基準電位V0(例えば0.3V)として、これより低照度側では図8−1で示される信号S1を用い、高照度側では図8−2で示される信号S1+S2を用いる。
このとき、両グラフにおいて低照度領域にノイズNoiseが現れるが、これは信号S1の方が信号S1+S2よりも小さく、低照度側では信号S1を採用するのでノイズレベルを高くしてしまうという問題がない。
また、CFDの飽和電位は画素毎にばらつきを有しており、電荷数で1×104〜2×104程度でばらついているが、この領域に入る前にCFD+CSを用いた信号S1+S2に切り換えてしまうので、CFDの飽和電位のばらつきの影響を受けないで済むという利点がある。
また、例え基準電位V0がばらついても、基準電位の近傍一帯でCFDの電荷数とCFD+CSの電荷数は一致するので、基準電位付近においては、信号S1を用いても、信号S1+S2を用いても、問題はない。
ただし、容量CFD+CSを用いると、同じ光量を照射して同じ電荷数を得てもCSの分容量値が大きくなっているため、変換される電圧はその分低くなる。
例えば、上記のように基準電位0.3Vを超えるまでの低照度側ではCFDで表示したグラフの信号S1を用い、0.3Vを超える高照度側では、CFD+CSと表示したグラフの信号S1+S2に切り替えて用いる。
このように、フォトダイオードPDが飽和していない低照度撮像においてはノイズをキャンセルして得た飽和前電荷信号(S1)により高感度、高S/N比を維持することができ、さらにフォトダイオードPDが飽和した高照度撮像においては、フォトダイオードから溢れる光電荷を蓄積容量素子により蓄積してこれを取り入れ、上記同様にノイズをキャンセルして得た信号(飽和前電荷信号と過飽和電荷信号の和(S1+S2))により、高S/Nを維持して、高照度側に広ダイナミックレンジ化を実現できる。
素子の追加は極小に抑えられており、画素サイズの拡大を招くことはない。
さらに、従来の広ダイナミックレンジ化を実現するイメージセンサのように高照度側と低照度側で蓄積時間を分割しない、即ち、フレームをまたがずに同一の蓄積時間に蓄積しているので、動画の撮像にも対応することができる。
また、フローティグ領域FDのリーク電流(FDリーク)についても、本実施形態のイメージセンサではCFD+CSの最小信号が過飽和電荷+フォトダイオードPDからの飽和電荷となってFDリークの電荷よりも大きな電荷量を取り扱うようになるので、FDリークの影響を受け難いという利点がある。
本実施形態は、第1実施形態に係るCMOSイメージセンサの画素の回路構成を変形した形態である。
図9−1は本実施形態のCMOSイメージセンサの1例の1画素(ピクセル)分の等価回路図である。実質的に図1の等価回路図と同様であるが、増幅トランジスタTr4および選択トランジスタTr5の接続が異なり、選択トランジスタTr5を増幅トランジスタTr4の上段側に配置し、増幅トランジスタTr4の出力を出力ラインoutに接続した形態である。
このような接続とすることで、増幅トランジスタTr4のアンプのゲインを上げることが可能となる。
これにより、ホールの完全電荷転送型のイメージセンサを実現でき、例えばシリコン基板としてp型を用いた場合などに好適である。
本実施形態に係るCMOSイメージセンサによれば、第1実施形態と同様に、フォトダイオードPDが飽和していない低照度撮像においてはノイズをキャンセルして得た飽和前電荷信号により高感度、高S/N比を維持することができ、さらにフォトダイオードPDが飽和した高照度撮像においては、フォトダイオードから溢れる光電荷を蓄積容量素子により蓄積してこれを取り入れ、上記同様にノイズをキャンセルして得た信号(飽和前電荷信号と過飽和電荷信号の和)により、高S/Nを維持して、高照度側に広ダイナミックレンジ化を実現できる。
本実施形態に係る固体撮像装置はCCDイメージセンサである。
図10−1は本実施形態のCCDイメージセンサの1例の1画素分の等価回路図である。
即ち、φV1とφV2の2相駆動する第1の電荷結合転送路CCD1と第2の電荷結合転送路CCD2が垂直方向に延伸して配置され、フォトダイオードPDは第1の電荷結合転送路CCD1に直接接続され、一方、第2の電荷結合転送路CCD2に転送トランジスタTr1を介して接続されている。
ここで、第2の電荷結合転送路CCD2は、フォトダイオードPDが飽和したときにフォトダイオードPDから溢れる光電荷を蓄積する蓄積容量素子CSとして機能する。
上記の構成のCCDイメージセンサにおいては、低照度側の飽和前信号を第1の電荷結合転送路CCD1により転送してCCDの駆動により読み出し、一方、高照度側の過飽和信号を蓄積容量素子CSで蓄積して、蓄積容量素子CSが構成する第2の電荷結合転送路CCD2の駆動によりそのまま読み出すものである。
低照度側の飽和前信号と、フォトダイオードから溢れる光電荷を蓄積容量素子により蓄積した高照度側の過飽和信号をそれぞれ読み出すことで、高照度側に広ダイナミックレンジ化を実現できる。
第1実施形態のCMOSイメージセンサにおいて、低照度側の飽和前信号を第1の電荷結合転送路CCD1により転送してCCDの駆動により読み出す構成としたものに相当する。高照度側の過飽和信号の読み出しは、第1実施形態のCMOSイメージセンサにおける信号読み出しと同様に行うことができる。
この場合、飽和前信号と過飽和信号を混合する工程が不要となるので、フローティング領域FDおよび蓄積容量素子CSの間の蓄積トランジスタTr2を設けなくてもよくなっている。
低照度側の飽和前信号と、フォトダイオードから溢れる光電荷を蓄積容量素子により蓄積した高照度側の過飽和信号をそれぞれ読み出すことで、高照度側に広ダイナミックレンジ化を実現できる。
本実施形態は、第1実施形態に係るCMOSイメージセンサの画素の回路構成を変形した形態である。
図11−1は本実施形態のCMOSイメージセンサの1例の1画素分の等価回路図である。実質的に図1の等価回路図と同様であるが、蓄積容量素子CSに蓄積された光電荷を対数変換して読み出す対数変換回路を構成するトランジスタTr6〜8が追加された形態である。
このように対数変換しながら出力することで、高照度撮像に対応でき、広ダイナミックレンジ化を達成できる。特に、フォトダイオードPDの飽和近傍においては、飽和前信号と過飽和信号を混合することによりS/Nを向上させることができる。
フォトダイオードPDから溢れる光電荷を対数変換して蓄積容量素子CSに蓄積する対数変換回路を構成するトランジスタTr6,7,9,10が追加された形態である。
このように対数変換しながら出力することで、高照度撮像に対応でき、広ダイナミックレンジ化を達成できる。特に、対数変換して蓄積容量素子CSに蓄積するので、蓄積容量素子CSが小さくても広ダイナミックレンジ化に寄与することができる。
本実施形態に係る固体撮像装置は第1実施形態と同様のCMOSイメージセンサであり、図12は1画素(ピクセル)分の等価回路図である。
各画素は、光を受光して光電荷を生成するフォトダイオードPD、フォトダイオードPDからの光電荷を転送する転送トランジスタTr1、転送トランジスタTr1を通じて光電荷が転送されるフローティング領域FD、蓄積動作時に前記フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子CS、フローティング領域FDと蓄積容量素子CSのポテンシャルを結合または分割する蓄積トランジスタTr2、蓄積容量素子CSに直接接続し、蓄積トランジスタTr2を介してフローティング領域FDに接続して形成され、蓄積容量素子CSおよびフローティング領域FD内の光電荷を排出するためのリセットトランジスタTr3、フローティング領域FD内の光電荷を電圧信号に増幅変換する増幅トランジスタTr4、および、増幅トランジスタに接続して形成され、画素を選択するための選択トランジスタTr5から構成されており、いわゆる5トランジスタ型のCMOSイメージセンサである。例えば、上記の5つのトランジスタはいずれもnチャネルMOSトランジスタからなる。
選択トランジスタTr5,駆動ラインφXについては、画素の選択、非選択動作ができるように、フローティング領域FDの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。
フォトダイオードPDは相対的に浅いポテンシャルの容量CPDを構成し、フローティング領域FDおよび蓄積容量素子CSは相対的に深いポテンシャルの容量(CFD、CS)を構成する。
ここで、転送トランジスタTr1および蓄積トランジスタTr2はトランジスタのon/offに応じて2準位を取りうる。
図14−1は、駆動ライン(φT,φS,φR)に印加する電圧を、on/offの2準位、φTについてはさらに(+α)で示す準位を加えた3準位で示したタイミングチャートである。
駆動ラインφTに印加する電圧はON/OFFの2準位でもよいが、本例の如く3準位とした方がフォトダイオードPDから溢れ出た電荷をより効率的にフローティング領域FDと蓄積容量素子Csに捕獲して蓄積することができる。
このとき、図15−1に示すように、φSがonとなっているのでCFDとCSが結合した状態となっており、リセット直後にはリセット動作に伴ういわゆるkTCノイズがCFD+CSに発生する。ここで、このCFD+CSのリセットレベルの信号をノイズN2として読み出す。
電荷の蓄積が開始すると、光電荷はまずCPDに蓄積していき、光電子がCPDを飽和させる量以上である場合には、図15−2に示すように、φTを(+α)準位としてわずかに下げられた障壁を乗り越えて光電荷がCPDから溢れ、この画素のCFD+CSに選択的に蓄積されていく。
このようにして、光電子がフォトダイオードPDを飽和させる量以下である場合にはCPDのみに光電荷が蓄積し、光電子がフォトダイオードPDを飽和させる量以上である場合にはCPDに加えてCFDとCSにも光電荷が蓄積する。
図15−2は、CPDが飽和しており、CPDに飽和前電荷QBが蓄積し、CFDとCSに過飽和電荷QAが蓄積している状態を示す。
ここで、CPDのポテンシャルがCFDよりも浅く、転送トランジスタの準位がCPDより深くなっているので、CPD中にあった飽和前電荷QBを全てCFDに転送する完全電荷転送を実現できる。
次に、時刻T3においてφTをoffに戻し、CFDに転送された飽和前電荷QBから飽和前電荷信号S1を読み出す。但し、CFDには飽和前電荷QBと過飽和電荷の一部QA1の和の電荷が存在しており、実際に読みだされるのはS1+N1となる。図16−1は、φTをoffに戻す前の状態を示している。
ここで、時刻T4においてφTをoffに戻し、CFD+CSに広がる飽和前電荷QB+過飽和電荷QAから飽和前電荷信号S1と過飽和電荷信号S2の和の信号を読み出す。但し、ここではCFD+CSノイズが乗っており、さらにCFD+CSに広がった電荷から読み取っていることから、実際に読みだされるのはS1’+S2’+N2(S1’とS2’はそれぞれCFDとCSの容量比率によって縮小変調されたS1とS2の値)となる。図16−2は、φTをoffに戻す前の状態を示している。
上記の他、全体の回路構成などは、第1実施形態と同様の構成である。
フォトダイオードPD、蓄積容量素子CSおよび5つのトランジスタTr1〜Tr5を図のように配置し、さらにトランジスタTr1とトランジスタTr2の間のフローティング領域FDとトランジスタTr4のゲートを配線W1で接続し、さらにトランジスタTr2とトランジスタTr3の間の拡散層と蓄積容量素子CSの上部電極を配線W2で接続して、図13に示す本実施形態の等価回路図に相当する回路を実現することができる。
このレイアウトにおいて、転送トランジスタTr1のチャネルの幅は、フォトダイオードPD側で広く、フローティング領域FD側で狭くなるように形成されている。このため、フォトダイオードから溢れた電荷を効率よくフローティング領域側にオーバーフローさせることができる。一方、フローティング領域FD側で狭くすることで、フローティング領域FDの容量を小さくとることができ、フローティング領域FD中に蓄積した電荷に対する電位の変動幅を大きくとることができる。
このように、フォトダイオードPDが飽和していない低照度撮像においてはノイズをキャンセルして得た飽和前電荷信号(S1)により高感度、高S/N比を維持することができ、さらにフォトダイオードPDが飽和した高照度撮像においては、フォトダイオードから溢れる光電荷を蓄積容量素子により蓄積してこれを取り入れ、上記同様にノイズをキャンセルして得た信号(飽和前電荷信号と過飽和電荷信号の和(S1+S2))により、高S/Nを維持して、高照度側に広ダイナミックレンジ化を実現できる。
素子の追加は極小に抑えられており、画素サイズの拡大を招くことはない。
さらに、従来の広ダイナミックレンジ化を実現するイメージセンサのように高照度側と低照度側で蓄積時間を分割しない、即ち、フレームをまたがずに同一の蓄積時間に蓄積しているので、動画の撮像にも対応することができる。
また、フローティグ領域FDのリーク電流(FDリーク)についても、本実施形態のイメージセンサではCFD+CSの最小信号が過飽和電荷+フォトダイオードPDからの飽和電荷となってFDリークの電荷よりも大きな電荷量を取り扱うようになるので、FDリークの影響を受け難いという利点がある。
本実施形態のCMOSイメージセンサは、第1実施形態と同様に、PDの飽和バラツキの影響を受けない。
本実施形態のCMOSセンサは、上記の第1〜第5実施形態のCMOSセンサにおいて、下記の構成とすることによりフローティング領域のリークを抑制することができるCMOSセンサである。
図18−1は、本実施形態に係るCMOSセンサのフローティング領域部分を詳細に示す断面図である。
p型ウェル(p−well)11の活性領域が、LOCOS法による酸化シリコンの素子分離絶縁膜20で分離されており、素子分離絶縁膜20の下方に相当するp型ウェル11中には、p+型分離領域12が形成されている。また、バーズビークと呼ばれるLOCOS素子分離絶縁膜20の端部20aの下方にも、さらなるp+型分離領域12aが形成されている。
素子分離絶縁膜20の端部20aから所定の距離を離間して、p型ウェル11の表面に酸化シリコンならなるゲート絶縁膜23を介してポリシリコンのゲート電極30が形成されている。ゲート電極の側部には、例えば窒化シリコンのサイドウォールスペーサ30aが形成されている。
上記のゲート電極30とn+型半導体領域15などからなるソース・ドレインなどから、p型ウェル11の表層にチャネル形成領域を有する転送トランジスタTr1が構成されている。
また、n+型半導体領域15(フローティング領域FD)を覆うように、同電位の上層配線44が形成されており、上層配線44によるシールド効果により、リークの原因となるn+型半導体領域15(フローティング領域FD)の表面の空乏化を抑制することができる。
上記のように、n+型半導体領域15(フローティング領域FD)のリークを大きく抑制することができる構造である。
図18−2に示すように、p型ウェル11の素子分離領域に、チャネルストップとなるp+型分離領域12とLOCOS法により素子分離絶縁膜20を形成し、さらに素子分離絶縁膜20のバーズビーク下部においてもp+型分離領域12aを形成する。
次に、例えば熱酸化法によりp型ウェル11の表面にゲート絶縁膜23を形成し、ゲート電極30をパターン形成して、ゲート電極および素子分離絶縁膜20のバーズビークにより端部が規定されるように、n型の導電性不純物DP1をイオン注入し、低濃度不純物領域15aを形成する。
上記のサイドウォールスペーサ30aとレジスト膜PRにより端部が規定されるように、n型の導電性不純物DP2をイオン注入し、高濃度不純物領域15bを形成する。
上記の工程により、ゲート電極側だけでなく、LOCOS素子分離絶縁膜20側においてもLDD構造とすることができる。
本実施形態に係るCMOSセンサは、上記の第1〜第6実施形態のCMOSセンサにおいて、駆動ラインφTに印加する電圧を図3−1に示すような(+α)で示す準位とすることなく、on/offの2準位のみで、電荷の蓄積時においてフォトダイオードから溢れる電荷をフローティング領域へとスムーズに移動させることができる構造としたCMOSセンサである。
ここで、転送トランジスタTr1のゲート電極30の下部における基板の表面から所定の深さまで、n型半導体領域13とn+型半導体領域15に一部重なるように、n型半導体領域50が形成されている。n型半導体領域50は、n型半導体領域13およびn+型半導体領域15よりも不純物の実効濃度が低いn型の領域である。
上記の構造においては、転送トランジスタTr1が埋め込みチャネル化されており、これはフォトダイオードとフローティング領域間のポテンシャル障壁を下げることに相当する。従って、駆動ラインφTに図3−1の(+α)で示す電位を印加しなくても、同等のポテンシャルを得ることができ、電荷の蓄積時においてフォトダイオードから溢れる電荷をフローティング領域へとスムーズに移動させることができる。
n型半導体領域50とp+型半導体領域14が形成されていることにより転送トランジスタTr1が埋め込みチャネル化されており、これはフォトダイオードとフローティング領域間のポテンシャル障壁を下げることに相当する。従って、駆動ラインφTに図3−1の(+α)で示す電位を印加しなくても、同等のポテンシャルを得ることができ、電荷の蓄積時においてフォトダイオードから溢れる電荷をフローティング領域へとスムーズに移動させることができる。
ここで、転送トランジスタTr1のゲート電極30の下部における所定の深さの領域において、n型半導体領域13に接続して、n型半導体領域51が形成されている。
上記の構造は、転送トランジスタTr1のパンチスルーの障壁を低くしていることに相当する。このn型半導体領域51からフローティング領域FDへの斜め方向のパンチスルーのルートが、フォトダイオードからフローティング領域FDへのオーバーフローパスPAとなり、駆動ラインφTに図3−1の(+α)で示す電位を印加しなくても、電荷の蓄積時においてフォトダイオードから溢れる電荷をパンチスルーさせてフローティング領域へとスムーズに移動させることができる。
上記の構造は、転送トランジスタTr1のパンチスルーの障壁を低くしていることに相当する。このn型半導体領域52からフローティング領域FDへのほぼ垂直方向のパンチスルーのルートが、フォトダイオードからフローティング領域FDへのオーバーフローパスPAとなり、駆動ラインφTに図3−1の(+α)で示す電位を印加しなくても、電荷の蓄積時においてフォトダイオードから溢れる電荷をパンチスルーさせてフローティング領域へとスムーズに移動させることができる。
本実施形態は、上記の各実施形態において、フォトダイオードから溢れる光電荷を蓄積するための蓄積容量素子の形態の変形例を示す。
酸化シリコン(誘電率3.9)の他、窒化シリコン(同7.9)、Ta2O5(同20〜30)、HfO2(同30)、ZrO2(同30)、Ra2O3(同40〜50)程度のいわゆるHigh−k材料を用いることで、より大きな静電容量を実現でき、比較的単純な構造であるプレーナ型でも100〜120dBの広ダイナミックレンジなイメージセンサを実現できる。
図21−1は第1実施形態と同様のプレーナ型MOS蓄積容量素子の断面図である。
即ち、蓄積容量素子CSは、例えば、半導体基板10の表層部分に形成された下部電極となるp+型半導体領域17と、p+型半導体領域17上に形成された酸化シリコンの容量絶縁膜25と、容量絶縁膜25上に形成されたポリシリコンなどの上部電極32とを有する構成である。
例えば、n型半導体基板10に形成されたp型ウェル11の表層部分に下部電極となるn+型半導体領域16bが蓄積トランジスタのソース・ドレインとなるn+型半導体領域16aと一体に形成されており、その上の酸化シリコンの容量絶縁膜25を介して上部電極32が形成されて、蓄積容量素子CSが構成されている。この場合、上部電極32には電源電圧VDDあるいはグラウンドGNDが印加される。
但し、容量絶縁膜25aが窒化シリコンあるいはTa2O5などのHigh−k材料から構成されており、図21−1の蓄積容量素子よりも大容量化されている。
但し、容量絶縁膜25aが窒化シリコンあるいはTa2O5などのHigh−k材料から構成されており、図21−2の蓄積容量素子よりも大容量化されている。
例えば、n型半導体基板10に形成された素子分離絶縁膜上に形成された下部電極37と、下部電極37上に形成された容量絶縁膜25と、容量絶縁膜25上に形成された上部電極38とを有する構成である。
ここでは、蓄積トランジスタのソース・ドレインとなるn+型半導体領域16と下部電極37が配線36により接続されている。この場合、上部電極38には電源電圧VDDあるいはグラウンドGNDが印加される。
例えば、蓄積トランジスタのソース・ドレインとなるn+型半導体領域16に接続するように形成された円筒形状の下部電極37aと、円筒形状の下部電極37aの内壁面上に形成された容量絶縁膜25と、下部電極37aの円筒の内側の部分を埋め込むように容量絶縁膜25を介して形成された上部電極38aとを有する構成である。
ここでは、上部電極38aには電源電圧VDDあるいはグラウンドGNDが印加される。
円筒形状の下部電極37aと下部電極37aの円筒の内側の部分を埋め込むように形成された上部電極38aの構造は、通常のスタック型よりも静電容量に寄与する対向面積を大きくとることができる。
図24は、プレーナMOS型とスタック型とを組み合わせた複合蓄積容量素子の断面図である。本例によれば、面積効率の高い大きな容量を形成することができる。
n型半導体基板10のp型ウェル11を貫通してn型基板に達するようトレンチTCが形成されており、トレンチTCの内壁に形成された下部電極となるn+型半導体領域18と、トレンチTCの内壁を被覆して形成された容量絶縁膜25と、容量絶縁膜25を介してトレンチTCを埋め込んで形成された上部電極40とを有する構成である。
ここでは、蓄積トランジスタのソース・ドレインとなるn+型半導体領域16と上部電極40が配線34により接続されている。
n型半導体基板10のp型ウェル11内においてトレンチTCが形成されており、トレンチTCの内壁に下部電極となるn+型半導体領域16dが蓄積トランジスタのソース・ドレインとなるn+型半導体領域16cと一体に形成され、トレンチTCの内壁を被覆して容量絶縁膜25が形成され、さらに容量絶縁膜25を介してトレンチTCを埋め込んで上部電極40が形成された構成である。
n型半導体基板10のp型ウェル11を貫通してn型基板に達するようトレンチTCが形成されており、トレンチTCのある程度の深さよりも深い領域において、その内壁に形成された下部電極となるn+型半導体領域18と、トレンチTCの内壁を被覆して形成された容量絶縁膜25と、容量絶縁膜25を介してトレンチTCを埋め込んで形成された上部電極40とを有する構成である。
ここでは、蓄積トランジスタのソース・ドレインとなるn+型半導体領域16と上部電極40が配線34により接続されている。
n型半導体基板10のp型ウェル11を貫通してn型基板に達するようトレンチTCが形成されており、トレンチTCの内壁に形成された下部電極となるp+型半導体領域19と、トレンチTCの内壁を被覆して形成された容量絶縁膜25と、容量絶縁膜25を介してトレンチTCを埋め込んで形成された上部電極40とを有する構成である。
ここでは、蓄積トランジスタのソース・ドレインとなるn+型半導体領域16と上部電極40が配線34により接続されている。
例えば、p型シリコン半導体基板(p−sub)60上にp型エピタキシャル層61が形成されており、p型シリコン半導体基板60とp型エピタキシャル層61にわたってn+型半導体領域62が形成されている。即ち、n型(第1導電型)の半導体領域とこれに接合するp型(第2導電型)の半導体領域とが、固体撮像装置を構成する半導体基板の内部に埋め込まれて、ジャンクション容量を用いた埋め込み蓄積容量素子が形成されている。
p型シリコン半導体基板60とp型エピタキシャル層61領域には、さらにp+型分離領域63が形成されている。
p型エピタキシャル層61上にp型半導体層64が形成されており、p型半導体層64に対して、上記の各実施形態と同様に、フォトダイオードPD、転送トランジスタTr1、フローティング領域FD、蓄積トランジスタTr2が形成されている。
例えば、蓄積容量素子となるn+型半導体領域62は、上記のフォトダイオードPD、転送トランジスタTr1、フローティング領域FD、蓄積トランジスタTr2の各形成領域にわたって、広く形成されている。
また、蓄積トランジスタTr2のソースドレインとなるn+型半導体領域16は、p型半導体層64中を垂直に伸びるn+型半導体領域65により、蓄積容量素子を構成するn+型半導体領域62に接続している。
図27と同様の構造であるが、p型シリコン半導体基板(p−sub)60上に、絶縁膜60aを介して、第1p型エピタキシャル層61aと第2p型エピタキシャル層61bとが形成されており、半導体基板上に絶縁膜を介して半導体層が形成されているSOI(Semiconductor on Insulator)基板となっている。
ここで、第1p型エピタキシャル層61aと第2p型エピタキシャル層61bにわたり、絶縁膜60aに接する領域まで、n+型半導体領域62が形成されており、絶縁膜を介して対向する半導体基板と半導体層の間の絶縁膜容量を用いて、蓄積容量素子が構成されている。
さらに、図27の蓄積容量素子と同様に、n+型半導体領域62と、第1p型エピタキシャル層61aおよび第2p型エピタキシャル層61bの間で、ジャンクション容量が形成されている。
この他の構造については、図27のCMOSセンサと同様である。
図28と同様の構造であるが、さらに、フォトダイオードPDを構成するn型半導体領域13と蓄積容量素子を構成するn+型半導体領域62の間に、低濃度半導体層(i層)66が形成されている。
上記の構造は、n型半導体領域13とn+型半導体領域62の間のポテンシャル障壁を低くすることに相当し、フォトダイオードからフローティング領域FDへのオーバーフローパスPAとなる。これにより、駆動ラインφTに図3−1の(+α)で示す電位を印加しなくても、電荷の蓄積時においてフォトダイオードから溢れる電荷をパンチスルーさせて蓄積容量素子へと移動させることができる。
本発明のCMOSイメージセンサにおいて、CFDおよびCSの飽和電圧、CSの静電容量値を種々の値に変化させたときに、実現できるダイナミックレンジをシミュレーションにより求めた。ここで、ノイズレベルは2e-とした。
CFDおよびCSの飽和電圧が500mV、CSが64fFの静電容量の場合、あるいは、CFDおよびCSの飽和電圧が1V、CSが32fFの静電容量の場合、CSを含めた飽和時の電子数が2×105e-となって、100dBのダイナミックレンジを実現できる。
また、CFDおよびCSの飽和電圧が500mV、CSが200fFの静電容量の場合、あるいは、CFDおよびCSの飽和電圧が1V、CSが100fFの静電容量の場合、CSを含めた飽和時の電子数が6.3×105e-となって、110dBのダイナミックレンジを実現できる。
また、CFDおよびCSの飽和電圧が500mV、CSが640fFの静電容量の場合、あるいは、CFDおよびCSの飽和電圧が1V、CSが320fFの静電容量の場合、CSを含めた飽和時の電子数が2×106e-となって、120dBのダイナミックレンジを実現できる。
本発明のCMOSイメージセンサにおいて、上記のトレンチ型蓄積容量素子を適用した場合に達成できるダイナミックレンジをシミュレーションにより求めた。
図30はトレンチ型蓄積容量素子を採用した場合の画素の概略平面図である。
各画素(Pixel)はフォトダイオードPD、ピクセル回路PCおよびトレンチ型の蓄積容量素子Capから構成されている。
ここで、各画素の一辺が5μm程度であると想定すると、トレンチ型蓄積容量素子の平面図上の長さは長くても4μm×2程度となる。
n型半導体基板10のp型ウェル11内にトレンチTCが形成され、トレンチTCの内壁に下部電極となるp型半導体領域19が形成され、と、トレンチTCの内壁を被覆して酸化シリコンの容量絶縁膜25が形成され、容量絶縁膜25を介してトレンチTCを埋め込んで上部電極40が形成された構成である。
ここで、長さLは上記の通り4μm×2とする。
さらに、トレンチの深さDを2μm、酸化シリコン(誘電率3.9)の容量絶縁膜25の膜厚tOXを7nmとすると、トレンチの側面のみを考慮した場合、容量が160fF、飽和時の電子数が5×105e-となって、100〜108dBのダイナミックレンジを実現できる。
本発明のCMOSイメージセンサにおいて、上記のプレーナ型蓄積容量素子を適用した場合に達成できるダイナミックレンジを求めた。
図32はプレーナ型蓄積容量素子を採用した場合の画素のレイアウト図である。
フォトダイオードPD、フローティング領域FD、蓄積容量素子CSおよびその他のピクセル回路を配置して、図32のレイアウトを得た。
画素の一辺は8.2μmであり、プレーナ型蓄積容量素子の容量絶縁膜を7nmの膜厚の酸化シリコンとするとCs=38fFを得た。このとき、CFD=4.2fF(フリンジ容量を除く)となり、ダイナミックレンジとして88〜96dBを得た。
本発明のCMOSイメージセンサにおいて、一片が3μmの画素のフォトダイオードPDの面積が開口率で25%とし、さらにフォトダイオードPDにマイクロレンズを組み込んで実質開口率80%となった画素を想定する。
ここで、フォトダイオードPDから溢れる光電子を蓄積する蓄積容量素子として、64fFと640fFの2種を設定し、両者において、フォトダイオードPDが飽和する前と飽和した後での出力(V)と光量(lux)の線型性をシミュレーションで求めた。
図33−1はフォトダイオードPDが飽和する前の出力(V)を光量(lux)に対してプロットした図であり、飽和前であるので蓄積容量素子が64fFと640fFのどちらの場合も一致し、出力(V)と光量(lux)の相関は高い線型性を有することが確認された。
また、図33−2は飽和の後の出力(V)を光量(lux)に対してプロットした図であり、同じ光量の場合、蓄積容量素子が640fFの方が64fFよりも低い出力となり、出力が飽和してしまうまでの線型性を有する部分が広く取れることが確認された。
このとき、例えば102lux以下では飽和前の出力を採用し、102lux以上では飽和後の出力を採用することで、フォトダイオードPDの飽和前後を繋いで、光量に対して高い線型性を持つ出力を広いレンジで得ることができる。
例えば、実施形態においては、固体撮像装置について説明しているが、これに限らず、各固体撮像装置の画素を直線状に配したラインセンサや、各固体撮像装置の画素をそのまま単独で構成することで得られる光センサについても、従来には得られなかった広ダイナミックレンジ化と高感度、高S/N比を達成することができる。
また、蓄積容量素子の形状などは特に限定はなく、DRAMのメモリ蓄積容量素子などで容量を高めるためにこれまでに開発された種々の方法を採用することができる。
固体撮像装置としては、フォトダイオードとフォトダイオードから溢れる光電荷を蓄積する蓄積容量素子とが転送トランジスタを介して接続されている構成であればよく、CMOSイメージセンサの他、CCDにも適用することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明のラインセンサは広いダイナミックレンジが望まれているラインセンサに適用できる。
本発明の光センサは広いダイナミックレンジが望まれている光センサに適用できる。
本発明の固体撮像装置の動作方法は広いダイナミックレンジが望まれているイメージセンサの動作方法に適用できる。
Claims (26)
- 光を受光して光電荷を生成および蓄積するフォトダイオードと、
前記光電荷を転送する転送トランジスタと、
前記転送トランジスタを通じて前記光電荷が転送されるフローティング領域と、
蓄積容量素子と、
前記フローティング領域と前記蓄積容量素子の間に接続された蓄積トランジスタと、を有し、
前記蓄積トランジスタは、前記フォトダイオードの蓄積期間においてオンとされて、前記蓄積期間に前記フォトダイオードから溢れて前記転送トランジスタから前記フローティング領域に流れた光電荷を前記蓄積容量素子に蓄積させるとともに、前記フォトダイオードの蓄積期間に続く転送期間においてはオフとされ、
前記転送トランジスタは、前記転送期間においてオンとなり、前記フォトダイオードに蓄積された電荷を前記フローティング領域に転送して前記フローティング領域に蓄積させ、
前記蓄積トランジスタは、前記転送期間より後の期間においてオンとなり、前記蓄積容量素子に蓄積されていた前記溢れた電荷と前記フローティング領域に蓄積されていた電荷とを混合させ、前記混合前に前記フローティング領域に蓄積されていた電荷を読み出すとともに、前記混合後に混合された電荷を読み出すことを特徴とする固体撮像装置。 - 前記フローティング領域に接続され、前記蓄積トランジスタがオフの状態で、前記フォトダイオードに蓄積され前記フローティング領域に転送された電荷を電圧信号に増幅変換し、次に、前記蓄積トランジスタがオンの状態で、前記フローティング領域に転送された電荷と前記フォトダイオードから溢れ前記蓄積容量素子に蓄積されていた電荷とを混合した電荷を電圧信号に増幅変換する増幅トランジスタをさらに有する請求項1に記載の固体撮像装置。
- 少なくとも前記フォトダイオードと、前記転送トランジスタと、前記蓄積容量素子と、前記蓄積トランジスタと、前記フローティング領域とが一画素に含まれ、前記画素が一次元または二次元のアレイ状に複数個集積されたことを特徴とする請求項1または2に記載の固体撮像装置。
- 前記各画素が、
前記蓄積トランジスタがオフの状態で、前記フローティング領域の電荷を排出し、前記蓄積トランジスタがオンの状態で、前記フローティング領域および前記蓄積容量の電荷を排出するリセットトランジスタをさらに有する請求項3に記載の固体撮像装置。 - 前記蓄積トランジスタがオフの状態で、前記フローティング領域の電荷を排出して、前記フローティング領域のノイズ電荷を読み出し、
前記蓄積トランジスタがオンの状態で、前記フローティング領域および前記蓄積容量素子の電荷を排出して、前記フローティング領域および前記蓄積容量素子のノイズ電荷を読み出すことを特徴とする請求項4に記載の固体撮像装置。 - 前記増幅トランジスタに接続して形成され、前記画素を選択するための選択トランジスタをさらに有する請求項3に記載の固体撮像装置。
- 前記蓄積容量素子に蓄積された光電荷を対数変換して読み出す対数変換回路を含む請求項1に記載の固体撮像装置。
- 前記フォトダイオードから溢れる光電荷を対数変換して前記蓄積容量素子に蓄積する対数変換回路を含む請求項1に記載の固体撮像装置。
- 前記転送トランジスタが、前記転送トランジスタを構成する基板の表面または表面近傍から所定の深さまで形成された前記転送トランジスタのチャネルと同じ導電型の半導体層を有する埋め込みチャネル型である請求項1に記載の固体撮像装置。
- 前記転送トランジスタが、前記転送トランジスタを構成する基板の所定の深さにおいて形成され、前記転送トランジスタのチャネルと同じ導電型であり、前記転送トランジスタのパンチスルーの障壁を低減する半導体層を有する請求項1に記載の固体撮像装置。
- 前記蓄積容量素子は、前記固体撮像装置を構成する半導体基板の表層部分に形成された下部電極となる半導体領域と、前記半導体領域上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する請求項1に記載の固体撮像装置。
- 前記蓄積容量素子は、前記固体撮像装置を構成する基板上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有する請求項1に記載の固体撮像装置。
- 前記蓄積容量素子は、前記固体撮像装置を構成する半導体基板に形成されたトレンチの内壁に形成された下部電極となる半導体領域と、前記トレンチの内壁を被覆して形成された容量絶縁膜と、前記容量絶縁膜を介して前記トレンチを埋め込んで形成された上部電極とを有する請求項1に記載の固体撮像装置。
- 第1導電型半導体領域と前記第1導電型半導体領域に接合する第2導電型半導体領域とが前記固体撮像装置を構成する半導体基板の内部に埋め込まれて、前記蓄積容量素子が構成されている請求項1に記載の固体撮像装置。
- 前記固体撮像装置を構成する基板が半導体基板上に絶縁膜を介して半導体層が形成されているSOI(Semiconductor on Insulator)基板であり、
前記絶縁膜を介して対向する前記半導体基板と前記半導体層の間の絶縁膜容量を用いて前記蓄積容量素子が構成されている請求項1に記載の固体撮像装置。 - 前記フローティング領域または前記フローティング領域および前記蓄積容量素子に転送された光電荷から得られた電圧信号と、前記フローティング領域または前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号との差分を取るノイズキャンセル手段をさらに有する請求項1に記載の固体撮像装置。
- 前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号を記憶する記憶手段をさらに有する請求項16に記載の固体撮像装置。
- 前記フローティング領域に転送された光電荷から得られた電圧信号と、前記フローティング領域の前記転送前のレベルの電圧信号との差分を取るノイズキャンセル手段をさらに有する請求項1に記載の固体撮像装置。
- 前記フローティング領域および前記蓄積容量素子に転送された光電荷から得られた電圧信号と、前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号との差分を取るノイズキャンセル手段をさらに有する請求項1に記載の固体撮像装置。
- 前記フローティング領域および前記蓄積容量素子のリセットレベルの電圧信号を記憶する記憶手段をさらに有する請求項19に記載の固体撮像装置。
- 前記フォトダイオード内の光電荷を転送する第1電荷結合転送路が前記フォトダイオードに接続して形成され、
前記蓄積容量素子が隣接する画素間で接続されて、前記第1電荷結合転送路とは別に前記蓄積容量素子内の光電荷を転送する第2電荷結合転送路を構成する請求項1に記載の固体撮像装置。 - 前記フォトダイオードに接続して形成され、前記フォトダイオード内の光電荷を転送する電荷結合転送路と、
前記蓄積容量素子に接続して形成され、前記蓄積容量素子内の光電荷を排出するためのリセットトランジスタと、
前記蓄積容量素子内の光電荷を電圧信号に増幅変換する増幅トランジスタと、
前記増幅トランジスタに接続して形成され、前記画素を選択するための選択トランジスタとをさらに有する請求項1に記載の固体撮像装置。 - 前記画素を構成するトランジスタがnチャネルMOSトランジスタである請求項1〜22のいずれか1項に記載の固体撮像装置。
- 前記画素を構成するトランジスタがpチャネルMOSトランジスタである請求項1〜22のいずれか1項に記載の固体撮像装置。
- 少なくとも前記フォトダイオードと、前記転送トランジスタと、前記蓄積容量素子と、前記蓄積トランジスタと、前記フローティング領域とが一画素に含まれた請求項1に記載の固体撮像装置を有し、前記画素が直線状に複数個集積されたラインセンサ。
- 請求項1に記載の固体撮像装置を有する光センサ。
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