KR101033388B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

전계 집중의 완화에 의한 소자 파괴를 방지할 수 있음과 함께, 이득의 저하도 방지할 수 있는 반도체 장치를 제공한다. 반도체층(12) 상에 형성된 소스 전극(21)과, 반도체층(12) 상에 형성된 드레인 전극(23)과, 소스 전극(21) 및 드레인 전극(23) 사이에 형성된 게이트 전극(22)과, 반도체층(12) 및 게이트 전극(22) 상에 형성된 절연막(24)과, 절연막(24) 상에 형성된 필드 플레이트 전극(25)과, 필드 플레이트 전극(25)과 소스 전극(21)을 접속하는 저항체(26)를 구비한다.
기판, 화합물 반도체층, 소스 전극, 드레인 전극, 게이트 전극, 절연막

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히, 고주파용의 GaN(질화 갈륨)계 FET(전계 효과 트렌지스터) 및 그 제조 방법에 관한 것이다.
GaN 등의 화합물 반도체 FET를 이용한 고주파 대전력용의 반도체 장치에서는, 드레인 전극에 높은 전압이 인가되기 때문에, 게이트 전극의 각부에 전계 집중이 생겨, 반도체 소자가 파괴되는 경우가 있다.
종래, 게이트 전극과 소스 전극 사이의 절연층 상에, 제4 전극으로서 필드 플레이트를 형성하고, 이 필드 플레이트를 소스 전극과 전기적으로 접속시킴으로써, 게이트 전극에서의 전계 집중을 완화하여, 반도체 소자의 파괴를 방지하는 기술이 알려져 있다.
도 11은 이와 같은 필드 플레이트 전극을 형성한 반도체 장치의 일례를 도시하는 단면도이다. 이 반도체 장치는, 도면에 도시하는 바와 같이, 반도체성 SiC(탄화 실리콘)(47) 상에, GaN층(48)과, AlGaN(질화 알루미늄 갈륨)층(49)이 에피택셜 성장되고, AlGaN층(49)의 표면 상에는, 쇼트키 전극인 게이트 전극(50)과, 오믹 전극인 소스 전극(51) 및 드레인 전극(52)이 형성되어 있다. 게이트 전극(50), 소스 전극(51), 드레인 전극(52)이, 서로 평행하게 배열되어 있다. 이들 전극을 포함하는 AlGaN층(49)의 표면은 절연막(54)에 의해 덮여져 있다. 이 절연막(54) 상에는, 게이트 전극(50) 및 드레인 전극(52) 사이에 필드 플레이트 전극(55)이 형성되어 있다.
이 필드 플레이트 전극(55)은, 동일하게 스트라이프 형상의 도체에 의해 형성되어 있고, 게이트 전극(50) 및 드레인 전극(52)에 평행하게 배치되어 있다. 이 필드 플레이트 전극(55)은, 도시하지 않았지만 그 폭 방향에서 게이트 전극(50)과 병행, 혹은 일부 오버랩하여 이용되며, 또한, 와이어 등의 배선 부재에 의해 소스 전극(51)에 접속되어, 소스 전극(51)과 동일한 전위로 유지되어 있다.
이 필드 플레이트 전극(55)에 의해, 높은 드레인 전압에 의한 게이트 전극(50)의 엣지부(56)에서의 전계 집중이 완화된다. 이에 의해, 필드 플레이트 전극(55)에 의해 FET의 내압이 향상되고, 전류 콜랩스 현상이 억제되는 것은, 예를 들면, 특허 문헌 1 및 특허 문헌 2에 기재된 것이 알려져 있다.
[특허 문헌 1] 일본 특허 공개 평성 9-205211호 공보
[특허 문헌 2] 일본 특허 공개 2002-231733호 공보
그러나, 필드 플레이트 전극(55)이 게이트 전극(50)의 근방에 배치됨으로써, 게이트 전극(50)에는 기생 용량이 발생한다. 또한, 게이트 전극(50)과 필드 플레이트 전극(55)이 오버랩하는 부분은, 기생 용량이 커져서, 고주파 영역에서의 FET의 증폭 특성이 열화한다. 즉, 기생 용량에 의해 FET의 이득이 저하한다. 그리 고, 필드 플레이트 전극(55)의 아래의 절연막(54)의 막 두께가 얇을수록, 이 이득의 저하는 크다.
이와 같이, 제4 전극인 필드 플레이트 전극에 의한 FET의 전류 콜랩스의 방지 혹은 내압의 향상과 FET의 증폭 이익은 서로 트레이드 오프의 관계에 있다.
본 발명의 목적은, 이 트레이드 오프의 관계를 해결하고, 전계 집중의 완화에 의한 소자파괴를 방지함과 함께, 이득의 저하도 방지할 수 있는 반도체 장치를 제공하는 데에 있다.
또한, 본 발명의 목적은, 상기의 과제를 감안하여, 고주파 신호가 입출력되는 제4 전극을 구비한 반도체 장치에서, 소자 상의 전극이 점유하는 면적을 작게 하고, 간편하게 제조하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 데에 있다.
<발명의 개시>
상기 목적을 달성하기 위한 본 발명의 일 양태에 따르면, 전극 상에 형성된 질화물계 화합물 반도체층과, 이 반도체층 상에 형성된 소스 전극과, 이 소스 전극으로부터 이격한 상기 반도체층 상의 위치에 형성된 드레인 전극과, 이 드레인 전극 및 상기 소스 전극 사이의 상기 반도체층 상에 형성된 게이트 전극과, 이 게이트 전극을 덮도록 상기 반도체층 및 이 위에 형성된 절연막과, 이 절연막 상에 형성된 필드 플레이트 전극과, 이 필드 플레이트 전극과 상기 소스 전극을 접속하는 저항체를 구비하고, 이 저항체는, 상기 게이트 전극과 상기 필드 플레이트 전극 사이의 부유 용량의 고주파 임피던스보다 큰 저항값을 갖는 반도체 장치가 제공된다.
본 발명의 다른 양태에 따르면, 기판 상에 형성된 질화물계 화합물 반도체층과, 이 반도체층 상에 형성된 소스 전극과, 이 소스 전극으로부터 이격한 상기 반도체층 상의 위치에 형성된 드레인 전극과, 이 드레인 전극 및 상기 소스 전극 사이의 상기 반도체층 상에 형성된 게이트 전극과, 이 게이트 전극을 덮도록 상기 반도체층 및 이 반도체층 상에 형성된 절연막과, 이 절연막 상에 형성된 필드 플레이트와, 이 필드 플레이트와 상기 소스 전극을 접속하는 저항체를 구비하고, 이 저항체는, 상기 게이트 전극과 상기 필드 플레이트 사이의 부유 용량의 고주파 임피던스보다도 큰 저항값을 갖고, 상기 반도체층의 시트 저항에 의해 형성된 반도체 장치가 제공된다.
본 발명의 다른 일 양태에 따르면, 기판 상에 형성된 질화물계 화합물 반도체층 상에 형성된 소스 전극, 이 소스 전극으로부터 이격한 상기 반도체층 상의 위치에 형성된 드레인 전극, 및 이 드레인 전극 및 상기 소스 전극 사이의 상기 반도체층 상에 형성된 게이트 전극의 각 하나를 갖고 이루어지는 단위 FET와, 상기 반도체층 상의 소정 영역을 전기적으로 분리하는 공정과, Ti/Al을 상기 반도체층에 증착하여 오믹 전극을 형성하는 공정과, Ni/Au를 상기 반도체층에 증착하여 쇼트키 전극을 형성하는 공정과, 상기 게이트 전극을 덮도록 상기 반도체층 및 이 반도체층 상에, SiN 또는 SiO2로 이루어지는 절연막을 형성하는 공정과, 상기 절연막을 관통하는 트렌치를 에칭에 의해 형성하는 공정과, 상기 소스 전극 상에 상기 트렌치의 내벽을 따른 금속 영역을 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제 공된다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 모식적 단면 구조도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치의 전극의 배치를 도시하는 모식적 평면 패턴 구성도.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치에서의 금속 박막에 의한 저항체의 일례를 도시하는 평면 패턴 구성도.
도 4는 본 발명의 제2 실시 형태에 따른 반도체 장치의 전극 배치를 도시하는 모식적 평면 패턴 구성도.
도 5의 (a)는 본 발명의 제3 실시 형태에 따른 반도체 장치의 모식적 평면 패턴 구성도, (b)는 본 발명의 제3 실시 형태의 변형예에 따른 반도체 장치의 모식적 평면 패턴 구성도.
도 6은 본 발명의 제4 실시 형태에 따른 반도체 장치의 모식적 단면 구조도.
도 7은 본 발명의 제5 실시 형태에 따른 반도체 장치의 전극의 배치를 도시하는 모식적 평면 패턴 구성도.
도 8은 도 7에서의 쇄선 A-B를 따라 취한 모식적 단면 구조도.
도 9는 본 발명의 제6 실시 형태에 따른 멀티핑거형의 반도체 장치의 전극 구조를 도시하는 모식적 평면 패턴 구성도.
도 10은 본 발명의 제7 실시 형태에 따른 멀티핑거형의 반도체 장치의 전극 구조를 도시하는 모식적 평면 패턴 구성도.
도 11은 종래의 반도체 장치의 전극 구성을 설명하기 위한 모식적 단면 구조를 포함하는 조감도.
<발명을 실시하기 위한 최량의 형태>
다음으로, 도면을 참조하여, 본 발명의 실시 형태를 설명한다. 이하의 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것이며, 현실의 것과는 다른 것에 유의해야 한다. 또한, 도면 상호 간에서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
또한, 이하에 나타내는 실시 형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 기술적 사상은, 각 구성 부품의 배치 등을 하기의 것에 특정하는 것은 아니다. 본 발명의 기술적 사상은, 특허청구범위에서, 다양한 변경을 더할 수 있다.
이하의 설명에서, 반도체 소자는, SiC 기판, GaN/SiC 기판, AlGaN/GaN/SiC 기판, 다이아몬드 기판, 사파이어 기판으로부터 선택된 기판 상에 형성된다.
특히, 예를 들면, AlGaN/GaN/SiC 기판을 사용하는 경우에는, 반도체 소자는, 헤테로 접합 계면에 유기되는 2차원 가스(2DEG: Two Dimensional Electron Gas) 내의 고전자 이동도를 이용하는 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)로서 구성된다. 또한, 예를 들면, GaN/SiC 기판을 사용하는 경우에는, 반도체 소자는, 쇼트키 게이트(Schottky Gate)를 이용하는 금속-반도체(MES: Metal semiconductor) FET로서 구성 가능하다.
[제1 실시 형태]
도 1은, 본 발명의 제1 실시 형태에 따른 반도체 장치의 모식적 단면 구조도를 도시한다. 또한, 도 2는, 본 발명의 제1 실시 형태에 따른 반도체 장치의 전극의 배치를 도시하는 모식적 평면 패턴 구성도를 도시한다. 또한, 도 3은, 본 발명의 제1 실시 형태에 따른 반도체 장치에서의 금속 박막에 의한 저항체의 일례를 도시하는 평면 패턴 구성도를 도시한다.
본 발명의 제1 실시 형태에 따른 반도체 장치는, 도 1 및 도 2에 도시한 바와 같이, 기판(11) 상에 형성된 질화 갈륨계의 화합물 반도체층(12)을 구비하고 있다. 화합물 반도체층(12)은, 기판(11) 상에 형성된 GaN층(13), 이 GaN층(13) 상에 형성된 AlGaN층(14)을 포함하고 있다. 화합물 반도체층(12)의 표면, 즉, AlGaN층(14)의 표면에는, 소스 전극(21), 게이트 전극(22) 및 드레인 전극(23)이 설치되어 있다. 여기에서, 소스 전극(21)과 드레인 전극(23)은, 예를 들면 Al의 스트라이프 형상의 도체에 의해 형성되고, AlGaN층(14)에 대하여 오믹 컨택트에 의해 설치된다. 또한, 게이트 전극(22)은 예를 들면 Au의 스트라이프 형상의 도체에 의해 형성되고, AlGaN층(14)에 대하여 쇼트키 컨택트에 의해 설치된다. AlGaN층(14)의 표면에는 소스 전극(21), 게이트 전극(22) 및 드레인 전극(23)을 제외한 부분에 예를 들면 질화막과 같은 절연막(24)이 형성된다. 절연막(24)의 표면에는, 게이트 전극(22)에 병행, 혹은 도 2에 부호 25c로 도시된 바와 같이 일부 게이트 전극(22)을 덮도록 제4 전극인, 필드 플레이트 전극(25)이 형성된다. 이 필드 플레이트 전극(25)은, 예를 들면 Au의 스트라이프 형상의 도체에 의해 형성된다. 이 필드 플 레이트 전극(25)은, 높은 저항값을 갖는 저항체(26)를 개재하여 소스 전극(21)에 접속되어 있다. 즉, 도 2에 도시한 바와 같이, 저항체(26)는 일단이 소스 전극(21)의 하단에 접속되고, 타단은 게이트 전극(22)을 걸치는 배선 부재(25b)를 개재하여 필드 플레이트 전극(25)의 하단의 배선 부재(25a)에 접속되어 있다.
저항체(26)의 저항값은, 필드 플레이트 전극(25)과 게이트 전극(22) 사이의 기생 용량을 사용하는 고주파 신호에 대한 임피던스에 비해 충분히 높은 값을 갖도록 정해진다.
이 기생 용량 CGFP는, 필드 플레이트 전극(25)과 게이트 전극(22) 사이의 절연막(24)의 두께를 T, 유전율을 ε로 하고, 필드 플레이트 전극(25)과 게이트 전극(22)이 대치하는 면적을 S로 한 경우,
CGFP=ε×S/T
에 의해 구해진다. 이 기생 용량이 사용하는 고주파 신호에 대한 임피던스는, 사용하는 고주파 신호의 각주파수를 ω로 하면, 1/ωCGFP로 표현된다. 따라서, 저항체(26)의 저항값 R은,
R>>1/ω×CGFP
로 되도록 선정된다.
이 저항값을 구체적인 예를 이용하여 계산하면 다음과 같아진다. 필드 플레이트 전극(25)과 게이트 전극(22)이 대치하는 폭을 1㎛, 게이트 폭(스트라이프 형 상 도체의 길이)이 1㎜, SiN의 비유전율 εr을 7, 진공 내의 유전율 ε0을 8.854×10-12(F/m), 절연막(24)의 두께를 0.2㎛로 하면, 게이트 폭 1㎜당의 용량 CGFP는, 대략,
CGFP=7×8.854×10-12×1×10-6×1×10-3/0.2×10-6
=0.310×10-12(F/㎜)
로 된다. 여기서 사용 주파수가 예를 들면 주파수 10㎓로 하면, 게이트 폭 1㎜에 대한 저항값 R은,
R>>1/(ω×CGFP)=50(Ω)
을 충족하도록 하는 값으로 선정된다.
본 실시 형태에 따른 멀티핑거형 FET에서는, 단위 트랜지스터, 즉, 1조의 게이트 전극(22), 소스 전극(21) 및 드레인 전극(23)에서의 게이트 폭은 100㎛이기 때문에, 단위 트랜지스터마다, 최소라도 500(Ω), 이보다 충분히 큰 저항값으로서는 5(㏀) 정도의 저항값을 갖는 저항체(26)를, 필드 플레이트 전극(25)과 소스 전극(21) 사이에 삽입하는 것이 바람직하다.
이와 같이 구성된 화합물 반도체 장치에서, 예를 들면, 소스 전극(21)을 그라운드 전위, 즉 0(V)로 하고, 게이트 전극(22)에는 -5(V), 드레인 전극(23)에는 +50(V)의 직류 바이어스 전압이 인가됨과 함께, 소스 전극(21)과 게이트 전극(22) 사이에 고주파 신호가 인가되면, 드레인 전극(23)에는 증폭된 고주파 신호가 출력 된다. 이 때, 게이트 전극(22)과 드레인 전극(23) 사이에는 55(V)라고 하는 고전압이 인가되지만, 필드 플레이트 전극(25)이 설치되어 있기 때문에, 전계 집중이 완화되어, 절연막(24)의 파괴에 의한 소자의 콜랩스가 회피된다.
즉, 필드 플레이트 전극(25)은 게이트 전극(22)에 대해서는 절연막(24)을 개재하여 분리되어 있기 때문에, 그 사이에는 직류 전류는 흐르지 않는다. 그러나, 필드 플레이트 전극(25)은 저항체(26)를 개재하여 소스 전극(22)에 접속되어 있기 때문에, 그 직류 전위는 0(V)로 유지된다. 이에 의해, 게이트 전극(22)에 대한 전계 집중을 완화할 수 있다.
한편, 필드 플레이트 전극(25)은 고주파 신호에 대해서는, 필드 플레이트 전극(25)과 게이트 전극(22) 사이의 기생 용량에 의해 형성되는 저임피던스를 통하여 게이트 전극(22)에 접속되고, 저항체(26)에는 고주파의 전류가 흐르기 때문에, 이 저항값을 충분히 크게 함으로써, 필드 플레이트 전극(25)을 게이트 전극(22)과 실질적으로 오픈한 상태로 할 수 있어, 필드 플레이트 전극(25)과 게이트 전극(22) 사이의 기생 용량을 억제할 수 있다.
그런데, 본 발명을 적용하기 위한 화합물 반도체 장치에서 설치하는 저항체(26)로서는, 반도체층(12)의 표면에 절연막을 개재하여 평면적으로 형성하는 것이 바람직하다. 표 1에 대표적인 저항체인 금속 재료의 비저항값 ρ, 두께 t=0.1 ㎛에서의 시트 저항값, 선폭 1㎛의 경우의 500(Ω)의 저항으로 하기 위한 길이가 나타내어져 있다.
Figure 112008078444177-pct00001
이들 금속 박막을 이용하여, 예를 들면 5(㏀)의 저항체(26)를 형성하기 위해서는, 폭 1㎛이고 길이 10000㎛인 선 형상 저항체를 이용할 필요가 있기 때문에, 도 3에 도시하는 바와 같이, 코일 형상 패턴으로서 형성한다. 즉, 이들 금속의 시트 저항값은 표 1에 나타낸 바와 같이 비교적 작기 때문에, 높은 저항값을 얻기 위해서는 금속 박막의 길이가 꽤 길어진다. 또한, 도 3에서는, 도면을 간소화하기 위하여 게이트 전극(22) 및 필드 플레이트 전극(25)은 직선으로 나타내어져 있다.
[제2 실시 형태]
도 4는, 본 발명의 제2 실시 형태에 따른 반도체 장치의 전극 배치를 도시하는 모식적 평면 패턴 구성도를 도시한다.
본 발명의 제2 실시 형태에 따른 멀티핑거형의 화합물 반도체 장치에서는, 도 3에 도시하는 1조의 전극 패턴이 100조 정도 반복하여 배열되어 있다. 즉, 이 반도체 장치에서는, 소스 전극(21), 게이트 전극(22), 드레인 전극(23) 및 필드 플레이트 전극(25)이 가로 방향으로 반복하여 배열되어 있다. 여기에서, 게이트 전극(22) 및 필드 플레이트 전극(25)은, 도면을 간소화하기 위하여 직선으로 나타내어져 있지만, 실제로는 도 2에 도시되는 바와 같은 패턴 배치로 되어 있다.
복수개의 드레인 전극(23)은, 그들 상단부가 공통의 드레인 전극 배선(23-1)에 접속되어 있다. 게이트 전극(22)은, 그들 하단부가 공통의 게이트 전극용 배선(22-2)에 접속되어 있다. 게이트 전극용 배선(22-2)은, 연속하는 소정의 개수, 예를 들면 5개의 게이트 전극(22)마다 1개 설치된 게이트 전극 패드(22-3)에 접속되어 있다. 필드 플레이트 전극(25)은, 연속하는 소정의 개수, 예를 들면 10개의 필드 플레이트 전극(25)마다 공통으로 설치된 필드 플레이트 전극용 배선(25-2)에 브릿지 배선(25-3)을 개재하여 접속되어 있다. 소스 전극(21)은, 연속하는 소정의 개수, 예를 들면 5개마다 그들 하단부가 공통의 소스 전극용 배선(21-1)에 브릿지 배선(21-2)을 개재하여 접속되어 있다. 소스 전극용 배선(21-1)은, 인접하는 2개의 게이트 전극 패드(22-3) 사이에 배치된 소스 전극 패드(21-2)에 접속되어 있다. 필드 플레이트 전극용 배선(25-2)과 소스 전극 패드(21-2) 사이에는, 스트라이프 형상의 저항체(26)가 접속되어 있다.
여기에서, 소스 전극 배선(21-1)은, 거의 그 중앙부에서 분리되어 있다. 저항체(26)는 소스 전극 배선(21-1)이 분리된 간극을 개재하여 소스 전극 패드(21-2)에 접속되어 있다.
전술한 바와 같이, 통상 이 종류의 반도체 장치에서는, 100개 전후의 멀티핑거 어레이가 배열 형성된다. 본 발명에서, 10개의 필드 플레이트 전극(25)이, 1개의 저항체(26)를 개재하여 소스 전극(21)에 접속됨으로써, 저항체(26)의 저항값은 50(Ω)으로 내릴 수 있다.
[제3 실시 형태]
도 5의 (a)는, 본 발명의 제3 실시 형태에 따른 반도체 장치의 모식적 평면 패턴 구성도를 도시한다. 또한, 도 5의 (b)는, 본 발명의 제3 실시 형태의 변형예에 따른 반도체 장치의 모식적 평면 패턴 구성도를 도시한다.
본 발명의 제3 실시 형태에 따른 반도체 장치는, 도 5의 (a)에 도시한 바와 같이, 모든 필드 플레이트 전극(25)에 대하여, 공통의 필드 플레이트 전극용 배선(25-2)이 설치되고, 그 양단과 소스 전극 패드(21-2) 사이에 저항체(26)가 설치되어 있다. 이들 저항체(26)의 저항값은, 100Ω 정도로 끝낼 수 있다.
또한, 본 발명의 제3 실시 형태의 변형예에 따른 반도체 장치는, 도 5의 (b)에 도시한 바와 같이, 모든 필드 플레이트 전극(25)에 대하여, 공통의 필드 플레이트 전극용 배선(25-2)이 설치되는데, 이 배선이 길어짐에 수반하는 발진을 억제하기 위해, 사용하는 고주파 신호의 파장의 1/2 정도의 길이마다 분할 저항체(28)가 삽입되어 있다. 또한, 도 5의 다른 부분은 도 4의 각 부의 구성과 거의 동일하기 때문에, 대응하는 부분에는 동일한 번호를 붙여서, 상세한 설명은 생략한다.
[제4 실시 형태]
도 6은, 본 발명의 제4 실시 형태에 따른 반도체 장치의 모식적 단면 구조도를 도시한다.
본 발명의 제4 실시 형태에 따른 반도체 장치는, 도 6에 도시한 바와 같이, 도 1에 도시한 제1 실시 형태와 비교하여, 게이트 전극(22)에 설치된 필드 플레이트(22-1)가 형성되어 있는 점, 이 결과, 화합물 반도체층(12) 표면에 형성되는 절연막(24)은 2층(제1 절연막(24a) 및 제2 절연막(24b))으로 되는 점이 서로 다르며, 그 밖의 구성은 거의 동일하다. 따라서, 도 6에서는, 도 1의 구성 부분과 동일한 구성 부분에는 동일한 번호를 붙이고, 상세한 설명은 생략한다.
이와 같이 구성된 화합물 반도체 장치에서, 예를 들면, 소스 전극(21)을 그라운드 전위, 즉 0(V)로 하고, 게이트 전극(22)에는 -5(V), 드레인 전극(23)에는 +50(V)의 직류 바이어스 전압이 인가됨과 함께, 소스 전극(21)과 게이트 전극(22) 사이에 고주파 신호가 인가되면, 드레인 전극(23)에는 증폭된 고주파 신호가 출력된다. 이 때, 게이트 전극(22)과 드레인 전극(23) 사이에는 55(V)라고 하는 고전압이 인가되지만, 필드 플레이트 전극(25)이 설치되어 있기 때문에, 전계 집중이 완화되어, 절연막(24a) 및 절연막(24b)의 파괴에 의한 소자의 콜랩스가 회피된다.
즉, 필드 플레이트 전극(25)은 게이트 전극(22)에 대해서는 절연막(24a) 및 절연막(24b)을 개재하여 분리되어 있기 때문에, 그 사이에는 직류 전류는 흐르지 않는다. 그러나, 필드 플레이트 전극(25)은 저항체(26)를 개재하여 소스 전극(22)에 접속되어 있기 때문에, 그 직류 전위는 0(V)로 유지된다. 이에 의해, 게이트 전극(22)에 대한 전계 집중을 완화할 수 있다.
한편, 필드 플레이트 전극(25)은 고주파 신호에 대해서는, 필드 플레이트 전극(25)과 게이트 전극(22) 사이의 기생 용량에 의해 형성되는 저임피던스를 통하여 게이트 전극(22)에 접속되고, 저항체(26)에는 고주파의 전류가 흐르기 때문에, 이 저항값을 충분히 크게 함으로써, 필드 플레이트 전극(25)을 게이트 전극(22)과 실질적으로 오픈한 상태로 할 수 있어, 필드 플레이트 전극(25)과 게이트 전극(22) 사이의 기생 용량을 억제할 수 있다.
본 발명의 제4 실시 형태에 따른 반도체 장치에서는, 제2 절연막(24b)의 막 두께를 충분히 작게 하여도, 트랜지스터 소자로서의 증폭 이득을 저하하는 일이 없고, 또한 필드 플레이트 전극(25)의 전계 집중 완화 기능을 충분히 발휘할 수 있다.
[제5 실시 형태]
도 7은, 본 발명의 제5 실시 형태에 따른 반도체 장치의 전극의 배치를 도시하는 모식적 평면 패턴 구성도를 도시한다. 또한, 도 8은, 도 7에서의 쇄선 A-B를 따라 취한 모식적 단면 구조도를 도시한다.
본 발명의 제5 실시 형태에 따른 반도체 장치는, 도 7 및 도 8에 도시한 바와 같이, 기판(11)에 형성된 질화 갈륨계의 화합물 반도체층(12)을 구비하고 있다. 화합물 반도체층(12)은, 기판(11) 상에 형성된 GaN층(13)과, 이 GaN층(13) 상에 형성된 AlGaN층(14)을 포함하고 있다. 화합물 반도체층(12)의 표면, 즉, AlGaN층(14)의 표면에는, 소스 전극(21), 게이트 전극(22) 및 드레인 전극(23)이 설치되어 있다.
여기에서, 소스 전극(21)과 드레인 전극(23)은, 예를 들면 Al의 스트라이프 형상의 도체에 의해 형성되고, AlGaN층(14)에 대하여 오믹 컨택트에 의해 설치된다. 또한, 게이트 전극(22)은, 예를 들면 Au의 스트라이프 형상의 도체에 의해 형성되고, AlGaN층(14)에 대하여 쇼트키 컨택트에 의해 설치된다. AlGaN층(14)의 표면에는, 소스 전극(21), 게이트 전극(22) 및 드레인 전극(23)을 제외한 부분에, 예를 들면 질화막과 같은 절연막(24)이 형성되어 있다.
이 절연막(24) 상에는, 도 7에 도시된 바와 같이, 게이트 전극(22)에 폭 방향의 일단부가 겹침과 함께, 폭 방향의 타단부가 드레인 전극(23) 방향으로 연장된 제4 전극인, 필드 플레이트 전극(25)이 형성된다. 이 필드 플레이트 전극(25)은, 예를 들면 Al의 스트라이프 형상의 도체에 의해 형성된다. 필드 플레이트 전극(25)은, 높은 저항값을 갖는 저항체(26)를 개재하여 소스 전극(21)에 접속되어 있다. 이 저항체(26)는, 일단이 소스 전극(21)의 상단에 접속되고, 타단이 배선 부재(27)를 개재하여 필드 플레이트 전극(25)의 상단에 접속된 시트 저항으로서, 화합물 반도체층(12) 상에 절연층을 개재하여 형성된다.
도 8에서, 기판(11), 질화 갈륨계의 화합물 반도체층(12)은, 도 1에 도시한 반도체 장치와 동일하다. 화합물 반도체층(12)의 표면에는 Ti/Al로 이루어지는 단자 부재(28) 및 소스 전극(21)이 증착되고, 이들은 AlGaN층(14)과 오믹 컨택트를 형성한다. 단자 부재(28) 및 소스 전극(21)의 표면은 SiN 또는 SiO2 등의 절연층(29)으로 덮여져 있다. 이 절연층(29)에는 단자 부재(27) 및 소스 전극(21)의 표면 부분에 반응성 이온 에칭(RIE: Reactive Ion Etching)법 등에 의해 컨택트 홀이 형성되고, 각각을 개재하여 배선 부재(27) 및 후술하는 브릿지 배선(21-2)이 접속된다.
이와 같이 구성된 화합물 반도체 장치에서, 예를 들면, 소스 전극(21)을 그라운드 전위, 즉 0V로 하고, 게이트 전극(22)에 -5V, 드레인 전극(23)에는 +50V의 직류 바이어스 전압이 인가됨과 함께, 소스 전극(21)과 게이트 전극(22) 사이에 고주파 신호가 인가되면, 드레인 전극(23)에는 증폭된 고주파 신호가 출력된다. 이 때, 게이트 전극(22)과 드레인 전극(23) 사이에는 55V라고 하는 고전압이 인가되지만, 게이트 전극(22)에는, 필드 플레이트 전극(25)이 설치되어 있기 때문에, 전계 집중이 완화되어, 소자의 파괴가 회피된다.
즉, 필드 플레이트 전극(25)은, 게이트 전극(22)에 대해서는 절연막(24)을 개재하여 분리되어 있기 때문에, 그 사이에는 직류 전류는 흐르지 않는다. 그러나, 필드 플레이트 전극(25)은, 저항체(26)를 개재하여 소스 전극(22)에 접속되어 있기 때문에, 그 직류 전위는 0V로 유지된다. 이에 의해, 게이트 전극(22)에 대한 전계 집중을 완화할 수 있다. 한편, 필드 플레이트 전극(25)은 고주파 신호에 대해서는, 필드 플레이트 전극(25)과 게이트 전극(22) 사이의 기생 용량에 의해 형성되는 저임피던스를 통하여 게이트 전극(22)에 접속되지만, 높은 저항값의 저항체(26)가 개재되어 있기 때문에, 소스 전극(21)과 게이트 전극(22) 사이의 임피던스는 저항체(26)의 저항값에 의해 지배되고, 이 저항값을 충분히 크게 함으로써, 필드 플레이트 전극(25)과 게이트 전극(22) 사이의 기생 용량에 의해 형성되는 저임피던스의 영향을 무시하고, 실질적으로 오픈된 상태로 할 수 있다. 따라서, 절연막(24)의 막 두께를 충분히 작게 함으로써, 트랜지스터 소자로서의 증폭 이득을 저하하지 않고, 필드 플레이트 전극(25)의 전계 집중 완화 기능을 충분히 발휘할 수 있다.
[제6 실시 형태]
도 9은, 본 발명의 제6 실시 형태에 따른 멀티핑거형의 반도체 장치의 전극 구조의 일부를 도시하는 모식적 평면 패턴 구성도를 도시한다.
본 발명의 제6 실시 형태에 따른 반도체 장치에서는, 도 9에 도시한 바와 같이, 도 7에 도시하는 1조의 전극 패턴이, 복수조, 예를 들면 100조 정도 반복하여 배열되어 있다. 도 9에서는, 소스 전극(21), 게이트 전극(22), 드레인 전극(23) 및 필드 플레이트 전극(25)으로 이루어지는 4조의 단위 FET가 가로 방향으로 반복하여 배열되어 있다.
드레인 전극(23)은, 그들 상단부가 공통의 드레인 전극 배선(23-1)에 접속되어 있다. 각 게이트 전극(22)은, 그들 하단부가 공통의 게이트 전극용 배선(22-1)에 접속되어 있다. 이 게이트 전극용 배선(22-1)은, 전극 배열의 하방에서 가로 방향으로 배열된 복수개의 게이트 전극 패드(22-2)에 접속되어 있다. 각 소스 전극(21)은, 전극 배열의 하방에서 가로 방향으로 게이트 전극 패드(22-2)와 교대로 배열된 복수개의 소스 전극 패드(21-1)에 브릿지 배선(21-2)을 개재하여 접속되어 있다.
시트 저항인 저항체(26)는, 각각의 소스 전극(21)의 상단부와 각각의 배선 부재(27) 사이를 접속하도록 배치된다.
저항체(26)의 시트 저항값 내지는 표면 저항값은, 필드 플레이트 전극(25)과 게이트 전극(22) 사이의 기생 용량의 사용 고주파 신호에 대한 임피던스에 비하여 충분히 높은 값을 갖도록 정해진다. 시트 저항값은, 금속 저항에 비하여 높기 때문에, 저항체(26)의 반도체 소자 상에서의 점유 면적이 작다. 전술한 반도체층(12) 상에 절연층을 개재하여 형성된 반도체 저항의 시트 저항값은, 예를 들면 500(Ω/sq)이다.
따라서, 본 발명의 제6 실시 형태에 따른 반도체 장치에서는, 반도체 저항의 시트 저항을 이용하기 때문에, 대전력용 FET의 소자 면적을 작게 하고 있다. 이에 의해, 대전력용 FET를 간편하게 작성하도록 하고 있다.
또한, 시트 저항(26)과 배선 부재(27)가 모두 전극 배열의 드레인 전극 패드(23-1)측에 배치됨으로써, 게이트 전극(25)으로부터 게이트 전극 패드(22-2)에 이르는 게이트 전극 배선과의 교차 배선을 회피함으로써, 기생 용량의 발생을 감소시켜, 고주파수 영역에서의 FET의 동작 특성은 열화하지 않는다.
[제7 실시 형태]
도 10은, 본 발명의 제7 실시 형태에 따른 멀티핑거형의 반도체 장치의 전극 구조의 일부를 도시하는 모식적 평면 패턴 구성도를 도시한다.
도 9에 도시한 본 발명의 제6 실시 형태에 따른 반도체 장치에서는, 시트 저항이, 드레인 전극 패드(23-1)측에 배치되어 있었지만, 본 발명의 제7 실시 형태에 따른 반도체 장치에서는, 시트 저항은, 소스 전극 패드(21-1) 및 게이트 전극 패드(22-2)측에 배치되어 있다.
즉, 저항체(26)는, 각각, 소스 전극(21)의 하단부와 배선 부재(27) 사이를 접속하도록 배치된다. 저항체(26)의 구조 및 그 밖의 전극 패턴은, 각각 도 8에 도시한 저항체 및 도 9에 도시한 전극 패턴과 마찬가지이므로, 상세한 설명은 생략한다.
또한, 본 발명의 제7 실시 형태에 따른 반도체 장치도, 화합물 반도체층 상에서 시트 저항이 이용되기 때문에, 대전력용 FET의 소자 면적을 작게 할 수 있다.
또한, 본 발명의 제6 실시 형태 및 제7 실시 형태에 따른 반도체 장치에 따르면, 시트 저항의 위치가 위인지 아래인지에 상관없이, 대전력용 FET를 간편하게 작성할 수 있게 된다.
이와 같이 하여, 본 실시 형태에 따른 반도체 장치에 따르면, 저항체는, 반도체의 시트 저항을 이용함으로써 점유 면적이 작아지는 결과, 대전력용 멀티핑거형의 FET에 대하여 소자 면적을 확대하지 않고, 적용할 수 있다.
[그 밖의 실시 형태]
상기한 바와 같이, 본 발명은 제1 내지 제7 실시 형태에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것은 아니다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명확해질 것이다.
또한, 본 발명은 상기의 실시 형태 그대로 한정되는 것은 아니고, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 구성 요소를 변형하여 구체화할 수 있다.
또한, 상기의 실시 형태에 개시되어 있는 복수의 구성 요소의 적절한 조합에 의해, 다양한 발명을 형성할 수 있다. 예를 들면, 실시 형태에 나타내어지는 전체 구성 요소로부터 몇몇의 구성 요소를 삭제하여도 된다. 또한, 다른 실시 형태에 걸치는 구성 요소를 적절히 조합하여도 된다.
또한, 본 발명은 상기 실시 형태 그대로 한정되는 것은 아니고, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 구성 요소를 변형하여 구체화할 수 있다.
예를 들면, 상기의 실시 형태에서는, 본 발명은 MESFET에 적용하였지만, 본 발명의 반도체 장치는, 이에 한하지 않고, 탄화 실리콘(SiC) 기판 상에 GaN/AlGaN으로 이루어지는 반도체층을 형성하여 이루어지는 고전자 이동도 트랜지스터(HEMT), 혹은 반절연성 GaAs 기판 상에 AlGaAs/GaAs계 HEMT를 형성한 것 등, 넓은 의미에서의 화합물 반도체를 이용한 전계 효과형 반도체 장치에 적용할 수 있다.
이와 같이, 본 발명은 여기에서는 기재하지 않은 다양한 실시 형태 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허청구범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
본 발명에 따르면, 필드 플레이트 전극과 소스 전극 사이를 접속하는 선로에, 필드 플레이트와 게이트 전극 사이의 고주파 임피던스와 비교하여 큰 저항값을 갖는 저항을 삽입함으로써, 고주파 신호에 대해서는 소스 전극의 전위로부터 격리되고, 게이트 전극과 동기한 전위가 얻어지기 때문에, 필드 플레이트 전극과 게이트 전극 사이의 기생 용량이 억제되어, 이득의 저하를 방지할 수 있다. 직류 신호에 대해서는 삽입된 저항에는 전류가 흐르지 않기 때문에 저항에서의 전압 저하는 생기지 않고, 필드 플레이트 전극의 전위는 소스 전극과 동일한 전위로 유지되기 때문에, 게이트 전극의 엣지에서의 전계 집중이 완화된다.
본 발명에 따르면, 금속의 저항체보다도 저항률이 높은 시트 저항을 이용하여 저항이 형성되기 때문에, 소자 상에서의 전극의 점유 면적을 작게 할 수 있어, 멀티핑거형의 전력 증폭 장치에 적응할 수 있다. 또한, FET와 저항체가 거의 동시에 형성될 수 있기 때문에, 공정을 간소화할 수 있다.

Claims (13)

  1. 기판과,
    상기 기판 상에 배치된 질화물계 화합물 반도체층과,
    상기 반도체층 상에 배치된 소스 전극과,
    상기 소스 전극으로부터 이격된 상기 반도체층 상의 위치에 배치된 드레인 전극과,
    상기 드레인 전극과 상기 소스 전극 사이의 상기 반도체층 상에 배치된 게이트 전극과,
    상기 게이트 전극을 덮도록 상기 반도체층 및 상기 게이트 전극 상에 배치된 절연막과,
    상기 절연막 상에 배치된 필드 플레이트 전극과,
    상기 필드 플레이트 전극과 상기 소스 전극을 접속하는 저항체
    를 구비하고,
    상기 저항체는, 상기 게이트 전극과 상기 필드 플레이트 전극 사이의 부유 용량의 고주파 임피던스보다 큰 저항값을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극은 각각 평행하게 배열된 복수개의 핑거 형상의 도체로 이루어지는 멀티핑거 전극이며, 상기 필드 플레이트 전극은 상기 게이트 전극을 구성하는 복수개의 핑거 형상의 도체의 각각에 그 폭 방향의 일부가 겹치도록 배치된 복수개의 핑거 형상의 도체로 구성되고, 상기 필드 플레이트 전극의 상기 복수의 핑거 형상의 도체는 각각 상기 저항체를 개재하여 상기 소스 전극에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 필드 플레이트 전극의 일단은 필드 플레이트용 전극 배선에 의해 공통으로 접속되고, 이 전극 배선은 상기 저항체를 통해 상기 소스 전극에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 필드 플레이트용 전극 배선은, 입출력 신호의 파장의 1/2의 길이 이하의 길이로 분할되고, 각 분할점에는 분할 저항이 삽입되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 필드 플레이트용 전극 배선은, 복수개의 상기 필드 플레이트 전극 중, 연속하는 소정 개수마다 공통으로 설치되고, 각각 상기 저항체를 통해 상기 소스 전극에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 저항체는, 상기 반도체층 표면에 배치된 상기 절연막 상에 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 저항체는, 텅스텐, 몰리브덴, 또는 탄탈 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 절연막은 상기 반도체층 및 상기 게이트 전극 상에 배치된 제1 절연층과, 상기 제1 절연층 상에 배치된 제2 절연층을 포함하는 다층 구조를 갖고, 상기 제1 절연층과 상기 제2 절연층 사이에, 상기 게이트 전극의 단부에 배치된 제2 필드 플레이트가 설치된 것을 특징으로 하는 반도체 장치.
  9. 기판과,
    기판 상에 배치된 질화물계 화합물 반도체층과,
    상기 반도체층 상에 배치된 소스 전극과,
    상기 소스 전극으로부터 이격된 상기 반도체층 상의 위치에 배치된 드레인 전극과,
    상기 드레인 전극과 상기 소스 전극 사이의 상기 반도체층 상에 배치된 게이트 전극과,
    상기 게이트 전극을 덮도록 상기 반도체층 및 상기 게이트 전극 상에 배치된 절연막과,
    상기 절연막 상에 배치된 필드 플레이트와,
    상기 필드 플레이트와 상기 소스 전극을 접속하는 저항체
    를 구비하고,
    상기 저항체는, 상기 게이트 전극과 상기 필드 플레이트 사이의 부유 용량의 고주파 임피던스보다도 큰 저항값을 갖고, 상기 반도체층의 시트 저항으로 형성된 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 필드 플레이트는,
    핑거 형상의 도체로 이루어지는 복수개의 필드 플레이트 전극과,
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극의 각 핑거부의 배열 방향으로 연장 형성되고, 상기 복수개의 필드 플레이트 전극의 각각의 일단부에 공통 접속된 배선 부재
    를 더 구비하고,
    상기 배선 부재는, 상기 필드 플레이트 전극 중의 소정 개수의 필드 플레이트 전극에 공통 접속된 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 반도체층 상에 형성되고, 핑거 형상의 도체로 이루어지는 복수개의 소스 핑거 전극과,
    상기 반도체층 상에 형성되고, 핑거 형상의 도체로 이루어지는 복수개의 드레인 핑거 전극과,
    상기 소스 핑거 전극과 드레인 핑거 전극 중의 인접하는 한쌍의 소스 핑거 전극과 드레인 핑거 전극 사이에 배치되고, 핑거 형상의 도체로 이루어지는 복수개의 게이트 핑거 전극
    을 더 구비하고,
    상기 저항체는, 상기 소스 핑거 전극 및 드레인 핑거 전극의 연장 방향을 따라 상기 게이트 핑거 전극의 근방에 설치된 복수의 배선 부재와, 각각의 소스 핑거 전극의 상단부를 접속하도록 배치된 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서,
    상기 반도체층 상에 형성되고, 핑거 형상의 도체로 이루어지는 복수개의 소스 핑거 전극과,
    상기 반도체층 상에 형성되고, 핑거 형상의 도체로 이루어지는 복수개의 드레인 핑거 전극과,
    상기 소스 핑거 전극과 드레인 핑거 전극 중의 인접하는 한쌍의 소스 핑거 전극과 드레인 핑거 전극 사이에 배치되고, 핑거 형상의 도체로 이루어지는 복수개의 게이트 핑거 전극
    을 더 구비하고,
    상기 저항체는, 상기 소스 핑거 전극 및 드레인 핑거 전극의 연장 방향을 따라 상기 게이트 핑거 전극의 근방에 설치된 복수의 배선 부재와, 각각의 소스 핑거 전극의 하단부를 접속하도록 배치된 것을 특징으로 하는 반도체 장치.
  13. 기판 상에 형성된 질화물계 화합물 반도체층 상에 형성된 소스 전극과, 상기 소스 전극으로부터 이격된 상기 반도체층 상의 위치에 형성된 드레인 전극과, 상기 드레인 전극과 상기 소스 전극 사이의 상기 반도체층 상에 형성된 게이트 전극들 중 각 하나를 갖고 이루어지는 단위 FET와, 상기 반도체층 상의 소정 영역을 전기적으로 분리하는 공정과,
    Ti/Al을 상기 반도체층에 증착하여 오믹 전극을 형성하는 공정과,
    Ni/Au를 상기 반도체층에 증착하여 쇼트키 전극을 형성하는 공정과,
    상기 게이트 전극을 덮도록 상기 반도체층 및 상기 게이트 전극 상에, SiN 또는 SiO2로 이루어지는 절연막을 형성하는 공정과,
    상기 절연막을 관통하는 트렌치를 에칭에 의해 형성하는 공정과,
    상기 소스 전극 상에 상기 트렌치의 내벽을 따르는 금속 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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