JP2010199241A

JP2010199241A - 半導体装置

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Publication number: JP2010199241A
Application number: JP2009041264A
Authority: JP
Inventors: Yusuke Inoue; 雄介井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-02-24
Filing date: 2009-02-24
Publication date: 2010-09-09

Abstract

【課題】帰還容量を低減し、耐電圧特性を向上させるとともに、トランジスタ素子の最大有能利得を増加させ、高周波領域における利得を向上させる。
【解決手段】半導体装置を、ゲート電極２と、ゲート電極２の上方に絶縁膜６を介して形成されたフィールドプレート電極７と、誘導性素子８とを備えるものとし、フィールドプレート電極７を、誘導性素子８を介して接地する。
【選択図】図１

Description

本発明は、ゲート電極の上方に絶縁膜を介して形成されたフィールドプレート電極を備える半導体装置に関する。

従来、例えばＨＥＭＴ（High Electron Mobility Transistor；高電子移動度トランジスタ）などの半導体素子の利得や耐電圧特性を向上させる方法の一つとして、ソースフィールドプレート技術が提案されている。
帰還容量が小さいことや耐電圧特性が高いことなどの利点を有するため、商用通信機や軍事用レーダーで使用される高出力増幅器に用いられる半導体素子として用いられている。

Wataru Saitou et al., "On-Resistance Modulation of High Voltage GaN HEMT on Sapphire Substrate Under High Applied Voltage", IEEE ELECTRON DEVICE LETTERS, VOL.28, NO.8, AUGUST 2007, pp.676-678

ところで、ソースフィールドプレート技術を用いた半導体装置では、例えば図２０に示すように、ソース電極からゲート電極を覆うように配線が延びている。
このため、ソースフィールドプレート電極を設けると、帰還容量を低減し、耐電圧特性を向上させることができる一方で、入力容量や出力容量が増加してしまうことになる。これにより、トランジスタ素子の最大有能利得が低下してしまい、結果として、高周波領域で高い利得が得られなかった。

そこで、帰還容量を低減し、耐電圧特性を向上させるとともに、トランジスタ素子の最大有能利得を増加させ、高周波領域における利得を向上させたい。

このため、本半導体装置は、ゲート電極と、ゲート電極の上方に絶縁膜を介して形成されたフィールドプレート電極と、誘導性素子とを備え、フィールドプレート電極が、誘導性素子を介して接地されていることを要件とする。

したがって、本半導体装置によれば、帰還容量を低減し、耐電圧特性を向上させるとともに、トランジスタ素子の最大有能利得を増加させ、高周波領域における利得を向上させることができるという利点がある。

本実施形態にかかる半導体装置の構成を示す模式図である。本実施形態にかかる半導体装置における誘導性素子の作用を説明するための模式図である。従来の半導体装置の等価回路を示す図である。本実施形態にかかる半導体装置の等価回路を示す図である。本実施形態にかかる半導体装置の効果を示す図である。（Ａ）は、本実施形態にかかる半導体装置に備えられるフィールドプレート電極を有するトランジスタ素子を示す模式図であり、（Ｂ）はそれを記号で表したものである。（Ａ）は、従来の半導体装置を記号で表した図であり、（Ｂ）は、本実施形態にかかる半導体装置を記号で表した図である。本実施形態にかかる半導体装置の他の構成例を記号で表した図である。（Ａ）〜（Ｃ）は、本実施形態にかかる半導体装置の他の構成例を構成する付加回路の具体例を示す図である。従来の半導体装置のレイアウトの一例を示す模式図である。本実施形態にかかる半導体装置のレイアウトの構成例を示す模式図である。本実施形態にかかる半導体装置のレイアウトの他の構成例を示す模式図である。本実施形態にかかる半導体装置のレイアウトの他の構成例を示す模式図である。本実施形態にかかる半導体装置のレイアウトの他の構成例を示す模式図である。本実施形態にかかる半導体装置のレイアウトの他の構成例を示す模式図である。本実施形態にかかる半導体装置のレイアウトの他の構成例を示す模式図である。本実施形態にかかる半導体装置の構成例を示す模式的斜視図である。本実施形態にかかる半導体装置のレイアウトの他の構成例を示す模式図である。本実施形態にかかる半導体装置の他の構成例を示す模式的斜視図である。従来の半導体装置の構成を示す模式図である。

以下、図面により、本実施形態にかかる半導体装置について、図１〜図１９を参照しながら説明する。
本実施形態にかかる半導体装置は、例えば商用通信機や軍事用レーダーで使用される高出力増幅器において用いられ、ゲート電極の上方に絶縁膜を介して形成されたフィールドプレート電極を備える半導体装置に適用される。

本半導体装置は、図１に示すように、半導体基板１上に形成され、ゲート電極２、ソース電極３、ドレイン電極４を有するトランジスタ素子５と、ゲート電極２の上方に絶縁膜６を介して形成されたフィールドプレート電極７と、誘導性素子８とを備える。そして、フィールドプレート電極７が、誘導性素子（インダクタ）を介して接地されている。
なお、従来のようにソース電極からゲート電極を覆うようにフィールドプレート電極まで延びる配線は形成されていない。つまり、フィールドプレート電極７は、ゲート電極の上方に形成されており、ソース電極３に接続されるようには形成されていない。

以下、このように、ゲート電極２の上方に絶縁膜６を介して形成されたフィールドプレート電極７を備える半導体装置において、フィールドプレート電極７を、誘導性素子８を介して接地することによる作用を説明する。
ここでは、図２に示すように、フィールドプレート電極７の下方の絶縁膜６に仮想ゲート電極９が存在するものと考える。この場合、仮想ゲート電極９とフィールドプレート電極７とは容量を介して接続されているものとする。

ここで、図３は、従来の半導体装置（図２０参照）の等価回路を示しており、図４は、本実施形態の半導体装置（図１参照）の等価回路を示している。
そして、これらの等価回路における定義を用いて、従来の半導体装置（図２０参照）の出力インピーダンス、及び、本半導体装置（図１参照）の出力インピーダンスは、それぞれ、次式（１）、（２）で表すことができる。

本半導体装置において挿入された誘導性素子８のインダクタンス値は、上記式（２）に示すように、高周波領域において負性抵抗を生じる。これは、高周波領域におけるトランジスタ素子５のドレインコンダクタンスを低下させ、この結果、トランジスタ素子５の最大有能利得を増加させ、高周波領域における利得を向上させることができることを意味する。

以下、上記式（２）について、より詳しく説明する。
なお、ここでは、簡単にするため、以下の式（３）、（４）、（５）が近似的に成り立つものとする。

この場合、上記式（２）は、次式（６）のように表すことができる。

ここで、付加されたＬ_ｆｐが十分に大きいと仮定すると、上記式（６）は、さらに、次式（７）のように表すことができる。

この式（７）において、第２項目と第３項目は、正の実成分を有する一方で、第１項目は、次式（８）のように負性抵抗を生成する。

結果として、出力インピーダンスの実成分が０に近づくと、次式（９）において、|Ｓ_２２|が増大し、安定係数Ｋが小さくなる。

これにより、次式（１０）で表されるトランジスタ素子の最大有能利得は増加するため、高周波領域におけるトランジスタ素子の利得は向上することになる。

ここで、図５は、従来の半導体装置（図２０参照）の最大有能電力利得（ＭＡＧ）及び最大安定電力利得（ＭＳＧ）、及び、本半導体装置（図１参照）の最大有能電力利得（ＭＡＧ）及び最大安定電力利得（ＭＳＧ）を示している。
なお、図５中、実線Ａが、従来の半導体装置（図２０参照）の最大有能電力利得及び最大安定電力利得を示しており、実線Ｂが、本半導体装置（図１参照）の最大有能電力利得及び最大安定電力利得を示している。

図５中、実線Ａ，Ｂで示すように、本半導体装置（図１参照）では、従来の半導体装置（図２０参照）に対して、高周波領域におけるトランジスタ素子の最大有能電力利得及び最大安定電力利得が向上していることが確認できる。
ところで、本半導体装置は、図６（Ａ）に示すように、フィールドプレート電極７を有するトランジスタ素子５を備え、図６（Ｂ）に示すように、ゲート電極２、フィールドプレート電極７、ソース電極３、ドレイン電極４に何も接続されていない記号を用いて記述される。

そして、従来の半導体装置（図２０参照）は、図７（Ａ）に示すように、ソース電極３及びフィールドプレート電極７に接地導体を接続したものとして記述される。
これに対し、本半導体装置（図１参照）は、図７（Ｂ）に示すように、ソース電極３を接地導体に接続し、フィールドプレート電極７を、誘導性素子８を介して接地導体に接続したものとして記述される。

ここでは、誘導性素子８として、単純な誘導性パッシブ素子８Ａのみを用いた場合を示している。
このほか、図８に示すように、誘導性素子８を含む付加回路（誘導性回路素子）８Ｂを追加するようにしても良い。つまり、フィールドプレート電極７を、誘導性素子８を含む付加回路８Ｂを介して接地導体に接続するようにしても良い。

例えば図９（Ａ）に示すように、誘導性素子８を含む付加回路８Ｂとして、誘導性パッシブ素子８Ａと、直流遮断素子（キャパシタ）１０とを直列に接続した回路を用いても良い。つまり、フィールドプレート電極７が、誘導性素子８（８Ａ）及び直流遮断素子１０を介して接地されていても良い。
また、例えば図９（Ｂ）に示すように、誘導性素子８を含む付加回路８Ｂとして、誘導性パッシブ素子８Ａと、抵抗素子１１と、直流遮断素子１０とを直列に接続した回路を用いても良い。つまり、フィールドプレート電極７が、誘導性素子８（８Ａ）、抵抗素子１１及び直流遮断素子１０を介して接地されていても良い。

なお、直流遮断素子１０は設けずに、例えば、誘導性素子８を含む付加回路８Ｂとして、誘導性パッシブ素子８Ａと、抵抗素子１１とを直列に接続した回路を用いても良い。つまり、フィールドプレート電極７が、誘導性素子８（８Ａ）及び抵抗素子１１を介して接地されていても良い。
また、例えば図９（Ｃ）に示すように、誘導性素子８を含む付加回路８Ｂとして、誘導性パッシブ素子８Ａと、抵抗素子１１と、直流遮断素子１０とを直列に接続し、さらに、インダクタンス素子１２を介して直流電源１３に接続した回路を用いても良い。つまり、フィールドプレート電極７が、誘導性素子８（８Ａ）、抵抗素子１１及び直流遮断素子１０を介して接地されており、フィールドプレート電極７が、直流電源１３に接続されていても良い。この場合、直流電源１３は、直流遮断素子１０と抵抗素子１１との間に接続しても良いし、誘導性素子８（８Ａ）と抵抗素子１１との間に接続しても良い。

なお、抵抗素子１１を設けずに、例えば、誘導性素子８を含む付加回路８Ｂとして、誘導性パッシブ素子８Ａと、直流遮断素子１０とを直列に接続し、さらに、インダクタンス素子１２を介して直流電源１３に接続した回路を用いても良い。つまり、フィールドプレート電極７が、誘導性素子８（８Ａ）及び直流遮断素子１０を介して接地されており、フィールドプレート電極７が、直流電源１３に接続されていても良い。この場合、直流電源１３は、誘導性素子８（８Ａ）と直流遮断素子１０との間に接続すれば良い。

上述のような付加回路８Ｂにおいて、抵抗素子１１は、高周波領域における半導体装置の安定性を制御するために挿入される。つまり、抵抗素子１１は、高周波領域において発振しやすくなり、不安定になってしまうのを安定化させるために挿入される。また、直流遮断素子１０は、バイアスポイントを自由に与えることができるようにするために挿入される。また、直流電源１３に接続するのはバイアスを供給するためである。

次に、上述のように構成される本半導体装置の具体的なレイアウトの構成例について、図１０〜図１７を参照しながら説明する。
まず、従来の半導体装置（図２０参照）のレイアウトの一例について、図１０を参照しながら説明する。
従来の半導体装置は、図１０に示すように、複数（ここでは２つ）のソース電極３と、複数（ここでは３つ）のドレイン電極４とが交互に配置されており、ソース電極とドレイン電極との間のそれぞれにゲート電極３（ここでは４つ）が延びている。また、ソース電極３は接地導体１４に接続されている。そして、フィールドプレート電極７０は、２つのゲート電極２と１つのソース電極３とを覆い、このソース電極３に接続されるように設けられている。これにより、フィールドプレート電極７０は、ソース電極３を介して接地導体１４に接続されている。

これに対し、本半導体装置（図１参照）では、例えば図１１に示すように、フィールドプレート電極７は、ソース電極３を覆うようには設けられておらず、ゲート電極２の上方にのみ設けられている。つまり、フィールドプレート電極７は、ソース電極３とドレイン電極４との間にこれらの電極３，４に接しないように設けられている。そして、トランジスタ素子５の外部に、接地導体１４に接続されたマイクロストリップライン１５（誘導性素子；例えば金属配線）を設け、このマイクロストリップライン１５にフィールドプレート電極７を接続するようにしている。つまり、フィールドプレート電極７は、マイクロストリップライン１５を介して接地されている。なお、マイクロストリップライン１５は高インピーダンスのものとするのが好ましい。

また、例えば図１２に示すように、マイクロストリップライン１５と接地導体１４との間にＭＩＭ（Metal Insulator Metal）キャパシタ１６（薄膜容量素子；直流遮断素子）を設けても良い。つまり、フィールドプレート電極７を、マイクロストリップライン１５及びＭＩＭキャパシタ１６を介して接地しても良い。
さらに、例えば図１３に示すように、マイクロストリップライン１５と接地導体１４との間に抵抗素子１７及びＭＩＭキャパシタ１６を設けても良い。つまり、フィールドプレート電極７を、マイクロストリップライン１５、抵抗素子１７及びＭＩＭキャパシタ１６を介して接地しても良い。

また、例えば図１４に示すように、マイクロストリップライン１５をバイアス端子２１に接続し、図示しない直流電源からバイアスが供給されるようにしても良い。つまり、フィールドプレート電極７を、マイクロストリップライン１５、抵抗素子１７及びＭＩＭキャパシタ１６を介して接地し、さらに、フィールドプレート電極７を直流電源に接続するようにしても良い。

また、例えば図１５に示すように、マイクロストリップライン１５の長さを延ばして、ソース電極３が接続されている接地導体１４に接続するようにしても良い。つまり、フィールドプレート電極７を、マイクロストリップライン１５（誘導性素子）を介して接地しても良い。
さらに、例えば図１６，図１７に示すように、マイクロストリップライン１５を、同一半導体基板１上に形成されたスパイラルインダクタ１８（インダクタンス素子）を介して接地導体１４に接続するようにしても良い。つまり、フィールドプレート電極７を、複数の誘導性素子１５，１８を介して接地するようにしても良い。なお、図１７では図示の関係上ゲート電極は明示していない。

また、例えば図１８に示すように、フィールドプレート電極７を、２つのゲート電極２と１つのソース電極３とを覆い、ソース電極３に接続されるように設ける。そして、フィールドプレート電極７と接地導体１４とを接続するように、エアブリッジ１５Ａ（誘導性素子；例えば金属配線）を設けても良い。この場合、ソース電極３は、フィールドプレート電極７及びエアブリッジ１５Ａを介して接地導体１４に接続されることになる。

したがって、本実施形態にかかる半導体装置によれば、帰還容量を低減し、耐電圧特性を向上させるとともに、トランジスタ素子５の最大有能利得を増加させ、高周波領域における利得を向上させることができるという利点がある。つまり、フィールドプレート電極７を設けることで、帰還容量を低減し、耐電圧特性を向上させることができる。そして、フィールドプレート電極７を、誘導性素子８を介して接地することで、トランジスタ素子５の最大有能利得を増加させ、高周波領域における利得を向上させることができる。

なお、上述の実施形態では、トランジスタ素子５、フィールドプレート電極７及び誘導性素子８が同一半導体基板１上に形成されている場合を例に挙げて説明しているが、これに限られるものではない。
例えば図１９に示すように、トランジスタ素子５及びフィールドプレート電極７を半導体基板１上に形成し、誘導性素子８としてのスパイラルインダクタ１８を誘電体基板１９上に形成し、フィールドプレート電極７とスパイラルインダクタ１８とを、誘導性素子８としての金属ワイヤ２０及び金属配線１５によって接続するようにして、フィールドプレート電極７が、誘導性素子８を介して接地されるようにしても良い。つまり、トランジスタ素子５を備える半導体チップと、半導体チップの外部に形成された誘導性素子８（例えばアルミナ基板上に形成された誘導性素子）とを金属ワイヤ２０（例えば金ワイヤ）によって接続して、フィールドプレート電極７が、誘導性素子８を介して接地されるようにしても良い。なお、図１９では図示の関係上ゲート電極は明示していない。

ここで、誘電体基板１９としては、ＳｉＣ，Ｓｉ，ＧａＮ，ＩｎＰ，ＧａＡｓ，サファイヤなどからなる基板を用いれば良い。
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。

１半導体基板
２ゲート電極
３ソース電極
４ドレイン電極
５トランジスタ素子
６絶縁膜
７フィールドプレート電極
８誘導性素子
８Ａ誘導性パッシブ素子
８Ｂ付加回路（誘導性回路素子）
９仮想ゲート電極
１０直流遮断素子（キャパシタ）
１１抵抗素子
１２インダクタンス素子
１３直流電源
１４接地導体
１５マイクロストリップライン（誘導性素子）
１５Ａエアブリッジ（誘導性素子）
１６ＭＩＭキャパシタ（直流遮断素子）
１７抵抗素子
１８スパイラルインダクタ（インダクタンス素子）
１９誘電体基板
２０金属ワイヤ（誘導性素子）
２１バイアス端子
７０フィールドプレート電極

Claims

ゲート電極と、
前記ゲート電極の上方に絶縁膜を介して形成されたフィールドプレート電極と、
誘導性素子とを備え、
前記フィールドプレート電極が、前記誘導性素子を介して接地されていることを特徴とする半導体装置。
直流遮断素子をさらに備え、
前記フィールドプレート電極が、前記誘導性素子及び前記直流遮断素子を介して接地されていることを特徴とする、請求項１記載の半導体装置。
前記フィールドプレート電極が、直流電源に接続されていることを特徴とする、請求項２記載の半導体装置。
抵抗素子をさらに備え、
前記フィールドプレート電極が、前記誘導性素子及び前記抵抗素子を介して接地されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
前記ゲート電極、前記フィールドプレート電極及び前記誘導性素子が、同一半導体基板上に形成されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
ゲート電極と、
前記ゲート電極の上方に絶縁膜を介して形成されたフィールドプレート電極と、
誘導性素子とを備え、
前記ゲート電極及び前記フィールドプレート電極が、半導体基板上に形成されており、
前記誘導性素子が、誘電体基板上に形成されており、
前記フィールドプレート電極が、前記誘導性素子を介して接地されていることを特徴とする半導体装置。