KR101022619B1 - 화상 표시 장치 - Google Patents

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Abstract

매트릭스 형상으로 배치된 화소부를 구동하기 위한 구동 회로를 구성하는 박막 트랜지스터가 고속화된다. 절연성 기판 SUB 위의 표시 영역 DSP에 다수의 화소 PXL을 매트릭스 형상으로 배치하고, 이 표시 영역 DSP의 주변에 드레인 시프트 레지스터 DSR, 디지털·아날로그 변환기 DAC, 드레인 레벨 시프터 DLS, 버퍼 BF, 샘플링 스위치 SSW로 이루어지는 드레인측 화소 구동 회로와, 게이트 시프트 레지스터 GSR, 게이트 레벨 시프터 GLS 등으로 이루어지는 게이트측 화소 구동 회로, 및 각종 회로를 배치한다. 이들 화소 구동 회로의 고속 동작을 필요로 하는 회로 영역 SX를 구성하는 박막 트랜지스터의 전류 이동도를, 복수개의 레이아웃과 배치 구조의 조합을 회로마다 최적화하여, 각 회로에 특유의 사양을 충족시킨다.
화소 구동 회로, 드레인 레벨 시프터, 샘플링 스위치, 고속 동작

Description

화상 표시 장치{IMAGE DISPLAY DEVICE}
도 1은 화상 표시 장치를 구성하는 액티브 매트릭스 기판인 유리 기판 위에 형성한 화상부와 화소 구동 회로부 및 다른 필요한 회로류의 개략을 모식적으로 설명하는 평면도.
도 2는 액티브 매트릭스 기판의 각 구동 회로 영역에 형성되는 각 회로에 대한 요구 사양과 그 사양을 충족시킨 경우의 효과를 정리한 설명도.
도 3은 비정질 실리콘막을 양질의 폴리실리콘막으로 개질하는 모습을 설명하는 모식도.
도 4는 박막 트랜지스터의 레이아웃과 고체 레이저의 조사 방향 및 입계의 모습을 모식적으로 설명하는 평면도.
도 5는 가상 타일 VTL 내에 제작한 박막 트랜지스터의 레이아웃 방법의 차이에 의한 수송 특성을 비교한 설명도.
도 6은 본 발명의 실시예에서의 절연성 기판 위에서의 화소의 레이아웃의 일례를 설명하는 주요부 평면도.
도 7은 드레인측 시프트 레지스터 DSR의 1단분의 기판 위에서의 레이아웃 예를 모식적으로 설명하는 주요부 평면도.
도 8은 드레인측 시프트 레지스터 DSR의 1단분의 논리 회로도.
도 9는 도 7에 도시한 시프트 레지스터의 동작을 설명하는 타이밍도.
도 10은 게이트 절연막에 실리콘 산화막을 이용하여, 그 막 두께에 의한 특성의 차이를 게이트 전압에 대한 드레인 전류를 플롯하여 도시하는 설명도.
도 11은 채널 영역과 소스·드레인 영역의 경계에 저농도의 불순물 주입층이 존재하는 경우와, 게이트가 저농도의 불순물 주입층 위에 존재하는 경우의 박막 트랜지스터의 구조를 모식적으로 도시하는 단면도.
도 12는 본 발명의 액티브 매트릭스 기판의 다른 구성예의 개념을 모식적으로 설명하는 평면도.
도 13은 가상 타일 VTL의 위치를 결정하기 위한 고체 레이저 조사 영역을 위치 결정하는 모습의 설명도.
도 14는 본 발명에 따른 화상 표시 장치를 액정 표시 장치에 적용한 구성예를 모식적으로 설명하기 위한 전개 사시도.
도 15는 본 발명에 따른 화상 표시 장치를 유기 EL 표시 장치에 적용한 구성 예를 설명하는 전개 사시도.
도 16은 도 15에 도시한 구성 요소를 일체화한 유기 EL 표시 장치의 평면도.
도 17은 퍼스널 컴퓨터나 텔레비전 수상기의 표시부에 본 발명의 화상 표시 장치를 실장한 예를 도시하는 외관도.
도 18은 휴대 전화기의 표시부에 본 발명의 화상 표시 장치를 실장한 예를 도시하는 외관도.
도 19는 디지털 휴대 단말기의 표시부에 본 발명의 화상 표시 장치를 실장한 예를 도시하는 외관도.
도 20은 비디오 카메라의 표시부에 본 발명의 화상 표시 장치를 실장한 예를 도시하는 외관도.
<도면의 주요 부분에 대한 부호의 설명>
CLG : 클럭 신호 발생기
IF : 인터페이스 회로
SLSI : 시스템 LSI
SIG : 계조 신호 발생기
GSR : 게이트 시프트 레지스터
GLS : 게이트 레벨 시프터
PXL : 화소 회로
DL : 드레인선
SUB : 절연성 기판(유리 기판)
DSP : 화상 표시 영역
DSR : 드레인 시프트 레지스터
DLS : 드레인 레벨 시프터
MOB : 휴대 전화기
PDA : 디지털 휴대 단말기
CAM : 비디오 카메라
본 발명은, 화상 표시 장치에 관한 것으로, 특히 고속 동작의 박막 트랜지스터를 이용한 회로를 구비하는 화상 표시 장치에 관한 것이다.
액티브 매트릭스 방식의 액정 표시 장치(액정 디스플레이), 유기 발광 표시 장치(유기 EL 디스플레이), 혹은 이미지 센서의 화소 및 화소 구동 회로를 구성하는 능동 소자로서, 폴리실리콘 박막 트랜지스터(이하, 폴리실리콘 TFT라고도 함)가 개발되어 있다. 폴리실리콘 TFT는 다른 구동 회로 소자와 비교하여, 구동 능력이 크다는 점에서 유리하며, 화소와 동일한 기판 위에 주변 구동 회로를 탑재할 수 있다.
텔레비전 수상기나 대형 모니터 등과 같은 사이즈가 큰 액정 표시 장치에 이용되는 폴리실리콘 TFT는, 비용면의 요청으로부터, 화상 표시 장치의 액티브 기판(소위, 혹은 액티브 매트릭스 기판)을 구성하는 절연성 기판인 유리 기판 위에 형성된다. 유리 기판 위에 TFT를 형성하는 프로세스에서는 유리의 내열 온도가 프로세스 온도를 규정한다.
유리 기판(이하, 단순히 기판이라고도 칭함) 위에 고품질의 폴리실리콘 박막(이하, 다결정 실리콘 박막이라고도 칭함)을 형성하기 위해서는, 「비특허 문헌 1」에 기재한 바와 같이, 엑시머 레이저에 의한 결정화를 이용한다.
화소 구동 회로부에, 보다 고성능의 집적 회로를 탑재하기 위해서는, 보다 고성능의 폴리실리콘 TFT를 실현할 필요가 있지만, 예를 들면 「비특허 문헌 2」, 혹은 「비특허 문헌 3」에 기재한 바와 같이 고체 레이저를 이용한 결정화에 의해, 레이저의 주사 방향으로 결정 입경이 크고, 입자 폭이 고른, 표면이 평탄한 폴리실리콘 박막을 얻을 수 있다. 이 폴리실리콘 박막으로 폴리실리콘 TFT를 형성함으로써 박막 트랜지스터의 성능이 향상되는 것이 보고되고 있다.
<비특허 문헌 1>
테크놀러지 앤드 어플리케이션 오브 아몰퍼스 실리콘(2000년) 제94페이지 내지 제146페이지(Technology and Applications of Amorphous Silicn(Springer2000) PP94-146).
<비특허 문헌 2>
국제 전자 디바이스 학회 예비 요약 원고집(2001년) 제747페이지 내지 제751페이지(International Electron Devices Meeting(Washington DC, 2001) PP747-751).
<비특허 문헌 3>
정보 디스플레이 학회 국제 심포지움 다이제스트(2002년) 제158페이지 내지 제161페이지(Society For Information Display International Symposium Digest 2002 PP158-161).
엑시머 레이저를 이용하여 결정화한 폴리실리콘 박막을 박막 트랜지스터에 이용해 온 지금까지의 폴리실리콘 박막은 결정 입경이 작고, 결정립의 형상에 이방성이 적다. 따라서, 박막 트랜지스터를 기판 위에 어떠한 방향으로 배치해도, 그 성능은 거의 동일하였다. 그러한 이유로, 기판 위에서의 박막 트랜지스터의 배치는 레이아웃 면적의 저감을 목적으로 하여 행해지고 있으며, 필연적으로 복수개의 방향을 갖는 박막 트랜지스터가 동일 기판 위에 존재한다.
상기한 바와 같이, 고체 레이저를 이용한 결정화에 의해, 레이저의 주사 방향에 대하여, 결정 입경이 크고, 레이저의 주사 방향에 대하여 수직 방향으로 결정립 폭이 고른, 표면이 평탄한 폴리실리콘 박막을 얻을 수 있다. 이 폴리실리콘 박막으로 제작한 TFT의 성능은, 종래 탑재 불가능했던 회로를 탑재할 수 있으며, 액티브 매트릭스 기판의 고기능화를 완수할 수 있다. 그러나, 종래의 폴리실리콘 박막은 실리콘 결정의 이방성이 커서, 종래와 같은 레이아웃을 행하면, 회로 동작에 필요하게 되는 성능을 얻을 수 없는 경우가 발생한다.
본 발명의 목적은, 다수의 화소를 매트릭스 형상으로 배치된 화소부(화소 영역, 또는 표시 영역)와, 화소부를 구동시키기 위한 고속의 전류 이동도(전자 이동도, 홀 이동도)로 동작하는 고성능의 박막 트랜지스터 회로에 의해 구성한 화소 구동 회로부를 절연성 기판에 구비한 화상 표시 장치를 제공하는 것이다.
또, 본 발명은 화상 표시 장치를 위한 절연성 기판에 형성된 반도체막을 상기 고속의 전류 이동도를 가능하게 하는 특성을 갖는 박막으로 개량하는 폴리실리콘 박막의 개질에 한하는 것은 아니며, 다른 기판, 예를 들면 실리콘 웨이퍼 위에 형성된 반도체막의 개질 등에도 마찬가지로 적용할 수 있다.
상기 목적을 달성하기 위해, 본 발명은 우선 절연성 기판의 전역에 형성된 비정질 실리콘막의 전면에 엑시머 레이저광을 조사하여, 폴리실리콘막으로 개질하거나, 혹은 화학 기상법(CVD법)에 의해 폴리실리콘막을 형성한 절연성 기판을 제작하고, 이 절연성 기판의 화소 영역의 주변에 배치되는 구동 회로 영역의 폴리실리콘막에 고체 레이저를 이용한 펄스 변조 레이저광 혹은 의사 CW 레이저광을 선택적으로 조사하면서, 소정의 방향으로 주사하여, 레이저의 주사 방향으로 결정 입경이 크고, 입자 폭이 고른, 표면이 평탄한 폴리실리콘 박막으로 이루어지는 띠형상의 결정 실리콘막의 불연속 개질 영역을 형성한다.
상기한 불연속 개질 영역은 구(矩)형상으로 하고, 이 구형상의 불연속 개질 영역 내에 소요의 회로를 만들어 넣는다. 그 때에, 레이저 주사 방향과 개개의 회로를 구성하는 TFT의 채널 방향과의 상대 관계의 차이에 의한 TFT 특성의 차이를 고려하여, 개개의 회로의 요구 사양에 대하여 최적이 되도록, TFT를 배치하는 것에 의해 상기 본 발명의 목적이 달성된다. 또, 본 발명에서는 상기한 펄스 변조 레이저광 혹은 의사 CW 레이저광의 조사로 대략 띠형상 결정 실리콘막의 불연속 개질 영역을 제작하는 방법을 SELAX(Selectively Enlarging Laser Crystallization)라고 칭한다.
이하, 본 발명의 실시의 형태에 대하여, 실시예의 도면을 참조하여 상세히 설명한다. 여기서는, 절연성 기판으로서 유리 기판을 이용한 액정 표시 장치에 본 발명을 적용한 경우에 대해 설명한다. 도 1은 화상 표시 장치를 구성하는 액티브 매트릭스 기판인 유리 기판 위에 형성한 화상부와 화소 구동 회로부 및 그 외에 필요한 회로류의 개략을 모식적으로 설명하는 평면도이다. 또, 액정 표시 장치에서 는, 이 액티브 매트릭스 기판에 컬러 필터 등을 형성한 대향 기판(컬러 필터를 갖는 것은 컬러 필터 기판이라고 칭함)을 중복하여 접합하고, 양 기판의 접합 간극에 액정이 봉입된다.
여기서는, 액티브 매트릭스 기판이 선 순차 방식의 것으로 설명한다. 유리 기판 SUB에 형성되는 각 회로는 그 대부분에 화소 영역 DSP를 갖는다. 화소 영역 DSP에 매트릭스 형상으로 배열되는 화소 PXL은 데이터선 DL과 게이트선 GL의 교차부에 형성된다. 이 화소 PXL은 스위치로서 기능하는 TFT와, 화소 전극으로 구성된다. 본 실시예에서는, 스위치가 2개의 TFT로 구성되는 더블 게이트의 경우를 나타내고 있지만, 싱글 게이트 혹은 멀티 게이트이어도 된다.
유리 기판 SUB 위의 화소 영역 DSP의 외측에서, 해당 화소 영역 DSP에 형성된 다수의 화소 PXL에 구동 신호를 공급하는 회로를 형성한 구동 회로 영역을 배치한다. 화소 영역 DSP의 한쪽의 긴 변(도 1의 상변)에, 디지털화된 표시 데이터를 디지털 아날로그 변환기 DAC에 순차적으로 판독하게 하는 역할을 하는 시프트 레지스터 DSR, 디지털화된 표시 데이터를 계조 전압 신호로서 출력하는 디지털 아날로그 변환기 DAC, 디지털 아날로그 변환기 DAC로부터의 계조 신호를 증폭시켜 원하는 계조 전압을 얻는 레벨 시프터 DLS, 버퍼 BF, 인접 화소로 계조 전압의 극성을 반전시키는 샘플링 스위치 SSW가 배치되어 있다.
또한, 화소 영역 DSP의 짧은 변(도 1의 좌변)에는, 화소 전극 PXL의 게이트를 순차적으로 개방하기 위한 시프트 레지스터 GSR, 레벨 시프터 GLS가 배치되어 있다. 그리고, 상기 회로군의 주변에는, 시스템 SLSI로부터 전송된 화상 데이터를 표시 장치에 취득하여 신호 변환을 행하는 인터페이스 IF, 계조 신호 발생기 SIG, 각 회로의 타이밍 제어용의 클럭 신호를 발생시키는 클럭 신호 발생기 CLG 등이 배치되어 있다.
이들 회로군 중에서, 인터페이스 IF, 클럭 신호 발생기 CLG, 드레인측 시프트 레지스터 DSR, 게이트측 시프트 레지스터 GSR, 디지털 아날로그 변환기 DAC의 회로는, 디지털 신호를 처리하기 위해 고속성이 필요하게 되고, 또한 저전력화를 위해 저전압 구동이 필요하게 된다.
한편, 화소 PXL은 액정에 전압을 인가하고, 액정의 투과율을 변조하기 위한 회로로서, 계조를 나타내기 위해서는 고전압 구동으로 되어야한다. 또한, 일정 시간 전압을 유지하기 위해서는, 스위칭을 하는 박막 트랜지스터는 저누설 전류이어야한다. 저전압 구동 회로군과 고전압 구동 회로군 사이에 있는 드레인측 레벨 시프터 DLS, 게이트측 레벨 시프터 GLS, 버퍼 BF, 샘플링 스위치 SSW는, 화소 PXL로 고전압의 아날로그 신호를 전송하기 위해, 고전압 구동이 요구된다. 이상과 같이, 유리 기판 SUB 위에 화상 표시용의 회로를 제작하기 위해서는, 상반되는 여러 사양의 TFT를 동시에 탑재할 필요가 있다.
도 2는 액티브 매트릭스 기판의 각 구동 회로 영역에 형성되는 각 회로에 대한 요구 사양과 그 사양을 충족시킨 경우의 효과를 정리한 설명도이다. 각 영역에 형성되는 각 회로의 요구 사양과 그 사양에 대한 효과는 도 2에 기술되어 있으므로, 여기서는 반복되는 설명은 하지 않는다. 도 2에 정리한 요구 사양을 충족시키기 위해, 본 실시예에서는 도 1에서 인터페이스 IF, 클럭 신호 발생기 CLG, 드레인 측의 시프트 레지스터 DSR, 게이트측 시프트 레지스터 GSR, 디지털 아날로그 변환기 DAC의 부분에 펄스 변조 레이저광의 주사에 의한 선택적인 조사로, 레이저의 주사 방향으로 연속한 입계를 갖도록 개질된 띠 형상의 결정 실리콘막의 불연속 개질 영역을 적용한다. 이 불연속 개질 영역을 적용하는 범위를 도 1에서 참조 부호 SX로 나타낸다.
도 3은 비정질 실리콘막을 양질의 폴리실리콘막으로 개질하는 모습을 설명하는 모식도이다. 도 3의 (a-1)은 사시도이고, 도 3의 (a-2)은 도 3의 (a-1)을 도 3의 (a-1)의 상방으로부터 본 평면도이다. 또한, 도 3의 (b-1)은 사시도이고, 도 3의 (b-2)는 도 3의 (b-1)을 도 3의 (b-1)의 상방으로부터 본 평면도이다. 도 3의 (a-1), 도 3의 (a-2)에 도시한 바와 같이, 절연 기판 INS 위의 전역에 프리커서막 PRC, 비정질 실리콘막(이하, 비정질 실리콘막이라고도 함) ASI을 화학 기상 성장법(CVD법)에 의해 성막한다. 프리커서막 PRC는 절연막의 종류에 의해서는, 반드시 성막해야 할 것은 아니지만, 본 실시예에서는 이것을 성막한 것으로서 설명한다.
형성된 비정질 실리콘막 ASI의 전면에, 엑시머 레이저광 EXL을 조사하여, 폴리실리콘막 PSI로 개질한다. 이 때의 개질은 비정질→다결정의 처리이다. 이 폴리실리콘막 PSI1은 화학 기상법(CVD법) 혹은 스퍼터법에 의해 직접 성막해도 된다. 이어서, 도 3의 (b-1), 도 3의 (b-2)에 도시한 바와 같이, 도 1의 영역 SX에 상당하는 영역의 폴리실리콘막 PSI에 고체 레이저를 이용한 펄스 변조 레이저광 혹은 의사 CW 레이저광 SSL을 선택적으로 조사하면서, 소정의 방향 SSLD로 주사하여, 레 이저의 주사 방향으로 결정 입경이 크고, 입자 폭이 고른, 표면이 평탄한 폴리실리콘 박막으로 이루어지는 띠 형상 결정 실리콘막의 불연속 개질 영역 VTL을 형성한다. 이 불연속 개질은 다결정→결정립 확대의 처리이다. 또, 엑시머 레이저광 EXL의 주사 방향 EXLD와, 고체 레이저를 이용한 펄스 변조 레이저광 혹은 의사 CW 레이저광 SSL의 주사 방향 SSLD는 반드시 일치하지 않아도 된다.
이하, 상기의 방법으로 얻은 불연속 개질을 실시한 구형의 영역 VTL을 편의상 가상 타일이라고도 칭한다. 가상 타일 VTL의 크기는, 만들어 넣은 회로 규모에 대응한 크기, 혹은 복수개의 회로를 만들어 넣은 크기로 설정된다.
도 4는 박막 트랜지스터의 레이아웃과 고체 레이저의 조사 방향 및 입계의 모습을 모식적으로 설명하는 평면도이다. 상기한 방법으로 도 1의 영역 SX 내에 탑재된 회로군을 구성하는 박막 트랜지스터는, 도 4의 (a)에 도시한 바와 같이, 고체 레이저를 이용한 펄스 변조 레이저광 혹은 의사 CW 레이저광의 주사 방향 SSLD와 박막 트랜지스터 TFTP의 소스·드레인 방향 SDD가 평행하게 되도록 레이아웃한 경우, 전자의 결정립 경계에서의 산란 횟수가 적기 때문에, 전자의 이동도가 300㎠/V·s로부터 500㎠/V·s로 커지고, 임계값의 변동도 ±0.2V 이하로 된다.
또한, 도 4의 (b)에 도시한 바와 같이, 고체 레이저를 이용한 펄스 변조 레이저광 혹은 의사 CW 레이저광의 주사 방향 SSLD와 박막 트랜지스터 TFTV의 소스, 드레인 방향 SDD가 수직으로 되도록 레이아웃한 경우, 전자의 이동도는 100㎠/V·s로부터 300㎠/V·s로 낮게 되는데, 저항이 커지기 때문에, 오프 시의 전류가 작고, 또한 특성 열화가 적어, 고내압의 트랜지스터 특성을 나타낸다.
도 5는 가상 타일 VTL 내에 제작한 박막 트랜지스터의 레이아웃 방법의 차이에 의한 수송 특성을 비교한 설명도이다. 도 5에서, 곡선 TFTPC, TFTVC는 도 4의 각각 (a) TFTP, (b) TFTV의 수송 특성을 나타낸다. 따라서, 예를 들면 메모리 스위치와 같은 전하를 유지, 방전/축전하는 소자에 이용할 수 있다.
상기의 박막 트랜지스터군에 의해, 종래에는 유리 기판 위에 탑재된 화상부(표시 영역)의 외주에 LSI 칩으로서 탑재되어 있던 고속 회로군(주로 화소 구동 회로)을 동일 유리 기판 내에 직접 탑재하는 것이 가능하게 된다. 이에 의해, LSI 칩 비용의 삭감, 패널 주변부(액티브 매트릭스 기판의 외주)의 비화소 영역의 삭감이 가능하게 된다. 또 LSI 칩 설계, 제조의 시점에서 행해지고 있던 회로의 커스텀화가 액티브 매트릭스 기판으로 되는 패널 제조 공정에 의해 가능하게 된다.
이어서, 실제의 기판 위에서의 레이아웃의 실시예를 도 6 내지 도 9를 참조하여 설명한다. 도 6은 본 발명의 실시예에서의 절연성 기판 위에서의 화소의 레이아웃의 일례를 설명하는 주요부 평면도이다. 도 1에 도시한 화소 영역 DSP의 화소 PXL은 전하를 유지, 방전/축전하기 위한 박막 트랜지스터로 구성한 스위치 SW와 유지 용량 CST와 화소 전극 CLQ로 구성된다. 스위치 SW는 소스측이 컨택트 SCT를 개재하여 드레인선 DL에, 드레인측이 유지 용량 CST에, 게이트가 게이트선 GL에 접속된다. 드레인선 DL에 전송된 계조 신호는, 스위치 SW가 온 상태일 때, 유지 용량 CST 및 유지 용량 CST와 컨택트 ICT를 개재하여 접속하고 있는 화소 전극 CLQ에 전하로서 전송된다. 이 전하는 스위치 SW가 오프 상태 시 유지되고, 재차 온 상태가 되면 드레인선 DL에 방전되어, 리세트된다.
스위치 SW는 내압 향상을 위해 2개의 박막 트랜지스터 SWTR1과 SWTR2로 구성된 더블 게이트 구조로 되어 있다. 본 실시예에서는 스위치 SW를 더블 게이트 구조의 예로 예시했지만, 후술하는 LDD(Lightly Doped Drain) 구조를 갖는 1개의 박막 트랜지스터, 혹은 2개의 박막 트랜지스터로 구성되는 스위치를 채용해도 내압 향상의 실현이 가능하다. 화소 PXL을 구성하는 소자는, 상기한 비정질 실리콘으로부터 엑시머 레이저에 의해 개질한 폴리실리콘막 PSI로 제작된다. 따라서, 폴리실리콘막에 이방성은 없고, 어떻게 레이아웃해도 박막 트랜지스터의 특성에 큰 차이는 없다. 따라서, 본 실시예의 경우, 레이아웃 면적 축소와 화소의 개구율 향상을 위해 트랜지스터 SWTR1과 박막 트랜지스터 SWTR2의 소스·드레인의 방향이 상호 직행하도록 레이아웃하는 것이 바람직하다.
화소와 마찬가지로, 샘플링 스위치, 드레인측 레벨 시프터, 게이트측 레벨 시프터, 버퍼의 회로에서는 구성 소자가 도 3의 폴리실리콘막 PSI에 의해 제작된다. 따라서 이들 회로에서는, 구성하는 박막 트랜지스터군의 소스, 드레인의 방향이 상호 직행하는 것이 존재하도록 레이아웃하는 것이 바람직하다.
도 7은 드레인측 시프트 레지스터 DSR의 1단분의 기판 위에서의 레이아웃 예를 모식적으로 설명하는 주요부 평면도이다. 또한, 도 8은 드레인측 시프트 레지스터 DSR 1단분의 논리 회로도이다. 그리고, 도 9는 도 7에 도시한 시프트 레지스터의 동작을 설명하는 타이밍도이다. 화상 표시 장치의 구동 회로를 구성하는 시프트 레지스터는 통례로는 M단으로 구성되고, 여기서는 편의상 N 단째의 시프트 레지스터로 한다. N-1단째의 시프트 레지스터로부터 출력된 신호 SOUTN-1은 2개의 클럭 인버터를 경유하여 신호 SOUTN으로서 출력된다. N+1단째의 클럭 신호의 입력을 N 단째의 경우와 교체하고, 클럭 신호 CLK1과 CLK2를 도 9의 타이밍차트와 같이 제어하는 것에 의해, 각 단의 신호의 상승 시간을 시프트하는 것이 가능하다. 그 결과, 박막 트랜지스터의 게이트 혹은 드레인선에 표시 데이터가 전송되는 타이밍을 화소마다 시간 DELH만큼 순차적으로 시프트시킬 수 있다. 시프트 레지스터 DSR의 회로 양식은 다양하지만, 도 8에 도시한 회로 구성을 채용한 경우, 회로를 구성하는 소자 수는 적게 된다. 그러나, 신호의 상승, 하강이 급경사일 필요가 있다.
드레인측 시프트 레지스터 DSR의 구성 소자는 도 3의 (b-1) 및 도 3의 (b-2)에 도시한 가상 타일 VTL 내에 제작된다. 이 회로는 고속성이 요구되므로, 모든 박막 트랜지스터의 소스·드레인의 방향은 고체 레이저를 이용한 펄스 변조 레이저광 혹은 의사 CW 레이저광의 주사 방향 SSLD로 평행하게 되도록, 레이아웃하는 것이 바람직하다.
또한, 드레인측 시프트 레지스터 DSR와 마찬가지로, 인터페이스 IF, 클럭 신호 발생기 CLG, 게이트측 시프트 레지스터 GSR, 디지털 아날로그 변환기 DSC의 회로는, 가상 타일 VTL 내에 제작된다. 따라서, 이들 회로에서는, 모든 박막 트랜지스터군의 소스·드레인의 방향이 고체 레이저를 이용한 펄스 변조 레이저광 혹은 의사 CW 레이저광 SSL의 주사 방향으로 평행하게 되도록 레이아웃하는 것이 바람직하다.
또, 본 발명의 목적은 임의의 회로의 사양에 대하여 최적의 레이아웃을 제공하는 데 있으므로, 상기한 실시예와 같은 구동 방식, 회로 배치에 한하지 않고 적 용된다. 예를 들면, 디지털 아날로그 변환기에 메모리를 구비한 것을 생각했을 때, 상술한 바와 같이 전하를 유지, 방전/축전하는 소자에는 고체 레이저를 이용한 펄스 변조 레이저광 혹은 의사 CW 레이저광의 주사 방향에 대하여, 수직으로 되도록 레이아웃된 박막 트랜지스터를 채용하는 것이 바람직하다. 따라서, 이 경우, 메모리의 스위칭 소자로 되는 박막 트랜지스터는 펄스 변조 레이저광 혹은 의사 CW 레이저광 SSL의 주사 방향 SSLD에 대하여 수직으로, 디지털 아날로그 변환기를 구성하는 그 밖의 트랜지스터군은 평행하게 레이아웃하는 것이 바람직하다. 마찬가지로, 가상 타일 VTL 내에 제작되는 고속 회로 중에서, 예를 들면 메모리와 같이 전하를 유지, 방전/축전하는 박막 트랜지스터가 포함되는 것은, 이 소자만이 회로를 구성하는 그 밖의 트랜지스터군에 대하여, 수직으로 되는 독특한 레이아웃으로 된다.
박막 트랜지스터의 구조는 각각의 회로 사양에 대하여 최적의 것을 선택한다. 예를 들면, 박막 트랜지스터의 게이트 절연막을 박막화하거나, 혹은 고유전율의 절연막을 채용함으로써, 성능이 향상되고, 변동이 저감되는 것이 잘 알려져 있다. 도 10은 게이트 절연막으로 실리콘 산화막을 이용하고, 그 막 두께에 의한 특성의 차이를 게이트 전압에 대한 드레인 전류를 플롯하여 도시하는 설명도이다. 도 10에서, 실리콘 산화막의 막 두께가 100㎚일 때의 특성 TFT100과 비교하여, 막 두께가 50㎚인 경우의 특성 TFT50가 더 상승하여 특성도 좋고, 전류량도 큰 것을 알 수 있다. 따라서, 예를 들면 시프트 레지스터, 디지털 아날로그 컨버터, 인터페이스의 저전압, 고속 구동의 회로에는 게이트 절연막이 얇은 박막 트랜지스터를 이용하고, 그 외의 회로에는 게이트 절연막이 두꺼운 박막 트랜지스터를 채용하는 것에 의해, 회로 성능을 더 향상시킬 수 있다.
또한, 도 11은 채널 영역과 소스·드레인 영역의 경계에 저농도의 불순물 주입층이 존재하는 경우와, 게이트가 저농도인 불순물 주입층 위에 존재하는 경우의 박막 트랜지스터의 구조를 모식적으로 도시한 단면도이다. 도 11의 (a)는 채널 영역과 소스·드레인 영역의 경계에 저농도의 불순물 주입층이 존재하는 경우를, 도 11의 (b)는 저농도의 불순물 주입층 위에 게이트가 존재하는 경우를 도시한다. 도 11의 (a)에 도시한 바와 같이, 채널 영역 CHR과 소스·드레인 영역 SDR과의 경계 영역에 저농도의 불순물 주입층 LDDR이 존재하는 LDD(Lightly Doped Drain) 구조를 갖는 박막 트랜지스터 TFT를 채용하면, 성능은 저하하지만, 통상의 박막 트랜지스터에서 문제가 되는 기생 트랜지스터의 발생 원인인 오프 전류를 억제할 수 있고, 또한 신뢰성도 높아진다. 따라서, 예를 들면 화소 회로와 같이 저누설 전류를 요구하는 회로, 레벨 시프터, 버퍼의 고내압, 고신뢰성을 요구하는 회로, 혹은 계조 신호 발생 회로와 같이 기생 바이폴라 동작에 의한 얼리 전압(early voltage) 증가가 계조 전압을 변동시키는 것을 회피하려는 회로에서는 LDD 구조를 채용하는 것이 바람직하다.
또한, 도 11의 (b)에 도시한 바와 같이, 게이트 GATE가 LDD 영역 LDDR 위에 형성된 영역 GOLD가 존재하는 GOLD(Gate Overlapped LDD) 구조를 채용하면, LDD 구조보다도 성능은 향상하고, 신뢰성도 높기 때문에, 회로 성능을 더 향상시킬 수 있다.
이상을 근거로 하여, 화상 표시 장치를 구성하는 액티브 매트릭스 기판의 실시예를 설명한다. 도 12는 본 발명의 액티브 매트릭스 기판의 다른 구성예의 개념을 모식적으로 설명하는 평면도이다. 도 12에서의 각 회로의 위치는 도 1에 기초하고 있다. 화소나 고내압인 것이 요구되는 회로가 탑재되는 영역 RGN1에서는 해당 회로를 구성하는 박막 트랜지스터 TFT1의 소스·드레인 방향은 고체 레이저의 주사 방향 SSLD에 대하여 평행한 것과 수직인 것이 혼재한다. 그 구체적인 구조는, 상기 LDD 구조 혹은 GOLD 구조를 갖는 것으로 하는 것이 바람직하다.
고성능 회로가 탑재되는 영역 RGN2에서는, 회로를 구성하는 박막 트랜지스터 TFT2의 소스·드레인 방향은 고체 레이저의 주사 방향 SSLD에 대하여 평행한 것뿐이다. 그 구체적인 구조는, LDD 구조 혹은 GOLD 구조라도 무방하지만, 저전압으로 구동하는 경우에 내압은 필요없으므로, 단순한 상보형 MOS 구조인 것이 바람직하다. 또한, 박막 트랜지스터 TFT2의 게이트 절연막의 막 두께는 박막 트랜지스터 TFT1의 그것보다도 얇거나, 유전율이 높은 재료인 것이 바람직하다. 계조 신호를 발생시키는 회로가 탑재되는 영역 RGN3에서는 회로를 구성하는 박막 트랜지스터 TFT2의 소스·드레인 방향은 고체 레이저의 주사 방향 SSLD에 대하여 평행한 것뿐이다. 그 구체적인 구조는 기생 바이폴라 동작을 억제하기 때문에, LDD 구조 혹은 GOLD 구조를 갖는 것이 바람직하다.
박막 트랜지스터의 제조 방법에 대해서는, 회로 설계에서 상기 레이아웃을 반영시키는 것을 제외하면, 잘 알려진 산화, 성막 공정, 포토리소그래피 공정을 반복하는 방법을 채용하면 된다. 본 발명 특유의 프로세스는 가상 타일 VTL의 위치 를 결정하는 방법뿐이다. 이어서, 가상 타일 VTL의 위치를 결정하는 방법에 대하여 설명한다.
도 13은 가상 타일 VTL의 위치를 결정하기 위한 고체 레이저 조사 영역을 위치 결정하는 모습의 설명도이고, 도 13의 (a-1)은 위치 결정 마크 형성 시의 사시도이고, 도 13의 (a-2)는 도 13의 (a-1)을 도 13의 (a-1)의 위에서 본 평면도이고, 도 13의 (b-1)은 레이저 조사 시의 사시도이며, 도 13의 (b-2)는 도 13의 (b-1)을 도 13의 (b-1)의 위에서 본 평면도이다. 도 13에서, 폴리실리콘막 PSI에 포토리소그래피법, 혹은 드라이 에칭법 혹은 레이저에 의해, 펄스 변조 레이저광 혹은 의사 CW 레이저광의 조사 위치 결정의 타깃이 되는 위치 결정 마크 MARK를 형성한다(도 13의 (a-1) 및 도 13의 (a-2)). 이 위치 결정 마크 MARK의 형성에는 상기한 방법 중 무엇을 이용해도 되지만, 레이저로 형성하면, 마스크 수, 및 포토리소그래피 공정 수가 증가하는 것을 회피할 수 있다.
이어서, 마크 MARK를 참조하면서, 펄스 변조 레이저광 SXL을 방향 SSLD로 주사하면서, 또한 소정의 영역 VTL을 선택하면서 불연속으로 조사한다(도 13의 (b-1) 및 도 13의 (b-2)). 영역 VTL에 펄스 변조 레이저광을 주사하여 조사하고, 띠 형상의 다결정 실리콘막의 불연속 개질 영역을 형성한 후의 공정은 공지된 박막 트랜지스터 제조 공정을 채용하면 된다.
도 14는 본 발명에 따른 화상 표시 장치를 액정 표시 장치에 적용한 구성예를 모식적으로 설명하기 위한 전개 사시도이다. 액티브 매트릭스 기판을 구성하는 유리 기판 SUB1 위에 매트릭스 형상으로 배치된 복수개의 화소 전극 PXL, 및 상기 화소 전압에 표시 신호를 입력하는 드레인측 회로 DSR 및 게이트측 구동 회로 GSR, 화상 표시를 위해 필요한 회로군 CIR을 형성한다. 이 유리 기판 SUB1 위에 배향막 LO를 인쇄법에 의해 도포한다. 배향막 LO는 러빙 등에 의해 배향 제어 능력이 부여된다.
한편, 대향 기판 SUB2에는 컬러 필터 CF, 대향 전극 ITO가 형성되고, 그 위에 배향막 LO를 도포하고, 마찬가지로 러빙 등에 의해 배향 제어 능력이 부여된다. 대향 기판 SUB2를 유리 기판 SUB1과 접합하고, 대향하는 배향막 LO 사이에 진공 주입에 의해 액정 LIQ을 충전하고, 주위를 밀봉제 SEA로 밀봉한다. 또, 대향 기판 SUB2를 유리 기판 SUB1과의 사이에 스페이서 SPC를 개재시켜 양 기판 사이의 간극을 규제한다. 스페이서 SPC는 플라스틱 비드나 유리 비드가 많이 이용되지만, 이것을 대신하여 대향 기판 SUB2 혹은 유리 기판 SUB1측에 포토리소그래피기법으로 형성한 기둥형 스페이서를 이용할 수도 있다.
그 후, 유리 기판 SUB1과 대향 기판 SUB2의 각 표면에 편광판 DEF를 접착한다. 그리고, 유리 기판 SUB1의 배면에 백 라이트 BKL을 장착하여 액정 표시 장치가 완성된다. 또, 도 14에서는 대향 기판 SUB2측에 컬러 필터를 형성한 것을 예로 했지만, 액티브 매트릭스 기판인 유리 기판 SUB1측에 컬러 필터를 형성한 형식의 액정 표시 장치에도 본 발명은 마찬가지로 적용할 수 있다.
또한, 상기 도 1 내지 도 13에서 설명한 액티브 매트릭스 기판을 이용하여 유기 EL 표시 장치를 제조할 수도 있다. 도 15는 본 발명에 따른 화상 표시 장치를 유기 EL 표시 장치에 적용한 구성 예를 설명하는 전개 사시도이다. 또한, 도 16은 도 15에 도시한 구성 요소를 일체화한 유기 EL 표시 장치의 평면도이다. 상기 실시예에서 설명한 액티브 매트릭스 기판 SUB에 갖는 화소 전극 위에 유기 EL 소자를 형성한다. 유기 EL 소자는 화소 전극 표면으로부터 순차적으로 홀 수송층, 발광층, 전자 수송층, 음극 금속층 등을 증착한 적층체로 구성된다. 이 유기 EL 소자마다 도시하지 않은 박막 트랜지스터 회로로 구성된 화소 회로를 갖고 있다. 또한, 화소 영역 PAR의 외측에 구동 회로부 DDR, 주사 구동 회로부 GDR이 형성되어 있고, 이들 구동 회로부 DDR, 주사 구동 회로부 GDR에 대하여 외부 신호원으로부터의 표시용 신호, 주사 신호가 플렉시블 프린트 기판 PLB에 의해 공급된다. 구동 회로부 DDR, 주사 구동 회로부 GDR은 상기한 박막 트랜지스터로 구성되어 있다. 플렉시블 프린트 기판 PLB에는 표시 제어 장치 CTL을 구성하는 집적 회로가 탑재되어 있다.
이러한 적층층을 형성한 액티브 매트릭스 기판 SUB의 화소 영역 PAR 주위에 시일재를 배치하고, 밀봉 기판 SUBX 또는 밀봉관으로 밀봉한다. 이 액티브 매트릭스 기판 SUB를 상측 케이스인 실드 프레임 SHD와 하측 케이스 CAS로 일체화하여 유기 EL 표시 장치로 한다. 유기 EL 표시 장치용의 액티브 매트릭스 구동에서는, 유기 EL 소자가 전류 구동 발광 방식이기 때문에 고성능의 화소 회로의 채용이 양질의 화상 제공에는 필수이며, CMOS형 박막 트랜지스터의 화소 회로를 이용하는 것이 바람직하다. 또한, 구동 회로 영역에 형성하는 박막 트랜지스터 회로도 고속, 고정밀화에는 필수이다. 본 실시예의 액티브 매트릭스 기판 SUB는 이러한 요구를 충족시키는 높은 성능을 갖고 있다. 본 실시예의 액티브 매트릭스 기판을 이용한 유 기 EL 표시 장치는 본 실시예의 특징을 최대한 발휘하는 표시 장치 중 하나이다.
본 발명은, 상기한 화상 표시 장치의 액티브 매트릭스 기판을 이용한 것에 한하지 않고, 본 발명의 특허 청구의 범위에 기재된 구성 및 실시 형태에서 설명한 구성에 한정되는 것은 아니며, 본 발명의 기술 사상을 이탈하지 않고 다양한 변경이 가능하며, 예를 들면 각종 반도체 장치에 적용할 수도 있다.
도 17 내지 도 20은 본 발명의 화상 표시 장치의 응용예를 도시한다. 도 17은 퍼스널 컴퓨터나 텔레비전 수상기의 표시부에 본 발명의 화상 표시 장치를 실장한 예를 도시하는 외관도로서, 퍼스널 컴퓨터나 텔레비전 수상기의 표시부 MON에 본 발명의 액정 표시 장치 LIQMON을 실장한 상태를 도시한다.
도 18은 휴대 전화기의 표시부에 본 발명의 화상 표시 장치를 실장한 예를 도시하는 외관도로서, 휴대 전화기의 표시부 MOB에 본 발명의 액정 표시 장치 LIQMON을 이용한 상태를 도시한다.
도 19는 디지털 휴대 단말기의 표시부에 본 발명의 화상 표시 장치를 실장한 예를 도시하는 외관도로서, 디지털 휴대 단말기 PDA의 표시부에 본 발명의 화상 표시 장치 LIQMON을 실장한 상태를 도시한다.
도 20은 비디오 카메라의 표시부에 본 발명의 화상 표시 장치를 실장한 예를 도시하는 외관도로서, 비디오 카메라 CAM의 뷰파인더부에 본 발명의 화상 표시 장치 LIQMON을 실장한 상태를 도시한다.
상기한 것 외에도, 디지털 스틸 카메라나, 프로젝터, 차량 탑재용 나비게이션 시스템 등의 화상 표시부에 본 발명의 화상 표시 장치를 채용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 액티브 매트릭스 기판을 구성하는 절연 기판 위에서의 각종 회로부의 레이아웃 최적화에 의해, 매트릭스 형상으로 배치된 화소부와, 이 화소부를 구동시키기 위한 고속의 전류 이동도로 동작하는 고성능의 박막 트랜지스터 회로 등을 갖는 화소 구동 회로부를 구비한 고화질의 화상 표시 장치를 제공할 수 있다.

Claims (12)

  1. 액티브 매트릭스 기판이 제공된 화상 표시 장치로서,
    절연성 기판; 및
    상기 절연성 기판 상에 제조되고 적어도 화소부 및 화소 구동 회로부를 포함하는 복수의 회로 영역 - 상기 화소부 및 상기 화소 구동 회로부의 각각은 다결정 실리콘 반도체막을 가짐 -
    을 포함하고,
    상기 복수의 회로 영역 중 적어도 하나는 제1 유형의 박막 트랜지스터 및 제2 유형의 박막 트랜지스터를 갖고,
    상기 제1 유형의 박막 트랜지스터의 채널을 통해 흐르는 전류 방향의 각도 방위(angular orientation)는 상기 제2 유형의 박막 트랜지스터의 채널을 통해 흐르는 전류 방향의 각도 방위와 비평행(non-parallel)이 되도록 형성되고,
    상기 복수의 회로 영역은 적어도 한 쌍의, 상기 제1 유형의 박막 트랜지스터를 갖는 제1 회로를 구성하는 제1 유형의 회로 영역 및 상기 제1 및 제2 유형의 박막 트랜지스터를 갖는 제2 회로를 구성하는 제2 유형의 회로 영역을 포함하고,
    상기 제1 유형의 회로 영역 내의 모든 박막 트랜지스터들은 하나의 각도 방위로 그 채널들을 통해 전류들을 흘리고,
    상기 제2 유형의 회로 영역 내의 박막 트랜지스터들의 채널들을 통해 흐르는 전류들의 각도 방위들은 복수개이고,
    상기 제1 유형의 회로 영역에서는, 상기 박막 트랜지스터들의 상기 채널, 소스 영역 및 드레인 영역의 표면의 고저차(peak-to-valley height difference)가 5㎚ 이하이며, 상기 다결정 실리콘 반도체막의 결정립들의 형태는 폭이 0.3㎛ 이상 2㎛ 이하, 길이가 4㎛ 이상의 장방형상이고,
    상기 제2 유형의 회로 영역에서는, 상기 박막 트랜지스터들의 상기 채널, 소스 영역 및 드레인 영역에서의 상기 결정립의 평균 입경이 1㎛ 이하, 또한 표면의 고저차가 20㎚ 이상인 화상 표시 장치.
  2. 제1항에 있어서,
    상기 화소부를 구성하는 상기 박막 트랜지스터들의 채널, 소스 영역 및 드레인 영역 내의 상기 다결정 실리콘 막들에서는,
    결정립의 평균 입경이 1㎛ 이하이고,
    표면의 고저차가 20㎚ 이상이며,
    상기 화소부를 제외한 상기 복수의 회로 영역 중 적어도 하나에서는,
    상기 박막 트랜지스터들의 채널, 소스 영역 및 드레인 영역 내의 상기 다결정 실리콘 막들의 결정립들의 형태는 폭이 0.3㎛ 이상 2㎛ 이하, 길이가 4㎛ 이상의 장방형상이며,
    상기 박막 트랜지스터들의 상기 채널, 상기 소스 영역 및 상기 드레인 영역의 표면의 고저차가 5㎚ 이하인 화상 표시 장치.
  3. 제1항에 있어서,
    상기 화소부를 구성하는 상기 복수의 회로 영역 중 상기 하나를 제외한 상기 복수의 회로 영역의 회로 영역들에서, 상기 박막 트랜지스터들은, 복수 종류의 게이트 절연 재료, 및 복수 종류의 두께를 갖는 화상 표시 장치.
  4. 제1항에 있어서,
    상기 복수의 회로 영역에는, 레벨 시프터 회로 영역, 샘플링 스위치 회로 영역, 버퍼 회로 영역이 포함되고, 적어도 이들 3개의 회로 영역을 구성하는 박막 트랜지스터의 채널 및 소스·드레인 영역은, 평균 입경이 1㎛ 이하, 표면의 고저차가 20㎚ 이상인 다결정 실리콘으로 형성되어 있고, 또한, 상기 복수의 회로 영역에, 박막 트랜지스터의 채널 및 소스·드레인 영역은, 결정립의 형태가, 폭 0.3㎛ 이상 2㎛ 이하, 길이가 4㎛ 이상의 단책 형상이고, 또한 표면의 고저차가 5㎚ 이하인 다결정 실리콘 박막으로 구성된 회로 영역이 적어도 1개 포함되어 있는 것을 특징으로 하는 화상 표시 장치.
  5. 액티브 매트릭스 기판이 제공된 화상 표시 장치로서,
    절연성 기판; 및
    상기 절연성 기판 상에 제조되고 적어도 화소부 및 화소 구동 회로부를 포함하는 복수의 회로 영역 - 상기 화소부 및 상기 화소 구동 회로부의 각각은 다결정 실리콘 반도체막을 가짐 -
    을 포함하고,
    상기 복수의 회로 영역은 LDD(lightly doped drain) 구조를 갖는 박막 트랜지스터들을 포함하고,
    상기 복수의 회로 영역 중 적어도 하나는 제1 유형의 박막 트랜지스터 및 제2 유형의 박막 트랜지스터를 갖고,
    상기 제1 유형의 박막 트랜지스터의 채널을 통해 흐르는 전류 방향의 각도 방위는 상기 제2 유형의 박막 트랜지스터의 채널을 통해 흐르는 전류 방향의 각도 방위와 비평행이 되도록 형성되고,
    상기 복수의 회로 영역은 적어도 한 쌍의, 상기 제1 유형의 박막 트랜지스터를 갖는 제1 회로를 구성하는 제1 유형의 회로 영역 및 상기 제1 및 제2 유형의 박막 트랜지스터를 갖는 제2 회로를 구성하는 제2 유형의 회로 영역을 포함하고,
    상기 제1 유형의 회로 영역 내의 모든 박막 트랜지스터들은 하나의 각도 방위로 그 채널들을 통해 전류들을 흘리고,
    상기 제2 유형의 회로 영역 내의 박막 트랜지스터들의 채널들을 통해 흐르는 전류들의 각도 방위들은 복수개이고,
    상기 제1 유형의 회로 영역에서는, 상기 박막 트랜지스터들의 상기 채널, 소스 영역 및 드레인 영역의 표면의 고저차가 5㎚ 이하이며, 상기 다결정 실리콘 반도체막의 결정립들의 형태는 폭이 0.3㎛ 이상 2㎛ 이하, 길이가 4㎛ 이상의 장방형상이고,
    상기 제2 유형의 회로 영역에서는, 상기 박막 트랜지스터들의 상기 채널, 소스 영역 및 드레인 영역에서의 상기 결정립의 평균 입경이 1㎛ 이하, 또한 표면의 고저차가 20㎚ 이상인 화상 표시 장치.
  6. 제5항에 있어서,
    상기 화소부를 구성하는 상기 박막 트랜지스터들의 채널, 소스 영역 및 드레인 영역 내의 상기 다결정 실리콘 막들에서는,
    결정립의 평균 입경이 1㎛ 이하이고,
    표면의 고저차가 20㎚ 이상이며,
    상기 화소부를 제외한 상기 복수의 회로 영역 중 적어도 하나에서는,
    상기 박막 트랜지스터들의 채널, 소스 영역 및 드레인 영역 내의 상기 다결정 실리콘 막들의 결정립들의 형태는 폭이 0.3㎛ 이상 2㎛ 이하, 길이가 4㎛ 이상의 장방형상이며,
    상기 박막 트랜지스터들의 상기 채널, 상기 소스 영역 및 상기 드레인 영역의 표면의 고저차가 5㎚ 이하인 화상 표시 장치.
  7. 제5항에 있어서,
    상기 화소부를 구성하는 상기 복수의 회로 영역 중 상기 하나를 제외한 상기 복수의 회로 영역의 회로 영역들에서, 상기 박막 트랜지스터들은, 복수 종류의 게이트 절연 재료, 및 복수 종류의 두께를 갖는 화상 표시 장치.
  8. 제5항에 있어서,
    상기 복수의 회로 영역에는, 레벨 시프터 회로 영역, 샘플링 스위치 회로 영역, 버퍼 회로 영역이 포함되고, 적어도 이들 3개의 회로 영역을 구성하는 박막 트랜지스터의 채널 및 소스·드레인 영역은, 평균 입경이 1㎛ 이하, 표면의 고저차가 20㎚ 이상인 다결정 실리콘으로 형성되어 있고, 또한, 상기 복수의 회로 영역에, 박막 트랜지스터의 채널 및 소스·드레인 영역은, 결정립의 형태가, 폭 0.3㎛ 이상 2㎛ 이하, 길이가 4㎛ 이상의 단책 형상이고, 또한 표면의 고저차가 5㎚ 이하인 다결정 실리콘 박막으로 구성된 회로 영역이 적어도 1개 포함되어 있는 것을 특징으로 하는 화상 표시 장치.
  9. 액티브 매트릭스 기판이 제공된 화상 표시 장치로서,
    절연성 기판; 및
    상기 절연성 기판 상에 제조되고 적어도 화소부 및 화소 구동 회로부를 포함하는 복수의 회로 영역 - 상기 화소부 및 상기 화소 구동 회로부의 각각은 다결정 실리콘 반도체막을 가짐 -
    을 포함하고,
    상기 복수의 회로 영역은 LDD 구조를 갖는 박막 트랜지스터들을 포함하고,
    상기 복수의 회로 영역 중 적어도 하나는 제1 유형의 박막 트랜지스터 및 제2 유형의 박막 트랜지스터를 갖고,
    상기 제1 유형의 박막 트랜지스터의 채널을 통해 흐르는 전류 방향의 각도 방위는 상기 제2 유형의 박막 트랜지스터의 채널을 통해 흐르는 전류 방향의 각도 방위와 비평행이 되도록 형성되고,
    상기 복수의 회로 영역은 적어도 한 쌍의, 상기 제1 유형의 박막 트랜지스터를 갖는 제1 회로를 구성하는 제1 유형의 회로 영역 및 상기 제1 및 제2 유형의 박막 트랜지스터를 갖는 제2 회로를 구성하는 제2 유형의 회로 영역을 포함하고,
    상기 제1 유형의 회로 영역 내의 모든 박막 트랜지스터들은 하나의 각도 방위로 그 채널들을 통해 전류들을 흘리고,
    상기 제2 유형의 회로 영역 내의 박막 트랜지스터들의 채널들을 통해 흐르는 전류들의 각도 방위들은 복수개이고,
    상기 제1 유형의 회로 영역에서는, 상기 박막 트랜지스터들의 상기 채널, 소스 영역 및 드레인 영역의 표면의 고저차가 5㎚ 이하이며, 상기 다결정 실리콘 반도체막의 결정립들의 형태는 폭이 0.3㎛ 이상 2㎛ 이하, 길이가 4㎛ 이상의 장방형상이고,
    상기 제2 유형의 회로 영역에서는, 상기 박막 트랜지스터들의 상기 채널, 소스 영역 및 드레인 영역에서의 상기 결정립의 평균 입경이 1㎛ 이하, 또한 표면의 고저차가 20㎚ 이상이고,
    상기 제1 유형의 회로 영역 내의 상기 박막 트랜지스터들의 게이트 절연막들의 두께는 상기 제2 유형의 회로 영역 내의 상기 박막 트랜지스터들의 게이트 절연막들의 두께보다 작은 화상 표시 장치.
  10. 제9항에 있어서,
    상기 화소부를 구성하는 상기 박막 트랜지스터들의 채널, 소스 영역 및 드레인 영역 내의 상기 다결정 실리콘 막들에서는,
    결정립의 평균 입경이 1㎛ 이하이고,
    표면의 고저차가 20㎚ 이상이며,
    상기 화소부를 제외한 상기 복수의 회로 영역 중 적어도 하나에서는,
    상기 박막 트랜지스터들의 채널, 소스 영역 및 드레인 영역 내의 상기 다결정 실리콘 막들의 결정립들의 형태는 폭이 0.3㎛ 이상 2㎛ 이하, 길이가 4㎛ 이상의 장방형상이며,
    상기 박막 트랜지스터들의 상기 채널, 상기 소스 영역 및 상기 드레인 영역의 표면의 고저차가 5㎚ 이하인 화상 표시 장치.
  11. 제9항에 있어서,
    상기 화소부를 구성하는 상기 복수의 회로 영역 중 상기 하나를 제외한 상기 복수의 회로 영역의 회로 영역들에서, 상기 박막 트랜지스터들은, 복수 종류의 게이트 절연 재료, 및 복수 종류의 두께를 갖는 화상 표시 장치.
  12. 제9항에 있어서,
    상기 복수의 회로 영역에는, 레벨 시프터 회로 영역, 샘플링 스위치 회로 영역, 버퍼 회로 영역이 포함되고, 적어도 이들 3개의 회로 영역을 구성하는 박막 트랜지스터의 채널 및 소스·드레인 영역은, 평균 입경이 1㎛ 이하, 표면의 고저차가 20㎚ 이상인 다결정 실리콘으로 형성되어 있고, 또한, 상기 복수의 회로 영역에, 박막 트랜지스터의 채널 및 소스·드레인 영역은, 결정립의 형태가, 폭 0.3㎛ 이상 2㎛ 이하, 길이가 4㎛ 이상의 단책 형상이고, 또한 표면의 고저차가 5㎚ 이하인 다결정 실리콘 박막으로 구성된 회로 영역이 적어도 1개 포함되어 있는 것을 특징으로 하는 화상 표시 장치.
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