JP2001194646A

JP2001194646A - アクティブマトリクス液晶表示装置

Info

Publication number: JP2001194646A
Application number: JP2000004888A
Authority: JP
Inventors: Yoshinori Aono; 義則青野; Hideo Sato; 秀夫佐藤; Yoshiaki Mikami; 佳朗三上; Hiroshi Kageyama; 景山　　寛
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-01-13
Filing date: 2000-01-13
Publication date: 2001-07-19

Abstract

(57)【要約】【課題】走査線が非選択状態のときに、画素回路の薄膜
トランジスタのオフ電流を低減し、良好な表示品質を実
現する。【解決手段】画素回路において複数の薄膜トランジスタ
104a、104bを直列に接続し、その接続点Aには別の薄膜
トランジスタ104cを接続し、薄膜トランジスタ104cのも
う一方の電極を固定電位線駆動回路112に接続して固定
電位とすることで、薄膜トランジスタのドレイン電極と
ソース電極との間に加わる電圧を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置に係
り、特に駆動側基板上に形成した薄膜トランジスタを液
晶駆動用素子として用いる場合の画素回路構成に関す
る。

【０００２】

【従来の技術】図３に示すように、従来のアクティブマ
トリクス液晶表示装置で用いられる画素回路301は、松
本正一著、液晶ディスプレイ技術（産業図書）にて説明
されているように、薄膜形成プロセス技術により駆動側
基板（図示せず）上に形成された信号線302と走査線303
によって区分された部分に、液晶駆動用素子として薄膜
トランジスタ304（Thin Film Transistor、以後TFTと略
する）、導電性で、透明な表示電極305および表示電圧
保持用容量素子306で構成される。TFT304の構成は制御
電極であるゲート電極304g、入力側のドレイン電極304
d、出力側のソース電極304sからなり、各電極は走査線3
03、信号線302、表示電極305および保持容量素子306に
接続されている。また保持容量素子306の他の電極は、
走査線303と並行に配置され、一定の電位に接続された
保持容量線307に接続されている。一方、駆動側基板の
対向側基板上には共通電極（図示せず）が形成され一定
の電位に接続されて駆動される。

【０００３】画素回路301の動作を説明する。走査線303
が選択されると、走査線303には12〜15(V)の電圧が与え
られる。これは信号線に加えられた画像信号Vdを表示電
極305に正しく書き込むことが出来るように、画像信号V
dの最大振幅値（8〜10V）にTFTのしきい値電圧Vth（ス
レッシュホルド電圧：0〜3V）を加え、これに若干余裕
を見た値である。TFT304の導電型がNMOSである場合は、
走査線303に接続されたゲート電極304gの振幅値（以後
ゲート電圧とする）が十分高い電圧になるとTFT304内部
のゲート電極304g直下部の半導体層とゲート絶縁膜との
界面付近にチャネルが形成されてドレイン電極とソース
電極間が導通状態となり、信号線302に印加された画像
信号Vdは、表示電極305および保持容量素子306に印加さ
れる。このとき表示電極に印加された電圧により保持容
量素子306を充電する。

【０００４】画像信号の書込みが完了すると他の走査線
が選択され、直前まで選択していた走査線に接続されて
いたTFTのゲート電圧がVth以下に下がると、チャネルが
無くなってドレイン電極304dとソース電極304s間は非導
通状態となるため両電極間は非常に高い抵抗を示す。一
般に液晶表示装置では、表示電極305の電圧（以後ソー
ス電圧Vsと呼ぶ）は、再び同じ走査線が選択されるまで
の期間中、保たれていなければならず、1/60秒（16.6ミ
リ秒）以上必要とされる。

【０００５】しかしながら信号線302には、当然のこと
ながら他の画素回路の駆動のための画像信号が加えられ
るため、その大きさによってTFT304に影響を及ぼす。

【０００６】図４(a)〜(c)は、液晶駆動方法として知ら
れるドット反転駆動を用いて、液晶表示装置の表示領域
内に画像パターンを表示する場合の様子を示したもので
ある。

【０００７】図４(b)において走査線403aを選択し、表
示領域の水平方向に対して一様に同じ画像信号を書込ん
で表示を完了する。次に先の走査線403aとは異なった走
査線403bを選択してゲート電圧を十分高い電圧に設定し
て、図４(c)に示すように、信号線ごとに振幅値が異な
る画像信号Vdを各信号線402a〜402kに順次加える。この
結果、既に画像信号の書込みが終了している画素回路か
ら同じ信号線をみると、表示電極に印加されている信号
の大きさと、信号線の画像信号の大きさが異なる場合
は、TFTのソース電極とドレイン電極との間に電位差が
生じる。図３の等価回路では、ソース電極304sの電圧Vs
とドレイン電極304dの電圧Vdとの差が電位差となる。

【０００８】この電位差は半導体層内のドレイン電極30
4dまたはソース電極304sのうち、より高い電圧が加わっ
ている電極（高電位側）のゲート電極側と、ゲート電極
304gの端部との間に強い電界が生じ、半導体層内に欠陥
を生じさせ薄膜自身の性能を劣化させる。そのため、両
電極間にはオフ電流Ioffと呼ばれる微弱な電流が流れ
る。オフ電流Ioffにより、保持容量306は順次電荷を放
出し保持電圧が低下してしまい表示品質が損われる。

【０００９】このオフ電流の低減を図るため、TFTの構
造、製造プロセス、構成物質や駆動方法などに改良が重
ねられている。代表的なものとしては複数のTFTを直列
に接続することにより、TFTのドレイン電極とソース電
極間の抵抗値を大きくし、ゲート電極端部との間にかか
る電界を緩和するマルチゲート電極構造や、半導体層内
に導入する不純物の濃度分布により電界が緩和されるこ
とを利用したＬＤＤ（Light Doped Drain）構造が知ら
れている。その他、特開平7-333,653号公報の開示情報
によれば、複数のTFTを直列に接続してマルチゲート構
造のTFTを形成し、中間の接続点の間にもTFTを接続して
これを容量素子として用いている。これにより表示電極
と信号線との電位差が小さくなるようにしている。

【００１０】

【発明が解決しようとする課題】一般にTFTを容量素子
として用いる場合は、TFTのドレイン電極とソース電極
を短絡して容量素子の片側電極を形成し、もう一方のゲ
ート電極との間に薄い絶縁膜を挟み、両電極間に電圧を
供給して動作させるMIS構造（Metal Insulator Semicon
ductor）が知られている。しかし、このようにゲート電
極端子に常に十数Vの電圧を供給する場合、両電極間の
電界強度が大きいため絶縁膜の耐圧確保が課題となるこ
とが予測される。

【００１１】そこで本発明の目的は、オフ電流を低減す
ることにより保持電圧の変動を少なくし、安定な表示品
質を得ることが可能な液晶表示装置を提供することにあ
る。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に本発明は、表示電極をそれぞれ備えた複数の画素部を
マトリクス状に配置した液晶表示装置において、固定電
位を印加するための固定電位駆動手段を備え、前記複数
の画素部の各々は、前記表示電極に接続される、ソース
電極とドレイン電極とが直列接続された第１の薄膜トラ
ンジスタ及び第２の薄膜トランジスタと、当該画素部が
選択されていない場合に、前記２つの薄膜トランジスタ
の接続部と前記固定電位発生部とを接続するスイッチン
グ手段とを有することを特徴とする。

【００１３】

【発明の実施の形態】本発明はその一実施態様におい
て、一対の絶縁性の基板を有し、第１の絶縁性基板上に
形成した複数の信号線と複数の走査線とに区分された各
画素領域内に、それぞれ複数の薄膜トランジスタ、透明
表示電極、容量素子を形成した駆動側基板と、第２の絶
縁性基板であって、第１の絶縁性基板と対向する面に導
電性部材を形成し、液晶駆動電圧の共通電位に接続され
た対向基板とを有する液晶表示装置において、各画素領
域に配置された複数の薄膜トランジスタのうち第１の薄
膜トランジスタと第２の薄膜トランジスタを直列に接続
し、その接続点には上記スイッチング手段として機能す
る第３の薄膜トランジスタを接続し、第３の薄膜トラン
ジスタのもう一方の電極は固定電位に接続することとす
る。

【００１４】本発明の第３の薄膜トランジスタの固定電
位は、例えば上記共通電位と同電位とする。

【００１５】また、本発明記載の薄膜トランジスタは、
第１の薄膜トランジスタ及び第２の薄膜トランジスタの
導電型と、第３の薄膜トランジスタの導電型の種類が異
なる構成とすることが望ましい。これらの第１および第
２の薄膜トランジスタと、第３の薄膜トランジスタのゲ
ート電極を互いに接続することとした。各薄膜トランジ
スタには導電型の種類によらず同じゲート電圧が印加さ
れる。

【００１６】また、本発明の第３の薄膜トランジスタは
ボトムゲート型構造とし、ゲート電極の下部に形成した
半導体層内の不純物の濃度は、半導体層内であってゲー
ト電極の端部に対向する位置から１〜２μmの範囲にお
いて、ゲート電極直下部の不純物濃度より高い構成とす
ることが望ましい。

【００１７】また、本発明の他の実施態様としては、第
３の薄膜トランジスタの電極に接続される固定電位線と
固定電位を駆動する回路を複数組用意し、各画素回路ご
とに異なる電位に接続する構成とした。具体的には、例
えば、信号線を隔てて隣合う画素回路の第３の薄膜トラ
ンジスタに接続する固定電位の大きさが互いに異なるよ
うに固定電位線を配置する。

【００１８】なお、本発明に使用している薄膜トランジ
スタの作製プロセスは特に定めないものとする。すなわ
ち薄膜トランジスタを構成する半導体材料は、例えば単
結晶シリコン、アモルファスシリコン、多結晶シリコン
などが望ましい。

【００１９】また、電界移動度が大きく駆動能力が高い
多結晶シリコンを用いることにより、高速動作、表示輝
度の高輝度化が図れ、また薄膜トランジスタのサイズを
小さくできるため画素部の開口率を損なうことなく精細
度が高い表示装置を実現することができる。

【００２０】以下、図面を参照して本発明を適用したア
クティブマトリクス液晶表示装置を詳しく説明する。

【００２１】図１は本発明によるアクティブマトリクス
液晶表示装置の一実施形態における画素回路を含む要部
構成の一例を示すブロック図である。

【００２２】本実施形態のアクティブマトリクス液晶表
示装置において、駆動側基板上に形成した表示部100に
は、画素回路101が、信号線102と走査線103により分割
された領域に配置されている。画素回路101内部には、
信号線102と走査線103の交差部付近に、第１の薄膜トラ
ンジスタとしてN型導電層のMOS（Metal Oxide Semicond
uctor）型薄膜トランジスタ104a（以下TFTと略する）、
第２のTFTとして同じくNMOS型TFT104b、第３のTFTとし
てP型導電層のMOS型TFT104cと、透明性表示電極105、保
持容量106が配置される。

【００２３】TFT104aのソース電極とTFT104bのドレイン
電極は接続点Aで接続され、信号線102と表示電極105と
の間をTFT104a、TFT104bによって結ぶ。また、TFT104c
のドレイン電極を上記接続点Aに接続し、ソース電極を
固定電位線107に接続する。

【００２４】一方、信号線102は表示信号書込み回路110
に接続され、走査線103は走査線選択回路111に接続され
ている。また、固定電位線107および保持容量線108は走
査線102と並行して配置され、さらに相互に接続してす
べての画素回路101を共通に接続されており、固定電位
線駆動回路112および保持容量線駆動回路113により駆動
される。

【００２５】また液晶素子を挟んで駆動側基板上の表示
電極105に対向して設けた対向基板上の対向電極109は、
対向電極駆動回路114により駆動される。

【００２６】なお、図には示していないが、駆動側基
板、対向基板の両側に偏光板および片側にバックライト
を配置してアクティブマトリクス液晶表示装置が構成さ
れる。

【００２７】また、本実施形態の特徴的構成は、駆動電
圧生成回路、表示メモリ、タイミング信号生成回路等の
各種周辺回路を含むさまざまな形態を備える周知の液晶
表示装置に適用可能である。

【００２８】次に、本発明のアクティブマトリクス液晶
表示装置の動作原理について、図１の構成図および図２
に示す画素回路での駆動波形、図４の表示パターンの概
要を用いて説明する。

【００２９】例えば、図４(a)のような表示をおこなう
場合、表示信号書込み回路110は、図４(c)に示すように
パターンに応じた画像信号を各信号線402a〜402kに出力
する。すなわち液晶表示原理の一例として、Twisted Ne
maticモードにより表示を行う場合、“黒”表示におけ
る液晶駆動電圧は、“白”表示をにおける駆動電圧に比
べて高くなる。

【００３０】図１の表示信号書込み回路110により選択
された信号線Dmは、表示信号書込み回路内のサンプリン
グ回路（図示せず）により映像信号線からサンプリング
した9(V)の振幅値を持つ画像信号電圧Vm1が設定され、
同時にまたTFTの電極の内、信号線と接続されたドレイ
ン電極も同じ電圧に設定される（図２参照）。

【００３１】走査線選択回路111により選択された走査
線Giが12(V)に設定され（以後、選択状態と呼ぶ）、走
査線Giに接続されているTFTのゲート電圧が12（V）にな
ると、ゲート電極とドレイン電極の電位差はTFTのしき
い値Vth以上であるため、TFT104aとTFT104bとはともに
オン状態となって、ドレイン電極とソース電極間が導通
する。このとき画像信号Vm1がTFT104aとTFT104bを介し
て表示電極105（Gi,Dm)に書込まれ、対向電極109との間
に挟まれた液晶素子に電位差が生じて表示が行われる。
これと同時に保持容量106も電圧VH(V)に充電される。次
に他の信号線Dnが選択されると、振幅値VH(V)の画像信
号Vn1がサンプリングされ表示電極（Gi,Dn)に書込まれ
る。

【００３２】以上のように表示電極に画像信号を書き込
んだ後は、走査線の電圧を0(V)に設定すると（以後、非
選択状態と呼ぶ）、ドレイン電極とゲート電極間電圧が
しきい値電圧Vth以下となって、ドレイン電極とソース
電極間のチャネルが無くなりTFT104a、TFT104bをオフ状
態となる。保持容量106は、次に走査線Giが選択される
までその電圧値を保つ。

【００３３】次に、走査線Giに替って走査線Gjを選択す
る。信号線Dmが選択され、信号線から振幅値VH(V)を持
つ画像信号Vm2がサンプリングされ表示電極（Gj,Dm)に
書き込まれる。このとき既に書込みを終了していて、走
査線Giに接続されている表示電極（Gi,Dm)と、選択され
ている信号線Dmとの間には電位差Vdsが生じ、その値はT
FT104aのドレイン電極電圧値とTFT104bのソース電極電
圧値(Vm1-Vm2)となる。

【００３４】例えば、対向基板上の電極の共通電圧値Vc
omを5(V)、表示時のコントラスト比を最大にとれる液晶
の駆動電圧VLCmaxが４(V)とすれば、同じパターンを表
示する場合でも、共通電圧値に対して対称な電圧が印加
されるため、Vm1は(Vcom＋VLCmax)で9(V)、Vm2は(Vcom-
VLCmax)で１(V)となる。よって電位差はVm1-Vm2で表さ
れ、8(V)となる。

【００３５】次に、信号線Dnが選択されて画像信号線か
ら振幅値VL(V)を有する電圧Vn2を表示電極に書き込んだ
場合は、表示電極（Gi,Dn)と信号線Dnとの電位差は（Vn
1−Vn2）である。この場合、液晶駆動の最小電圧を印加
したものとし、VLCminを1(V)とすると、Vn2は(Vcom−VL
Cmin)で4(V)となる。Vn1は9(V)とすると（Vn1-Vn2)は5
(V)となる。以上から同じパターンを表示する場合は、
最大8(V)、“白”表示させた画素との間では、最大5(V)
の電圧が表示電極と信号線に加わる。

【００３６】一方、P型導電層のMOS型TFT104cにおいて
は、TFT104aおよび104bがオン状態のときは、チャネル
が形成しないためオフ状態として動作するのでドレイン
−ソース間は非常に高い抵抗となる。つまりTFT104aお
よびTFT104bの接続点Aからみると、固定電位線107との
間は開放状態である。TFT104aおよびTFT104bがオフ状態
の場合は、チャネルが形成されTFT104cはオン状態とな
って導通し、接続点Aの電位は固定電位の値に設定され
る。

【００３７】ここで固定電位の値として、例えば上記共
通電圧（図４の例では５Ｖ）を選択することにより、表
示電極の電圧と接続点Aの電位差は最大で4(V)となる。
これは従来の電位差に比べて1/2以下となる。なお、本
発明において、この固定電位の値は共通電位だけに限定
されるものではなく、画像信号線に印加され得る最大振
幅値の中心電圧でも良いし、望ましくは液晶素子に直流
電圧が残らない様に中心電圧より多少オフセットした値
でもよい。

【００３８】以上、本実施形態によれば、複数の薄膜ト
ランジスタのうち第１および第２の薄膜トランジスタを
直列に接続する。その接続点に第３の薄膜トランジスタ
の一方の電極を接続し、もう一方の電極を固定電位に接
続する構成とする。また第１および第２の薄膜トランジ
スタの導電型をNMOS型とし、第３の薄膜トランジスタの
導電型をPMOS型とする。各薄膜トランジスタの制御入力
電極であるゲート電極を共通に接続する。

【００３９】走査線が選択されると、ゲート電極と信号
線との間に薄膜トランジスタのしきい値電圧Vth以上の
電圧が加わるため第１、第２の薄膜トランジスタがオン
し、第３の薄膜トランジスタがオフとなる。このとき信
号線Dmからの画像信号が第１、第２の薄膜トランジスタ
を介して表示電極に書込まれる。走査線が非選択状態と
なると第１、第２の薄膜トランジスタがオフし、替って
第３の薄膜トランジスタがオンとなる。

【００４０】このとき表示電極と信号線Dmとの間の薄膜
トランジスタには電位差が生じるため、オフ電流が流れ
ようとする。しかし第１、第２の薄膜トランジスタの接
続点Aの電位が第３の薄膜トランジスタに接続された固
定電位と等しくなるため、表示電極の電圧との電位差は
小さくなる。そのため第２の薄膜トランジスタを流れる
オフ電流は減少し、表示電圧の変動が抑えられる。

【００４１】図５(a)〜(h)は、本発明を適用した液晶表
示装置の画素回路を構成する複数の薄膜トランジスタの
配置例を模式的に示したものである。

【００４２】図５(a)は、半導体層501にリンイオンを導
入したｎ型の導電領域503の長辺の中央部付近に、ボロ
ンイオンを導入して形成したｐ型の導電領域504がT字状
に配置されている。各領域の端部には配線材、または他
の導電領域とのコンタクトを図るためのコンタクトホー
ル505が形成されており、このコンタクトホール505を介
して配線材、透明電極が接続されている。本図では図示
はしていないが画像信号線、透明性表示電極および固定
電位線に接続されている。

【００４３】また、各導電領域503、504は走査配線502
の一部と交差しておりゲート電極として形成されてい
る。したがって、ｎ型の導電領域503はダブルゲート構
造のｎ型薄膜トランジスタとして動作し、ｐ型の導電領
域504はｐ型の薄膜トランジスタとして動作する。

【００４４】その他、図５(b)〜(h)のようにダブルゲー
ト構造のｎ型薄膜トランジスタとｐ型薄膜トランジスタ
の配置を変えてもオフ電流の低下の効果は変らない。

【００４５】本配置例によれば、オフ電流の低下を図る
と共に、従来と同様にさまざまな形状の画素回路を実現
することができる。

【００４６】次に、本発明による画素回路の他の実施形
態について説明する。

【００４７】図６は、オフセット領域を設けたｐ型導電
型の薄膜トランジスタを用いた画素回路の断面図であ
る。図５(g)で示した薄膜トランジスタのA-A線に沿った
断面を示している。

【００４８】本実施形態の画素回路においては、絶縁性
の基板上に半導体層601、絶縁膜層602が積層されてい
る。さらに、ゲート電極603a、603bが積層され幅Ｗにパ
ターニングされている。次に不純物を導入してｎ型導電
領域604、ｐ型導電領域605を形成する。なお、本図の60
7aはn型導電型TFTのドレイン電極、607bはp型導電型TFT
のドレイン電極、608は層間絶縁膜を指す。

【００４９】本実施形態の構成によれば、図に示すよう
にｐ型導電領域605で挟まれた領域606bの幅Wpが、ｎ型
導電領域604で挟まれた領域606aの幅Wnにくらべて（Wp
−Wn）の幅だけ広いため、シート抵抗値が大きくなる。
よって、ゲート電極603bとその直下のp型導電領域605と
の間の電界強度が緩和されるため、オフ電流を更に小さ
くすることができる。

【００５０】次に、本発明によるアクティブマトリクス
液晶表示装置の他の実施形態について図７を参照して説
明する。図７は、図１で示したアクティブマトリクス液
晶表示装置において、固定電位線を2本配置し、各々の
電位線を異なる電位によって駆動する回路を付加した構
成を示したものである。

【００５１】本実施形態において、駆動側基板700上に
はマトリクス状に複数の画素回路701が配置され、各画
素回路701は複数の薄膜トランジスタ704a、704b、704c
と表示電極705、および保持容量706で構成される。また
画素回路701を取囲むように信号線702および走査線703
が形成されている。

【００５２】画素回路701内の第３の薄膜トランジスタ7
04cの電極のうち、固定電位に接続する電極の電圧は、
画素回路の両側の信号線702によって区切られた列によ
って交互に異なるように設定される。すなわち、信号線
DmとDnに挟まれた画素回路列を含む１列おきの画素回路
列群（例えば奇数列群）では、固定電位線駆動回路712A
により固定電位線707aを、対向電極の共通電圧Vcomに最
大液晶駆動電圧VLCmaxの1/2を加えた値の電圧で駆動
し、信号線DnとDoに挟まれた画素回路列を含む１列おき
の画素回路群（例えば偶数列群）では、固定電位線駆動
回路712Bにより固定電位線707bを、対向電極の共通電圧
Vcomから最大液晶駆動電圧VLCmaxの1/2を引いた値の電
圧で駆動する。

【００５３】本実施形態においては、信号線Dmに図４
(ｃ)で示したような正の方向に振幅値VHを持つ画像信号
Vdを印加して表示電極705に書込んだ後に走査線Giを非
選択状態にする。次に走査線Gjを選択し、負の方向に振
幅値−VHを持つ画像信号Vdを印加したとき、表示電極70
5と信号線Dm間の電位差は最大8(V)となる。固定電位線7
07aは先に述べたように7(V)に設定され、画像信号電圧
の最大値が９(V)に設定されているため、薄膜トランジ
スタ704bの電極間の電位差は2(V)となる。

【００５４】したがって図１の実施形態と同様に、薄膜
トランジスタの入力側電極と出力側の電極との電位差を
低減せしめ、オフ電流を抑えることができる。

【００５５】なお、上記の例とは反対に負の振幅値−VH
を持つ画像信号を印加した後で、他の画素回路に正の振
幅値VHを持つ画像信号が信号線に印加されているとき
は、画素回路内の薄膜トランジスタは表示電極705に対
して電荷を供給するように動作するので、オフ電流が流
れることはなく安定な状態を保つ。

【００５６】また、本発明において２つの固定電位線に
印加すべき電圧値は、本実施形態のように(Vcom＋VLCma
x×1/2)及び(Vcom−VLCmax×1/2)の値に限定されるもの
ではなく、TFTのドレイン電極とソース電極の電位差が
０に近づくか、あるいは、トータルでリーク電流の低減
を図ることができるものであれば、他の固定電位値を用
いても良い。画素回路では２つのTFTを用いているが、T
FTのオフ特性がゲート電圧に対してフラットではない。
このため、各TFTに分担させるべき電圧配分としてバラ
ンスがとれて最もシンプルなのは、最大電位差の半分づ
つを分担させる方法である。また、表示電極側に接続さ
れているTFTの電極間電圧をより小さくするように電圧
を分担する構成としても良く、より好ましくは、表示電
極側と信号線側の電圧分担比を１：１〜１：３とする。

【００５７】

【発明の効果】本発明によれば、アクティブマトリクス
液晶表示装置において、画素回路の薄膜トランジスタが
オフ状態の時に、ドレイン電極とソース電極との間に加
わる電圧を小さくできるため、薄膜トランジスタのオフ
電流を低下することが可能となり表示電極の電圧の変動
を抑えることができる。

【００５８】また、本発明によれば、薄膜トランジスタ
の直列接続点に接続した第３の薄膜トランジスタのもう
一方の電極に加える固定電圧を対向側基板の対向電極に
加える電位と同じとしてもよいため、駆動回路を共用す
ることができ、回路規模を増加することなく、オフ電流
を低減することができる。

【００５９】更に、本発明によれば、画素回路内の複数
の薄膜トランジスタを自由に配置することができるた
め、設計者の要求に合わせて、さまざまな画素回路を実
現することができる。

【００６０】更に、本発明によれば、第３の薄膜トラン
ジスタをオフセット型構造とすることによりオフ電流を
更に抑えることができ、良好な表示品質を提供すること
ができる。

【図面の簡単な説明】

【図１】本発明による液晶表示装置の一実施形態におけ
る要部構成例を示すブロック図である。

【図２】図１に示した実施形態における駆動波形を示す
タイミングチャートである。

【図３】従来の液晶表示装置の画素回路を示すブロック
図である。

【図４】図４（ａ）：液晶表示装置の表示状態の一例を
示す説明図である。図４（ｂ）：液晶表示装置の走査線及びデータ線の概略
配置を示す説明図である。図４（ｃ）：液晶表示装置の駆動電圧の印加方法を説明
するための説明図である。

【図５】図５（ａ）：本発明における薄膜トランジスタ
の配置例を示した説明図である。図５（ｂ）：本発明における薄膜トランジスタの配置例
を示した説明図である。図５（ｃ）：本発明における薄膜トランジスタの配置例
を示した説明図である。図５（ｄ）：本発明における薄膜トランジスタの配置例
を示した説明図である。図５（ｅ）：本発明における薄膜トランジスタの配置例
を示した説明図である。図５（ｆ）：本発明における薄膜トランジスタの配置例
を示した説明図である。図５（ｇ）：本発明における薄膜トランジスタの配置例
を示した説明図である。図５（ｈ）：本発明における薄膜トランジスタの配置例
を示した説明図である。

【図６】本発明の画素回路に含まれる第３の薄膜トラン
ジスタ周辺の断面構成を示す説明図である。

【図７】本発明による液晶表示装置の他の実施形態にお
ける要部構成例を示すブロック図である。

【符号の説明】

100…表示部、101…画素回路、102…信号線、103…走査
線、104a、104b、104c…薄膜トランジスタ（TFT）、105
…表示電極、106…保持容量、107…固定電位線、108…
保持容量線、109…対向電極、110…表示信号書き込み回
路、111…走査線選択回路、301…画素回路、302…信号
線、303…走査線、304…薄膜トランジスタ、304g…ゲー
ト電極、304d…ドレイン電極、304s…ソース電極、305
…透明表示電極、306…保持容量素子、307…保持容量
線、402a〜402k…信号線、403a、403b…走査線、501…
半導体層、502…走査線、503…ｎ型導電領域、504…ｐ
型導電領域、505…コンタクトホール、601…半導体層、
602…絶縁膜層、603a、603b…ゲート電極、604…ｎ型導
電層、605…ｐ型導電層、606a、606b…チャネル領域、6
07a…ｎ型導電型TFTのドレイン電極、607b…ｐ型導電型
TFTのドレイン電極、608…層間絶縁膜、700…表示部、7
01…画素回路、702…信号線、703…走査線、704a、704
b、704c…薄膜トランジスタ（TFT）、705…表示電極、7
06…保持容量、707a…固定電位線A、707b…固定電位線
B、708…保持容量線、709…対向電極、710…表示信号書
き込み回路、711…走査線選択回路。

フロントページの続き (72)発明者三上佳朗茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者景山寛茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内Ｆターム(参考） 2H092 JA26 JA28 JA34 JA37 JA46 JB44 KA03 KA04 KA05 NA22 2H093 NA16 NB08 NB12 NC18 NC21 NC40 ND60 NH12 5C006 BB16 BC03 BC06 BC12 BC20 EB05 FA36 5C094 AA22 BA03 BA43 CA19 EA04 EA07 EB05 GA10 5F110 AA06 BB02 BB04 CC02 EE28 GG02 GG12 GG13 GG15 HJ01 HM14 NN73

Claims

【特許請求の範囲】

【請求項１】表示電極をそれぞれ備える複数の画素部を
面配置した液晶表示装置において、固定電位を印加するための固定電位駆動手段を有し、前記複数の画素部の各々は、前記表示電極に接続される、ソース電極とドレイン電極
とを直列接続した第１の薄膜トランジスタ及び第２の薄
膜トランジスタと、当該画素部が選択されていない場合に、前記第１及び第
２の薄膜トランジスタの接続部と前記固定電位駆動手段
を接続するスイッチング手段とを有することを特徴とす
る液晶表示装置。
【請求項２】予め定めた間隔を隔てて液晶を挟持する一
対の絶縁性基板において、第１の絶縁性基板の片側には
複数の走査線と、前記複数の走査線に交差して形成され
た複数の信号線とを備え、前記走査線と前記信号線の交
差領域に形成された薄膜トランジスタ、前記薄膜トラン
ジスタと接続された表示電極、及び前記表示電極に並列
に接続された保持容量素子をそれぞれ備える複数の画素
部をマトリクス状に配置した駆動側基板と、前記駆動側
基板に対向する位置に設けられた第２の絶縁性基板であ
って、前記第２の絶縁性基板上に形成され、一定の電位
に接続された導電性の電極部材を有する対向側基板とを
有するアクティブマトリクス液晶表示装置において、固定電位を印加するための駆動部を有し、前記駆動側基板の各画素部は複数の薄膜トランジスタを
有し、前記複数の薄膜トランジスタのうち、第１の薄膜
トランジスタと第２の薄膜トランジスタとは直列に接続
されており、その接続点に第３の薄膜トランジスタの一
方の電極を接続し、前記第３の薄膜トランジスタのもう
一方の電極を前記固定電位に接続することを特徴とする
アクティブマトリクス液晶表示装置。
【請求項３】請求項２に記載のアクティブマトリクス液
晶表示装置において、前記第３の薄膜トランジスタの電極が接続される固定電
位は、前記対向側基板上に形成された前記導電性の電極
部材が接続された電位と同電位であることを特徴とする
アクティブマトリクス液晶表示装置。
【請求項４】請求項２に記載のアクティブマトリクス液
晶表示装置において、前記第３の薄膜トランジスタの導電型は、前記第１及び
第２の薄膜トランジスタの導電型とは異なり、かつ各々
の薄膜トランジスタの制御電極に印加する制御信号の大
きさが、前記第１及び第２の薄膜トランジスタと前記第
３の薄膜トランジスタとで等しいことを特徴とするアク
ティブマトリクス液晶表示装置。
【請求項５】請求項２に記載のアクティブマトリクス液
晶表示装置において、前記第３の薄膜トランジスタは、自己整合型構造を有し
ており、制御電極直下部の半導体層に含まれる不純物の
濃度分布が、前記半導体層上部の制御電極端部に対向す
る位置から１〜２μmの範囲で、前記制御電極直下部の
不純物濃度より高いことを特徴とするアクティブマトリ
クス液晶表示装置。
【請求項６】請求項２に記載のアクティブマトリクス液
晶表示装置において、前記駆動部は、互いに異なる複数の固定電位を印加する
ものであって、前記第３の薄膜トランジスタが接続される固定電位の大
きさは、隣り合う画素部で互いに異なることを特徴とす
るアクティブマトリクス液晶表示装置。