KR100448702B1 - 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법 - Google Patents

반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법 Download PDF

Info

Publication number
KR100448702B1
KR100448702B1 KR10-2001-0046632A KR20010046632A KR100448702B1 KR 100448702 B1 KR100448702 B1 KR 100448702B1 KR 20010046632 A KR20010046632 A KR 20010046632A KR 100448702 B1 KR100448702 B1 KR 100448702B1
Authority
KR
South Korea
Prior art keywords
latency
value
semiconductor memory
memory device
write
Prior art date
Application number
KR10-2001-0046632A
Other languages
English (en)
Other versions
KR20030012558A (ko
Inventor
이찬용
이정배
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0046632A priority Critical patent/KR100448702B1/ko
Priority to US10/154,734 priority patent/US6636446B2/en
Publication of KR20030012558A publication Critical patent/KR20030012558A/ko
Application granted granted Critical
Publication of KR100448702B1 publication Critical patent/KR100448702B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2218—Late write

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법을 공개한다. 이 장치는 클럭신호에 응답하여 어드레스를 n+m클럭 사이클만큼 지연하는 어드레스 쉬프팅 회로, n값의 캐스 레이턴시와 제1 및 제2동작 신호들을 조합하여 제어신호를 발생하고, 제1동작 신호는 n값의 캐스 레이턴시가 소정 값보다 작고 라이트 레이턴시가 고정되는 것을 나타내고, 제2동작 신호는 n값의 캐스 레이턴시가 소정 값과 같거나 크고 라이트 레이턴시가 가변되는 것을 나타내는 제어신호 발생회로, 및 제어신호에 응답하여 어드레스 쉬프팅 회로로부터 출력되는 n+m클럭 사이클만큼 지연된 어드레스를 발생하는 스위칭 회로로 구성되어 있다. 따라서, 라이트 레이턴시 값이 고정되는 반도체 메모리 장치로 동작할 수 있을 뿐만아니라 라이트 레이턴시 값이 가변되는 반도체 메모리 장치로 동작할 수 있기 때문에 이 장치를 채용하는 시스템의 명령어 버스 효율성이 높아지게 된다.

Description

반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법{Semiconductor memory device and write latency control method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 라이트 레이턴시 동작을 수행할 수 있는 반도체 메모리 장치에 관한 것이다.
종래의 동기형 동적 반도체 메모리 장치(SDRAM; Synchronous Dynamic Random Access Memory Device) 또는 더블 데이터 레이트 동기형 동적 반도체 메모리 장치(DDR SDRAM; Double Data Rate Synchronous Dynamic Random Access Memory Device)는 라이트 레이턴시(write latency) 동작을 지원하고 있다. 라이트 레이턴시 동작은 라이트 명령이 인가된 후 소정 클록 사이클 후에 데이터를 입력하는 것을 말한다. 예를 들면, 라이트 레이턴시가 1이면 라이트 명령이 인가된 후 1클록 사이클 후에 데이터가 입력되는 것을 말하고, 라이트 레이턴시가 3이면 라이트 명령이 인가된 후 3클록 사이클 후에 데이터가 입력되는 것을 말한다.
종래의 라이트 레이턴시 동작을 수행할 수 있는 반도체 메모리 장치는 라이트 레이턴시 값이 일정한 값으로 고정되어 있었다. 그런데, 라이트 레이턴시 값이 일정한 값으로 고정되어 있음으로 인해서 라이트 레이턴시 값이 고정된 반도체 메모리 장치를 채용하는 시스템의 명령어 버스 효율성(command bus efficiency)이 떨어지게 된다는 문제점이 있었다. 이에 따라, 최근에는 라이트 레이턴시 값을 가변적으로 조절할 수 있는 반도체 메모리 장치가 개발되고 있다.
그런데, 캐스 레이턴시(CAS latency)의 값에 무관하게 라이트 레이턴시 값이 고정되는 반도체 메모리 장치와 캐스 레이턴시의 값에 따라 라이트 레이턴시 값이 가변적인 반도체 메모리 장치는 각각의 동작상의 장단점이 있다.
반도체 메모리 장치를 채용하는 시스템의 동작 주파수가 낮아 캐스 레이턴시의 값이 2이하인 경우에는, 버스트 스톱 명령을 사용할 수 있고, 라이트 레이턴시 값이 고정되는 반도체 메모리 장치로 동작하는 것이 명령어 버스 효율성이 증가된다. 그러나, 시스템의 동작 주파수가 높아 캐스 레이턴시의 값이 3이상인 경우에는, 버스트 스톱 명령을 사용할 수 없고, 라이트 레이턴시 값이 캐스 레이턴시 값에 따라 변화하는 반도체 메모리 장치로 동작하는 것이 명령어 버스 효율성이 증가된다.
따라서, 반도체 메모리 장치를 채용하는 시스템의 명령어 버스 효율성을 증가시키기 위해서는 두가지 종류의 반도체 메모리 장치로 모두 동작할 수 있는 반도체 메모리 장치가 요구되고 있다.
본 발명의 목적은 동작 주파수에 따라 라이트 레이턴시 값이 고정된 반도체 메모리 장치로 동작하거나, 라이트 레이턴시 값이 가변적인 반도체 메모리 장치로 동작하므로써 시스템의 명령어 버스 효율성을 높일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 라이트 레이턴시 제어방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 클럭신호에 응답하여 어드레스를 n+m 클럭 사이클만큼 지연하는 어드레스 쉬프팅 회로, n값의 캐스 레이턴시와 제1 및 제2동작 신호들을 조합하여 제어신호를 발생하고, 상기 제1동작 신호는 상기 n값의 캐스 레이턴시가 소정 값보다 작고 라이트 레이턴시가 고정되는 것을 나타내고, 상기 제2동작 신호는 상기 n값의 캐스 레이턴시가 소정 값과 같거나 크고 상기 라이트 레이턴시가 가변되는 것을 나타내는 제어신호 발생회로, 및 상기 제어신호에 응답하여 상기 어드레스 쉬프팅 회로로부터 출력되는 상기 n+m클럭 사이클만큼 지연된 어드레스를 발생하는 스위칭 회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 라이트 레이턴시 제어방법은 클럭신호에 응답하여 어드레스를 n+m 클럭 사이클만큼 지연하는 단계, n값의 캐스 레이턴시가 소정 값보다 작고 라이트 레이턴시가 고정되면 상기 n값의 캐스 레이턴시와 제1동작 신호를 조합하여 제1제어신호를 발생하는 단계, 상기 n값의 캐스 레이턴시가 상기 소정 값과 동일하거나 크고 상기 라이트 레이턴시가 가변되면 상기 n값의 캐스 레이턴시와 제2동작 신호를 조합하여 제2제어신호를 발생하는 단계, 및 상기 제1 및 제2제어신호의 하나에 응답하여 상기 n+m클럭 사이클만큼 지연된 어드레스를 발생하는 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 더블 데이터 레이트 동기형 동적 반도체 메모리 장치의 블록도이다.
도2a는 도1에 나타낸 반도체 메모리 장치의 리드, 라이트 동작을 설명하기 위한 동작 타이밍도이다.
도2b는 라이트 레이턴시 값이 (캐스 레이턴시의 값-1)로 가변적이고, 버스트 스톱 명령을 사용할 수 없는 반도체 메모리 장치로 동작하는 경우의 리드, 라이트 동작을 설명하기 위한 동작 타이밍도이다.
도3a는 도1에 나타낸 반도체 메모리 장치의 리드, 라이트 동작을 설명하기 위한 동작 타이밍도이다.
도3b는 라이트 레이턴시 값이 (캐스 레이턴시의 값-1)로 가변적인 반도체 메모리 장치로 동작하는 경우의 리드, 라이트 동작을 설명하기 위한 동작 타이밍도이다.
도4는 본 발명의 더블 데이터 레이트 동기형 동적 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도5는 도4에 나타낸 라이트 어드레스 발생회로, 스위칭 회로, 및 제어신호 발생회로의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법을 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 더블 데이터 레이트 동기형 동적 반도체 메모리 장치의 블록도로서, 명령어 버퍼(10), 명령어 디코더(12), 모드 설정 레지스터(14), 어드레스 버퍼(16), 로우 어드레스 래치(18), 컬럼 어드레스 래치(20), 라이트 어드레스 발생회로(22), 버스트 카운터(24), 클록신호 버퍼(26), 데이터 스트로우브 신호 버퍼(28), 데이터 입력 버퍼(30), 제1, 제2데이터 발생회로(32), 데이터 순서 제어회로(34), 로우 어드레스 디코더(36), 제1 및 제2컬럼 어드레스 디코더(38), 및 제1 및 제2 메모리 셀 어레이(40)로 구성되어 있다.
도1에 나타낸 블록도는 라이트 동작을 수행하는 경우의 블록들과 신호들을 중심으로 나타낸 것으로, 2비트 프리페치 동작을 수행하는 경우의 반도체 메모리 장치의 블록도를 나타내는 것이다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령어 버퍼(10)는 외부로부터 인가되는 명령어, 즉, 반전 칩 선택신호(CSB), 반전 컬럼 어드레스 스트로우브 신호(CASB), 반전 로우 어드레스 스트로우브 신호(RASB), 및 반전 라이트 인에이블 신호(WEB)를 버퍼한다. 명령어 디코더(12)는 명령어 버퍼(10)로부터 출력되는 신호들을 디코딩하여 액티브 명령(ACT), 모드 설정 명령(MRS), 리드 명령(RD), 라이트 명령(WR), 및 버스트 스톱 명령(BS)을 발생한다. 모드 설정 레지스터(14)는 모드 설정 명령(MRS)이 인가되면 어드레스 버퍼(16)로부터 출력되는 데이터를 저장하고, 캐스 레이턴시신호(CL), 및 버스트 길이 신호(BL)를 발생한다. 어드레스 버퍼(16)는 외부로부터 인가되는 어드레스(A0 ~ An)를 버퍼한다. 로우 어드레스 래치(18)는 액티브 명령(ACT)에 응답하여 어드레스 버퍼(16)의 출력신호를 래치한다. 컬럼 어드레스 래치(20)는 라이트 명령(WR)에 응답하여 어드레스 버퍼(16)의 출력신호를 래치한다. 라이트 어드레스 발생회로(22)는 컬럼 어드레스 래치(20)로부터 출력되는 라이트 컬럼 어드레스(WCA)를 소정 클록 사이클만큼 지연하여 출력한다. 버스트 카운터(24)는 버스트 길이 신호(BL)에 응답하여 라이트 어드레스 발생회로(22)의 출력신호를 입력하고 버스트 길이(BL)만큼 카운팅한다. 이때, 명령어 디코더(12)로부터 캐스 레이턴시(CL) 값만큼 지연되어 버스트 스톱 명령(BS)이 입력되면 카운팅을 종료한다. 클록신호 버퍼(26)는 외부로부터 인가되는 클록신호(CLK)를 버퍼하여 버퍼된 클록신호(PCLK)를 발생한다. 데이터 스트로우브 버퍼(28)는 외부로부터 인가되는 데이터 스트로우브 신호(DS)를 버퍼하여 버퍼된 데이터 스트로우브 신호(PDS)를 발생한다. 데이터 입력 버퍼(30)는 데이터 스트로우브 신호(PDS)의 상승 천이와 하강 천이에 응답하여 외부로부터 인가되는 데이터를 버퍼하여 출력한다. 이때, 데이터 입출력 핀들 각각을 통하여 1클록 사이클내에 2비트의 데이터가 데이터 입력버퍼(30)로 입력된다. 즉, 2비트의 데이터가 프리페치된다. 제1, 제2데이터 발생회로(32)는 클록신호(PCLK)에 응답하여 데이터 입력 버퍼(30)로부터 연속적으로 출력되는 2비트의 데이터를 병렬로 변환하여 출력한다. 데이터 순서 제어회로(34)는 컬럼 어드레스 래치(20)로부터 출력되는 최하위 비트 컬럼 어드레스(CA0)에 응답하여 데이터의 순서를 제어한다. 즉, 최하위 비트 컬럼 어드레스(CA0)가 0인 경우에는 제1, 제2데이터 발생회로(32)로부터 출력되는 데이터를 그대로 출력하고, 1인 경우에는 제1, 제2데이터 발생회로(32)로부터 출력되는 데이터를 바꾸어서 출력한다. 로우 어드레스 디코더(36)는 로우 어드레스 래치(18)로부터 출력되는 데이터를 디코딩하여 k개의 워드 라인들(WL1, ..., WLk)중의 하나의 워드 라인을 선택한다. 제1, 제2컬럼 어드레스 디코더들(38) 각각은 버스트 카운터(24)로부터 출력되는 컬럼 어드레스를 디코딩하여 j개의 컬럼 선택신호들(Y1, ..., Yj)중의 하나의 컬럼 선택신호를 발생한다. 제1, 제2메모리 셀 어레이들(40) 각각은 데이터 순서 제어회로(34)로부터 출력되는 데이터를 동시에 저장한다.
도1에 나타낸 블록도는 캐스 레이턴시의 값이 2이하인 경우에 버스트 스톱 명령(BS)을 사용할 수 있으며, 라이트 레이턴시가 고정된 반도체 메모리 장치의 구성을 나타내는 것이다.
타이밍도를 이용하여 라이트 레이턴시 값이 고정되는 경우와 라이트 레이턴시 값이 캐스 레이턴시 값에 따라 가변되는 경우의 명령어 버스 효율성에 있어서의 장단점을 살펴보면 다음과 같다.
도2a는 도1에 나타낸 반도체 메모리 장치의 리드, 라이트 동작을 설명하기 위한 동작 타이밍도로서, 캐스 레이턴시의 값이 2이고, 버스트 길이가 4로 고정되고, 출력 데이터와 입력 데이터사이의 갭이 1클럭 사이클인 경우의 동작을 설명하기 위한 동작 타이밍도이다. 도2a에서, CLK는 클럭신호를, CMD는 명령 신호를, DQ는 리드 및 라이트 데이터를 나타내는 것이다.
도2a에서, 리드 명령(RD)이 인가되고, 리드 명령(RD)이 인가된 후 1클럭 사이클 후에 버스트 스톱 명령(BS)이 인가되면, 리드 명령(RD)이 인가된 후 2클럭 사이클 후에 출력 데이터(DO1, DO2)가 출력되고, 버스트 스톱 명령(BS)에 의해서 출력 데이터의 발생이 정지된다. 리드 명령(RD)이 인가된 후 3클럭 사이클 후에 라이트 명령(WR)이 인가되고, 라이트 명령(WR)이 인가된 후 1클럭 사이클 후에 입력 데이터(DI1, DI2, DI3, DI4)가 입력된다.
도2b는 라이트 레이턴시 값이 (캐스 레이턴시의 값-1)로 가변적이고, 버스트 스톱 명령을 사용할 수 없는 반도체 메모리 장치로 동작하는 경우의 리드, 라이트 동작을 설명하기 위한 동작 타이밍도로서, 캐스 레이턴시의 값이 2이고, 버스트 길이가 4이고, 입력 데이터와 출력 데이터사이의 갭이 1클럭 사이클인 경우의 동작을 설명하기 위한 동작 타이밍도이다.
도2b에서, 리드 명령(RD)이 인가되고, 리드 명령(RD)이 인가된 후 2클럭 사이클 후에 출력 데이터(DO1, DO2, DO3, DO4)가 출력된다. 그리고, 리드 명령(RD)이 인가된 후 4클럭 사이클 후에 라이트 명령(WR)이 인가되고, 라이트 레이턴시가 1이므로 라이트 명령(WR)이 인가된 후 1클럭 사이클 후에 입력 데이터(DI1, DI2, DI3, DI4)가 입력된다.
즉, 도2a에 나타낸 바와 같이 캐스 레이턴시(CL)의 값이 2, 라이트 레이턴시(WL)의 값이 1로 고정되어 있고, 버스트 스톱 명령(BS)을 사용할 수 있는 반도체 메모리 장치로 동작하는 경우에는 리드 명령(RD)이 인가된 후 3클럭 사이클 후에 라이트 명령(WR)이 인가될 수 있지만, 도2b에 나타낸 바와 같이 캐스 레이턴시(CL)의 값이 2이고, 라이트 레이턴시(WL)의 값이 가변적이고, 버스트 스톱 명령(BS)을 사용할 수 없는 반도체 메모리 장치로 동작하는 경우에는 리드 명령(RD)이 인가된 후 4클럭 사이클 후에 라이트 명령(WR)이 인가될 수 있다.
따라서, 도2a에 나타낸 바와 같이 캐스 레이턴시의 값이 2이고, 라이트 레이턴시의 값이 1이고, 버스트 스톱 명령(BS)을 사용할 수 있는 반도체 메모리 장치로 동작하는 경우가 캐스 레이턴시의 값이 2이고, 라이트 레이턴시의 값이 가변적이고, 버스트 스톱 명령을 사용할 수 없는 반도체 메모리 장치로 동작하는 경우에 비해서 명령어 버스 효율성을 높일 수 있다.
도3a는 도1에 나타낸 반도체 메모리 장치의 리드, 라이트 동작을 설명하기 위한 동작 타이밍도로서, 캐스 레이턴시의 값이 4, 버스트 길이가 4, 라이트 레이턴시의 값이 1로 고정되고, 입력 데이터와 출력 데이터사이의 갭(gap)이 1클럭 사이클인 경우의 동작을 설명하기 위한 동작 타이밍도이다.
클럭 신호(CLK)의 상승 엣지에서 리드 명령(RD)이 인가되면, 4클럭 사이클 후에 클럭신호(CLK)의 상승 엣지와 하강 엣지에 응답하여 연속적으로 4개의 출력 데이터(DO1, DO2, DO3, DO4)를 발생한다. 그리고, 라이트 명령(WR)이 인가되면, 라이트 명령(WR)이 인가된 후 1클럭 사이클 후에 클럭신호(CLK)의 상승 엣지와 하강 엣지에 응답하여 연속적으로 4개의 입력 데이터(DI1, DI2, DI3, DI4)를 발생한다.
즉, 도1에 나타낸 반도체 메모리 장치가 캐스 레이턴시의 값이 4, 버스트 길이가 4, 라이트 레이턴시 값이 1로 고정된 반도체 메모리 장치로 동작하는 경우에 리드 명령(RD)이 인가된 후 6사이클 후에 라이트 명령(WR)이 인가될 수 있다.
도3b는 라이트 레이턴시 값이 (캐스 레이턴시의 값-1)로 가변적인 반도체 메모리 장치로 동작하는 경우의 리드, 라이트 동작을 설명하기 위한 동작 타이밍도로서, 캐스 레이턴시의 값이 4이고, 버스트 길이가 4이고, 라이트 레이턴시 값이 3이고, 입력 데이터와 출력 데이터사이의 갭이 1클럭 사이클인 경우의 동작을 설명하기 위한 동작 타이밍도이다.
리드 명령(RD)이 인가된 후 4클럭 사이클 후에 출력 데이터(DO1, DO2, DO3, DO4)가 출력된다. 그리고, 라이트 레이턴시가 3이고, 입력 데이터와 출력 데이터사이의 갭이 1클럭 사이클이므로 리드 명령(RD)이 인가된 후 4클럭 사이클 후에 라이트 명령이 인가될 수 있다. 라이트 명령(WR)이 인가된 후 3사이클 후에 입력 데이터(DI1, DI2, DI3, DI4)가 입력된다.
즉, 도3a에 나타낸 바와 같이 반도체 메모리 장치의 라이트 레이턴시(WL) 값이 1로 고정되어 있는 경우에는 라이트 명령(WR)이 인가된 후 6클럭 사이클 후에 리드 명령(RD)이 인가될 수 있지만, 도3b에 나타낸 바와 같이 반도체 메모리 장치의 라이트 레이턴시(WL) 값이 캐스 레이턴시(CL) 값에 따라 가변적인 경우에는 라이트 명령(WR)이 인가된 후 4클럭 사이클 후에 리드 명령(RD)이 인가될 수 있다. 따라서, 명령어 버스 효율성이 커지게 된다.
따라서, 시스템 설계자 입장에서는 동작 주파수를 낮게 가져가는 경우에는 캐스 레이턴시 값을 2이하로 하고, 라이트 레이턴시 값을 고정하고, 버스트 스톱 명령을 사용하는 반도체 메모리 장치로 동작하게 하고, 동작 주파수를 높게 가져가는 경우에는 동작 주파수가 높으므로 버스트 스톱 명령을 사용할 수 없게 하고, 캐스 레이턴시 값을 3이상으로 하고, 라이트 레이턴시 값을 가변할 수 있는 반도체 메모리 장치로 동작하게 함으로써 명령어 버스 효율성을 높일 수 있다.
도4는 본 발명의 더블 데이터 레이트 동기형 동적 반도체 메모리 장치의 구성을 나타내는 블록도로서, 도1에 나타낸 블록도에 스위칭 회로(50), 및 제어신호 발생회로(52)가 추가되어 구성되고, 라이트 어드레스 발생회로(22')와 모드 설정 레지스터(14')의 기능이 도1에 나타낸 모드 설정 레지스터(14)의 구성과 달라지는 것이 상이하다.
도4에서, 도1에 나타낸 블록들과 동일한 블록들은 동일 번호로 나타내었다.
도4에 나타낸 블록들중 도1에 나타낸 블록들과 동일한 블록들의 기능은 도1에 나타낸 동작 설명을 참고로 하면 쉽게 알 수 있을 것이고, 여기에서는 추가되는 블록들의 기능과 모드 설정 레지스터(14')의 기능을 설명하기로 한다.
모드 설정 레지스터(14')는 모드 설정 명령(MRS)이 발생되면 어드레스 버퍼(16)를 통하여 출력되는 캐스 레이턴시 신호(CL), 버스트 길이 신호(BL), 제1반도체 메모리 장치 동작 지정 신호(M1), 및 제2반도체 메모리 장치 동작 지정 신호(M2)를 저장한다. 즉, 도1에 나타낸 종래의 모드 설정 레지스터(14)는 캐스 레이턴시 신호(CL), 버스트 길이 신호(BL)를 저장하면 되었으나, 본 발명에서는 제1반도체 메모리 장치 동작 지정 신호(M1)와 제2반도체 메모리 장치 동작 지정 신호(M2)를 함께 입력해야 한다.
여기에서, 제1반도체 메모리 장치 동작 지정 신호(M1)는 반도체 메모리 장치를 캐스 레이턴시(CL) 값이 2이하이고, 버스트 스톱 명령(BS)을 사용할 수 있으며, 라이트 레이턴시(CL) 값이 고정되는 반도체 메모리 장치로 동작하도록 지정하기 위한 신호이며, 제2반도체 메모리 장치 동작 지정 신호(M2)는 반도체 메모리 장치를 캐스 레이턴시(CL) 값이 3이상이고, 버스트 스톱 명령(BS)을 사용할 수 없으며, 라이트 레이턴시 값이 캐스 레이턴시 값에 따라 변화하는 반도체 메모리 장치로 동작하도록 지정하기 위한 신호이다.
제어신호 발생회로(52)는 캐스 레이턴시(CL) 값이 2이하이고, 제1반도체 메모리 장치 동작 지정 신호(M1)가 발생되면 라이트 레이턴시(WL) 값을 고정하기 위한 제어신호(C1 ~ Cm)를 발생한다. 그리고, 캐스 레이턴시(CL) 값이 3이상이고, 제2반도체 메모리 장치 동작 지정 신호(M2)가 발생되면 라이트 레이턴시(WL) 값이 캐스 레이턴스(CL) 값에 따라 변화하도록 하기 위한 제어신호(C1 ~ Cm)를 발생한다.
스위칭 회로(50)는 제어신호(C1 ~ Cm)에 응답하여 라이트 어드레스 발생회로(22')의 출력신호를 버스트 카운터(24)로 출력한다.
라이트 어드레스 발생회로(22')는 클럭신호(PCLK)에 응답하여 라이트 어드레스 래치(20)로부터 출력되는 라이트 컬럼 어드레스(WCA)를 쉬프트하여 출력한다. 도1에 나타낸 라이트 어드레스 발생회로(22)는 라이트 레이턴시(WL) 값이 고정되어 있으므로 고정된 클럭 사이클만큼 쉬프팅하여 출력하면 되지만, 도4에 나타낸 라이트 어드레스 발생회로(22')는 캐스 레이턴시 값(CL)에 따라 변화하는 클럭 사이클의 수만큼 쉬프팅하여 출력한다.
도5는 도4에 나타낸 라이트 어드레스 발생회로(22'), 스위칭 회로(50), 및 제어신호 발생회로(52)의 실시예의 회로도로서, 라이트 레이턴시(WL)를 (캐스 레이턴시(CL)의 값-1)로 가변할 수 있는 즉, 라이트 레이턴시(WL)를 1에서 5까지 가변할 수 있는 회로 구성을 나타내는 것이다.
도5에서, 라이트 어드레스 발생회로(22')는 인버터(I1), CMOS전송 게이트들(C1, C2), 인버터들(I2, I3)로 구성된 래치(L1), 및 인버터들(I4, I5)로 구성된 래치(L2)로 이루어진 5개의 1비트 레지스터들(22'-1 ~ 22'-5)이 직렬 연결되어 구성되어 있다. 즉, 라이트 어드레스 발생회로(22')는 5비트 직렬 쉬프트 레지스터로 구성되어 클럭신호(PCLK)에 응답하여 라이트 컬럼 어드레스(WCA)를 쉬프팅하여 출력한다. 스위칭 회로(50)는 제어신호들(C1 ~ C5) 각각에 응답하여 온되는 스위치들(SW1 ~ SW5)로 구성되어 있다. 제어신호 발생회로(52)는 인버터들(I6 ~ I11)과 NAND게이트들(NA1 ~ NA4)로 구성되어 있다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
라이트 어드레스 발생회로(22')는 클럭신호(PCLK)에 응답하여 라이트 컬럼 어드레스(WCA)를 쉬프팅하여 출력한다. 1비트 쉬프트 레지스터들(22'-1 ~ 22'-5) 각각은 라이트 컬럼 어드레스를 1클럭 사이클 내지 5클럭 사이클 쉬프팅하여 출력한다. 스위칭 회로(50)의 스위치들(SW1 ~ SW5) 각각은 제어신호들(C1 ~ C5) 각각에 응답하여 온되어 1클럭 사이클 내지 5클럭 사이클 지연된 라이트 컬럼 어드레스(WCA)를 라이트 컬럼 출력 어드레스(WCAO)로 발생한다. 제어신호 발생회로(52)의 인버터들(I6, I7)은 캐스 레이턴시 신호(CL2)(또는, 제1반도체 메모리 장치 동작 지정 신호(M1))가 발생되면 제어신호(C1)을 발생하고, NAND게이트(NA1)와 인버터(I8)는 캐스 레이턴시 신호(CL3)와 제2반도체 메모리 장치 동작 지정 신호(M2)가 발생되면 제어신호(C2)를 발생하고, NAND게이트(NA2)와 인버터(I9)는 캐스 레이턴시 신호(CL4)와 제2반도체 메모리 장치 동작 지정 신호(M2)가 발생되면 제어신호(C3)를 발생하고, NAND게이트(NA3)와 인버터(I10)는 캐스 레이턴시 신호(CL5)와 제2반도체 메모리 장치 동작 지정 신호(M2)가 발생되면 제어신호(C4)를 발생하고, NAND게이트(NA4)와 인버터(I11)는 캐스 레이턴시 신호(CL6)와 제2반도체 메모리 장치 동작 지정 신호(M2)가 발생되면 제어신호(C5)를 발생한다. 즉, 제어신호(C1)가 발생되면 스위치(SW1)가 온되어 1클럭 사이클 지연된 어드레스를 라이트 컬럼 출력 어드레스(WCAO)로 출력하고, 제어신호(C2)가 발생되면 스위치(SW2)가 온되어 2클럭 사이클 지연된 어드레스를 라이트 컬럼 출력 어드레스(WCAO)로 출력한다. 마찬가지 방법으로, 제어신호(C5)가 발생되면 스위치(SW5)가 온되어 5클럭 사이클 지연된 어드레스를 라이트 컬럼 출력 어드레스(WCAO)로 출력한다.
제1반도체 메모리 장치 동작 지정 신호(M1)가 발생되어 제1반도체 메모리 장치로 동작하든지, 제2반도체 메모리 장치 동작 지정 신호(M2)가 발생되어 제2반도체 메모리 장치로 동작하든지간에 캐스 레이턴시(CL)가 2로 지정되는 경우에는 1클럭 사이클 지연된 라이트 컬럼 어드레스(WCA)를 라이트 컬럼 출력 어드레스(WCAO)로 발생한다.즉, 본 발명의 반도체 메모리 장치는 캐스 레이턴시의 값을 2이하로 설정하고, 버스트 스톱 명령을 사용하고자 하면 제1반도체 메모리 장치 동작 지정 신호(M1)를 발생하고, 캐스 레이턴시의 값을 3이상으로 설정하고, 캐스 레이턴시의 값에 따라 라이트 레이턴시의 값을 가변하고자 하면 제2반도체 메모리 장치 동작 지정 신호(M2)를 발생한다. 따라서, 본 발명의 반도체 메모리 장치를 채용하는 시스템의 명령어 버스 효율성을 높일 수 있다.상술한 실시예의 라이트 어드레스 발생회로(22')는 라이트 컬럼 어드레스(WCA)를 캐스 레이턴시(CL)의 값-1클럭 사이클만큼 지연하는 회로 구성을 나타내었으나, 경우에 따라서는 라이트 컬럼 어드레스(WCA)를 캐스 레이턴시(CL)의 값에서 -1클럭 사이클보다 작거나, 큰 클럭 사이클만큼 지연하도록 구성할 수도 있다.
상술한 실시예의 반도체 메모리 장치는 모드 설정 레지스터로 인가되는 캐스 레이턴시 값을 달리 지정함에 의해서 패키지 상태에서 제1반도체 메모리 장치로 동작하게 하거나, 제2반도체 메모리 장치로 동작하게 하는 방법을 나타내었다.
그러나, 제1반도체 메모리 장치 동작 지정 신호(M1)와 제2반도체 메모리 장치 동작 지정 신호(M2)를 퓨즈 옵션, 또는 메탈 옵션에 의해서 고정함으로써 두가지 반도체 메모리 장치중 하나의 반도체 메모리 장치로 동작하게 하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법은 라이트 레이턴시 값이 고정되는 반도체 메모리 장치로 동작할 수 있을 뿐만아니라 라이트 레이턴시 값이 가변되는 반도체 메모리 장치로 동작할 수 있기 때문에 이 장치를 채용하는 시스템의 명령어 버스 효율성이 높아지게 된다.

Claims (10)

  1. 클럭신호에 응답하여 어드레스를 n+m 클럭 사이클만큼 지연하는 어드레스 쉬프팅 회로;
    n값의 캐스 레이턴시와 제1 및 제2동작 지정 신호들을 조합하여 제어신호를 발생하고, 상기 제1동작 지정 신호는 상기 n값의 캐스 레이턴시가 소정 값보다 작고 라이트 레이턴시가 고정되는 것을 나타내고, 상기 제2동작 지정 신호는 상기 n값의 캐스 레이턴시가 소정 값과 같거나 크고 상기 라이트 레이턴시가 가변되는 것을 나타내는 제어신호 발생회로; 및
    상기 제어신호에 응답하여 상기 어드레스 쉬프팅 회로로부터 출력되는 상기 n+m클럭 사이클만큼 지연된 어드레스를 발생하는 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    모드 설정 명령이 인가되면 외부로부터 인가되는 상기 n값의 캐스 레이턴시 신호들 및 제1, 제2동작 지정 신호들을 저장하고 출력하는 모드 설정 레지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 모드 설정 명령이 인가되면 외부로부터 인가되는 상기 n값의 캐스 레이턴시 신호들을 저장하고 출력하는 모드 설정 레지스터; 및
    상기 제1, 제2동작 지정 신호들을 프로그램하기 위한 프로그램 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 어드레스는
    컬럼 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 라이트 레이턴시 값은
    상기 n에서 1을 뺀 값으로 정해지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 클럭신호에 응답하여 어드레스를 n+m 클럭 사이클만큼 지연하는 단계;
    n값의 캐스 레이턴시가 소정 값보다 작고 라이트 레이턴시가 고정되면 상기 n값의 캐스 레이턴시와 제1동작 지정 신호를 조합하여 제1제어신호를 발생하는 단계;
    상기 n값의 캐스 레이턴시가 상기 소정 값과 동일하거나 크고 상기 라이트 레이턴시가 가변되면 상기 n값의 캐스 레이턴시와 제2동작 지정 신호를 조합하여 제2제어신호를 발생하는 단계; 및
    상기 제1 및 제2제어신호의 하나에 응답하여 상기 n+m클럭 사이클만큼 지연된 어드레스를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 라이트 레이턴시 제어방법.
  7. 제6항에 있어서, 상기 n값의 캐스 레이턴시 신호들과 상기 제1, 제2동작 지정 신호들은
    모드 설정 명령이 인가되면 외부로부터 모드 설정 수단으로 인가되는 것을 특징으로 하는 반도체 메모리 장치의 라이트 레이턴시 제어방법.
  8. 제6항에 있어서, 상기 n값의 캐스 레이턴시 신호들은
    상기 모드 설정 명령이 인가되면 외부로부터 상기 모드 설정 수단으로 인가되고,
    상기 제1, 제2동작 지정 신호들은
    프로그램 수단에 의해서 고정되는 것을 특징으로 하는 반도체 메모리 장치의 라이트 레이턴시 제어방법.
  9. 제6항에 있어서, 상기 어드레스는
    컬럼 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 라이트 레이턴시 제어방법.
  10. 제6항에 있어서, 상기 라이트 레이턴시 값은
    상기 n에서 1을 뺀 값으로 정해지는 것을 특징으로 하는 반도체 메모리 장치의 라이트 레이턴시 제어방법.
KR10-2001-0046632A 2001-08-01 2001-08-01 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법 KR100448702B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2001-0046632A KR100448702B1 (ko) 2001-08-01 2001-08-01 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법
US10/154,734 US6636446B2 (en) 2001-08-01 2002-05-24 Semiconductor memory device having write latency operation and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0046632A KR100448702B1 (ko) 2001-08-01 2001-08-01 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법

Publications (2)

Publication Number Publication Date
KR20030012558A KR20030012558A (ko) 2003-02-12
KR100448702B1 true KR100448702B1 (ko) 2004-09-16

Family

ID=19712790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0046632A KR100448702B1 (ko) 2001-08-01 2001-08-01 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법

Country Status (2)

Country Link
US (1) US6636446B2 (ko)
KR (1) KR100448702B1 (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3792602B2 (ja) * 2002-05-29 2006-07-05 エルピーダメモリ株式会社 半導体記憶装置
US6934199B2 (en) 2002-12-11 2005-08-23 Micron Technology, Inc. Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
KR100596427B1 (ko) * 2003-12-30 2006-07-07 주식회사 하이닉스반도체 동작시 전류소모를 줄일 수 있는 반도체 메모리 장치
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
KR100624261B1 (ko) * 2004-04-20 2006-09-18 주식회사 하이닉스반도체 디디알 에스디램의 데이터 입력 장치 및 방법
US7099221B2 (en) * 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7054222B2 (en) * 2004-07-19 2006-05-30 Micron Technology, Inc. Write address synchronization useful for a DDR prefetch SDRAM
US6965537B1 (en) 2004-08-31 2005-11-15 Micron Technology, Inc. Memory system and method using ECC to achieve low power refresh
KR100641937B1 (ko) * 2004-11-15 2006-11-02 주식회사 하이닉스반도체 동기 반도체 메모리 장치
KR100636930B1 (ko) 2004-12-28 2006-10-19 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브신호 발생회로
KR100605572B1 (ko) * 2005-06-30 2006-07-31 주식회사 하이닉스반도체 반도체메모리소자
KR100745402B1 (ko) * 2006-02-24 2007-08-02 삼성전자주식회사 반도체 메모리 장치의 입력회로 및 그 제어 방법
KR100753421B1 (ko) * 2006-06-19 2007-08-31 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 래치 회로
KR100799124B1 (ko) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 동기식 반도체 메모리 소자 및 그의 구동방법
KR100748461B1 (ko) * 2006-09-13 2007-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 회로 및 방법
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
KR100851996B1 (ko) * 2007-02-12 2008-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로 및 방법
KR100881133B1 (ko) * 2007-06-27 2009-02-02 주식회사 하이닉스반도체 컬럼 어드레스 제어 회로
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
KR100948080B1 (ko) * 2008-06-30 2010-03-16 주식회사 하이닉스반도체 반도체 메모리 소자
KR101009336B1 (ko) * 2008-12-31 2011-01-19 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동 방법
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
KR101047059B1 (ko) * 2009-10-30 2011-07-06 주식회사 하이닉스반도체 반도체 메모리 장치
KR101027695B1 (ko) * 2009-10-30 2011-04-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR101097441B1 (ko) * 2009-12-29 2011-12-23 주식회사 하이닉스반도체 반도체 집적회로
KR101131554B1 (ko) 2010-03-31 2012-04-04 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 커맨드 버퍼 및 이를 포함하는 레이턴시 회로
WO2012061633A2 (en) 2010-11-03 2012-05-10 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
KR101215647B1 (ko) * 2011-01-28 2012-12-26 에스케이하이닉스 주식회사 반도체메모리장치
KR102164751B1 (ko) 2013-11-25 2020-10-13 에스케이하이닉스 주식회사 반도체 장치
KR102181210B1 (ko) * 2014-01-10 2020-11-23 삼성전자주식회사 저장 장치의 데이터 처리 방법 및 저장 장치
US10388396B2 (en) 2014-08-25 2019-08-20 Rambus Inc. Buffer circuit with adaptive repair capability
KR20180102268A (ko) * 2017-03-07 2018-09-17 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템
KR20220015218A (ko) 2020-07-30 2022-02-08 에스케이하이닉스 주식회사 오토프리차지동작을 수행하는 전자장치
US11687281B2 (en) * 2021-03-31 2023-06-27 Advanced Micro Devices, Inc. DRAM command streak efficiency management

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655105A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
US5966343A (en) * 1997-01-02 1999-10-12 Texas Instruments Incorporated Variable latency memory circuit
JP2000231788A (ja) * 1999-02-10 2000-08-22 Hitachi Ltd 半導体記憶装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5544124A (en) * 1995-03-13 1996-08-06 Micron Technology, Inc. Optimization circuitry and control for a synchronous memory device with programmable latency period

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655105A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
US5966343A (en) * 1997-01-02 1999-10-12 Texas Instruments Incorporated Variable latency memory circuit
JP2000231788A (ja) * 1999-02-10 2000-08-22 Hitachi Ltd 半導体記憶装置

Also Published As

Publication number Publication date
KR20030012558A (ko) 2003-02-12
US6636446B2 (en) 2003-10-21
US20030026138A1 (en) 2003-02-06

Similar Documents

Publication Publication Date Title
KR100448702B1 (ko) 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법
JP5160770B2 (ja) レイテンシー制御回路及びその方法、そして、自動プリチャージ制御回路及びその方法
US6724686B2 (en) Operable synchronous semiconductor memory device switching between single data rate mode and double data rate mode
US7185173B2 (en) Column address path circuit and method for memory devices having a burst access mode
KR100719377B1 (ko) 데이터 패턴을 읽는 반도체 메모리 장치
JP3804990B2 (ja) メモリ装置コマンド信号生成器
US7577047B2 (en) Semiconductor memory device
JP4439033B2 (ja) 半導体記憶装置
KR100377840B1 (ko) 반도체 기억 장치
US20090052260A1 (en) Semiconductor memory device
KR100230415B1 (ko) 동기식 반도체 메모리장치의 칼럼 선택라인 제어회로 및 제어방법
US6166970A (en) Priority determining apparatus using the least significant bit and CAS latency signal in DDR SDRAM device
GB2371663A (en) Semiconductor memory device
KR100851991B1 (ko) 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법
JP4402439B2 (ja) 改善されたデータ書き込み制御回路を有する４ビットプリフェッチ方式ｆｃｒａｍ及びこれに対するデータマスキング方法
US7154316B2 (en) Circuit for controlling pulse width
US6259646B1 (en) Fast accessing of a memory device
JP2012113819A (ja) 自動プリチャージ制御回路と半導体メモリ装置とプリチャージング動作制御方法
US5663912A (en) Semiconductor memory device
KR100818102B1 (ko) 컬럼 어드레스 선택 신호 발생 회로
KR100510458B1 (ko) 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법
KR20040100513A (ko) 불휘발성 강유전체 레지스터를 이용한 입출력 바이트 제어장치
KR100361862B1 (ko) 반도체 메모리장치 및 이의 센싱전류 감소방법
KR20050079587A (ko) 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
JP2000090662A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee