KR100543908B1 - 저전력과 고주파에 유리한 데이터 입력 제어부를 구비하는동기식 반도체 메모리 장치 - Google Patents

저전력과 고주파에 유리한 데이터 입력 제어부를 구비하는동기식 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 데이터를 입력받아 내부 메모리 셀블럭으로 전달하는 데이터 입력부가 종래기술보다 간단하면서도 고주파에 적합하고 파워소모를 줄일 수 있도록 구성된 동기식 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 라이트명령어에 대응하여 입력되는 데이터를 클럭신호에 동기되어 입력받아 하나의 데이터입력핀을 통하여 연속적으로 입력되는 다수의 데이터를 프리패치하는 데이터수만큼 병렬로 정렬하여 다수의 얼라인데이터로 출력하는 데이터 얼라인부; 데이터 입력 스트로브신호에 응답하여, 상기 다수의 얼라인데이터를 짝수데이터 또는 홀수데이터로 선택하여 메모리 코어영역으로 출력하는 글로벌 입출력 라인드라이버; 상기 클럭신호를 버퍼링하여 상기 데이터 입력 스트로브신호로 출력하는 데이터 입력 스트로브신호 발생부; 및 상기 라이트명령어에 대응하는 동작이 일어나는 구간에만 상기 데이터 입력 스트로브신호가 출력될 수 있도록 상기 데이터입력 스트로브신호 발생부를 제어하는 데이터 입력 스트로브 제어신호를 출력하는 데이터입력 스트로브신호 제어부를 구비하는 동기식 메모리 장치를 제공한다.
메모리, 데이터 얼라인, 데이터 스트로브신호, 라이징, 폴링.

Description

저전력과 고주파에 유리한 데이터 입력 제어부를 구비하는 동기식 반도체 메모리 장치{SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE WITH INPUT-DATA CONTROLLER OF HAVING ADVANTAGE IN TERMS OF LOW POWER AND HIGH FREQUENCY}
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도.
도2ba는 도1에 도시된 데이터 얼라인부를 나타내는 블럭구성도.
도2bb는 도1에 도시된 글로벌 입출력라인 드라이버를 나타내는 블럭구성도.
도3은 메모리 장치에서 다수의 데이터 입력핀을 통해 각각 입력되어 정렬되는 데이터를 짝수데이터 및 홀수데이터로 각각 출력하는 다수의 글로벌 입출력라인 드라이버를 나타내는 블럭구성도.
도4는 도1에 도시된 데이터 입력 스트로브신호 발생부를 나타내는 블럭구성도.
도5는 도4에 도시된 클럭펄스신호 발생부를 나타내는 회로도.
도6은 도4에 도시된 라이트 어드레스 감지부를 나타내는 회로도.
도7은 도4에 도시된 제1 짝수데이터 입력 스트로브신호 발생부를 나타내는 회로도.
도8은 도4에 도시된 제1 홀수데이터 입력 스트로브신호 발생부를 나타내는 회로도.
도9는 도1에 도시된 메모리 장치에서 4개의 데이터가 정렬되는 동작을 나타내는 파형도.
도10은 종래기술에 의한 메모리 장치에서 데이터 입력 스트로브신호가 생성되는 동작과, 생성된 데이터 입력 스트로브신호에 의해 4개의 정렬된 데이터가 내부로 입력되는 동작을 나타내는 파형도.
도11a 및 도11b는 종래기술에 의한 메모리 장치의 문제점을 나타내는 파형도.
도12는 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도.
도13은 도12에 도시된 글로벌 입출력 라인드라이버를 나타내는 블럭구성도.
도14는 본 발명에 의한 메모리 장치가 다수의 데이터핀을 통해 입력되는 데이터를 각각 입력받는 다수의 글로벌 입출력 라인드라이버를 나타내는 블럭구성도.
도15는 도12에 도시된 데이터 입력 스트로브신호 제어부를 나타내는 회로도.
도16은 도12에 도시된 데이터 입력 스트로브신호 발생부를 나타내는 회로도.
도17은 데이터 입력 멀티플렉서를 나타내는 회로도.
도18은 도12에 도시된 메모리 장치의 동작을 나타내는 파형도.
도19는 도12에 도시된 메모리 장치에서 시퀀스 모드에서 데이터를 입력받는 동작을 나타내는 파형도.
도20은 도12에 도시된 메모리 장치에서 인터리브 모드에서 데이터를 입력받는 동작을 나타내는 파형도.
도면의 주요부분에 대한 설명
I1 ~ I59 : 인버터
T1 ~ T9 : 전송게이트
ND1 ~ ND24 : 낸드게이트
NOR1 ~ NOR4 : 노어게이트
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전류소모를 줄이고, 고속동작에 유리한 데이터 입력부를 구비하는 메모리 장치에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 SDR 동기식 메모리 장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.
만약 클럭의 주기(cycle)가 10nsec 정도라면 상승 및 하강시의 시간(약 0.5×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 메모리 장치의 내부에서 수행하기에 역부족이다. 따라서 메모리 장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리 장치 내부에서는 클럭의 한쪽 에지에 동기시켜 처리하게된다.
따라서 메모리 장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 입출력 방식이 필요하다.
이를 위하여 디디알 메모리 장치의 데이터 입력버퍼는 상승에지 및 하강에지에 동기된 2비트(bit)의 데이터를 프리패치(prefetch)하고, 이를 메인클럭의 상승에지에 짝수데이터 또는 홀수데이터로 동기시켜 내부 코어영역으로 전달하고 있다. 한편, 데이터 입출력의 정확한 타이밍을 구현하기 위해 데이터를 입력받을 때 메모리장치 외부의 중앙처리장치(CPU)나 메모리 콘트롤러(controller)에서 데이터신호와 함께 데이터스트로브(data strobe) 신호(이하 DQS라 함)가 함께 입력된다.
그러나 중앙처리장치등의 시스템이 더 고속화되면서 메모리 장치를 더 고속으로 동작시켜야 하는 요구가 생겼는데, 이를 위해 4비트의 데이터를 프리패치하여 메모리 장치의 내부로 전달하는 4비트 프리패치 데이터 입력버퍼가 제안되었다.
도1은 종래기술에 의한 동기식 메모리 장치의 4비트 프리패치 데이터 입력부를 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 동기식 메모리 장치의 4비트 프리패치 데이터 입력부는 라이트 명령에 의해 생성되는 인에이블 신호(en_dinds)에 의해 인에이블되어 데이터 스트로브신호(DQS)의 라이징에지와 폴링에지에 각각 생성되는 라이징펄스(dsrp4)와 폴링펄스(dsfp4)를 출력하는 데이터스트로브 버퍼부(19)와, 데이터를 입력핀(DQ)을 통해 외부로부터 입력받는 데이터버퍼부(10)와,
데이터버퍼부(10)에서 버퍼링되어 연속적으로 입력되는 데이터(data)를 4개의 정렬된 제1 내지 제4 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)로 정렬시켜 출력하는 데이터 얼라인부(80)와, 제1 내지 제4 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)를 입력받아 짝수 및 홀수데이터 입력 스트로브신호(dinstb_ev0<0:3>, dinstb_ev1<0:3>,dinstb_od0<0:3>, dinstb_od1<0:3>)에 응답하여 글로벌 입출력라인으로 제1 및 제2 짝수데이터(gio_ev0,gio_ev1) 또는 제1 및 제2 홀수데이터(gid_od0,gio_od1)로 출력하는 글로벌 입출력라인 드라이버(20_1)와, 짝수 및 홀수데이터 입력 스트로브신호(dinstb_ev0<0:3>, dinstb_ev1<0:3>, dinstb_od0<0:3>, dinstb_od1<0:3>)를 생성하는 데이터 입력 스트로브신호 발생부(90)을 구비한다. 여기서 데이터 입력 스트로브 프리차지 신호(dinstb_pcg<0:3>)는 글로벌 입출력 라인 드라이버(20_1)를 할성화시키기 위한 제어신호이다.
도2a는 도1에 도시된 데이터 얼라인부를 나타내는 블럭구성도이다.
도2a를 참조하여 살펴보면, 데이터 얼라인부(80)는 라이징펄스(dsrp4)에 의해 데이터 버퍼부(10)에서 출력되는 데이터(data)를 래치하여 제1 라이징데이터(rising_d0)로 출력하는 제1 라이징래치(11)와, 제1 라이징데이터(rising_d0)를 폴링펄스(dsfp4)에 의해 래치하여 제3 얼라인데이터(align_dr1)를 출력하는 제2 라이징래치(12)와, 라이징펄스(dsrp4)에 의해 제3 얼라인데이터(align_dr1)를 래치하여 제2 라이징펄스(rising_d1)를 출력하는 제3 라이징래치(14)와, 제2 라이징데이터(rising_d1)를 폴링펄스(dsfp4)에 의 해 래치하여 제1 얼라인데이터(align_r0)를 출력하는 제4 라이징래치(14)와, 폴링펄스(dsfp4)에 의해 데이터버퍼부(10)에서 출력되는 데이터(data)를 래치하여 제4 얼라인데이터(align_df1)로 출력하는 제1 폴링래치(13)와, 제4 얼라인데이터(align_df1)를 라이징펄스(dsrp4)에 의해 래치하여 폴링데이터(falling_d1)를 출력하는 제2 폴링래치(15)와, 폴링데이터(falling_d1)를 폴링펄스(dsfp4)에 의해 래치하여 제2 얼라인데이터(align_df0)로 출력하는 제3 폴링래치(17)를 구비한다.
도2b는 도1에 도시된 글로벌 입출력라인 드라이버(20)를 나타내는 블럭구성도이다.
도2b를 참조하여 살펴보면, 글로벌 입출력라인 드라이버(20)는 제1 내지 제4 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)를 입력받아 첫번째 짝수 및 홀수데이터 입력 스트로브신호(dinstb_ev0<0>, dinstb_ev1<0>, dinstb_od0<0>, dinstb_od1<0>)에 응답하여 제1 짝수데이터(gio_ev0)를 출력하는 제1 짝수데이터용 글로벌 입출력라인 드라이버(20_1a)와, 제1 내지 제4 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)를 입력받아 두번째 짝수 및 홀수데이터 입력 스트로브신호(dinstb_ev0<1>, dinstb_ev1<1>, dinstb_od0<1>, dinstb_od1<1>)에 응답하여 제1 홀수데이터(gio_od0)를 출력하는 제1 홀수데이터용 글로벌 입출력라인 드라이버(20_1b)와, 제1 내지 제4 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)를 입력받아 세번째 짝수 및 홀수데이터 입력 스트로브신호(dinstb_ev0<2>, dinstb_ev1<2>, dinstb_od0<2>, dinstb_od1<2>)에 응답 하여 제2 짝수데이터(gio_ev1)를 출력하는 제1 짝수데이터용 글로벌 입출력라인 드라이버(20_1c)와, 제1 내지 제4 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)를 입력받아 네번째 짝수 및 홀수데이터 입력 스트로브신호(dinstb_ev0<3>, dinstb_ev1<3>, dinstb_od0<3>, dinstb_od1<3>)에 응답하여 제2 홀수데이터(gio_od1)를 출력하는 제1 홀수데이터용 글로벌 입출력라인 드라이버(20_1d)를 구비한다.
한편, 통상적인 메모리 장치는 다수의 입력핀을 구비하고, 한번에 다수의 데이터를 병렬로 입력받는다. 이를 위해서는 메모리 장치는 데이터가 입력되는 영역에 다수의 데이터 입력핀을 통해 입력되는 데이터를 버퍼링하고 정렬하는 데이터 버퍼부와 데이터 정렬부를 다수 구비하고 있다.
도3은 메모리장치에서 다수의 데이터 입력핀을 통해 각각 입력되어 정렬되는 데이터를 짝수데이터 및 홀수데이터로 각각 출력하는 다수의 글로벌 입출력라인 드라이버를 나타내는 블럭구성도이다.
도3을 참조하여 살펴보면, 메모리 장치는 제1 데이터 입력핀(DQ0)에 의해 입력되어 제1 데이터버퍼부(70_1)에 의해 버퍼링되고 제1 데이터정렬부(30_1)에 의해 정렬된 첫번째 제1 내지 제4 얼라인데이터(align_dr0<0>, align_df0<0>, align_dr1<0>, align_df1<0>)를 입력받아, 짝수 및 홀수데이터 입력 스트로브신호(dinstb_ev0<0:3>, dinstb_ev1<0:3>, dinstb_od0<0:3>, dinstb_od1<0:3>)에 응답하여 첫번째 제1 및 제2 짝수데이터(gio_ev0<0>, gio_ev1<0>) 또는 제1 및 제2 홀수데이터(gid_od0<0>, gio_od1<0>)로 출력하는 제1 글로벌 입출력라인 드라이버(20_1_1)와, 제2 데이터 입력핀(DQ1)에 의해 입력되어 제2 데이터버퍼부(70_2)에 의해 버퍼링되고 제2 데이터정렬부(30_2)에 의해 정렬된 두번째 제1 내지 제 얼라인데이터(align_dr0<1>, align_df0<1>, align_dr1<1>, align_df1<1>)를 입력받아, 짝수 및 홀수데이터 입력 스트로브신호(dinstb_ev0<0:3>, dinstb_ev1<0:3>, dinstb_od0<0:3>, dinstb_od1<0:3>)에 응답하여 두번째 제1 및 제2 짝수데이터(gio_ev0,gio_ev1) 또는 두번째 제1 및 제2 홀수데이터(gid_od0,gio_od1)로 출력하는 제2 글로벌 입출력라인 드라이버(20_2)와, 제N 데이터 입력핀(DQn)에 의해 입력되어 제N 데이터버퍼부(70_n)에 의해 버퍼링되고 제N 데이터정렬부(30_n)에 의해 정렬된 N번째 제1 내지 제4 얼라인데이터(align_dr0<n>, align_df0<n>, align_dr1<n>, align_df1<n>)를 입력받아, N번째 제1 및 제2 짝수데이터(gio_ev0,gio_ev1) 또는 N번째 제1 및 제2 홀수데이터(gid_od0,gio_od1)로 출력하는 제N 글로벌 입출력라인 드라이버(20_n)를 구비한다.
여기서 데이터 정렬부(70_1 ~ 70_n)는 도1에 라이징래치와 폴링래치를 포함하는 블럭으로서 각각의 데이터버퍼부를 통해 연속해서 입력되는 데이터를 4개의 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)로 정렬하는 부분을 말한다.
도4는 도1에 도시된 데이터 입력 스트로브신호 발생부를 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 데이터 입력 스트로브신호 발생부(90)는 클럭신호(clk)를 입력받아 클럭펄스신호(dinclkp)를 생성하여 출력하는 클럭펄스 신호발생부(60)와, 데이터의 라이트 동작을 위해 입력되는 라이트명령어에 대응하여 입력된 어드레스의 하위비트신호(어드레스 0번과 1번의 신호)인 제1 및 제2 어드레스 신호(sosez0_wt, sosez1_wt)를 디코딩하여 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)를 출력하는 라이트 어드레스 디코더(50)와, 라이트 어드레스 디코더(50)에서 출력되는 데이터 선택신호(sosez01wt<0> ~ <3>)에 의해서 첫번째 짝수 및 홀수데이터 입력 스트로브신호(dinstb_ev0<0>, dinstb_ev1<0>, dinstb_od0<0>, dinstb_od1<0>)를 출력하되, 클럭펄스신호(dinclkp)에 동기시켜 출력하는 제1 짝수데이터 입력 스트로브신호 발생부(41)와, 라이트 어드레스 디코더(50)에서 출력되는 데이터 선택신호(sosez01wt<0> ~ <3>)에 의해서 두번째 짝수 및 홀수데이터 입력 스트로브신호(dinstb_ev0<1>, dinstb_ev1<1>, dinstb_od0<1>, dinstb_od1<1>)를 출력하되, 클럭펄스신호(dinclkp)에 동기시켜 출력하는 제1 홀수데이터 입력 스트로브신호 발생부(42)와, 라이트 어드레스 디코더(50)에서 출력되는 데이터 선택신호(sosez01wt<0> ~ <3>)에 의해서 세번째 짝수 및 홀수데이터 입력 스트로브신호(dinstb_ev0<2>, dinstb_ev1<2>, dinstb_od0<2>, dinstb_od1<2>)를 출력하되, 클럭펄스신호(dinclkp)에 동기시켜 출력하는 제2 짝수데이터 입력 스트로브신호 발생부(43)와, 라이트 어드레스 디코더(50)에서 출력되는 데이터 선택신호(sosez01wt<0> ~ <3>)에 의해서 네번째 제1 및 제2 짝수 및 제1 및 제2 홀수데이터 입력 스트로브신호(dinstb_ev0<3>, dinstb_ev1<3>, dinstb_od0<3>, dinstb_od1<3>)를 출력하되, 클럭펄스신호(dinclkp)에 동기시켜 출력하는 제2 홀수데이터 입력 스트로브신호 발생부(44)를 구비한다.
여기서 도4에 도시된 제어신호(seq_intz)는 메모리 장치의 초기화 구간에서 모드 레지스터 세트(Mode Register Set0)에 셋팅된 정보에 의해 정해지는 신호로서, 시퀀스 모드(sequential mode)인 경우에는 하이레벨을 유지하고, 인터리브 모드(interleave mode)인 경우이면 로우레벨로 유지되는 신호이다. 여기서 시퀀서 타입 또는 인터리브 타입이라는 것을 데이터가 입력되는 패턴을 말하는 것으로, 예를 들어 시퀀스 모드에서는 데이터가 D0, D1 D2, D3의 순으로 데이터가 입력된다면, 인터리브 모드에서는 예를 들면 D0, D3, D2, D1의 순으로 데이터가 입력되는 것이다.
도5는 도4에 도시된 클럭펄스신호 발생부를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 클럭펄스신호 발생부(60)는 클럭신호(clk)를 입력받아 반전시키는 인버터(I1)와, 인버터(I1)의 출력을 소정시간 지연시키는 지연소자(61)와, 인버터(I1)의 출력과 지연소자(61)의 출력을 입력받는 노어게이트(NOR1)와, 노어게이트(NOR1)의 출력을 반전하여 출력하는 인버터(I2)와, 인버터(I2)의 출력을 반전하여 클럭펄스신호(dinclkp)를 출력하는 인버터(I3)을 구비한다.
도6은 도4에 도시된 라이트 어드레스 디코더를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 라이트 어드레스 디코더(50)는 제1 어드레스 신호(sosez0_wt)를 반전하여 제1 디코딩신호(sesoz0_wt)로 출력하는 인버터(I4)와, 제2 어드레스 신호(sosez1_wt)를 반전하여 제2 디코딩신호(sesoz1_wt)로 출력하는 인버터(I5)와, 제1 및 제2 디코딩신호(sesoz0_wt, sesoz1_wt)를 입력받는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력을 반전하여 제1 데이터 입력 스트로브 선택신호(sosez01wt<0>)를 출력하는 인버터(I6)와, 제1 어드레스신호(sosez0_wt)와, 제2 디코딩신호(sesoz1_wt)를 입력받는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력을 반전하여 제2 데이터 입력 스트로브 선택신호(sosez01wt<1>)를 출력하는 인버터(I7)와, 제1 디코딩신호(sesoz0_wt)와 제2 어드레스 신호(sosez1_wt)를 입력받는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력을 반전하여 제3 데이터 입력 스트로브 선택신호(sosez01wt<2>)를 출력하는 인버터(I8)과, 제1 및 제2 어드레스 신호(sosez0_wt, sosez1_wt)를 입력받는 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력을 반전하여 제4 데이터 입력 스트로브 선택신호(sosez01wt<3>)를 출력하는 인버터(I9)를 구비한다.
도7은 도4에 도시된 제1 짝수데이터 입력 스트로브신호 발생부(41)를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 제1 짝수데이터 입력 스트로브신호 발생부(41)는 제1 데이터 입력 스트로브 선택신호(sosez01wt<0>)와 클럭펄스신호(dinclkp)를 입력받는 낸드게이트(ND5)와, 제4 데이터 입력 스트로브 선택신호(sosez01wt<3>)와 클럭펄스신호(dinclkp)를 입력받는 낸드게이트(ND6)와, 낸드게이트(ND5)와 낸드게이트(ND6)의 출력신호를 입력받아서 제1 프리차지신호(eo0)를 출력하는 낸드게이트(ND9)와, 낸드게이트(ND5)의 출력을 반전하여 첫번째 제1 짝수데이터 입력 스트로브신호(dinstb_ev0<0>)를 출력하는 인버터(I10)와, 낸드게이트(ND6)의 출 력을 반전하여 첫번째 제1 홀수데이터 입력 스트로브신호(dinstb_od0<0>)를 출력하는 인버터(I11)와, 제3 데이터 입력 스트로브 선택신호(sosez01wt<2>)와 클럭펄스신호(dinclkp)를 입력받는 낸드게이트(ND7)와, 제2 데이터 입력 스트로브 선택신호(sosez01wt<1>)와 클럭펄스신호(dinclkp)를 입력받는 낸드게이트(ND8)와, 낸드게이트(ND7)와 낸드게이트(ND8)의 출력신호를 입력받아서 제2 프리차지신호(eo1)를 출력하는 낸드게이트(ND10)와, 낸드게이트(ND7)의 출력을 반전하여 첫번째 제2 짝수데이터 입력 스트로브신호(dinstb_ev1<0>)를 출력하는 인버터(I12)와, 낸드게이트(ND8)의 출력을 반전하여 첫번째 제2 홀수데이터 입력 스트로브신호(dinstb_od1<0>)를 출력하는 인버터(I13)와, 제1 및 제2 프리차지신호(eo0,eo1)를 입력받는 노어게이트(NOR2)와, 노어게이트(NOR2)의 출력을 반전하여 첫번째 데이터 입력 스트로브용 프리차지 신호(dinstb_pcg<0>)를 출력하는 인버터(I14)를 구비한다.
한편, 제2 짝수데이터 입력 스트로브신호 발생부(43)는 도4에 도시된 바와 같이 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)를 입력받는 순서에 따라서 출력되는 신호(dinstb_ev0<2>, dinstb_od0<2>, dinstb_ev1<2>, dinstb_od1<2>)만 다르고, 전체적인 구성은 제1 짝수데이터 입력 스트로브신호 발생부(41)과 같은 구성을 가지므로, 그 구성 설명과 도면은 생략하였다.
도8은 도4에 도시된 제1 홀수데이터 입력 스트로브신호 발생부(42)를 나타내는 회로도이다.
도8을 참조하여 살펴보면, 제1 홀수데이터 입력 스트로브신호 발생부(42)는 인터리브 모드에서는 로우레벨을 시퀀스 모드에서는 하이베렐을 유지하는 제어신호(seq_intz)에 응답하여 선택적으로 턴온되어 제1 데이터 입력 스트로브 선택신호(sosez01wt<0>) 또는 제3 데이터 입력 스트로브 선택신호(sosez01wt<2>)를 전달하는 전송게이트(T1,T2)와, 제어신호(seq_intz)에 의해 선택적으로 턴온되어 제1 데이터 입력 스트로브 선택신호(sosez01wt<0>) 또는 제3 데이터 입력 스트로브 선택신호(sosez01wt<2>)를 전달하는 전송게이트(T3,T4)와, 제2 데이터 입력 스트로브 선택신호(sosez01wt<1>)와 클럭펄스신호(dinclkp)를 입력받는 낸드게이트(ND9)와, 전송게이트(T1) 또는 전송게이트(T2)에 의해 전달되는 신호(sosez01wt<0> 또는 sosez01wt<2>)와 클럭펄스신호(dinclkp)를 입력받는 낸드게이트(ND10)와, 낸드게이트(ND10)와 낸드게이트(ND9)의 출력신호를 입력받아서 제1 프리차지신호(eo2)를 출력하는 낸드게이트(ND13)와, 낸드게이트(ND9)의 출력을 반전하여 두번째 제1 짝수데이터 입력 스트로브신호(dinstb_ev0<1>)를 출력하는 인버터(I15)와, 낸드게이트(ND10)의 출력을 반전하여 두번째 제1 홀수데이터 입력 스트로브신호(dinstb_od0<1>)를 출력하는 인버터(I16)와, 제4 데이터 입력 스트로브 선택신호(sosez01wt<3>)와 클럭펄스신호(dinclkp)를 입력받는 낸드게이트(ND11)와, 전송게이트(T3) 또는 전송게이트(T3)에 의해 전달되는 신호(sosez01wt<0> 또는 sosez01wt<2>)와 클럭펄스신호(dinclkp)를 입력받는 낸드게이트(ND12)와, 낸드게이트(ND12)와 낸드게이트(ND11)의 출력신호를 입력받아서 제2 프리차지신호(eo3)를 출력하는 낸드게이트(ND14)와, 낸드게이트(ND11)의 출력을 반전하여 두번째 제2 짝수데이터 입력 스트로브신호(dinstb_ev1<1>)를 출력하는 인버터(I17)와, 낸드게이 트(ND12)의 출력을 반전하여 두번째 제2 홀수데이터 입력 스트로브신호(dinstb_od1<1>)를 출력하는 인버터(I18)와, 제1 및 제2 프리차지신호(eo2,eo3)를 입력받는 노어게이트(NOR3)와, 노어게이트(NOR3)의 출력을 반전하여 두번째 데이터 입력 스트로브용 프리차지 신호(dinstb_pcg<1>)를 출력하는 인버터(I19)를 구비한다.
한편, 제2 홀수데이터 입력 스트로브신호 발생부(44)는 도4에 도시된 바와 같이 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)를 입력받는 순서에 따라서 출력되는 신호(dinstb_ev0<3>, dinstb_od0<3>, dinstb_ev1<3>, dinstb_od1<3>)만 다르고, 전체적인 구성은 제1 홀수데이터 입력 스트로브신호 발생부(42)과 같은 구성을 가지므로, 그 구성 설명과 도면은 생략하였다.
도9는 도1에 도시된 메모리 장치에서 4개의 데이터가 정렬되는 동작을 나타내는 파형도이다. 이하에서는 도1 내지 도9를 참조하여 한 데이터 입력핀(DQ)을 통해 입력되는 4개의 데이터가 정렬되는 동작을 살펴본다.
먼저 클럭신호(CLK)의 라이징에지와 폴링에지에 동기되어 데이터(D0 ~ D7)가 입력되고, 데이터가 입력되는 타이밍에 맞추어 데이터 스트로브신호(DQS)가 클럭킹되면서 입력된다.
데이터스트로브 버퍼부(190)는 라이트명령어에 의해 생성되는 인에이블신호(endinds)에 의해 인에이블되어 데이터스트로브신호(DQS)의 라이징에지에서 펄스형태로 출력되는 라이징펄스(dsrp4)와, 데이터스트로브신호(DQS)의 폴링에지 펄스형태로 출력되는 폴링펄스(dsfp4)를 생성하여 출력한다.
이어서 제1 라이징래치(11)는 제1,3,5,7 데이터(D0,D2,D4,D6)를 라이징펄스(dsrp4)에 의해 래치하여 제1 라이징데이터(rising_d0)로 출력한다.
이어서 제2 라이징래치(12)는 폴링펄스(dsfp4)에 의해 제1 라이징데이터(rising_d0)를 래치하여 제3 얼라인데이터(align_r1)를 출력하고, 제1 폴링래치(13)는 폴링펄스(dsfp4)에 의해 제2,4,6,8 데이터(D1,D3,D5,D7)를 래치하여 제4 얼라인데이터(align_f1)로 출력한다.
이어서, 제3 라이징래치(140)는 라이징펄스(dsrp4)에 의해 제3 얼라인데이터(align_r1)를 래치하여 제2 라이징데이터(16)로 출력하고, 제2 폴링래치(150)는 라이징펄스(dsfp4)에 의해 제4 얼라인데이터(align_f1)을 래치하여 폴링데이터(falling_d1)로 출력한다.
이어서 제4 라이징래치(16)는 폴링펄스(dsfp4)에 의해 제2 라이징데이터(rising_d1)를 래치하여 제1 얼라인데이터(align_r0)로 출력하고, 제3 폴링래치(17)는 폴링펄스(dsfp4)에 의해 폴링데이터(align_df0)를 래치하여 제2 얼라인데이터(align_f0)로 출력한다.
이어서 글로벌 입출력라인 드라이버(20_1)는 정렬된 네개의 데이터(align_dr0, align_df0, align_dr1, align_df1)를 첫번째 내지 네번째 제1 및 제2 짝수데이터, 제1 및 제2 홀수데이터 입력 스트로브신호(dinstb_ev0<0:3>, dinstb_ev1<0:3>, dinstb_od0<0:3>, dinstb_od1<0:3>)에 응답하여 제1 및 제2 짝수데이터(gid_ev0, gio_ev1) 또는 제1 및 제2 홀수데이터(gid_od0, gio_od1)로 출력한다.
도10은 종래기술에 의한 메모리 장치에서 데이터 입력 스트로브신호가 생성되는 동작과, 생성된 데이터 입력 스트로브신호에 의해 4개의 정렬된 데이터가 글로벌 입출력라인 드라이브를 통해 내부로 입력되는 동작을 나타내는 파형도이다.
이하에서는 도1 내지 도10을 참조하여 데이터 입력 스트로브신호가 생성되는 동작과 생성된 데이터 입력 스트로브신호를 통해 4개의 정렬된 데이터가 글로벌 입출력라인 드라이브를 통해 내부로 입력되는 동작에 대해서 살펴본다.
먼저 라이트명령어(wt0,wt1)가 입력되고, 그에 대응하여 어드레스와 클럭신호(CLK)에 동기된 데이터(D0 ~ D7)가 입력된다. 여기서 데이터(D0 ~ D3)는 라이트명령어(wt0)에 대응하여 입력되는 것이고, 데이터(D4 ~ D7)는 라이트명령어(wt1)에 대응하여 입력되는 데이터이다. 한편 제어신호(wtrzt)는 라이트 동작중에는 하이레벨을 유지하는 신호이다.
이어서 도4에 도시된 클럭펄스 신호발생부(60)에서는 클럭신호(CLK)를 입력받아 펄스형태의 클럭펄스신호(dinclkp)를 생성하여 출력한다. 라이트 어드레스 디코더(50)는 라이트명령어에 대응하여 입력되는 어드레스 중 마지막 두 비트의 어드레스 신호(address0, address1)를 버퍼링한 제1 및 제2 어드레스신호(sosez0_wt, sosez1_wt)를 입력받아 디코딩하여 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)를 출력한다.
도시된 바와 같이 제1 및 제2 어드레스 신호(sosez0_wt, sosez1_wt)가 'A'구간에서 각각 로우레벨인 경우에는 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)중에서 제1 데이터 입력 스트로브 선택신호(sosez01wt<0>)는 하이레벨을 유지하게 되고, 나머지 데이터 입력 스트로브 선택신호(sosez01wt<1> ~ <3>)는 로우레벨을 유지하게 된다.
여기서 도10에 도시된 'A'구간은 라이트명령어(wt0)에 대응하여 입력되는 어드레스신호를 디코딩하여 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)를 출력하는 구간이며, 'B'구간은 라이트명령어(wt1)에 대응하여 입력되는 어드레스신호를 디코딩하여 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)를 출력하는 구간이다.
계속해서 살펴보면, 제1 짝수데이터 입력 스트로브신호 발생부(41)는 라이트 어드레스 디코디(50)에서 출력되는 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)를 입력받아 첫번째 제1 및 제2 짝수데이터 입력 스트로브신호(dinstb_ev0<0>, dinstb_ev1<0>)와 첫번째 제1 및 제2 홀수데이터 입력 스트로브신호(dinstb_od0<0>, dinstb_od1<0>)를 출력하되, 클럭펄스신호(dinclkp)에 응답시켜 출력하게 된다.
이를 자세히 살펴보면, 제1 짝수데이터 입력 스트로브신호 발생부(41)는 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)에 의해서 제1 짝수데이터 입력 스트로브신호 발생부(41)에 구비되는 내게의 낸드게이트(ND5 ~ ND8)을 선택하게 되고, 선택된 낸드게이트(여기서는 ND5)를 통하여 클럭펄스신호(dinclkp)가 선택되는 하나의 입력 스트로브 신호(여기서는 첫번째 제1 짝수데이터 입력 스트로브신호(dinstb_ev0<0>))로 출력되도록 하는 것이다.
또한, 나머지 데이터 입력 스트로브신호(dinstb_ev1<0>, dinstb_od0<0>, dinstb_od1<0>)는 계속 로우레벨을 유지하게 된다.
여기서 첫번째 데이터 입력 스트로브용 프리차지신호(dinstb_pcg<0>)는 제1 짝수데이터용 글로벌 입출력 라인드라이버(20_1a)를 인에이블시키기 위한 신호로서, 제어신호(eo0,eo1)에 의해 생성되도록 되어 있다. 제어신호(eo0,eo1)는 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)중 하나라도 하이레벨을 유지하게 되면 적어도 하나가 하이레벨을 유지하게 된다.
한편, 제1 홀수데이터 입력 스트로브신호 발생부(42)는 제1 짝수데이터 입력 스트로브신호 발생부(41)에서와 같은 방식으로 동작을 하게되는 데, 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)를 입력받아 두번째 제1 및 제2 짝수데이터 입력 스트로브신호(dinstb_ev0<1>, dinstb_ev1<1>)와 첫번째 제1 및 제2 홀수데이터 입력 스트로브신호(dinstb_od0<1>, dinstb_od1<1>)를 출력하되, 클럭펄스신호(dinclkp)에 응답시켜 출력하게 된다.
여기서는 하이레벨의 제1 데이터 입력 스트로브 선택신호(sosez01wt<0>)를 입력받아 낸드게이트(ND10)이 선택되고, 클럭펄스신호(dinclkp)가 두번째 제1 홀수데이터 입력 스트로브신호(dinstb_od0<1>)로 출력된다. 여기서 제어신호(seq_intz)는 전술한 바와 같이 데이터 타입에 의해 정해지는 신호로서 시퀀스이면 하이레벨을 인터리브 모드이면 로우레벨을 유지하는 신호이다. 여기서도 제1 홀수데이터용 글로벌 입출력 라인드라이버(20_1b)를 인에이블시키기 위한 두번째 데이터 입력 스트로브용 프리차지신호(dinstb_pcg<1>)가 생성되어 출력된다. 두번째 데이터 입력 스트로브용 프리차지신호(dinstb_pcg<1>)는 제어신호(eo2, eo3)에 의해 생성된다.
또한 제2 짝수데이터 입력 스트로브신호 발생부(43)과 제2 홀수데이터 입력 스트로브신호 발생부(44)도 입력되는 제1 내지 제4 데이터 입력 스트로브 선택신호(sosez01wt<0> ~ <3>)의 순서만 다르고, 각각 제1 짝수데이터 입력 스트로브신호 발생부(41)과 제1 홀수데이터 입력 스트로브신호 발생부(42)와 같은 동작을 한다.
도10에 도시된 바와 같이 제2 짝수데이터 입력 스트로브신호 발생부(43)는 세번째 제2 짝수데이터 입력 스트로브신호(dinstb_ev1<2>)를 클럭킹하여 출력하고, 제2 홀수데이터 입력 스트로브신호 발생부(44)는 네번째 제2 홀수데이터 입력 스트로브신호(disntb_od1<3>)를 클럭킹하여 출력한다. 한편, 첫번째 내지 네번째 데이터 입력 스트로브용 프리차지신호(dinstb_pcg<0> ~ <3>)는 도2b에 도시된 각각의 글로벌 입출력 라인드라이버(20_1a ~ 20_1d)의 인에이블 신호로 사용된다.
계속해서 살펴보면, 도2b에 도시된 제1 짝수데이터용 글로벌 입출력 라인드라이버(20_1a)는 제1 데이터 정렬부(30_1)로부터 입력되는 네개의 정렬된 제1 내지 제4 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)중 첫번째 제1 짝수데이터 입력 스트로브신호(dinstb_ev0<0>)에 의해서 선택된 하나의 데이터(D0)를 제1 짝수데이터(gio_ev0)로 출력한다.
또한 제2 짝수데이터용 글로벌 입출력 라인드라이버(20_1c)는 네개의 정렬된 제1 내지 제4 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)중 세번째 제2 짝수데이터 입력 스트로브신호(dinstb_ev1<2>)에 의해서 선택된 하나의 데이터(D2)를 제2 짝수데이터(gio_ev0)로 출력한다.
제1 및 제2 홀수데이터용 글로벌 입출력 라인드라이버(20_1b,20_1d)도 각각 두번째 제1 홀수데이터 입력 스트로브신호(dinstb_od0<1>)와 네번째 제2 홀수데이터 입력 스트로브신호(dinstb_od1<3>)에 의해 선택된 데이터(D1,D3)를 제1 홀수데이터 및 제2 홀수데이터(gio_od0, gio_od1)로 출력한다. 제1 및 제2 짝수데이터와 제1 및 제2 홀수데이터(gio_ev0, gio_ev1, gio_od0, gio_od1)는 메모리내의 셀블럭으로 전달되어 해당되는 단위셀에 저장된다.
또한, 'B'구간은 라이트명령어(wt1)에 대응하는 제1 및 제2 어드레스신호(sosez0_wt, sosez1_wt)가 입력되고, 디코딩되는 구간이다.'B'구간에서도 'A'구간에서와 같은 동작이 이루어지므로 자세한 설명은 생략한다.
도11a 및 도11b는 종래기술에 의한 메모리 장치의 문제점을 나타내는 파형도이다. 여기서 도11a는 연속해서 라이트명령어가 입력되어 데이터 라이트동작이 이루어질 때의 파형도이고, 도11b는 라이트명령어가 한클럭의 간격을 두고 입력되어 데이터 라이트 동작이 이루어질 때의 파형도이다.
전술한 바와 같이 종래기술에 의한 메모리 장치는 라이트 동작중에 클럭(CLK)과 동기되어 입력된 데이터(D0 ~ D7)가 정렬된 후에 데이터 입력 스트로브신호(disntb_?)에 의해 짝수데이터(gio_ev0, gio_ev1) 또는 홀수데이터(gio_od0, gio_od1)로 선택되어 내부에 구비된 셀블럭으로 전달하게 된다. 여기서 데이터 입력 스트로브신호(disntb_?)는 첫번째 내지 네번째 제1 및 제2 짝수데이터, 제1 및 제2 홀수데이터 입력 스트로브신호(dinstb_ev0<0:3>, dinstb_ev1<0:3>, dinstb_od0<0:3>, dinstb_od1<0:3>)중 하나를 나타내는 것이다.
여기서 도11a의 경우에는 세번째, 다섯번째 데이터 입력 스트로브신호(dinstb_?)만 실제 데이터의 라이트 동작중에 사용되는 신호이고, 도11b의 경우에는 세번째 여섯번째 데이터 입력 스트로브신호(dinstb_?)만 실제 데이터의 라이트 동작중에 사용되는 신호이다.
그러나, 데이터 입력 스트로브신호(dinstb_?)가 필요하지 않는 순간에도 계속 클럭킹되어 불필요한 파워를 소모하는 문제점을 가지고 있다.
한편, 데이터 입력 스트로브신호(dinstb_?)는 제1 및 제2 어드레스신호(sosez0_wt, sosez1_wt)가 입력되는 구간과 일정한 타이밍(T1)을 유지해야 한다. 그러나, 계속해서 일정하게 데이터 입력 스트로브신호(dinstb_?)가 클럭킹되는 구조에서는 상기의 타이밍(T1)을 유지하기 매우 어렵다.
따라서 이를 해결하기 위해서 제1 및 제2 어드레스신호(sosez0_wt, sosez1_wt)를 소정시간 지연시켜 데이터 입력 스트로브신호(dinstb_?)와 타이밍을 맞추고 있는데, 메모리 장치의 동작 주파수가 점점더 고주파로 가는 상황에서는 안정적으로 제1 및 제2 어드레스신호(sosez0_wt, sosez1_wt)와 데이터 입력 스트로브신호(dinstb_?)의 타이밍을 맞추기가 더 어려워지고, 오동작을 유발할 가능성이 점점 더 증가한다.
또한 도4에 도시된 바와 같이 제1 및 제2 짝수, 홀수 데이터 입력 스트로브신호(dinstb_ev0<0:3>, dinstb_ev1<0:3>, dinstb_od0<0:3>, dinstb_od1<0:3>)를 첫번째 내지 네번째로 구분하여 각각 글로벌 입출력 라인드라이버(20_1 ~ 20_n)로 출력하도록 구성되어 있기 때문에, 데이터를 입력받는 데이터 입력부의 회로가 매우 복잡하고, 특히 레이아웃면에서 많은 면적을 차지하는 문제점을 가지고 있다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 데이터를 입력받아 내부 메모리 셀블럭으로 전달하는 데이터 입력부가 종래기술보다 간단하면서도 고주파에 적합하고 파워소모를 줄일 수 있도록 구성된 동기식 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명은 상기의 과제를 해결하기 위한 것으로, 라이트명령어에 대응하여 입력되는 데이터를 클럭신호에 동기되어 입력받아 하나의 데이터입력핀을 통하여 연속적으로 입력되는 다수의 데이터를 프리패치하는 데이터수만큼 병렬로 정렬하여 다수의 얼라인데이터로 출력하는 데이터 얼라인부; 데이터 입력 스트로브신호에 응답하여, 상기 다수의 얼라인데이터를 짝수데이터 또는 홀수데이터로 선택하여 메모리 코어영역으로 출력하는 글로벌 입출력 라인드라이버; 상기 클럭신호를 버퍼링하여 상기 데이터 입력 스트로브신호로 출력하는 데이터 입력 스트로브신호 발생부; 및 상기 라이트명령어에 대응하는 동작이 일어나는 구간에만 상기 데이터 입력 스트로브신호가 출력될 수 있도록 상기 데이터입력 스트로브신호 발생부를 제어하는 데이터 입력 스트로브 제어신호를 출력하는 데이터입력 스트로브신호 제어부를 구비하는 동기식 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도12는 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도이다.
도12를 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 라이트명령어에 대응하여 입력되는 데이터를 클럭신호에 동기되어 입력받으며, 하나의 데이터입력핀(DQ)을 통하여 연속적으로 입력되는 다수의 데이터를 프리패치하는 데이터수(여기서는 4개의 데이터)만큼 병렬로 정렬하여 4개의 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)로 출력하는 데이터 얼라인부(400)와, 데이터 입력 스트로브신호(dinstb_od0, dinstb_ev0, dinstb_ev1, dinstb_od1)에 응답하여, 4개의 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)를 짝수데이터(gio_ev0, gio_ev1) 또는 홀수데이터(gio_od0, gio_od1)로 선택하여 메모리 코어영역으로 출력하는 글로벌 입출력 라인드라이버(600)와, 클럭신호(CLK)를 버퍼링하여 데이터 입력 스트로브신호(dinstb_od0, dinstb_ev0, dinstb_ev1, dinstb_od1)로 출력하는 데이터 입력 스트로브신호 발생부(200)와, 라이트명령어에 대응하는 동작이 일어나는 구간에만 데이터 입력 스트로브신호(dinstb_od0, dinstb_ev0, dinstb_ev1, dinstb_od1)가 출력될 수 있도록 데이터입력 스트로브신호 발생부(200)를 제어하는 데이터 입력 스트로브 제어신호(200)를 출력하는 데이터입력 스트로브신호 제어부(100)를 구비한다. 또한, 본 실시예에 따른 메모리 장 치는 데이터입력핀(DQ)를 통하여 입력되는 데이터를 버퍼링하여 데이터 얼라인부(400)로 전달하는 데이터 버퍼부(300)를 더 구비한다.
또한 본 실시예에 따른 메모리 장치는 데이터 얼라인부(400)에서 출력되는 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)를 인터리브 모드 또는 시퀀스 모드에 따라 재정렬되는 데이터(dint_r0, dint_f0, dint_r1, dint_f1)를 글로벌 입출력 라인드라이버(600)로 출력하는 데이터 입력 멀티플렉서(500)를 더 구비한다.
또한, 본 실시예에 따른 메모리 장치에서는 프리패치하는 데이터의 수는 4비트이고, 데이터 입력 스트로브신호 발생부(200)는 글로벌 입출력 라인드라이브(600)가 정렬되어 데이터 입력 멀티플렉서(500)에서 출력되는 4개의 얼라인데이터(dint_r0, dint_f0, dint_r1, dint_f1)를 각각 제1 및 제2 짝수데이터(gio_ev0, gio_ev1)와 제1 및 제2 홀수데이터(gio_od0, gio_od1)로 선택하여 출력할 수 있도록, 클럭신호(CLK)를 버퍼링하여 제1 및 제2 짝수데이터 입력 스트로브신호(dinstb_ev0, dinstb_ev1)와 제1 및 제2 홀수데이터 입력 스트로브신호(dinstb_od0, dinstb_od1)를 생성한다.
도13은 도12에 도시된 글로벌 입출력 라인드라이버를 나타내는 블럭구성도이다.
도13을 참조하여 살펴보면, 글로벌 입출력 라인드라이버(600)는, 각각 제1 내지 제4 제어신호 입력단(A ~ D)을 구비하고, 제1 및 제2 짝수데이터 입력 스트로브신호(dinstb_ev0, dinstb_ev1)와 제1 및 제2 홀수데이터 입력 스트로브신호(dinstb_od0, dinstb_od1)를 제1 내지 제4 제어신호 입력단(A ~ D)를 통하여 입력받되, 각각 서로 다르게 배열된 순서대로 입력받아, 데이터 입력 멀티플렉서(500)에 의해서 재정렬된 4비트의 데이터(dint_r0, dint_r1, dint_f0, dint_f1)를 서로 배타적으로 하나씩 선택하여, 제1 짝수데이터(gio_ev0), 제2 짝수데이터(gio_ev1), 제1 홀수데이터(gio_od0), 제2 홀수데이터(gio_od1)로 각각 출력하는 제1 및 제2 짝수데이터용 글로벌 입출력 라인드라이버(610, 620)와, 제1 및 제2 홀수데이터용 글로벌 입출력 라인드라이버(630, 640)를 구비한다.
도14는 본 발명에 의한 메모리 장치가 다수의 데이터핀을 통해 입력되는 데이터를 각각 입력받는 다수의 글로벌 입출력 라인드라이버를 나타내는 블럭구성도이다.
전술한 바와 같이 통상적인 메모리 장치는 다수의 데이터를 다수의 데이터입력핀을 통하여 병렬적으로 입력받는다. 도14에 도시된 바와 같이, 본 실시예에 따른 메모리 장치도 첫번째 데이터입력핀부터 N번째 데이터입력핀을 통해 입력되어 정렬된 다수의 얼라인된 4비트의 데이터(dint_r0<0>, dint_f0<0>, dint_r1<0>, dint_f1<0> ~ dint_r0<n>, dint_f0<n>, dint_r1<n>, dint_f1<n>)를 각각 입력받아 첫번째 제1 및 제2 짝수데이터, 제2 및 제2 홀수데이터(gio_ev0<0>, gio_od0<0>, gio_ev1<0>, gio_od1<0>)와 N번째 제1 및 제2 짝수데이터,제1 및 제2 홀수데이터(gio_ev0<0>, gio_od0<0>, gio_ev1<0>, gio_od1<0>)를 각각 출력하게 되는 N개의 글로벌 입출력 라인드라이버(600_1, 600_2, 600_n)를 구비하게 된다. 도12는 하나의 데이터입력핀과 연결되는 데이터의 입력부를 도시한 것이다.
도15는 도12에 도시된 데이터 입력 스트로브신호 제어부를 나타내는 회로도이다.
도15를 참조하여 살펴보면, 데이터 입력 스트로브신호 제어부(100)는 라이트명령어에 대응하는 동작이 이루어지는 구간을 감지하여 데이터 입력 인에이블신호(idinclk)를 활성화시키는 데이터 입력 인에이블 감지부(110)와, 데이터 입력 인에이블신호(idinclk)가 활성화된 구간동안 클럭신호(CLK)를 N주기(N은 2보다 큰 자연수이며 본 실시예에서는 2주기로 분주한다.)로 분주한 데이터 입력 스트로브 제어신호(dinclk_ctrl)를 생성하는 데이터 입력 스트로브 제어신호 생성부(120)를 구비한다.
또한, 데이터 입력 스트로브 제어신호 생성부(120)는 데이터 입력 인에이블신호(idinclk)가 활성화된 구간에서 클럭신호(CKL)를 2분주하여 데이터 입력 스트로브 제어신호(dinclk_ctrl)로 출력하는 분주기(121 ~ 124)를 구비한다.
또한 데이터 입력 스트로브 제어신호 생성부(120)는 데이터 입력 인에이블신호(idinclk)가 활성화되는 구간동안 클럭신호(CLK)가 버퍼링되어 출력되도록 하는 제1 로직조합부(124)와, 제1 로직조합부(124)에서 출력되는 신호(I25의 출력신호)가 하이레벨인 경우에 제어신호(IN)를 입력받아 버퍼링하여 출력하고, 제1 로직조합부(124)에서 출력되는 신호가 로우레벨에서 입력된 제어신호(IN)를 래치하는 제1 래치부(121)와, 제1 로직조합부(124)에서 출력되는 신호가 로우레벨인 경우 제1 래치부(121)에 래치된 제어신호(IN)를 입력받아 반전시켜 제어신호(IN)로 출력하고, 제1 로직조합부(124)에서 출력되는 신호가 하이레벨인 경우 제어신호(IN)를 다시 래치하는 제2 래치부(122)와, 제어신호(IN)와 반전된 데이터 입력 인에이블신호(idinclk)를 조합하여 데이터 입력 스트로브 제어신호(dinclk_ctrl)로 출력하는 제2 로직조합부를 구비한다.
또한, 데이터 입력 인에이블 감지부(110)는 실행중인 라이트명령어에 대응하는 모든 데이터(예컨대 D0 ~D3)가 입력되는 구간만큼 활성화되는 데이터 입력 구간신호(wt_stdby_p)를 생성하여 출력하는 데이터입력 구간신호 생성부(113)와, 안정적인 전원공급을 감지하기 위한 파워업신호(pwrup) 및 데이터를 라이트하는 동작시에 활성화상태를 유지하는 라이트 인에이블 신호(wtrzt)에 활성화되어, 데이터 입력 구간신호(wt_stdby_p)를 클럭신호(CLK)의 소정 주기(여기서는 두주기)동안 지연시켜 출력하는 제1 데이터 입력 인에이블 감지부(110_1)와, 라이트 인에이블 신호(wtrzt)에 활성화되며, 라이트명령어에 대응하여 입력되는 데이터중에서 마지막 데이터가 입력될 때의 클럭신호(CLK) 타이밍에 지연된 데이터 입력 구간신호(wt_stdby_p2)를 동기시켜 데이터 입력 인에이블신호(idinclk)로 출력하는 제2 데이터 입력 인에이블 감지부(110_2)를 구비한다.
도16은 도12에 도시된 데이터 입력 스트로브신호 발생부를 나타내는 회로도이다.
도16을 참조하여 살펴보면, 데이터 입력 스트로브신호 발생부(200)는 라이트명령어에 대응하여 입력되는 어드레스중에서 라이트명령어에 의해서 입력되는 데이터의 수에 대응하는 하위 어드레스 신호(sosez0_wt, sosez1_wt)를 디코딩하여 출력하는 어드레스 디코더부(210)와, 어드레스 디코더부(210)에서 디코딩된 결과에 응 답하여 클럭신호(CLK)를 버퍼링하여 데이터 입력 스트로브신호(dinstb_od0, dinstb_ev0, dinstb_ev1, dinstb_od1)로 출력하되, 데이터 입력 스트로브 제어부(100)에서 출력되는 데이터 입력 스트로브 제어신호(dinclk_ctrl)에 의해 인에이블되는 데이터 입력 스트로브신호 출력부(220)를 구비한다.
또한 어드레스 디코더부(210)는 라이트명령어에 대응하여 입력되는 어드레스중에서 하위 두비트의 어드레스 신호인 제1 및 제2 어드레스 신호(sosez0_wt, sosez1_wt)를 각각 입력받는 인버터(I35,I36)와, 인버터(I35,I36)의 출력신호(sesoz0_wt, sesoz1_wt)를 입력받아 제1 디코딩신호(stb_ev0_en)를 출력하는 제1 논리곱 로직게이트(ND16,I37)와, 제1 어드레스 신호(sosez0_wt)와 인버터(I36)의 출력신호(sesoz0_wt)를 입력받아 제2 디코딩신호(stb_od0_en)를 출력하는 제2 논리곱 로직게이트(ND17,I38)와, 인버터(I35)의 출력신호(sesoz0_wt)와 제2 어드레스신호(sosez1_wt)를 입력받아 제3 디코딩신호(stb_ev1_en)를 출력하는 제3 논리곱 로직게이트(ND18, I39)와, 제1 및 제2 어드레스신호(sosez0_wt, sosez1_wt)를 입력받아 제4 디코딩신호(stb_od1_en)를 출력하는 제4 논리곱 로직게이트(ND19, I40)를 구비한다.
데이터 입력 스트로브신호 출력부(220)는 클럭신호(CLK)와 제1 디코더신호(stb_ev0_en)와 데이터 입력 스트로브 제어신호(dinclk_ctrl)를 입력받아 제1 짝수데이터 입력 스트로브신호(dinstb_ev0)를 출력하는 제4 논리곱 로직게이트(ND20, I41, I42)와, 클럭신호(CLK)와 제2 디코더신호(stb_od0_en)와 데이터 입력 스트로브 제어신호(dinclk_ctrl)를 입력받아 제1 홀수데이터 입력 스트로브신 호(dinstb_od0)를 출력하는 제5 논리곱 로직게이트(ND21, I43, I44)와, 클럭신호(CLK)와 제3 디코더신호(stb_ev1_en)와 데이터 입력 스트로브 제어신호(dinclk_ctrl)를 입력받아 제2 짝수데이터 입력 스트로브신호(dinstb_ev1)를 출력하는 제6 논리곱 로직게이트(ND22, I45, I46)와, 클럭신호(CLK)와 제4 디코더신호(stb_od1_en)와 데이터 입력 스트로브 제어신호(dinclk_ctrl)를 입력받아 제2 홀수데이터 입력 스트로브신호(dinstb_od1)를 출력하는 제7 논리곱 로직게이트(ND24, I49, I50)를 구비한다.
데이터 입력 스트로브신호 발생부(600)는 라이트명령어에 대응하여 데이터 입력모드가 인터리브 모드 또는 시퀀스 모드에 따라 정해지는 데이터 입력모드 제어신호(seq_intz)를 입력받아, 데이터 입력 멀티플렉서(500)가 라이트명령어에 대응하는 데이터 입력모드로 재정렬될 수 있도록 데이터 입력 멀티플렉서를 제어하는 멀티플렉서 제어부(230)을 구비한다.
데이터 입력 멀티플렉서 제어부(230)는 인터리브 모드인 경우 로우레벨을, 시퀀스 모드에서는 하이레벨을 유지하게 되는 데이터 입력모드 제어신호(seq_intz)를 반전시키는 인버터(I33)와, 인버터(I33)의 출력과 라이트명령어에 대응하여 입력되는 어드레스중에서 최하위 비트의 어드레스 신호(sosez0_wt)를 입력받아 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)를 출력하는 논리곱 로직게이트(ND15,I34)를 구비한다.
도17은 데이터 입력 멀티플렉서를 나타내는 회로도이다.
도17을 참조하여 살펴보면, 데이터 입력 멀티플렉서(500)는 데이터얼라인부(400)에 의해 정렬되는 제1 내지 제4 얼라인데이터(align_dr0, align_df0, align_dr1, align_df1)를 입력받으며, 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)에 응답하여 턴온되어 제1 얼라인데이터(align_dr0)를 글로벌 입출력 라인드라이버(600)로 전달하는 전송게이트(T3,T4)와, 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)에 응답하여 선택적으로 턴온되어 제2 얼라인데이터(align_df0) 또는 제4 얼라인데이터(align_df1)를 글로벌 입출력 라인드라이버로(600)로 각각 전달하는 전송게이트(T5,T6)와, 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)에 응답하여 턴온되어 제3 얼라인데이터(align_dr1)를 글로벌 입출력 라인드라이버(600)로 전달하는 전송게이트(T7,T8)와, 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)에 응답하여 선택적으로 턴온되어 제4 얼라인데이터(align_df1) 또는 제2 얼라인데이터(align_df0)를 글로벌 입출력 라인드라이버(600)로 각각 전달하기 위한 전송게이트(T9, T10)를 구비한다. 여기서 전송게이트(T7)와 전송게이트(T9), 전송게이트(T8)와 전송게이트(T10)는 서로 배타적으로 턴온되도록 구성되어 있다.
도18은 도12에 도시된 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도12 내지 도18을 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다.
도18에 도시된 바와 같이, 메모리 장치의 동작중에 라이트명령어(wt0,wt1)가 입력되면, 그에 대응하여 어드레스와 데이터(D0 ~ D7)가 클럭신호(CLK)에 동기되어 입력된다. 여기서 데이터(D0 ~ D3)는 라이트명령어(wt0)에 대응하여 입력되는 것이고, 데이터(D4 ~ D7)는 라이트명령어(wt1)에 대응하여 입력되는 데이터이다. 한편 제어신호(wtrzt)는 라이트 동작중에는 하이레벨을 유지하는 신호이다. 또한, 도18에서 'A'관련 파형은 라이트명령어(wt0)에 대응하는 파형이고, 'B'관련 파형은 라이트명령어(wt1)에 대응하는 파형이다.
먼저 도15를 참조하여 데이터 입력 스트로브신호 제어부(100)의 동작을 살펴본다.
데이터 입력 스트로브신호 제어부(100)의 데이터입력 구간신호 생성부(113)는 실행될 라이트명령어(wt0,wt1)가 입력되면 그에 대응하여 데이터가 입력되는 구간동안 활성화되는 데이터 입력 구간신호(wt_stdby_p)를 활성화시켜 출력한다. 여기서와 같이 라이트명령어(wt0,wt1)에 대하여 각각 4개의 데이터가 입력되는 경우에는 -DDR 동기식 메모리 장치에서는 한클럭주기에 2개의 데이터가 입력되기 때문에- 데이터 입력 구간신호(wt_stbtby_p)가 네 클럭동안 하이레벨로 활성화되어 출력된다.
이어서 데이터 입력 스트로브신호 제어부(100)의 제1 데이터 입력 인에이블 감지부(110_1)는 데이터 입력 구간신호(wt_stdby_p)를 입력받아서 클럭신호(CLK)의 두주기동안 시프팅시켜 출력한다. 제1 데이터 입력 인에이블 감지부(110_1)는 2개의 플립플롭(111,112)을 구비하고, 구비된 플립플롭(111,112)는 파워업신호(pwrup)와 라이트 인에이블 신호(wtrzt)에 의해 리셋된다.
파워업신호(pwrup)는 메모리장치에 안정적인 전원이 입력되는 것을 감지하기 위한 신호이고, 라이트 인에이블 신호(wtrzt)는 메모리 장치가 데이터를 라이트하기 위한 모드일 때 활성화되는 신호이다.
이어서 제2 데이터 입력 인에이블 감지부(110_2)는 제1 데이터 입력 인에이블 감지부(110)에서 출력되는 두클럭 시프팅된 데이터 입력 구간신호(wt_stdby_p2)를 버퍼링하여 데이터 입력 스트로브 제어신호 생성부(120)로 출력한다.
이 때 클럭신호(CLK)가 로우레벨일 때 전송게이트(T1)가 턴온되어 두클럭 시프팅된 데이터 입력 구간신호(wt_stdby_p2)가 래치(I23,I24)를 통하여 데이터 입력 인에이블 신호(idinclk)로 생성되어, 데이터 입력 스트로브 제어신호 생성부(120)로 출력되는 것이다.
여기서 제2 데이터 입력 인에이블 감지부(110_2)의 전송게이트(T1)를 턴온시키기 위해서 라이트명령어(wt0)가 입력되고 나서 두번째 하강하는 클럭신호를 사용하게 된다. 여기서 약 두 클럭반 이후의 전송게이트(T1)를 턴온시키는 것은 라이트명령어(wt0)가 입력되고 나서 데이터를 정렬시키고 내부코어회로 전달하기 위해 소요되는 시간이후에 전송게이트(T1)를 턴온시키기 위한 것이다.
라이트명령어(wt0)에 대응하는 마지막 데이터(D3)가 입력되면 데이터얼라인부(400)에서는 4개의 데이터(D0 ~ D3)를 정렬하고, 이 때 정렬된 4개의 데이터(D0~ D3)는 데이터 입력 멀티플렉스(500)를 통과하여 글로벌 입출력 라인드라이버(600)로 입력된다. 이 타이밍(CLK의 2번째 폴링) 이후에는 메모리 코어영역으로 얼라인된 데이터가 입력되어야 하고, 이를 위해 데이터 입력 스트로브신호 발생부(200)에서는 데이터 입력스트로브 신호(dinstb_od0, dinstb_ev0, dinstb_od1, dinstb_ev1)가 글로벌 입출력 라인드라이버(600)로 출력되어야 한다.
따라서 이 타이밍(CLK의 2번째 폴링)부터 제2 데이터 입력 인에이블 감지부(110_2)에서는 데이터 입력 인에이블신호(idinclk)를 하이레벨로 활성화시킨다. 이후 데이터 입력 인에이블신호(idinclk)는 데이터 입력 구간신호(wt_stdby_p)가 활성화되는 구간동안 활성화를 유지하게 되는데, 여기서는 연속적인 2개의 라이트명령어(wt0,wt1)에 대응하여 네 클럭동안 활성화를 유지하게 된다.
이어서 데이터 입력 스트로브 제어신호 생성부(120)는 데이터 입력 인에이블신호(idinclk)가 활성화되는 타이밍에 처음으로 클럭킹되며, 클럭신호(CLK)가 2분주되어 클럭킹되는 신호를 생성하여 데이터 입력 스트로브 제어신호(dinclk_ctrl)로 데이터 입력 스트로브신호 발생부(200)로 출력한다.
즉 데이터 입력 스트로브 제어신호(dinclk_ctrl)은 데이터 입력 인에이블 신호(idinclk)가 활성화되는 구간에서 클럭신호를 2분주하여 클럭킹되는 신호이다.
여기서 제2 데이터 입력 인에이블 감지부(110_2)에서 제어신호(ybst)를 입력받도록 되어 있는데, 제어신호(ybst)는 라이트명령어에 대응하여 연속적으로 입력되는 데이터중 마지막 데이터가 입력되는 타이밍에 하이레벨을 유지하는 신호이다.
제2 데이터 입력 인에이블 감지부(110_2)에서 제어신호(ybst)를 입력받는 이유는 제어신호(ybst)는 라이트명령어에 대응하여 연속적으로 8개의 데이터가 입력되는 경우에도 데이터 입력 인에이블신호(idinclk)를 유지시켜 주기 위함이다.(4클럭동안)
데이터 입력 구간신호(wt_stdby_p2)는 2클럭동안 유지되는 신호이기 때문에, 라이트명령어에 대응하여 연속적으로 8개의 데이터가 입력되는 경우에는 각각 4개의 데이터를 정렬하여 내부코어 영역으로 전달하기 위해 데이터 입력 스트로브신호 가 두번 발생해야 하고, 이를 위해 데이터 입력 스트로브 제어신호(dinclk_ctrl)가 두번 생성되어야 한다.
따라서 데이터 입력 인에이블신호(idinclk)를 4클럭동안 유지시켜주어야 하기 때문에, 2클럭동안 유지되는 데이터 입력 구간신호(wt_stdby_p2)로 인해 2클럭 이후에 데이터 입력 인에이블신호(idinclk)가 비활성화되는 것을 막기 위해 제어신호(ybst)를 입력받도록 하였다.
이어서 도16을 참조하여 데이터 입력 스트로브신호 발생부(100)의 동작을 살펴본다.
먼저 데이터 입력 스트로브신호 발생부(200)의 어드레스 디코더부(210)에 구비되는 인버터(I35,I36)는 라이트명령어에 대응하여 입력되는 어드레스 중에서 하위 두비트에 해당하는 어드레스 신호를 버퍼링한 제1 및 제2 어드레스신호(sosez0_wt, sosez1_wt)를 입력받아 반전시켜 출력한다. 이어서 4개의 논리곱 로직게이트(ND16~ND19, I37~I40)에 각각 제1 및 제2 어드레스신호(sosez0_wt, sosez1_wt)와 인버터(I35,I36)의 출력신호(sesoz0_wt, sosez1_wt)중 2개의 신호가 입력된다. 이로 인하여 제1 및 제2 어드레스신호(sosez0_wt, sosez1_wt)의 레벨에 의해 제1 내지 제4 디코딩신호(stb_ev0_en, stb_od0_en, stb_ev1_en, stb_od1_en)중 하나가 활성화된다.
이어서 데이터 입력 스트로브신호 출력부(220)에 구비되는 네개의 낸드게이트(ND20~ND24)중 하나가 제1 내지 제4 디코딩신호(stb_ev0_en, stb_od0_en, stb_ev1_en, stb_od1_en)중 활성화되는 하나의 디코딩신호에 의해서 선택된다.
아래의 표1은 제1 및 제2 어드레스신호(sosez0_wt, sosez1_wt)에 신호레벨에 대하여 디코딩되어 출력되는 제1 내지 제4 디코딩신호(stb_ev0_en, stb_od0_en, stb_ev1_en, stb_od1_en)를 나타낸 것이다.
sosez0_wt sosez1_wt stb_ev0_en stb_od0_en stb_ev1_en stb_od1_en
0 0 1 0 0 0
1 0 0 1 0 0
0 1 0 0 1 0
1 1 0 0 0 1
이어서 선택된 낸드게이트에 데이터 입력 스트로브 제어신호(dinclk_ctrl)가 하이레벨로 활성화되는 구간동안 클럭신호(CLK)가 버퍼링되어 제1 및 제2 짝수데이터 입력 스트로브신호(dinstb_ev0,dinstb_ev1)와 제1 및 제2 홀수데이터 입력 스트로브신호(dinstb_od0, dinstb_od1) 중 하나의 신호로 출력된다.
이어서 글로벌 입출력 라인드라이버(20)는 얼라인되어 출력되는 데이터(dint_r0, dint_f0, dint_r1, dint_f1)를 데이터 입력 스트로브신호(dinstb_ev0, dinstb_ev1, dinstb_od0, dinstb_od1)에 응답하여 제1 및 제2 짝수데이터(gio_ev0, gio_ev1)와 제1 및 제2 홀수데이터(gio_od0, gio_od1)로 출력된다.
도13에 도시된 바와 같이 글로벌 입출력 라인드라이버(20)는 제1 및 제2 짝수데이터용 글로벌 입출력 라인드라이버(610,620)와 제1 및 제2 홀수데이터용 글로벌 입출력 라인드라이버(630,640)를 구비하고 있는데, 4개의 라인드라이버(610 ~640)의 구성은 같다.
단지 4개의 라인드라이버(610~640)는 각각 구비하고 있는 4개의 입력단(A~D)을 통하여 데이터 입력 스트로브신호(dinstb_ev0, dinstb_ev1, dinstb_od0, dinstb_od1)를 서로 다른 조합으로 입력받아서 입력되는 4개의 얼라인데이터중 서로 다른 하나를 제1 짝수데이터, 제2 짝수데이터 제1 홀수데이터 또는 제2 홀수데이터(gio_ev0, gio_ev1, gio_od0, gio_od1)로 출력하게 되는 것이다.
한편 데이터 멀티플렉서(500)는 데이터 얼라인부(400)에서 얼라인된 4개의 데이터(align_dr0, align_df0, align_dr1, align_df1)를 라이트명령어(wt0, wt1)에 대응하는 데이터의 입력모드가 인터리브 모드 또는 시퀀스 모드에 따라서 정해지는 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)에 응답하여 재정렬하여 글로벌 입출력 라인 드라이버로 출력한다.
데이터 입력 멀티플렉서 제어신호(seqz_int_wt)는 데이터 입력 스트로브신호 발생부(200)에서 출력되는 신호로서, 데이터 입력 스트로브신호 발생부(200)의 멀티플렉서 제어부(230)는 제1 어드레스 신호(sosez0_wt)와 데이터 모드 선택신호(seq_intz)를 입력받아 데이터의 입력모드가 시퀀스 모드일 경우에는 로우레벨을 인터리브 모드에서는 로우레벨을 유지하는 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)를 출력한다.
데이터 입력 멀티플렉서(500)는 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)에 의해 데이터 얼라인부(400)에서 정렬된 4개의 데이터(align_dr0, align_df0, align_dr1, align_df1)를 그대로 출력하거나, 재정렬하여 글로벌 입출력 라인 드라이버(600)로 출력하게 된다.
예를 들어 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)가 로우레벨일 경우에는 정렬된 4개의 데이터(align_dr0, align_df0, align_dr1, align_df1)는 그대로 재정렬된 데이터(dint_r0, dint_f0, dint_r1, dint_f1)로 출력하게 되고, 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)가 하이레벨인경우에는 정렬된 4개의 데이터(align_dr0, align_df0, align_dr1, align_df1)에서 두번째 데이이터와 네번째 데이터가 교환되어 재정렬된 데이터(dint_r0, dint_f0, dint_r1, dint_f1)로 글로벌 입출력 라인드라이버로 출력하게 되는 것이다.
도19는 도12에 도시된 메모리 장치에서 시퀀스 모드에서 데이터를 입력받는 동작을 나타내는 파형도이고, 도20은 도12에 도시된 메모리 장치에서 인터리브 모드에서 데이터를 입력받는 동작을 나타내는 파형도이다.
도19는 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)가 로우레벨인 경우의 정렬된 4개의 데이터(align_dr0, align_df0, align_dr1, align_df1)는 그대로 재정렬된 데이터(dint_r0, dint_f0, dint_r1, dint_f1)로 출력하는 것을 나타내고 있다.
도20은 데이터 입력 멀티플렉서 제어신호(seqz_int_wt)가 하이레벨인경우에는 정렬된 4개의 데이터(align_dr0, align_df0, align_dr1, align_df1)에서 두번째 데이이터와 네번째 데이터가 교환되어 재정렬된 데이터(dint_r0, dint_f0, dint_r1, dint_f1)로 글로벌 입출력 라인드라이버(600)로 출력하는 것이 도시되어 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 메모리 장치는 입력된 데이터를 내부 코어영역으로 전달하기 위해 생성되는 데이터 입력 스트로브 신호를 데이터가 내부 코어영역으로 실제로 전달되는 타이밍에만 생성시키기 때문에 항상 데이터 입력 스트로브 신호가 생성되던 종래의 메모리 장치보다 데이터 입력부의 파워소모를 크게 줄일 수 있다.
또한, 본 발명의 메모리 장치는 데이터가 내부 코어영역으로 실제로 전달되는 타이밍에만 데이터 입력 스트로브 신호가 생성되므로 데이터 입력 스트로브 신호가 생성되는 타이밍의 마진이 증가되어 전체적인 동작속도(500MHz 이상)를 향상시킬 수 있다.
또한 본 발명의 메모리 장치는 얼라인된 데이터를 제1 및 제2 짝수데이터와 제1 및 제2 홀수데이터로 선택하여 출력시키는 데이터 입출력 라인드라이브에 입력되는 신호를 대폭 간소화하였기 때문에 데이터가 입력되는 데이터의 입력부의 회로 면적을 종래보다 크게 줄여서, 전체적인 메모리 장치의 레이아웃 면적을 크게 감소시킬 수 있다.

Claims (14)

  1. 라이트명령어에 대응하여 입력되는 데이터를 클럭신호에 동기되어 입력받는 메모리 장치에 있어서,
    하나의 데이터입력핀을 통하여 연속적으로 입력되는 다수의 데이터를 프리패치하는 데이터수만큼 병렬로 정렬하여 다수의 얼라인데이터로 출력하는 데이터 얼라인부;
    데이터 입력 스트로브신호에 응답하여, 상기 다수의 얼라인데이터를 짝수데이터 또는 홀수데이터로 선택하여 메모리 코어영역으로 출력하는 글로벌 입출력 라인드라이버;
    상기 클럭신호를 버퍼링하여, 상기 클럭신호에 동기된 상기 데이터 입력 스트로브신호를 출력하는 데이터 입력 스트로브신호 발생부; 및
    상기 라이트명령어에 대응하는 동작이 일어나는 구간에만 상기 데이터 입력 스트로브신호가 출력될 수 있도록 상기 데이터입력 스트로브신호 발생부를 제어하는 데이터 입력 스트로브 제어신호를 출력하는 데이터입력 스트로브신호 제어부
    를 구비하는 동기식 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입력 스트로브신호 발생부는,
    상기 라이트명령어에 대응하여 입력되는 어드레스중에서 상기 라이트명령어에 의해 입력되는 데이터의 수에 대응하는 하위 어드레스 신호를 디코딩하여 출력하는 어드레스 디코더부; 및
    상기 어드레스 디코더부에서 디코딩된 결과에 응답하여 상기 클럭신호를 버퍼링하여 상기 데이터 입력 스트로브신호로 출력하되, 상기 데이터 입력 스트로브 제어부에서 출력되는 데이터 입력 스트로브 제어신호에 의해 인에이블되는 데이터 입력 스트로브신호 출력부를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  3. 제 2 항에 있어서,
    상기 프리패치되는 데이터의 수는 4비트이고, 상기 데이터 입력 스트로브신호 발생부는 상기 글로벌 입출력 라인드라이브가 정렬된 4개의 얼라인데이터를 각각 제1 및 제2 짝수데이터와 제1 및 제2 홀수데이터로 선택하여 출력할 수 있도록, 상기 클럭신호를 버퍼링하여 제1 및 제2 짝수데이터 입력 스트로브신호와 제1 및 제2 홀수데이터 입력 스트로브신호를 생성하는 것을 특징으로 하는 동기식 메모리 장치.
  4. 제 3 항에 있어서,
    상기 어드레스 디코더부는
    상기 라이트명령어에 대응하여 입력되는 어드레스중에서 하위 두비트의 어드레스 신호인 제1 및 제2 어드레스 신호를 각각 입력받는 제1 및 제2 인버터;
    상기 제1 및 제2 인버터의 출력신호를 입력받아 제1 디코딩신호를 출력하는 제1 논리곱 로직게이트;
    상기 제1 어드레스신호와 제2 인버터의 출력신호를 입력받아 제2 디코딩신호를 출력하는 제2 논리곱 로직게이트;
    상기 제1 인버터의 출력신호와 상기 제2 어드레스신호를 입력받아 제3 디코딩신호를 출력하는 제3 논리곱 로직게이트; 및
    상기 제1 및 제2 어드레스신호를 입력받아 제4 디코딩신호를 출력하는 제4 논리곱 로직게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  5. 제 4 항에 있어서,
    상기 데이터 입력 스트로브신호 출력부는
    상기 클럭신호와 상기 제1 디코더신호와 상기 데이터 입력 스트로브 제어신호를 입력받아 상기 제1 짝수데이터 입력 스트로브신호를 출력하는 제4 논리곱 로직게이트;
    상기 클럭신호와 상기 제2 디코더신호와 상기 데이터 입력 스트로브 제어신호를 입력받아 상기 제1 홀수데이터 입력 스트로브신호를 출력하는 제5 논리곱 로직게이트;
    상기 클럭신호와 상기 제3 디코더신호와 상기 데이터 입력 스트로브 제어신호를 입력받아 상기 제2 짝수데이터 입력 스트로브신호를 출력하는 제6 논리곱 로직게이트; 및
    상기 클럭신호와 상기 제4 디코더신호와 상기 데이터 입력 스트로브 제어신호를 입력받아 상기 제2 홀수데이터 입력 스트로브신호를 출력하는 제7 논리곱 로직게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치
  6. 제 1 항에 있어서,
    상기 데이터 얼라인부에서 출력되는 상기 얼라인데이터를 인터리브 모드 또는 시퀀스 모드에 따라 재정렬하여 상기 글로벌 입출력 라인드라이버로 출력하는 데이터 입력 멀티플렉서를 더 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  7. 제 6 항에 있어서,
    상기 데이터 입력 스트로브신호 발생부는
    상기 라이트명령어에 대응하는 데이터 입력모드가 상기 인터리브 모드 또는 상기 시퀀스 모드에 따라 정해지는 데이터 입력모드 제어신호를 입력받아, 상기 데이터 입력 멀티플렉서가 상기 라이트명령어에 대응하는 데이터 입력모드로 재정렬될 수 있도록 상기 데이터 입력 멀티플렉서 제어신호를 출력하는 데이터 입력 멀티 플렉서 제어부를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  8. 제 7 항에 있어서,
    상기 데이터 입력 멀티플렉서 제어부는
    상기 인터리브 모드인 경우 로우레벨을, 상기 시퀀스 모드에서는 하이레벨을 유지하게 되는 상기 데이터 입력모드 제어신호를 반전시키는 인버터;
    상기 인버터의 출력과 상기 라이트명령어에 대응하여 입력되는 어드레스중에서 최하위 비트의 어드레스 신호호를 입력받아 상기 데이터 입력 멀티플렉서 제어신호를 출력하는 논리곱 로직게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  9. 제 7 항에 있어서,
    상기 데이터 입력 멀티플렉서는
    상기 데이터얼라인부에 의해 정렬되는 제1 내지 제4 얼라인데이터를 입력받으며, 상기 데이터 입력 멀티플렉서 제어신호에 응답하여 턴온되어 상기 제1 얼라인데이터를 상기 글로벌 입출력 라인드라이버로 전달하는 제1 및 제2 전송게이트;
    상기 데이터 입력 멀티플렉서 제어신호에 응답하여 선택적으로 턴온되어 상기 제2 얼라인데이터 또는 상기 제4 얼라인데이터를 상기 글로벌 입출력 라인드라 이버로 각각 전달하는 제3 및 제4 전송게이트;
    상기 데이터 입력 멀티플렉서 제어신호에 응답하여 턴온되어 상기 제3 얼라인데이터를 상기 글로벌 입출력 라인드라이버로 전달하는 제5 및 제6 전송게이트; 및
    상기 데이터 입력 멀티플렉서 제어신호에 응답하여 선택적으로 턴온되어 상기 제4 얼라인데이터 또는 상기 제2 얼라인데이터를 상기 글로벌 입출력 라인드라이버로 각각 전달하기 위한 제7 및 제8 전송게이트를 구비하며,
    상기 제3 전송게이트와 상기 제7 전송게이트, 상기 제4 전송게이트와 상기 제8 전송게이트는 서로 배타적으로 턴온되는 것을 특징으로 하는 동기식 메모리 장치.
  10. 제 3 항에 있어서,
    상기 글로벌 입출력 라인드라이버는,
    각각 제1 내지 제4 제어신호 입력단을 구비하고, 상기 제1 및 제2 짝수데이터 입력 스트로브신호와 상기 제1 및 제2 홀수데이터 입력 스트로브신호를 상기 제1 내지 제4 제어신호 입력단을 통하여 입력받되, 각각 서로 다르게 배열된 순서대로 입력받아, 상기 얼라인된 4비트의 데이터를 서로 배타적으로 하나씩 선택하여 상기 제1 짝수데이터, 제2 짝수데이터, 제1 홀수데이터, 제2 홀수데이터로 각각 출력하는 제1 및 제2 짝수데이터용 글로벌 입출력 라인드라이버와, 제1 및 제2 홀수 데이터용 글로벌 입출력 라인드라이버를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  11. 제 1 항에 있어서,
    상기 데이터 입력 스트로브신호 제어부는
    상기 라이트명령어에 대응하는 동작이 이루어지는 구간을 감지하여 데이터 입력 인에이블신호를 활성화시키는 데이터 입력 인에이블 감지부; 및
    상기 데이터 입력 인에이블신호가 활성화된 구간동안 상기 클럭신호를 N주기(N은 2보다 큰 자연수)로 분주한 상기 데이터 입력 스트로브 제어신호를 생성하는 데이터 입력 스트로브 제어신호 생성부를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  12. 제 11 항에 있어서,
    상기 데이터 입력 스트로브 제어신호 생성부는
    상기 데이터 입력 인에이블신호가 활성화된 구간동안 상기 클럭신호를 2분주하여 상기 데이터 입력 스트로브 제어신호로 출력하는 분주기를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  13. 제 11 항에 있어서,
    상기 데이터 입력 스트로브 제어신호 생성부는
    상기 데이터 입력 인에이블신호가 활성화되는 구간동안 상기 클럭신호가 버퍼링되어 출력되도록 하는 제1 로직조합수단;
    상기 제1 로직조합수단에서 출력되는 신호의 제1 레벨에서 제어신호를 입력받아 버퍼링하여 출력하고, 상기 제1 로직조합수단에서 출력되는 신호의 제2 레벨에서 상기 입력된 제어신호를 래치하는 제1 래치수단;
    상기 제1 래치수단에 래치된 제어신호를 상기 제1 로직조합수단에서 출력되는 신호의 제2 레벨에서 입력받아 반전시켜 상기 제어신호로 출력하고, 상기 제1 로직조합수단에서 출력되는 신호의 제1 레벨에서 상기 제어신호를 다시 래치하는 제2 래치수단;
    상기 제어신호와 상기 데이터 입력 인에이블신호를 조합하여 상기 데이터 입력 스트로브 제어신호로 출력하는 제2 로직조합 수단을 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  14. 제 11 항에 있어서,
    상기 데이터 입력 인에이블 감지부는
    상기 라이트명령어에 대응하는 모든 데이터가 입력되는 구간만큼 활성화되는 데이터 입력 구간신호를 생성하여 출력하는 데이터입력 구간신호 생성부;
    안정적인 전원공급을 감지하기 위한 파워업신호 및 라이트 모드시에 활성화되는 라이트 인에이블 신호에 활성화되어, 상기 데이터 입력 구간신호를 상기 클럭신호의 소정 주기동안 지연시켜 출력하는 제1 데이터 입력 인에이블 감지부; 및
    상기 라이트 인에이블 신호에 활성화되며, 상기 라이트명령어에 대응하는 마지막 데이터가 입력되는 상기 클럭신호의 타이밍에 상기 지연된 데이터 입력 구간신호를 동기시켜 상기 데이터 입력 인에이블신호로 출력하는 제2 데이터 입력 인에이블 감지부를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
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