KR101150547B1 - 상 변화 메모리 장치 - Google Patents

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Abstract

본 발명의 실시예는 상 변화 메모리 장치에 관한 것으로, 전원이 공급되지 않아도 저장된 데이터를 보존할 수 있는 메모리 장치에 관한 기술이다. 이러한 본 발명의 실시예는, 복수의 워드라인과 복수의 비트라인이 교차하는 영역에 단위 셀을 구비하여 데이터의 리드 또는 라이트 동작이 이루어지는 복수의 매트, 컬럼 선택신호에 따라 복수의 비트라인 중 어느 하나의 비트라인을 선택하고, 선택된 비트라인과 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 컬럼 스위칭부, 및 리드 또는 라이트 동작이 이루어지는 액티브 모드시, 복수의 비트라인 중 선택된 비트라인 이외의 나머지 비트라인들을 비트라인 디스차지 신호에 따라 방전시키는 디스차지부를 포함한다.

Description

상 변화 메모리 장치{Phase change RAM}
본 발명의 실시예는 상 변화 메모리 장치에 관한 것으로, 소자의 동작 신뢰성을 향상시킬 수 있도록 하는 기술이다.
메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분할 수 있다. 여기서, 비휘발성 메모리 장치는 전원이 공급되지 않아도 저장된 데이터를 보존할 수 있는 비휘발성 메모리 셀을 이용하는 메모리 장치로서, 플래시 램(Flash Ram), 상 변화 램(PCRAM) 등이 있다.
상 변화 메모리 장치는 상 변화 물질, 대표적인 예로서 GST(게르마늄 안티몬 텔루륨)을 이용하여 메모리 셀을 구성하고, GST에 열을 가하여 정질(Crystal) 또는 비정질(Amorphous) 상태로 만듦으로써 메모리 셀에 데이터를 저장할 수 있도록 한 메모리 장치이다.
마그네틱 메모리(Magnetic memory) 및 상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
도 4는 종래의 상 변화 메모리 장치에 관한 구성도이다.
종래의 상 변화 메모리 장치는 복수의 매트(MAT)와, 컬럼 스위칭부 C_S(0), C_S(1)를 포함한다. 복수의 매트(MAT)는 각각은 비트라인 BL과 워드라인 WL이 교차하는 영역에 형성된 단위 셀 C을 포함한다.
여기서, 컬럼 스위칭부 C_S(0), C_S(1)는 비트라인 BL과 글로벌 비트라인 GBL 사이에 연결되어 컬럼 선택신호 LYSW에 의해 제어된다. 컬럼 선택신호 LYSW에 따라 컬럼 스위칭부 C_S(0), C_S(1)가 선택적으로 턴 온 되어 비트라인 BL과 글로벌 비트라인 GBL 사이의 연결을 제어한다.
그리고, 액티브 동작 모드시 컬럼 선택신호 LYSW<0:7> 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
도 5는 도 4의 매트(MAT)에서 셀 어레이의 전류 경로를 나타낸 도면이다.
종래의 셀 어레이는 비트라인 BL과 워드라인 WL이 교차하는 영역에 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 GST와 셀 스위치를 포함한다. 여기서, 셀 스위치는 다이오드 D로 이루어질 수 있으며, 다이오드 D는 PN 다이오드 소자로 이루어진다.
상 변화 저항 소자 GST의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다.
이러한 종래의 셀 어레이는 리드 모드시 선택된 워드라인 WL2에는 로우 전압(접지전압 VSS)이 인가된다. 그리고, 선택된 비트라인 BL2에는 리드 전압(Vh)이 인가되어 비트라인 BL, 상 변화 저항 소자 GST 및 다이오드 D를 통해 세트(Set) 상태의 리드전류(Iset) 또는 리셋 상태의 리드전류(Ireset)가 선택된 워드라인 WL2 쪽으로 흐르게 된다. 리드 모드시의 전류 흐름은 (A) 경로와 같다.
그러면, 센스앰프는 비트라인 BL2을 통해 인가되는 셀 데이터를 감지하고 기준전압과 비교하여 데이터 "1"과 데이터 "0"을 구별한다. 라이트 구동부는 셀에 데이터를 라이트 할 때 비트라인 BL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
이때, 선택되지 않은 비트라인 BL1,BL3은 플로팅(Floating) 상태가 된다. 그리고, 선택되지 않은 워드라인 WL1,WL3은 펌핑전압 VPPX 레벨을 유지하게 된다.
그런데, 종래의 셀 어레이에서 선택되지 않은 워드라인 WL1,WL3의 높은 펌핑전압 VPPX 레벨이 될 경우, (B)에서와 같은 오프 누설 전류가 발생하게 된다.
즉, 선택되지 않은 워드라인 WL1,WL3은 높은 펌핑전압 VPPX 레벨을 갖는데 반하여, 선택된 워드라인 WL2은 상대적으로 낮은 접지전압 VSS 레벨을 갖는다. 이에 따라, 선택되지 않은 셀 들의 다이오드에서 역방향 누설 전류가 흐르게 되어 선택된 워드라인 WL2의 전압 레벨이 불필요하게 상승하게 된다.
일반적으로 저항성 메모리는 셀 스위치를 포함하며, 각 단위 셀 C 마다 셀 스위치가 존재한다. 하나의 비트라인(BL)과 연결된 셀 스위치는 셀 어레이의 구성에 따라 그 숫자가 달라지지만, 보통은 수 K 개 정도로 아주 크다.
만약, 이 수많은 셀 스위치에서 누설 전류가 발생한다고 가정하면, 비트라인(BL)에는 수백 ㎂ 정도의 전류가 공급되어 비트라인(BL) 레벨이 증가하게 된다. 특히, 비트라인(BL)이 2개의 매트를 공유하는 구조에서는 2개의 매트에서 발생하는 누설 전류가 워드라인(WL2)으로 유입되어 더욱 심각한 문제를 유발할 수 있다.
이때, 선택된 워드라인(WL2)과 선택되지 않은 비트라인 사이에는 상 변화 저항 소자 GST 및 셀 스위치의 임계전압이 존재하게 된다.
그런데, 누설 전류에 의해 증가된 비트라인(BL)의 전압 레벨은 워드라인(WL2) 전압보다 훨씬 크다. 비트라인(BL)의 전압이 상승하게 되면 선택된 워드라인(WL2) 쪽으로 누설 경로가 흐르게 된다. 이에 따라, 선택된 워드라인(WL2)의 전압 레벨이 증가하게 된다.
도 6은 도 5의 누설 경로에서의 문제점을 설명하기 위한 흐름도이다.
종래의 셀 어레이에서 선택되지 않은 셀 들의 다이오드에서 발생한 누설 전류에 의해 비 선택된 비트라인(BL1,BL3)의 전하(Charge)가 불필요하게 증가하게 된다.(단계 S1)
즉, 스위칭 누설 전류로 인해 비 선택된 비트라인(BL1,BL3)에 전하가 유입되고, 유입된 전하가 선택된 워드라인(WL2) 쪽으로 흐르게 되어 오동작을 일으키게 된다. 특히, 센싱 시간이 다소 오래 걸리는 메모리에서는 동작 중에도 비 선택된 비트라인을 통해 원치 않은 전류가 유입될 수 있으며, 이러한 전류가 오동작의 원인이 될 수 있다.
그러면, 선택된 워드라인(WL2)의 전압 레벨이 증가하게 된다.(단계 S2) 이에 따라, 복수의 워드라인 중 해당 워드라인을 선택하기 위한 로오 선택 스위치(LXSW, 미도시)의 능력이 저하된다.(단계 S3)
이로 인해, 선택된 워드라인(WL2)에 흐르는 전류의 경로가 방해받게 되고(단계 S4), 저항성 메모리의 동작 중 누설 전류로 인해 오동작을 유발할 수 있으며, 결과적으로 프로그램, 리드 특성 및 동작 신뢰성이 저하된다.(단계 S5)
본 발명의 실시예는 다음과 같은 특징을 갖는다.
첫째, 데이터의 리드 또는 라이트 동작시 선택되지 않은 비트라인을 항상 디스차지하여 워드라인 및 비트라인에 누설 전류가 유입되지 않도록 함으로써 동작 신뢰성을 향상시킬 수 있도록 하는데 그 특징이 있다.
둘째, 선택된 비트라인은 액티브 동작 이전에 펄스의 형태로 디스차지 시키고, 선택되지 않은 비트라인은 레벨 형태로 리드/라이트 동작시 턴 온 상태를 유지하도록 하여 비트라인의 방전 경로를 형성할 수 있도록 하는데 그 특징이 있다.
셋째, 상 변화 셀의 다이오드에서 발생하는 역전류로 인해 비트라인 및 워드라인 레벨이 상승하는 것을 방지하여 프로그램/리드 특성을 향상시킬 수 있도록 하는데 그 특징이 있다.
넷째, 비트라인 디스차지 신호를 코딩하여 디스차지 하기 원하는 비트라인을 선택적으로 제어할 수 있도록 함으로써 방전 특성을 향상시킬 수 있도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 상 변화 메모리 장치는, 복수의 워드라인과 복수의 비트라인이 교차하는 영역에 단위 셀을 구비하여 데이터의 리드 또는 라이트 동작이 이루어지는 복수의 매트; 컬럼 선택신호에 따라 복수의 비트라인 중 어느 하나의 비트라인을 선택하고, 선택된 비트라인과 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 컬럼 스위칭부; 및 리드 또는 라이트 동작이 이루어지는 액티브 모드시, 복수의 비트라인 중 선택된 비트라인 이외의 나머지 비트라인들을 비트라인 디스차지 신호에 따라 방전시키는 디스차지부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 상 변화 메모리 장치는, 복수의 워드라인과 복수의 비트라인이 교차하는 영역에 단위 셀을 구비하여 데이터의 리드 또는 라이트 동작이 이루어지는 제 1매트; 제 1매트와 복수의 비트라인을 공유하는 제 2매트; 복수의 컬럼 선택신호에 따라 복수의 비트라인 중 어느 하나의 비트라인을 선택하고, 선택된 비트라인과 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 컬럼 스위칭부; 제 1매트와 인접하여 형성되며, 리드 또는 라이트 동작이 이루어지는 액티브 모드시, 복수의 비트라인 디스차지 신호에 따라 복수의 비트라인 중 선택된 비트라인 이외의 나머지 비트라인들을 방전시켜 선택된 워드라인에 주입되는 전하의 경로를 차단시키는 제 1디스차지부; 및 제 2매트와 인접하여 형성되며, 액티브 모드시, 복수의 비트라인 디스차지 신호에 따라 선택된 비트라인 이외의 나머지 비트라인들을 방전시켜 선택된 워드라인에 주입되는 전하의 경로를 차단시키는 제 2디스차지부를 포함하고, 복수의 비트라인 디스차지 신호는 코딩 동작을 통해 개별적으로 활성화 상태가 제어되는 것을 특징으로 한다.
본 발명의 실시예는 다음과 같은 효과를 제공한다.
첫째, 데이터의 리드 또는 라이트 동작시 선택되지 않은 비트라인을 항상 디스차지하여 선택된 워드라인 및 비트라인에 누설전류로 인한 영향을 주지 않도록 하여 동작 신뢰성을 향상시킬 수 있도록 한다.
둘째, 선택된 비트라인은 액티브 동작 이전에 펄스의 형태로 디스차지 시키고, 선택되지 않은 비트라인은 레벨 형태로 리드/라이트 동작시 턴 온 상태를 유지하도록 하여 비트라인의 방전 경로를 효율적으로 형성할 수 있도록 한다.
셋째, 상 변화 셀의 다이오드에서 발생하는 역전류로 인해 비트라인 및 워드라인 레벨이 상승하는 것을 방지하여 프로그램/리드 특성을 향상시킬 수 있도록 한다.
넷째, 비트라인 디스차지 신호를 코딩하여 디스차지 하기 원하는 비트라인을 선택적으로 제어할 수 있도록 함으로써 방전 특성을 향상시킬 수 있도록 하는 효과를 제공한다.
다섯째, 본 발명의 실시예는 비트라인과 연결되는 셀의 수가 증가할수록 그 효과가 커질 수 있으며, 본 발명의 실시예에서는 비트라인당 한 개의 모스 트랜지스터가 연결되므로, 비트라인에 연결된 셀 스위치가 커짐으로 인해 생기는 문제점들을 해결할 수 있게 된다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 종래의 상 변화 메모리 장치의 구성도.
도 5는 도 4의 매트(MAT)에서 셀 어레이의 전류 경로를 나타낸 도면.
도 6은 도 5의 누설 경로에서의 문제점을 설명하기 위한 흐름도.
도 7은 본 발명의 실시예에 따른 상 변화 메모리 장치의 구성도.
도 8은 도 7의 매트(MAT)에서 셀 어레이의 전류 경로를 나타낸 도면.
도 9는 도 8의 누설 경로에서의 동작 효과를 설명하기 위한 흐름도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 7은 본 발명의 실시예에 따른 상 변화 메모리 장치에 관한 구성도이다.
본 발명의 실시예는 복수의 매트(MAT)와, 복수의 컬럼 스위칭부(100,110) 및 복수의 디스차지부(120~160)를 포함한다. 복수의 매트(MAT) 각각은 비트라인 BL과 워드라인 WL이 교차하는 영역에 형성된 단위 셀 C을 포함한다.
본 발명의 실시예는 비트라인 BL이 2개의 매트(MAT)를 공유하는 구조를 그 실시예로 설명하고자 한다. 즉, 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14은 매트 MAT0와, 매트 MAT1에 의해 공유된다. 그리고, 홀수 비트라인 BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15는 매트 MAT1와, 매트 MAT2에 의해 공유된다.
컬럼 스위칭부(100)는 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14과 글로벌 비트라인 GBL 사이에 연결되어 컬럼 선택신호 LYSW_1<0:7>에 의해 제어되는 복수의 PMOS트랜지스터 P0~P4를 포함한다. 여기서, 복수의 PMOS트랜지스터 P0~P4는 컬럼 선택신호 LYSW_1<0:7>와 대응하는 개수로 구비된다.
컬럼 스위칭부(100)는 컬럼 선택신호 LYSW_1<0:7>에 따라 복수의 PMOS트랜지스터 P0~P4가 선택적으로 턴 온 되어 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14과 글로벌 비트라인 GBL 사이의 연결을 제어한다. 그리고, 액티브 동작 모드시 컬럼 선택신호 LYSW_1<0:7> 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
또한, 컬럼 스위칭부(110)는 홀수 비트라인 BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15과 글로벌 비트라인 GBL 사이에 연결되어 컬럼 선택신호 LYSW_2<0:7>에 의해 제어되는 복수의 PMOS트랜지스터 P5~P9를 포함한다. 여기서, 복수의 PMOS트랜지스터 P5~P9는 컬럼 선택신호 LYSW_2<0:7>와 대응하는 개수로 구비된다.
컬럼 스위칭부(110)는 컬럼 선택신호 LYSW_2<0:7>에 따라 복수의 PMOS트랜지스터 P5~P4가 선택적으로 턴 온 되어 홀수 비트라인 BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15과 글로벌 비트라인 GBL 사이의 연결을 제어한다. 그리고, 액티브 동작 모드시 컬럼 선택신호 LYSW_2<0:7> 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
또한, 디스차지부(120)는 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14과 접지전압단 사이에 연결되어 비트라인 디스차지 신호 BLDIS_1<0:7>에 의해 제어되는 복수의 NMOS트랜지스터 N0~N4를 포함한다. 여기서, 복수의 NMOS트랜지스터 N0~N4는 비트라인 디스차지 신호 BLDIS_1<0:7>와 대응하는 개수로 구비된다. 그리고, 디스차지부(120)는 매트 MAT0와 인접하여 형성된다.
디스차지부(120)는 비트라인 디스차지 신호 BLDIS_1<0:7>에 따라 복수의 NMOS트랜지스터 N0~N4가 선택적으로 턴 온 되어 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14의 방전 경로를 형성한다.
또한, 디스차지부(130)는 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14과 접지전압단 사이에 연결되어 비트라인 디스차지 신호 BLDIS_1<0:7>에 의해 제어되는 복수의 NMOS트랜지스터 N15~N19를 포함한다. 여기서, 복수의 NMOS트랜지스터 N15~N19는 비트라인 디스차지 신호 BLDIS_1<0:7>와 대응하는 개수로 구비된다. 그리고, 디스차지부(130)는 매트 MAT1와 인접하여 형성된다.
디스차지부(130)는 비트라인 디스차지 신호 BLDIS_1<0:7>에 따라 복수의 NMOS트랜지스터 N15~N19가 선택적으로 턴 온 되어 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14의 방전 경로를 형성한다.
여기서, 디스차지부(120,130)는 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14을 공유하는 상부 매트 MAT0, 하부 매트 MAT1에서의 방전 경로를 형성하게 된다.
즉, 디스차지부(120)는 상부 매트 MAT0에서의 비트라인 디스차지 동작을 수행하게 되고, 디스차지부(130)는 하부 매트 MAT1에서의 비트라인 디스차지 동작을 수행하게 된다.
또한, 디스차지부(140)는 홀수 비트라인 BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15과 접지전압단 사이에 연결되어 비트라인 디스차지 신호 BLDIS_2<0:7>에 의해 제어되는 복수의 NMOS트랜지스터 N5~N9를 포함한다. 여기서, 복수의 NMOS트랜지스터 N5~N9는 비트라인 디스차지 신호 BLDIS_2<0:7>와 대응하는 개수로 구비된다.
디스차지부(140)는 비트라인 디스차지 신호 BLDIS_2<0:7>에 따라 복수의 NMOS트랜지스터 N5~N9가 선택적으로 턴 온 되어 홀수 비트라인 BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15의 방전 경로를 형성한다.
또한, 디스차지부(150)는 홀수 비트라인 BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15과 접지전압단 사이에 연결되어 비트라인 디스차지 신호 BLDIS_2<0:7>에 의해 제어되는 복수의 NMOS트랜지스터 N10~N14를 포함한다. 여기서, 복수의 NMOS트랜지스터 N10~N14는 비트라인 디스차지 신호 BLDIS_2<0:7>와 대응하는 개수로 구비된다.
디스차지부(150)는 비트라인 디스차지 신호 BLDIS_2<0:7>에 따라 복수의 NMOS트랜지스터 N10~N14가 선택적으로 턴 온 되어 홀수 비트라인 BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15의 방전 경로를 형성한다.
여기서, 디스차지부(140,150)는 상부 매트 MAT0, 하부 매트 MAT1에서 홀수 비트라인 BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15의 방전 경로를 형성하게 된다.
또한, 디스차지부(160)는 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14과 접지전압단 사이에 연결되어 비트라인 디스차지 신호 BLDIS_3<0:7>에 의해 제어되는 복수의 NMOS트랜지스터 N20~N24를 포함한다. 여기서, 복수의 NMOS트랜지스터 N20~N24는 비트라인 디스차지 신호 BLDIS_3<0:7>와 대응하는 개수로 구비된다.
디스차지부(160)는 비트라인 디스차지 신호 BLDIS_3<0:7>에 따라 복수의 NMOS트랜지스터 N20~N24가 선택적으로 턴 온 되어 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14의 방전 경로를 형성한다.
여기서, 디스차지부(160)는 하부 매트 MAT2에서 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14의 방전 경로를 형성하게 된다.
이러한 구성을 갖는 본 발명의 실시예에서 디스차지부(120~160)의 동작을 설명하면 다음과 같다.
매트 MAT1의 워드라인 WL과 짝수 비트라인 BL2이 선택되어 단위 셀 C의 라이트 또는 리드 동작이 수행되는 것을 가정한다.
먼저, 컬럼 선택신호 LYSW_1<0:7> 중 컬럼 선택신호 LYSW_1<1>가 활성화 상태가 된다. 여기서, 컬럼 선택신호 LYSW_1<0:7>는 로우 레벨일 경우 활성화되는 신호이다.
그러면, 컬럼 스위칭부(100)에서 컬럼 선택신호 LYSW_1<1>에 의해 제어되는 PMOS트랜지스터 P1가 턴 온 된다. 그리고, 비 선택된 짝수 비트라인 BL0,BL4,BL6,...BL14과 연결된 나머지 PMOS트랜지스터 P0,P2~P4가 턴 오프 된다. 이에 따라, 비트라인 BL2과 글로벌 비트라인 GBL이 연결된 상태가 된다. 여기서, 선택된 비트라인 BL2은 상부 매트 MAT0와 하부 매트 MAT1에 의해 공유된다.
이때, 컬럼 선택신호 LYSW_2<0:7>는 비활성화 상태가 되어 컬럼 스위칭부(110)의 PMOS트랜지스터들 P5~P9은 모두 턴 오프 된다. 즉, 매트 MAT1와 매트 MAT2에 의해 공유되는 홀수 비트라인 BL1,BL3,...BL15은 선택되지 않는다.
디스차지부(120)는 선택된 비트라인 BL2과 연결된 NMOS트랜지스터 N1만 턴 오프 상태가 된다. 즉, 액티브 구간에서는 비트라인 디스차지 신호 BLDIS_1<1>가 로우 레벨이 되어 선택된 비트라인 BL2의 전류 경로가 차단된다. 반면에, 스탠바이 구간에서는 비트라인 BL2을 플로팅 상태로 제어하게 된다.
그리고, 액티브 구간에서 비트라인 디스차지 신호 BLDIS_1<0>,BLDIS_1<2>~BLDIS_1<7>는 하이 레벨이 된다. 이에 따라, 선택되지 않은 나머지 짝수 비트라인 BL0,BL2,BL4,...BL14과 연결된 NMOS트랜지스터 N0,N2~N4는 턴 온 상태가 된다. 그러면, NMOS트랜지스터 N0,N2~N4를 통해 접지전압 단으로 방전 경로가 형성되어 매트 MAT0의 동작시 선택된 비트라인 BL2의 전압 레벨이 불필요하게 상승하게 되는 것을 방지한다.
여기서, 선택된 비트라인 BL2을 제어하는 비트라인 디스차지 신호 BLDIS_1<1>는 리드 또는 라이트 동작 이전에는 하이 레벨의 펄스 형태로 제어된다. 이에 따라, 리드 또는 라이트 동작 이전에 NMOS트랜지스터 N1를 디스차지 시키게 된다. 그리고, 리드 또는 라이트 동작이 시작되면, 비트라인 디스차지 신호 BLDIS_1<1>가 로우 레벨로 비활성화된다.
이때, 리드 또는 라이트 동작이 수행되는 액티브 구간 내내 나머지 비트라인 디스차지 신호 BLDIS_1<0>,BLDIS_1<2>~BLDIS_1<7>들은 하이 전압 레벨을 유지하게 된다. 이에 따라, 액티브 구간에서 비 선택된 비트라인에 방전 경로를 형성하게 된다.
마찬가지로, 디스차지부(130)는 선택된 비트라인 BL2과 연결된 NMOS트랜지스터 N16만 턴 오프 상태가 된다. 그리고, 선택되지 않은 나머지 짝수 비트라인 BL0,BL2,BL4,...BL14과 연결된 NMOS트랜지스터 N15,N17~N19는 턴 온 상태가 된다. 그러면, NMOS트랜지스터 N15,N17~N19를 통해 접지전압단으로 방전 경로가 형성되어 매트 MAT1의 동작시 선택된 비트라인 BL2의 전압 레벨이 불필요하게 상승하게 되는 것을 방지한다.
이때, 매트 MAT0의 동작시 홀수 비트라인 BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15과 연결된 디스차지부(140)는 턴 온 상태가 된다. 즉, 비트라인 디스차지 신호 BLDIS_2<0:7>에 의해 동작하는 디스차지부(140)는 NMOS트랜지스터 N5~N9가 모두 턴 온 되어 선택되지 않은 비트라인의 방전 경로를 형성하게 된다.
그리고, 매트 MAT1의 동작시 홀수 비트라인 BL1,BL3,BL5,BL7,BL9,BL11,BL13,BL15과 연결된 디스차지부(150)는 턴 온 상태가 된다. 즉, 비트라인 디스차지 신호 BLDIS_2<0:7>에 의해 동작하는 디스차지부(150)는 NMOS트랜지스터 N10~N14가 모두 턴 온 되어 선택되지 않은 비트라인의 방전 경로를 형성하게 된다.
또한, 본 발명의 실시예는 매트 MAT0,MAT1가 동작하는 경우를 가정하였으므로, 매트 MAT2와 연결된 짝수 비트라인 BL0,BL2,BL4,BL6,BL8,BL10,BL12,BL14은 선택되지 않는다. 이에 따라, 매트 MAT2와 연결된 디스차지부(160)는 비트라인 디스차지 신호 BLDIS_3<0:7>가 비활성화되어 모든 NMOS트랜지스터 N20~N24가 턴 오프 상태가 된다.
이러한 본 발명의 실시예에서 비트라인 디스차지 신호 BLDIS_1<0:7>, BLDIS_2<0:7>, BLDIS_3<0:7>는 코딩 동작을 통해 개별적으로 활성화 상태가 제어된다. 이에 따라, 본 발명의 실시예는 디스차지부(120~160)의 각 스위칭 트랜지스터들을 개별적으로 제어하여 원하는 비트라인(BL) 별로 디스차지 동작을 제어할 수 있도록 한다.
도 8은 도 7의 매트(MAT)에서 셀 어레이의 전류 경로를 나타낸 도면이다.
본 발명의 실시예에 따른 셀 어레이는 비트라인 BL과 워드라인 WL이 교차하는 영역에 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 GST와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어진다.
상 변화 저항 소자 GST의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다.
이러한 본 발명의 실시예는 리드 모드시 선택된 워드라인 WL2에는 로우 전압(접지전압 VSS)이 인가된다. 그리고, 선택된 비트라인 BL2에는 리드 전압(Vh)이 인가되어 비트라인 BL, 상 변화 저항 소자 GST 및 다이오드 D를 통해 세트(Set) 상태의 리드전류(Iset) 또는 리셋 상태의 리드전류(Ireset)가 선택된 워드라인 WL2 쪽으로 흐르게 된다. 리드 모드시의 전류 흐름은 (C) 경로와 같다.
그러면, 센스앰프는 비트라인 BL2을 통해 인가되는 셀 데이터를 감지하고 기준전압과 비교하여 데이터 "1"과 데이터 "0"을 구별한다. 라이트 구동부는 셀에 데이터를 라이트 할 때 비트라인 BL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
본 발명의 실시예에서 선택되지 않은 비트라인 BL1,BL3(도 7의 실시예에서는 짝수 비트라인 BL0,BL4이 될 수도 있다)은 디스차지부(120,130)에 의해 접지전압 레벨로 디스차지 된다. 그리고, 선택되지 않은 워드라인 WL1,WL3은 펌핑전압 VPPX 레벨을 유지하게 된다.
이러한 본 발명의 실시예에 따른 셀 어레이에서 선택되지 않은 워드라인 WL1,WL3의 높은 펌핑전압 VPPX 레벨이 될 경우, (D)에서와 같은 오프 누설 전류가 발생하게 된다.
선택되지 않은 워드라인 WL1,WL3은 높은 펌핑전압 VPPX 레벨을 갖는데 반하여, 선택된 워드라인 WL2은 상대적으로 낮은 접지전압 VSS 레벨을 갖는다. 본 발명의 실시예는 디스차지부(120~160)를 구비하여, 선택되지 않은 셀 들에서 발생하는 누설 전류가 (D)와 같이 방전됨으로써 선택된 워드라인 WL2의 전압 레벨이 불필요하게 상승 되는 것을 방지한다.
도 9는 도 8의 누설 경로에서의 동작 효과를 설명하기 위한 흐름도이다.
본 발명의 실시예에서는 리드 또는 라이트 동작이 수행되는 액티브 모드시 비 선택된 비트라인(BL1,BL3)이 접지전압(VSS) 레벨로 디스차지 된다.(단계 S10)
그리고, 비활성화된 매트(도 7의 실시예에서는 매트 MAT2)와 연결된 비트라인(BL)은 플로팅 상태가 된다.(단계 S11)
즉, 모든 매트 MAT0~MAT2에 디스차지 경로를 형성하게 되면 많은 전류가 흐르게 되어 동작 및 대기 모드 시에도 많은 전류가 흐를 수 있다. 따라서, 선택되는 매트(MAT0,MAT1)만 디스차지 시키고, 비활성화된 매트(MAT2)는 비트라인(BL)을 플로팅 상태로 제어한다.
또한, 액티브 모드가 종료된 후 대기(Stand by) 모드에서는 모든 매트(도 9의 실시예에서는 매트 MAT0~MAT2)가 플로팅 상태가 된다.(단계 S12)
이러한 본 발명의 실시예는 비 선택된 비트라인에 디스차지 경로를 형성함으로써 활성화된 워드라인(WL2)에 주입되는 전하(Charge)가 소량이 된다. 그리고, 선택된 워드라인(WL2)의 전압 레벨이 불필요하게 상승하지 않게 되어, 대기 모드시 비트라인의 전하가 증가하지 않는다.(단계 S13)
본 발명의 실시예에서 디스차지부(120~160)는 액티브 모드시 비 선택된 비트라인을 디스차지 시키는 것뿐만 아니라, 단위 셀 C의 다이오드 D에서 역 전류가 발생하지 않도록 하여 비트라인(BL) 및 워드라인(WL)의 레벨이 불필요하게 상승하는 것을 방지할 수 있다. 이에 따라, 프로그램, 리드 특성 및 동작 신뢰성을 향상시킬 수 있게 된다.(단계 S14)

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  11. 복수의 워드라인과 복수의 비트라인이 교차하는 영역에 단위 셀을 구비하여 데이터의 리드 또는 라이트 동작이 이루어지는 제 1매트;
    상기 제 1매트와 상기 복수의 비트라인을 공유하는 제 2매트;
    복수의 컬럼 선택신호에 따라 상기 복수의 비트라인 중 어느 하나의 비트라인을 선택하고, 선택된 비트라인과 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 컬럼 스위칭부;
    상기 제 1매트와 인접하여 형성되며, 상기 리드 또는 라이트 동작이 이루어지는 액티브 모드시, 복수의 비트라인 디스차지 신호에 따라 상기 복수의 비트라인 중 상기 선택된 비트라인 이외의 나머지 비트라인들을 방전시켜 선택된 워드라인에 주입되는 전하의 경로를 차단시키는 제 1디스차지부; 및
    상기 제 2매트와 인접하여 형성되며, 상기 액티브 모드시, 상기 복수의 비트라인 디스차지 신호에 따라 상기 선택된 비트라인 이외의 나머지 비트라인들을 방전시켜 선택된 워드라인에 주입되는 전하의 경로를 차단시키는 제 2디스차지부를 포함하고,
    상기 복수의 비트라인 디스차지 신호는 코딩 동작을 통해 개별적으로 활성화 상태가 제어되는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 11항에 있어서, 상기 제 1디스차지부는
    상기 복수의 비트라인과 접지전압단 사이에 연결되어 상기 복수의 비트라인 디스차지 신호에 따라 선택적으로 제어되는 복수의 제 1모스 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 12항에 있어서, 상기 액티브 모드시 상기 복수의 비트라인 디스차지 신호 중 어느 하나의 제 1비트라인 디스차지 신호만 비활성화되어 상기 선택된 비트라인과 연결된 제 1모스 트랜지스터를 턴 오프 시키는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 13항에 있어서, 상기 제 1비트라인 디스차지 신호는 상기 액티브 모드 이전에 펄스 형태로 활성화되어 상기 제 1모스 트랜지스터를 상기 접지전압단으로 방전시키는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제 14항에 있어서, 상기 제 1비트라인 디스차지 신호는 상기 액티브 모드시 로우 레벨로 비활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 13항에 있어서, 상기 복수의 비트라인 디스차지 신호 중 상기 제 1비트라인 디스차지 신호를 제외한 나머지 복수의 제 2비트라인 디스차지 신호들은 상기 액티브 모드시 하이 레벨로 활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제 11항에 있어서, 상기 제 2디스차지부는
    상기 복수의 비트라인과 접지전압단 사이에 연결되어 상기 복수의 비트라인 디스차지 신호에 따라 선택적으로 제어되는 복수의 제 2모스 트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 제 17항에 있어서, 상기 액티브 모드시 상기 복수의 비트라인 디스차지 신호 중 어느 하나의 제 1비트라인 디스차지 신호만 비활성화되어 상기 선택된 비트라인과 연결된 제 2모스 트랜지스터를 턴 오프 시키는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 제 18항에 있어서, 상기 제 1비트라인 디스차지 신호는 상기 액티브 모드 이전에 펄스 형태로 활성화되어 상기 제 2모스 트랜지스터를 상기 접지전압단으로 방전시키는 것을 특징으로 하는 상 변화 메모리 장치.
  20. 제 19항에 있어서, 상기 제 1비트라인 디스차지 신호는 상기 액티브 모드시 로우 레벨로 비활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  21. 제 18항에 있어서, 상기 복수의 비트라인 디스차지 신호 중 상기 제 1비트라인 디스차지 신호를 제외한 나머지 복수의 제 2비트라인 디스차지 신호들은 상기 액티브 모드시 하이 레벨로 활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  22. 삭제
  23. 제 11항에 있어서, 대기 모드시 상기 복수의 비트라인은 플로팅 상태인 것을 특징으로 하는 상 변화 메모리 장치.
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