KR20110078747A - 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치의 동작 방법은 선택된 페이지의 메모리 셀들 중 제3 메모리 셀들의 문턱전압이 적어도 제3 레벨보다 높아지도록 제3 프로그램 루프를 실시하는 단계와, 제3 프로그램 루프가 완료된 후, 메모리 셀들 중 제2 메모리 셀들의 문턱전압이 제3 레벨보다는 낮고 적어도 제2 레벨보다 높아지도록 제2 프로그램 루프를 실시하는 단계, 및 제2 프로그램 루프가 완료된 후, 메모리 셀들 중 제1 메모리 셀들의 문턱전압이 제2 레벨보다는 낮고 적어도 제1 레벨보다 높아지도록 제1 프로그램 루프를 실시하는 단계를 포함한다.
메모리 셀, 간섭 현상, 문턱전압, 프로그램

Description

반도체 메모리 장치의 동작 방법{Method for operating of a semiconductor memory apparatus}
본 발명은 반도체 메모리 장치의 동작 방법에 관한 것으로, 특히 NAND 플래시 메모리 장치의 동작 방법에 관한 것이다.
일반적인 반도체 메모리 장치에서는 하나의 메모리 셀에 1비트의 데이터가 저장된다. 하지만, NAND 플래시 메모리 장치에서 하나의 메모리 셀에 2비트의 데이터를 저장하여 저장 용량을 증가시키고, 집적도를 높이는 효과를 얻을 수 있다.
메모리 셀에 저장된 데이터에 따라 메모리 셀의 문턱전압이 달라진다. 메모리 셀에 1비트의 데이터가 저장되는 경우, 문턱전압이 0V보다 낮으면 '1' 데이터가 저장된 것으로 판단하고, 문턱전압이 0V보다 높으면 '0'데이터가 저장된 것으로 판단한다.
한편, 메모리 셀에 2비트의 데이터가 저장되는 경우, 저장되는 데이터에 따라 메모리 셀의 문턱전압 레벨이 달라진다. 예를 들어, 메모리 셀의 문턱전압이 0V 보다 낮으면 '11' 데이터가 저장된 것으로 판단한다. 메모리 셀의 문턱전압이 제1 레벨(PV1; 0.2V 내지 0.8V)에 해당하면 '01'데이터가 저장된 것으로 판단한다. 메모리 셀의 문턱전압이 제2 레벨(PV2; 1.4V 내지 1.1V)에 해당하면 '10'데이터가 저장된 것으로 판단한다. 메모리 셀의 문턱전압이 제3 레벨(PV3; 2.8V 내지 3.4V)에 해당하면 '00'데이터가 저장된 것으로 판단한다.
메모리 셀의 문턱전압을 상승시키기 위해서는 메모리 셀의 콘트롤 게이트(또는 워드라인)에 높은 프로그램 전압이 인가되어야 한다. 그런데, 집적도가 높아질수록 메모리 셀들 사이의 간격이 좁아지고, 이로 인해 인접한 메모리 셀들이 프로그램 전압에 의해 모두 영향을 받아 비정상적으로 문턱전압이 높아지는 간섭 현상이 발생된다. 간섭 현상이 심해지면 메모리 셀에 저장된 데이터를 구분하기 어려워지며, 불량이 발생할 수 있다.
본 발명의 실시예는 프로그램 동작 시 발생하는 간섭 현상을 최소화할 수 있는 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 선택된 페이지의 메모리 셀들 중 제3 메모리 셀들의 문턱전압이 적어도 제3 레벨보다 높아지도록 제3 프로그램 루프를 실시하는 단계와, 제3 프로그램 루프가 완료된 후, 메모리 셀들 중 제2 메모리 셀들의 문턱전압이 제3 레벨보다는 낮고 적어도 제2 레벨보다 높아지도록 제2 프로그램 루프를 실시하는 단계, 및 제2 프로그램 루프가 완료된 후, 메모리 셀들 중 제1 메모리 셀들의 문턱전압이 제2 레벨보다는 낮고 적어도 제1 레벨보다 높아지도록 제1 프로그램 루프를 실시하는 단계를 포함한다.
제3 프로그램 루프는 제3 메모리 셀들에 제3 프로그램 전압을 인가하는 제3 프로그램 동작 및 제3 검증 전압을 이용한 제3 프로그램 검증 동작을 포함하고, 제2 프로그램 루프는 제2 메모리 셀들에 제2 프로그램 전압을 인가하는 제2 프로그램 동작 및 제2 검증 전압을 이용한 제2 프로그램 검증 동작을 포함하고, 제1 프로그램 루프는 제1 메모리 셀들에 제1 프로그램 전압을 인가하는 제1 프로그램 동작 및 제1 검증 전압을 이용한 제1 프로그램 검증 동작을 포함한다.
제3 프로그램 동작 및 제3 프로그램 검증 동작은 제3 메모리 셀들의 문턱전 압이 제3 레벨보다 높아질 때까지 제3 프로그램 전압을 상승시키면서 반복 실시되며, 제3 프로그램 전압은 제2 프로그램 전압보다 낮은 레벨에서부터 상승하여 제2 프로그램 전압보다 높아질 수 있다.
제2 프로그램 동작 및 제2 프로그램 검증 동작은 제2 메모리 셀들의 문턱전압이 제2 레벨보다 높아질 때까지 제2 프로그램 전압을 상승시키면서 반복 실시되며, 제2 프로그램 전압은 제1 프로그램 전압보다 낮은 레벨에서부터 상승하여 제1 프로그램 전압보다 높아질 수 있다.
제1 프로그램 동작 및 제1 프로그램 검증 동작은 제1 메모리 셀들의 문턱전압이 제1 레벨보다 높아질 때까지 제1 프로그램 전압을 상승시키면서 반복 실시된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 선택된 페이지의 메모리 셀들 중 제3 메모리 셀들의 문턱전압이 적어도 제3 레벨보다 높아지도록 제3 프로그램 루프를 실시하는 단계와, 제3 프로그램 루프가 완료된 후, 메모리 셀들 중 제1 및 제2 메모리 셀들의 문턱전압이 제3 레벨보다는 낮고 적어도 제1 레벨보다 높아지도록 제1 프로그램 루프를 실시하는 단계, 및 제1 프로그램 루프가 시작된 후, 제2 메모리 셀들의 문턱전압이 제3 레벨보다는 낮고 적어도 제2 레벨보다 높아지도록 제2 프로그램 루프를 실시하는 단계를 포함한다.
제1 프로그램 루프는 제2 프로그램 루프가 완료되기 전에 실시되며, 제1 및 제2 프로그램 루프들이 실시되는 동안, 제1 및 제2 메모리 셀들의 프로그램 검증 동작들이 연속해서 실시될 수 있다.
제3 프로그램 루프는 제3 메모리 셀들에 제3 프로그램 전압을 인가하는 제2 프로그램 동작 및 제3 검증 전압을 이용한 제3 프로그램 검증 동작을 포함하고, 제1 프로그램 루프는 제1 및 제2 메모리 셀들에 제1 프로그램 전압을 인가하는 제1 프로그램 동작 및 제1 검증 전압을 이용한 제1 프로그램 검증 동작을 포함하고, 제2 프로그램 루프는 제2 메모리 셀들에 제2 프로그램 전압을 인가하는 제2 프로그램 동작, 제1 검증 전압을 이용한 제1 검증 프로그램 검증 동작 및 제2 검증 전압을 이용한 제2 프로그램 검증 동작을 포함한다.
제3 프로그램 동작 및 제3 프로그램 검증 동작은 제3 메모리 셀들의 문턱전압이 제3 레벨보다 높아질 때까지 제3 프로그램 전압을 상승시키면서 반복 실시되며, 제3 프로그램 전압은 제2 프로그램 전압보다 낮은 레벨에서부터 상승하여 제2 프로그램 전압보다 높아질 수 있다.
제1 프로그램 동작 및 제1 프로그램 검증 동작은 제1 메모리 셀들의 문턱전압이 제1 레벨보다 높아질 때까지 제1 프로그램 전압을 상승시키면서 반복 실시된다.
제2 프로그램 루프에서 제2 메모리 셀들의 문턱전압이 제2 레벨보다 높아질 때까지 제2 프로그램 전압을 상승시키면서 제2 프로그램 동작, 제1 프로그램 검증 동작 및 제2 프로그램 검증 동작이 반복 실시되며, 제2 프로그램 전압은 제1 프로그램 전압에서 상승된 전압이다.
제3 프로그램 루프를 실시하기 전에, 제2 및 제3 메모리 셀들의 문턱전압을 제1 레벨보다 높은 레벨까지 상승시키기 위한 프로그램 루프를 실시하는 단계를 더 포함할 수 있다.
본 발명의 실시예는 프로그램 동작에서 메모리 셀들의 간섭 현상을 최소화함으로써, 메모리 셀들의 문턱전압이 비정상적으로 변하게 되는 것을 방지할 수 있다.
또한, 각각의 레벨에서 문턱전압들이 분포하는 범위가 넓어지는 것을 방지함으로써, 서로 다른 레벨들의 문턱전압들을 정확하게 구분하고 동작의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 어레이(110), 제어 회로(120), 전압 발생 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 열선택기(160), 입출력 회로(170), 그리고 패스/페일 회로(180)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 2에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 페이지로 구성된다. 각각의 페이지는 복수의 메모리 셀로 구성된다. NAND 플래시 메모리 장치에서, 메모리 블록은 소거의 단위이고, 페이지는 읽기 또는 쓰기의 단위이다.
한편, 각각의 메모리 블록은 복수의 메모리 스트링들(ST1 내지 ST4)을 포함한다. 도 2에는 그 중 네개의 메모리 스트링들(ST1 내지 ST4)이 도시되어 있다. 각각의 메모리 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL)에 연결된다. 메모리 스트링들(ST1 내지 ST4)은 각각 대응하는 비트 라인(BL1 내지 BL4)과 공통 소스 라인(CSL) 사이에 연결된다.
제어부(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(150a 내지 150d)을 제 어하기 위한 제어 신호들(PS SINALS)을 출력한다. 또한, 제어부(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어부(120)는 패스/페일 체크 회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 최소한 목표 전압까지 상승하였는지를 확인하고, 그 이후의 동작을 제어한다. 구체적인 동작은 후술하기로 한다.
전압 공급 회로(130, 140)는 제어부(120)의 신호(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램, 소거 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 스트링들(ST1 내지 ST4)로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(Vpgm, Vpass, Vpv1, Vpv2, Vpv3)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST1 내지 ST4)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 라인들(DSL, WL[n:0], SSL)로 인가된다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BL4)과 각각 연결되는 페이지 버퍼들(150a 내지 150d)을 포함한다. 제어부(120)의 제어 신호들(PB SIGNALS)에 응답하여 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 데이터를 저장하는데 필요한 전압을 비 트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼들(150a 내지 150d)은 메모리 셀들(Ca0, Cb0, Cc0, Cd0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BL4)을 프리차지 하거나, 비트라인들(BL1 내지 BL4)의 전압 변화에 따라 검출된 메모리 셀들(Ca0, Cb0, Cc0, Cd0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼(150)는 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BL4)의 전압을 조절하고, 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 저장된 데이터를 검출한다.
컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼들(150a 내지 150d)을 선택한다.
입출력 회로(170)는 외부로부터 입력된 데이터를 페이지 버퍼들(150a 내지 150d)로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼들(150a 내지 150d)에 차례대로 입력하면 페이지 버퍼들(150a 내지 150d)은 입력된 데이터를 내부 래치에 저장한다. 또한, 입출력 회로(170)는 페이지 버퍼들(150a 내지 150d)로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(180)는 메모리 셀들에 데이터를 저장하기 위하여, 즉 선택된 메모리 셀들의 문턱전압을 높이기 위하여, 선택된 워드라인에 프로그램 전압(Vpgm)을 인가한 후 실시되는 프로그램 검증 동작에서 선택된 메모리 셀들의 문턱전압들이 모두 최소한 목표 전압까지 높아졌는지를 체크한다. 그리고, 패스/페일 체크 회로(180)는 체크 결과에 따라 체크 신호(CS)를 제어부(120)로 출력한다.
제어부(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들(Vpv1, Vpv2, Vpv3)이 선택적으로 인가될 수 있도록 전압 발생 회로(130)를 제어한다. 이때, 패스/페일 체크 회로(180)의 체크 신호(CS)에 따라 제어부(120)가 전압 발생 회로(130)를 제어할 수도 있다.
이하, 상기에서 설명한 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다. 참고로, 저장되는 데이터에 따라 선택된 페이지 내에서 메모리 셀(Ca0)은 '11'데이터를 저장하기 위한 프로그램 금지 셀(즉, 소거 상태를 유지하는 셀)이고, 제1 메모리 셀(Cb0)은 '01'데이터를 저장하기 위하여 문턱전압이 제1 레벨(PV1)까지 상승되는 셀이고, 제2 메모리 셀(Cc0)은 '10'데이터를 저장하기 위하여 문턱전압이 제2 레벨(PV2)까지 상승되는 셀이고, 제3 메모리 셀(Cd0)은 '00'데이터를 저장하기 위하여 문턱전압이 제3 레벨(PV3)까지 상승되는 셀인 경우를 예로써 설명하기로 한다. 상기에서 저장되는 데이터와 문턱전압이 상승되는 레벨의 대응관계는 변경될 수 있다.
도 2A 및 2B는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 그래프이다.
도 2A를 참조하면, 데이터는 소거 상태의 메모리 셀들에 저장된다. 따라서, 데이터가 저장될 메모리 셀들의 문턱전압들은 모두 0V보다 낮은 상태로 설정된다. 즉, 메모리 셀들은 모두 '11'데이터를 저장하고 있는 상태로 설정된다. 문턱전압이 제2 레벨(PV2) 및 제3 레벨(PV3)보다 각각 높게 상승되어야 하는 제2 및 제3 메모 리 셀들(Cc0, Cd0)의 문턱전압들을 제1 레벨(PV1)보다 높게 상승시키기 위한 프로그램 루프를 실시한다. 이러한 프로그램 루프는 하나의 메모리 셀에 2비트의 데이터가 저장될 때 하위 데이터가 모두 '0'으로 저장되어야 하는 메모리 셀들(Cc0, Cd0)의 문턱전압을 상승시키기 위해 실시된다. 이러한 프로그램 루프를 LSB(Least Significant Bit) 프로그램 루프(또는, LSB 프로그램 동작)라 한다.
LSB 프로그램 루프를 실시함으로써, 후속 동작에서 제2 및 제3 메모리 셀들(Cc0, Cd0)의 문턱전압이 상승해야하는 폭이 줄어들게 된다. 이어서, 2비트의 데이트 중 MSB(most significant bit) 데이터를 저장하기 위하여, 제1 내지 제3 메모리 셀들(Cb0, Cc0, Cd0)의 문턱전압들을 각각 제1 내지 제3 레벨(PV1, PV2, PV3)보다 높아지도록 MSB 프로그램 루프를 실시한다. MSB 프로그램 루프는 제1 내지 제3 프로그램 루프들을 포함하며, 구체적으로 설명하면 다음과 같다.
도 2b를 참조하면, 선택된 페이지의 메모리 셀들(Ca0, Cb0, Cc0, Cd0) 중 제1 메모리 셀(Ca0)의 문턱전압이 적어도 제1 레벨(PV1)보다 높아지도록 제1 프로그램 루프를 실시한다. 제1 프로그램 루프는 제1 프로그램 전압을 인가하는 제1 프로그램 동작과, 제1 검증 전압(Vpv1)을 이용하여 메모리 셀들의 문턱전압들을 검출하는 제1 프로그램 검증 동작을 포함한다. 제1 프로그램 루프는 제1 메모리 셀(Ca0)의 문턱전압이 제1 레벨(PV1)보다 높아질 때까지 제1 프로그램 전압을 상승시키면서 반복 실시된다.
제1 프로그램 전압이 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 모두 인가되어도, 메모리 셀들(Ca0, Cb0, Cc0, Cd0)과 연결된 비트라인들에 인가되는 전압들을 달리 하면 선택된 메모리 셀들(Cb0, Cc0, Cd0)의 문턱전압들만 상승시킬 수 있다. 예를 들어, 메모리 셀(Ca0)과 연결되는 비트라인에 프로그램 금지 전압(예, Vcc)을 인가하고, 문턱전압을 상승시키기 위한 메모리 셀들(Cb0, Cc0, Cd0)의 비트라인들에는 접지 전압을 인가하면, 선택된 메모리 셀들(Cb0, Cc0, Cd0)의 문턱전압들만 상승한다. 이러한 동작은 이후에 실시되는 모든 프로그램 동작에 동일하게 적용될 수 있다.
제1 프로그램 루프가 완료되기 전이나 완료된 후에, 제2 메모리 셀(Cb0)의 문턱전압이 적어도 제2 레벨(PV2)보다 높아지도록 제2 프로그램 루프를 실시한다. 제2 프로그램 루프는 제2 프로그램 전압을 인가하는 제2 프로그램 동작과, 제2 검증 전압(Vpv2)을 이용하여 메모리 셀들의 문턱전압들을 검출하는 제2 프로그램 검증 동작을 포함한다. 제1 프로그램 루프에 포함된 제1 프로그램 검증 동작이 제2 프로그램 루프에서 계속 실시될 수도 있다. 제2 프로그램 루프는 제2 메모리 셀(Cb0)의 문턱전압이 제2 레벨(PV2)보다 높아질 때까지 제2 프로그램 전압을 상승시키면서 반복 실시된다.
제2 프로그램 루프가 완료되기 전이나 완료된 후에, 제3 메모리 셀(Cc0)의 문턱전압이 적어도 제3 레벨(PV3)보다 높아지도록 제3 프로그램 루프를 실시한다. 이로써, 저장되는 데이터에 따라서 메모리 셀들(Ca0, Cb0, Cc0, Cd0)의 문턱전압들이 각각 다른 레벨들로 설정된다.
상기의 동작을 살펴보면, 제2 메모리 셀(Cc0)의 문턱전압이 제1 메모리 셀들(Cb0)보다 늦게 목표 레벨(PV2)보다 높아지는 것을 알 수 있다. 그리고, 제3 메 모리 셀(Cd0)의 문턱전압이 제1 및 제2 메모리 셀들(Cb0, Cc0)보다 가장 늦게 목표 레벨(PV3)보다 높아지는 것을 알 수 있다. 이로 인해, LSB 프로그램 루프를 실시하여 제2 및 제3 프로그램 루프에서 제2 및 제3 메모리 셀들(Cc0, Cd0)의 문턱전압들이 상승되는 폭을 줄이더라도, 제2 및 제3 메모리 셀들(Cc0, Cd0)의 문턱전압들을 상승시키기 위한 제2 프로그램 루프를 실시하는 동안 제1 메모리 셀(Cb0)에 간섭 현상이 발생하여 제1 메모리 셀(Cb0, Cc0)의 문턱전압이 상승하게 된다. 또한, 제3 메모리 셀(Cd0)의 문턱전압을 상승시키기 위한 제3 프로그램 루프를 실시하는 동안 제1 및 제2 메모리 셀들(Cb0, Cc0)에 간섭 현상이 발생하여 제1 및 제2 메모리 셀들(Cb0, Cc0)의 문턱전압들이 상승하게 된다. 마찬가지로, 프로그램 금지 셀(Ca0)의 문턱전압도 상승하게 된다.
도 3A 내지 도 3D는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 그래프들이다. 도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에서 프로그램 전압과 검증 전압의 인가 방법을 설명하기 위한 그래프이다.
도 1 및 도 3A를 참조하면, 문턱전압이 제2 레벨(PV2) 및 제3 레벨(PV3)보다 각각 높게 상승되어야 하는 제2 및 제3 메모리 셀들(Cc0, Cd0)의 문턱전압들을 제1 레벨(PV1)보다 높게 상승시키기 위한 LSB 프로그램 루프를 실시한다. LSB 프로그램 루프는 도 2A에서 설명한 방법과 동일한 방법으로 실시된다.
도 1, 도 3B 및 도 4를 참조하면, 제3 메모리 셀(Cd0)의 문턱전압이 적어도 제3 레벨(PV3)보다 높아지도록 제3 프로그램 루프를 실시한다. 제3 프로그램 루프 는 제3 메모리 셀(Cd0)에 제3 프로그램 전압을 인가하는 제3 프로그램 동작 및 제3 검증 전압(Vpv3)을 이용한 제3 프로그램 검증 동작을 포함한다. 제3 프로그램 동작 및 제3 프로그램 검증 동작은 제3 메모리 셀(Cd0)의 문턱전압이 제3 레벨(PV3)보다 높아질 때까지 제3 프로그램 전압을 상승시키면서 반복 실시된다. 제3 프로그램 전압은 제2 프로그램 루프의 제2 프로그램 동작에서 가장 높게 인가되는 제2 프로그램 전압보다 낮은 레벨에서부터 상승하여 제2 프로그램 전압보다 높은 레벨까지 상승한다.
도 1, 도 3C 및 도 4를 참조하면, 패스/페일 체크 회로(280)의 체크 신호(CS)에 따라 제3 프로그램 루프가 완료된 것으로 판단되면, 제2 메모리 셀(Cc0)의 문턱전압이 적어도 제2 레벨(PV2)보다 높아지도록 제2 프로그램 루프를 실시한다. 제2 프로그램 루프는 제2 메모리 셀(Cc0)에 제2 프로그램 전압을 인가하는 제2 프로그램 동작 및 제2 검증 전압(Vpv2)을 이용한 제2 프로그램 검증 동작을 포함한다. 제2 프로그램 동작 및 제2 프로그램 검증 동작은 제2 메모리 셀(Cc0)의 문턱전압이 제2 레벨(PV2)보다 높아질 때까지 제2 프로그램 전압을 상승시키면서 반복 실시된다. 제2 프로그램 전압은 제1 프로그램 루프의 제1 프로그램 동작에서 가장 높게 인가되는 제1 프로그램 전압보다 낮은 레벨에서부터 상승하여 제1 프로그램 전압보다 높은 레벨까지 상승한다.
도 1, 도 3D 및 도 4를 참조하면, 패스/페일 체크 회로(280)의 체크 신호(CS)에 따라 제2 프로그램 루프가 완료된 것으로 판단되면, 제1 메모리 셀(Cb0)의 문턱전압이 적어도 제1 레벨(PV1)보다 높아지도록 제1 프로그램 루프를 실시한 다. 제1 프로그램 루프는 제1 메모리 셀(Cb0)에 제1 프로그램 전압을 인가하는 제1 프로그램 동작 및 제1 검증 전압(Vpv1)을 이용한 제1 프로그램 검증 동작을 포함한다. 제1 프로그램 동작 및 제1 프로그램 검증 동작은 제1 메모리 셀(Cb0)의 문턱전압이 제1 레벨(PV1)보다 높아질 때까지 제1 프로그램 전압을 상승시키면서 반복 실시된다. 제1 프로그램 전압은 제2 프로그램 루프의 제2 프로그램 동작에서 가장 낮게 인가되는 제2 프로그램 전압보다 낮은 레벨에서부터 상승한다.
상기의 방법으로 메모리 셀들(Cb0, Cc0, Cd0)의 문턱전압들을 상승시키면, 제2 및 제3 메모리 셀들(Cc0, Cd0)에 간섭현상이 발생되어 제2 및 제3 메모리 셀들(Cc0, Cd0)의 문턱전압들이 보다 더 상승할 수 있다. 하지만, 제2 프로그램 루프와 제1 프로그램 루프에서 점점 더 낮은 프로그램 전압을 인가하기 때문에 제2 및 제3 메모리 셀들(Cc0, Cd0)의 문턱전압들이 높아지는 폭을 낮출 수 있다. 따라서, 간섭 현상을 줄일 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에서 프로그램 전압과 검증 전압의 인가 방법을 설명하기 위한 그래프이다.
도 1 및 도 5를 참조하면, LSB 프로그램 루프(도 3A 참조)를 실시하고, 제3 프로그램 루프(도 3B 참조)를 실시한다. 제3 프로그램 루프가 완료된 후, 제1 프로그램 루프(도 3D 참조)를 실시한다. 이어서, 제2 프로그램 루프(도 3C 참조)를 실시한다.
이때, 제1 프로그램 루프는 제2 프로그램 루프가 완료되기 전에 실시될 수 있다. 이 경우, 제1 및 제2 프로그램 루프들이 실시되는 동안 또는 제2 프로그램 루프가 실시되는 동안, 제1 및 제2 메모리 셀들(Cb0, Cc0)의 문턱전압을 검출하기 위하여 제1 검증 전압(Vpv1)을 이용한 제1 프로그램 검증 동작 및 제2 검증 전압(Vpv2)을 이용한 제2 프로그램 검증 동작들이 연속해서 실시될 수 있다.
한편, 제1 및 제2 프로그램 루프들이 일부 중첩되면서 연속적으로 실시됨에 따라, 제1 및 제2 프로그램 전압들도 연속성을 갖는다. 즉, 제2 프로그램 전압은 제1 프로그램 전압에서 상승된 전압이 된다. 다시 말해, 제1 및 제2 프로그램 루프들에서 인가되는 프로그램 전압은 계속해서 연속적으로 상승되며, 제1 검증 동작만 실시될 때 검증 동작들 사이의 프로그램 동작에서 인가되는 프로그램 전압이 제1 프로그램 전압이 되고, 제1 및 제2 검증 동작들이 연속적으로 실시될 때 제1 및 제2 검증 동작과 다른 제1 및 제2 검증 동작들 사이의 프로그램 동작에서 인가되는 프로그램 전압이 제2 프로그램 전압이 된다.
상기의 방법으로 메모리 셀들(Cb0, Cc0, Cd0)의 문턱전압들을 상승시키면, 제1 및 제3 메모리 셀들(Cb0, Cd0)에 간섭현상이 발생되어 제1 및 제3 메모리 셀들(Cb0, Cd0)의 문턱전압들이 보다 더 상승할 수 있다. 하지만, 제3 프로그램 루프에서 인가되는 프로그램 전압보다 더 낮은 레벨의 프로그램 전압이 제1 및 제2 프로그램 루프에서 인가되기 때문에 제1 및 제3 메모리 셀들(Cb0, Cd0)의 문턱전압들이 높아지는 폭을 낮출 수 있다. 따라서, 간섭 현상을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2A 및 2B는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 그래프이다.
도 3A 및 도 3B은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 메모리 어레이 ST1, ST2, ST3, ST4 : 스트링
120 : 제어 회로 130 : 전압 발생 회로
140 : 로우 디코더 150 : 페이지 버퍼 그룹
150a, 150b, 150d, 150d : 페이지 버퍼
160 : 컬럼 선택 회로 170 : 입출력 회로
180 : 패스/페일 체크 회로

Claims (12)

  1. 선택된 페이지의 메모리 셀들 중 제3 메모리 셀들의 문턱전압이 적어도 제3 레벨보다 높아지도록 제3 프로그램 루프를 실시하는 단계;
    상기 제3 프로그램 루프가 완료된 후, 상기 메모리 셀들 중 제2 메모리 셀들의 문턱전압이 상기 제3 레벨보다는 낮고 적어도 제2 레벨보다 높아지도록 제2 프로그램 루프를 실시하는 단계; 및
    상기 제2 프로그램 루프가 완료된 후, 상기 메모리 셀들 중 제1 메모리 셀들의 문턱전압이 상기 제2 레벨보다는 낮고 적어도 제1 레벨보다 높아지도록 제1 프로그램 루프를 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제3 프로그램 루프는 상기 제3 메모리 셀들에 제3 프로그램 전압을 인가하는 제3 프로그램 동작 및 제3 검증 전압을 이용한 제3 프로그램 검증 동작을 포함하고,
    상기 제2 프로그램 루프는 상기 제2 메모리 셀들에 제2 프로그램 전압을 인가하는 제2 프로그램 동작 및 제2 검증 전압을 이용한 제2 프로그램 검증 동작을 포함하고,
    상기 제1 프로그램 루프는 상기 제1 메모리 셀들에 제1 프로그램 전압을 인 가하는 제1 프로그램 동작 및 제1 검증 전압을 이용한 제1 프로그램 검증 동작을 포함하는 반도체 메모리 장치의 동작 방법.
  3. 제 2 항에 있어서,
    상기 제3 프로그램 동작 및 상기 제3 프로그램 검증 동작은 상기 제3 메모리 셀들의 문턱전압이 상기 제3 레벨보다 높아질 때까지 상기 제3 프로그램 전압을 상승시키면서 반복 실시되며, 상기 제3 프로그램 전압은 상기 제2 프로그램 전압보다 낮은 레벨에서부터 상승하여 상기 제2 프로그램 전압보다 높아지는 반도체 메모리 장치의 동작 방법.
  4. 제 2 항에 있어서,
    상기 제2 프로그램 동작 및 상기 제2 프로그램 검증 동작은 상기 제2 메모리 셀들의 문턱전압이 상기 제2 레벨보다 높아질 때까지 상기 제2 프로그램 전압을 상승시키면서 반복 실시되며, 상기 제2 프로그램 전압은 상기 제1 프로그램 전압보다 낮은 레벨에서부터 상승하여 상기 제1 프로그램 전압보다 높아지는 반도체 메모리 장치의 동작 방법.
  5. 제 2 항에 있어서,
    상기 제1 프로그램 동작 및 상기 제1 프로그램 검증 동작은 상기 제1 메모리 셀들의 문턱전압이 상기 제1 레벨보다 높아질 때까지 상기 제1 프로그램 전압을 상승시키면서 반복 실시되는 반도체 메모리 장치의 동작 방법.
  6. 선택된 페이지의 메모리 셀들 중 제3 메모리 셀들의 문턱전압이 적어도 제3 레벨보다 높아지도록 제3 프로그램 루프를 실시하는 단계;
    상기 제3 프로그램 루프가 완료된 후, 상기 메모리 셀들 중 제1 및 제2 메모리 셀들의 문턱전압이 상기 제3 레벨보다는 낮고 적어도 제1 레벨보다 높아지도록 제1 프로그램 루프를 실시하는 단계; 및
    상기 제1 프로그램 루프가 시작된 후, 상기 제2 메모리 셀들의 문턱전압이 상기 제3 레벨보다는 낮고 적어도 제2 레벨보다 높아지도록 제2 프로그램 루프를 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  7. 제 6 항에 있어서,
    상기 제1 프로그램 루프는 상기 제2 프로그램 루프가 완료되기 전에 실시되며, 상기 제1 및 제2 프로그램 루프들이 실시되는 동안, 상기 제1 및 제2 메모리 셀들의 프로그램 검증 동작들이 연속해서 실시되는 반도체 메모리 장치의 동작 방 법.
  8. 제 7 항에 있어서,
    상기 제3 프로그램 루프는 상기 제3 메모리 셀들에 제3 프로그램 전압을 인가하는 제2 프로그램 동작 및 제3 검증 전압을 이용한 제3 프로그램 검증 동작을 포함하고,
    상기 제1 프로그램 루프는 상기 제1 및 제2 메모리 셀들에 제1 프로그램 전압을 인가하는 제1 프로그램 동작 및 제1 검증 전압을 이용한 제1 프로그램 검증 동작을 포함하고,
    상기 제2 프로그램 루프는 상기 제2 메모리 셀들에 제2 프로그램 전압을 인가하는 제2 프로그램 동작, 상기 제1 검증 전압을 이용한 상기 제1 검증 프로그램 검증 동작 및 제2 검증 전압을 이용한 제2 프로그램 검증 동작을 포함하는 반도체 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 제3 프로그램 동작 및 상기 제3 프로그램 검증 동작은 상기 제3 메모리 셀들의 문턱전압이 상기 제3 레벨보다 높아질 때까지 상기 제3 프로그램 전압을 상승시키면서 반복 실시되며, 상기 제3 프로그램 전압은 상기 제2 프로그램 전압보다 낮은 레벨에서부터 상승하여 상기 제2 프로그램 전압보다 높아지는 반도체 메모리 장치의 동작 방법.
  10. 제 8 항에 있어서,
    상기 제1 프로그램 동작 및 상기 제1 프로그램 검증 동작은 상기 제1 메모리 셀들의 문턱전압이 상기 제1 레벨보다 높아질 때까지 상기 제1 프로그램 전압을 상승시키면서 반복 실시되는 반도체 메모리 장치의 동작 방법.
  11. 제 8 항에 있어서,
    상기 제2 프로그램 루프에서 상기 제2 메모리 셀들의 문턱전압이 상기 제2 레벨보다 높아질 때까지 상기 제2 프로그램 전압을 상승시키면서 상기 제2 프로그램 동작, 상기 제1 프로그램 검증 동작 및 상기 제2 프로그램 검증 동작이 반복 실시되며, 상기 제2 프로그램 전압은 상기 제1 프로그램 전압에서 상승된 전압인 반도체 메모리 장치의 동작 방법.
  12. 제 1 항 또는 제 6 항에 있어서, 상기 제3 프로그램 루프를 실시하기 전에,
    상기 제2 및 제3 메모리 셀들의 문턱전압을 상기 제1 레벨보다 높은 레벨까 지 상승시키기 위한 프로그램 루프를 실시하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
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