CN102087877B - Mtp器件的单元结构及其操作方法 - Google Patents

Abstract

本发明公开了一种MTP器件的单元结构及其操作方法，其单元结构包括主存储单元、参考存储单元和差分比较电路。其中，当主存储单元为已编程状态，则参考存储单元为已擦除状态。当主存储单元为已擦除状态，则参考存储单元为已编程状态。差分比较电路对主存储单元的漏端、参考存储单元的漏端电流大小进行比较。从而可以在多次编程和擦除后仍能判断出主存储单元的状态，这也就相当于提升了整个MTP器件的单元结构的耐久力。

Description

MTP器件的单元结构及其操作方法

技术领域

本发明涉及一种NVM(Non Volatile Memory，非易失性存储器)，特别是涉及一种MTP(Multi-Time Programmable，可多次编程)的NVM器件。

背景技术

中国发明专利申请公布说明书CN101373634A(公开日2009年2月25日)公开了一种MTP器件单元结构，其可以通过普通的CMOS逻辑工艺制造，而无需增加任何额外的掩膜或工艺步骤。

请参阅图1a，上述专利申请所公开的一种现有的MTP单元结构包括选择晶体管10、编程晶体管20和擦除晶体管30。选择晶体管10的源极11作为漏端BL，选择晶体管10的栅极12作为选择端SG，选择晶体管10的漏极13与编程晶体管20的源极21相连接。编程晶体管20的栅极与擦除晶体管30的栅极为同一个浮栅(floating poly)22。编程晶体管20的漏极23、选择晶体管10所在n阱14、编程晶体管20所在n阱24三者相连接，并作为编程端WL。擦除晶体管30的源极31和漏极33连接在一起作为擦除端EG。擦除晶体管30所在p型衬底或n阱34接地。

图1a所示的MTP器件单元结构中，选择晶体管10为PMOS，位于n阱14中；编程晶体管20也是PMOS，位于n阱24中；擦除晶体管30为NMOS，位于p型衬底或n阱34中。n阱14与n阱24通常是同一个n阱，也可以是不同n阱。n阱34则与n阱14、n阱24都不相同。

请参阅图1b，这是上述专利申请所公开的另一种现有的MTP单元结构，与图1a的区别是，擦除晶体管30由NMOS换成了PMOS。此时，擦除晶体管30位于n阱34中。n阱34则与n阱14、n阱24都不相同。擦除晶体管30的源极31、漏极33和所在n阱34连接在一起作为擦除端EG。

对于普通的MOS晶体管而言，其源极和漏极是可以互换的，取决于如何说明和定义。因此上述图1a和图1b所示的MTP器件单元结构中，选择晶体管10的源极11和漏极13可以互换，编程晶体管20的源极21和漏极23可以互换，擦除晶体管30的源极31和漏极33可以互换。

上述MTP器件单元结构的编程方法可以采用CHE(channel hot electroninjection，沟道热电子注入)机制等，擦除方法可以采用FN(Fowler-Nordheim tunneling，福勒-诺德海姆隧穿)机制等。

上述MTP器件单元结构具有如下缺点：由于擦除使用FN隧穿机制，因此擦除效率直接与栅氧化层厚度相关。当编程晶体管20的栅氧化层较厚的时候，往往需要通过增大擦除电压或增长擦除时间来改善擦除效率，否则将会出现擦除不干净，导致读取数据错误。且此劣势会在多次编程与擦除后随着栅氧化层质量的下降而更为明显，即NVM所通有的耐久力(Endurance)问题。

请参阅图3和图4，这是在编程晶体管20的栅氧化层为

的情况下，对MTP器件的多次编程与擦除(耐久力测试)的试验数据。图3表示对已编程MTP器件的读取电流的变化情况。图4中“*”星形标记表示擦除电压为16V，擦除时间为20ms的情况下，对已擦除MTP器件的读取电流的变化情况。

比较图3和图4可以发现，在编程与擦除次数超过10000次以后，对已编程MTP器件的读取电流大小与对已擦除MTP器件的读取电流大小逐渐接近。对MTP器件进行读取时，通常设定一个电流参考值。读取电流大于该参考值则认为是“1”即已编程，读取电流小于该参考值则认为是“0”即已擦除。在多次编程与擦除后，对已擦除MTP器件的读取电流可能会超过该参考值(但仍小于对已编程MTP器件的读取电流)，而被误判为已编程，从而导致该MTP器件的存储单元失效。

为了提高MTP器件的耐久力，目前采用的方法是提高擦除电压或增长擦除时间。图4中三角形标记表示擦除电压为17V，擦除时间为20ms的情况下，对已擦除MTP器件的读取电流的变化情况。图4中菱形标记擦除电压为17V，擦除时间为50ms的情况下，对已擦除MTP器件的读取电流的变化情况。显然提高擦除电压或增长擦除时间可以提高MTP器件的耐久性。但是编程电压的提高，需要增大编程晶体管20所在n阱24与擦除晶体管30所在n阱34之间的隔离距离，否则容易产生n阱24与n阱34之间的串通，导致器件失效。两个n阱24、34之间隔离距离的增加，使得MTP器件的单元结构面积增大。而编程时间的延长直接表现为MTP器件性能的变差。

发明内容

本发明所要解决的技术问题是提供一种MTP器件的单元结构，可以显著提高MTP器件的耐久力。为此，本发明还要提供所述MTP器件的单元结构的操作方法。

为解决上述技术问题，本发明MTP器件的单元结构包括主存储单元、参考存储单元和差分比较电路；

主存储单元包括选择晶体管、编程晶体管和擦除晶体管；选择晶体管的源极与选择晶体管所在n阱、编程晶体管所在n阱三者相连接；选择晶体管的栅极作为选择端；选择晶体管的漏极与编程晶体管的源极相连接；编程晶体管的栅极和擦除晶体管的栅极为同一个浮栅；选择晶体管的源极串联一电阻作为编程端，编程晶体管的漏极作为漏端；或者，选择晶体管的源极作为编程端，编程晶体管的漏极串联一电阻作为漏端；擦除晶体管的源极和漏极相连接作为擦除端；

参考存储单元的结构与主存储单元相同；主存储单元的编程端和参考存储单元的编程端相连接；主存储单元的选择端和参考存储单元的选择端相连接；主存储单元的擦除端和参考存储单元的擦除端相连接；

差分比较电路的两个输入端为主存储单元的漏端和参考存储单元的漏端，仅有一个输出端；当主存储单元的漏端电流大小≤参考存储单元的漏端电流大小时，差分比较电路的输出端输出“0”；当主存储单元的漏端电流大小＞参考存储单元的漏端电流大小时，差分比较电路的输出端输出“1”。

所述MTP器件的单元结构的操作方法为：

编程时，在编程端和参考存储单元的漏端加脉冲电压+6～+9V，主存储单元的漏端接地，选择端接地，擦除端接地；

擦除时，先在擦除端加脉冲电压+10～+17V，编程端接地，主存储单元的漏端和参考存储单元的漏端均接地或浮接，选择端接地或加正电位；然后在编程端和主存储单元的漏端加脉冲电压+6～+9V，参考存储单元的漏端接地，选择端接地，擦除端接地；

读取时，在编程端加直流电压+1～+3.5V，主存储单元的漏端和参考存储单元的漏端所加直流电压均比编程端WL所加直流电压低0.5～3V且大于或等于0V，选择端接地，擦除端接地、或者与主存储单元的漏端同电位、或者与参考存储单元的漏端同电位、或者与编程端同电位。

本发明通过设置一个始终与主存储单元的编程和擦除状态相反的参考存储单元，并由一个差分比较电路比较主存储单元和参考存储单元的读取电流，从而可以在多次编程和擦除后仍能判断出主存储单元的状态，这也就相当于提升了整个MTP器件的单元结构的耐久力。

附图说明

图1a、图1b是现有的MTP器件单元结构的两种示意图；

图2a、图2b是本发明MTP器件单元结构中主存储单元的两种示意图；

图2c是本发明MTP器件单元结构中主存储单元、参考存储单元和差分比较电路的连接示意图；

图3是现有的MTP器件单元结构在多次编程和擦除后，对已编程器件的读取电流变化情况示意图；

图4是现有的MTP器件单元结构在多次编程和擦除后，对已擦除器件的读取电流变化情况示意图。

图中附图标记说明：

10为选择晶体管；11为选择晶体管的源极；12为选择晶体管的栅极；13为选择晶体管的漏极；14为选择晶体管所在n阱；20为编程晶体管；21为编程晶体管的源极；22为浮栅；23为编程晶体管的漏极；24为编程晶体管所在n阱；30为擦除晶体管；31为擦除晶体管的源极；33为擦除晶体管的漏极；34为擦除晶体管所在p型衬底或n阱；BL为漏端；WL为编程端；SG为选择端；EG为擦除端；100为主存储单元；200为参考存储单元；300为差分比较电路。

具体实施方式

请参阅图2c，本发明MTP器件的单元结构包括主存储单元100、参考存储单元200和差分比较电路300。其中，主存储单元100的编程端WL和参考存储单元200的编程端WL相连接。主存储单元100的选择端SG和参考存储单元200的选择端SG相连接。主存储单元100的擦除端EG和参考存储单元200的擦除端EG相连接。差分比较电路300的两个输入端为主存储单元100的漏端BL1和参考存储单元200的漏端BL2，一个输出端称为OUT。

请参阅图2a，这是本发明给出的主存储单元100的一个实施例，参考存储单元200的结构可以与之相同。该实施例中，主存储单元100包括选择晶体管10、编程晶体管20和擦除晶体管30。

选择晶体管10为PMOS晶体管，位于n阱14中。编程晶体管20为PMOS晶体管，位于n阱24中。n阱14与n阱24通常是同一个n阱，也可以是不同的n阱。擦除晶体管30为NMOS晶体管，位于p型衬底或n阱34中。n阱34与n阱14、n阱24均不同。

选择晶体管10的源极11与选择晶体管10所在n阱14、编程晶体管20所在n阱24三者相连接。选择晶体管10的栅极12作为选择端SG。选择晶体管10的漏极13与编程晶体管20的源极21相连接。编程晶体管20的栅极和擦除晶体管30的栅极为同一个浮栅22。

选择晶体管10的源极11串联一电阻作为编程端WL，此时编程晶体管20的漏极23作为漏端BL。或者，编程晶体管20的漏极23串联一电阻作为漏端BL，此时选择晶体管10的源极11作为编程端WL。

擦除晶体管30的源极31和漏极33相连接作为擦除端EG。擦除晶体管30所在p型衬底或n阱34接地。

请参阅图2b，这是本发明给出的主存储单元100的另一个实施例，参考存储单元200的结构可以与之相同。该实施例是将图2a中的擦除晶体管30由NMOS改为PMOS。此时，擦除晶体管30位于n阱34中。n阱34与n阱14、n阱24均不同。擦除晶体管30的源极31、漏极33和所在n阱34三者相连接，并作为擦除端EG。

上述主存储单元的两个实施例结构由于将漏端BL设置在编程晶体管20的一侧，因此既可以适用于较厚的栅氧化层(

以上)，当然也适用于较薄的栅氧化层(

)；还能提高MTP器件的编程效率。

至于差分比较电路300，本发明只要求其能对两个输入端BL1、BL2的电流大小进行比较。当漏端BL1电流大小≤漏端BL2电流大小时，输出端OUT输出“0”。当漏端BL1电流大小＞漏端BL2电流大小时，输出端OUT输出“1”。满足这种要求的差分比较电路300有多种实现方式，且均为成熟的现有技术，在此不再赘述。

所述MTP器件的单元结构的操作方法为：

编程时，在编程端WL和漏端BL2加脉冲电压+6～+9V，漏端BL1接地，选择端SG接地，擦除端EG接地。此时主存储单元100处于已编程状态，而参考存储单元200则未被编程。由于所有存储单元默认都未编程，即默认均为已擦除状态。因此也可以认为：当主存储单元100为已编程状态，则参考存储单元200为已擦除状态。

擦除时分为两步操作。第一步在擦除端EG加脉冲电压+10～+17V，编程端WL接地，漏端BL接地或浮接，选择端SG接地或加正电位。此时主存储单元100和参考存储单元200都处于已擦除状态。第二步在编程端WL和漏端BL1加脉冲电压+6～+9V，漏端BL2接地，选择端SG接地，擦除端EG接地。该第二步操作则将参考存储单元200改为已编程状态，而将主存储单元100仍保持已擦除状态。

综合上述编程和擦除操作可以发现，本发明MTP器件的单元结构中，当主存储单元为已编程状态，则参考存储单元为已擦除状态。当主存储单元为已擦除状态，则参考存储单元为已编程状态。

读取时，在编程端WL加直流电压+1～+3.5V，漏端BL1和漏端BL2所加直流电压比编程端WL所加直流电压低0.5～3V且大于或等于0V，选择端SG接地，擦除端EG接地、或者与漏端BL1或漏端BL2同电位、或者与编程端WL同电位。

读取时有三两种可能。第一种可能：主存储单元100和参考存储单元200都未编程过，即都处于初始的已擦除状态。则漏端BL1和漏端BL2的电流大小相同，差分比较电路300输出“0”表示整个MTP器件的单元结构未存储数据或存储数据“0”。

第二种可能：主存储单元100编程过，且主存储单元100当前为已编程状态，则参考存储单元200必然为已擦除状态。主存储单元100的读取电流(即漏端BL1的电流)大小＞参考存储单元200的读取电流(即漏端BL2的电流)，差分比较电路300输出“1”表示整个MTP器件的单元结构已存储数据“1”。

第三种可能：主存储单元100编程过，且主存储单元100当前为已擦除状态，则参考存储单元200必然为已编程状态。主存储单元100的读取电流(即漏端BL1的电流)大小＜参考存储单元200的读取电流(即漏端BL2的电流)，差分比较电路300输出“0”表示整个MTP器件的单元结构未存储数据或存储数据“0”。

本发明MTP器件的单元结构中，主存储单元100用来真正地进行数据存储，参考存储单元200则始终与主存储单元100处于相反的状态。读取时，无论编程和擦除次数多少，对已编程存储单元的读取电流大小虽然会接近、但仍然始终大于对已擦除存储单元的读取电流大小。而差分比较电路300通过比较两个存储单元的漏端电流，即可判断出主存储单元100是否存储有数据，而这也正表示出整个MTP器件的单元结构是否存储数据。

Claims (2)

1.一种MTP器件的单元结构，其特征是，包括主存储单元、参考存储单元和差分比较电路；

主存储单元包括选择晶体管、编程晶体管和擦除晶体管；选择晶体管的源极与选择晶体管所在n阱、编程晶体管所在n阱三者相连接；选择晶体管的栅极作为选择端；选择晶体管的漏极与编程晶体管的源极相连接；编程晶体管的栅极和擦除晶体管的栅极为同一个浮栅；选择晶体管的源极串联一电阻作为编程端，编程晶体管的漏极作为漏端；或者，选择晶体管的源极作为编程端，编程晶体管的漏极串联一电阻作为漏端；擦除晶体管的源极和漏极相连接作为擦除端；

参考存储单元的结构与主存储单元相同；

主存储单元的编程端和参考存储单元的编程端相连接；

主存储单元的选择端和参考存储单元的选择端相连接；

主存储单元的擦除端和参考存储单元的擦除端相连接；

差分比较电路的两个输入端为主存储单元的漏端和参考存储单元的漏端，仅有一个输出端；当主存储单元的漏端电流大小≤参考存储单元的漏端电流大小时，差分比较电路的输出端输出“0”；当主存储单元的漏端电流大小＞参考存储单元的漏端电流大小时，差分比较电路的输出端输出“1”。

2.如权利要求1所述的MTP器件的单元结构的操作方法，其特征是，

编程时，在编程端和参考存储单元的漏端加脉冲电压+6～+9V，主存储单元的漏端接地，选择端接地，擦除端接地；

擦除时，先在擦除端加脉冲电压+10～+17V，编程端接地，主存储单元的漏端和参考存储单元的漏端均接地或浮接，选择端接地或加正电位；然后在编程端和主存储单元的漏端加脉冲电压+6～+9V，参考存储单元的漏端接地，选择端接地，擦除端接地；

读取时，在编程端加直流电压+1～+3.5V，主存储单元的漏端和参考存储单元的漏端所加直流电压均比编程端WL所加直流电压低0.5～3V且大于或等于0V，选择端接地，擦除端接地、或者与主存储单元的漏端同电位、或者与参考存储单元的漏端同电位、或者与编程端同电位。

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