KR100958152B1 - 버퍼 회로 및 그 제어 방법 - Google Patents

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Abstract

본 발명은 접지 전위와 전원 라인의 전위차를 규정값으로 유지하고, 오동작을 방지할 수 있는 버퍼 회로 및 그 제어 방법을 제공하는 것을 목적으로 한다.
출력 스위칭 소자(M1, M2)와, 출력 스위칭 소자(M1, M2)를 도통 상태로 제어하는 제1 스위칭 회로(M4, M5) 및 출력 스위칭 소자를 비도통 상태로 제어하는 제2스위칭 회로(M3, M6)를 갖고, 제1 스위칭 회로(M4, M5)와 제2 스위칭 회로(M3, M6)의 접속점이 출력 스위칭 소자(M1, M2)에 접속되고, 입력 신호 및 출력 제어 신호에 따라 출력 스위칭 소자(M1, M2)를 도통 상태 혹은 비도통 상태로 제어하는 출력 스위칭 소자 제어부(20A, 20B)와, 제2 스위칭 회로(M3, M6)에 직렬 접속되고, 출력 제어 신호가 입력 신호의 통과를 금지하는 출력 금지 상태일 때에 출력 스위칭 소자(M1, M2)의 구동 능력을 제한하는 구동 능력 변경부(30A, 30B)를 구비한다.

Description

버퍼 회로 및 그 제어 방법{BUFFER CIRCUIT AND CONTROL METHOD THEREOF}
본 발명은 출력 제어 신호에 따라서 입력 신호의 통과를 허가하거나 상기 입력 신호의 통과를 금지하는 버퍼 회로 및 그 제어 방법에 관한 것이다.
특허문헌 1 및 특허문헌 2에 의해 개시되어 있는 바와 같이, 출력 제어 신호에 따라서 입력 신호의 통과를 허가하거나 상기 입력 신호의 통과를 금지하는 버퍼 회로가 알려져 있다. 특허문헌 1에는 기준 전위측의 구동 MOSFET가 직렬 형태로 되고, 출력 제어 신호와 외부 단자에 송출해야 하는 신호를 수신하는 제1 논리 게이트 회로와, 기준 전위측의 구동 MOSFET가 병렬 형태로 되고, 출력 제어 신호와 외부 단자에 송출해야 하는 신호를 수신하는 제2 논리 게이트 회로와, 제1 및 제2 논리 게이트 회로의 출력 신호에 따라서 상보적으로 또는 함께 오프 상태로 구동되는 P 채널 MOSFET와 N 채널 MOSFET로 이루어지는 출력 회로를 구비한 버퍼 회로가 기재되어 있다.
전술한 버퍼 회로에 있어서는, 기준 전위측의 구동 MOSFET가 직렬 형태로 된 제1 논리 게이트 회로의 논리 임계치 전압과, 기준 전위측의 구동 MOSFET가 병렬 형태로 된 제2 논리 게이트 회로의 논리 임계치 전압의 전위차에 따른 시간차를 이 용하여, 출력 회로의 P 채널 MOSFET 및 N 채널 MOSFET가 동시에 온 상태가 되는 것을 막고 있다. 이것에 의해, 전술한 버퍼 회로에 있어서는 P 채널 MOSFET 및 N 채널 MOSFET에 관통 전류가 흐르는 것을 막을 수 있다.
또한, 특허문헌 2에는 출력 제어 신호인 인에이블 신호에 의해 데이터 신호를 출력 회로로부터 출력하지 않도록 제어될 때에, 데이터 신호의 값에 상관없이, 출력 제어 회로가 신호 변환부에 출력하는 신호를 로우 레벨로 하는 버퍼 회로가 기재되어 있다.
전술한 버퍼 회로에 있어서는, 상기 로우 레벨의 신호에 따라 신호 변환부가 출력 회로의 P 채널 MOS 트랜지스터의 게이트에 하이 레벨의 신호를 송출하는 동시에, N 채널 M0S 트랜지스터의 게이트에 로우 레벨의 신호를 송출함으로써, 양 트랜지스터를 오프 상태로 하고 있다. 이것에 의해, 전술한 버퍼 회로에서도 P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터가 동시에 온 상태로 되지 않고, 양 트랜지스터에 관통 전류가 흐르는 것을 막을 수 있다.
도 6에 도시하는 버퍼 회로(100)에 있어서는, 데이터 출력 단자(OUT1)로부터 인에이블 제어 입력 단자(IN2)에 입력되는 데이터 신호를 출력하는 P형 채널 트랜지스터(M1) 및 N형 채널 트랜지스터(M2)의 각 게이트 전압을 제어하는 게이트 전압 제어 회로(120A, 120B)를 구비하고 있다. 게이트 전압 제어 회로(120A)에서는 P형 채널 트랜지스터(M3)의 전류 구동 능력을 N형 채널 트랜지스터(M4)의 전류 구동 능력보다도 크게 하고 있다. 또한, 게이트 전압 제어 회로(120B)에서는 N형 채널 트랜지스터(M6)의 전류 구동 능력을 P형 채널 트랜지스터(M5)의 전류 구동 능력보다 도 크게 하고 있다.
전술한 버퍼 회로(100)에 있어서는, 인에이블 제어 입력 단자(IN2)로부터 로우 레벨의 인에이블 신호가 입력되고, 데이터 입력 단자(IN1)로부터 입력되는 데이터 신호를 데이터 출력 단자(OUT1)로부터 출력하도록 제어되어 있을 때에, 데이터 신호가 로우 레벨에서 하이 레벨로 변화하면, 다음과 같이 동작한다.
전술한 버퍼 회로(100)에 있어서는, 도 7에 도시된 바와 같이 시간 0∼t1 사이에서 인에이블 제어 입력 단자(IN2)로부터 로우 레벨의 인에이블 신호(C)가 입력되고, 데이터 입력 단자(IN1)로부터 하이 레벨의 데이터 신호(A)가 입력되면, NAND 게이트 회로(NAND)에는 하이 레벨의 신호 및 로우 레벨의 신호가 입력된다. 도면 중의 각 부호 41, 43은 인버터를 나타내는 것이다. NAND 게이트 회로(NAND)는 P형 채널 트랜지스터(M5) 및 N형 채널 트랜지스터(M6)의 각 게이트에 하이 레벨의 신호를 출력한다. 이것에 의해, P형 채널 트랜지스터(M5)보다도 전류 구동 능력이 큰 N형 채널 트랜지스터(M6)를 온 상태로 한 후에, P형 채널 트랜지스터(M5)를 오프 상태로 한다. 이 때문에, 시간 0∼t1 사이에서 도시하는 바와 같이, N형 채널 트랜지스터(M2)의 게이트 전압(G2)이 저레벨 전압으로 고정되어, N형 채널 트랜지스터(M2)를 오프 상태로 되게 한다.
또한, 전술한 버퍼 회로(100)에 있어서는, 상기 N형 채널 트랜지스터(M2)를 오프 상태로 한 후에, 이하에 설명하는 동작에 의해, P형 채널 트렌지스터(M1)를 온 상태로 한다. 또한, 부호 42는 인버터를 나타내는 것이다. 전술한 바와 같이, 인에이블 제어 입력 단자(IN2)로부터 로우 레벨의 인에이블 신호가 입력되고, 데이 터 입력 단자(IN1)로부터 하이 레벨의 데이터 신호가 입력되면, NOR 게이트 회로(NOR)는 P형 채널 트랜지스터(M3) 및 N형 채널 트랜지스터(M4)의 각 게이트에 하이 레벨의 신호를 출력한다. 이것에 의해, N형 채널 트랜지스터(M4)보다도 전류 구동 능력이 큰 P형 채널 트랜지스터(M3)를 오프 상태로 한 후에, N형 채널 트랜지스터(M4)를 온 상태로 한다. 이 때문에, 시간(0∼t1) 사이에 도시하는 바와 같이, P형 채널 트랜지스터(M1)의 게이트 전압(G1)이 저레벨 전압으로 고정되어, P형 채널 트랜지스터(M1)를 온 상태로 되게 한다.
전술한 바와 같이, 버퍼 회로(100)에 있어서는, N형 채널 트랜지스터(M2)를 오프 상태로 한 후에 P형 채널 트랜지스터(M1)를 온 상태로 하기 때문에, 양 트랜지스터(M1, M2)가 동시에 온 상태로 되지 않게 되어, 양 트랜지스터(M1, M2)에 관통 전류가 흐르는 것 방지할 수 있다.
[특허문헌 1] 일본 특허 공개 소화 62-020423호 공보
[특허문헌 2] 일본 특허 공개 2000-232350호 공보
그런데, 전술한 버퍼 회로(100)에 있어서는 인에이블 제어 입력 단자(IN2)로부터 로우 레벨의 인에이블 신호(C)가 입력되어 있을 때에, 데이터 입력 단자(IN1)로부터 입력되는 데이터 신호(A)가 하이 레벨에서 로우 레벨로 변화하면, 다음과 같이 동작한다.
버퍼 회로(100)의 NAND 게이트 회로(NAND)에는 모든 입력에 하이 레벨의 신 호가 입력된다. NAND 게이트 회로(NAND)는 P형 채널 트랜지스터(M5) 및 N형 채널 트랜지스터(M6)의 각 게이트에 로우 레벨의 신호를 출력한다. 이것에 의해, N형 채널 트랜지스터(M6)를 오프 상태로 한 후에, P형 채널 트랜지스터(M5)를 온 상태로 한다. 이 때문에, N형 채널 트랜지스터(M2)의 게이트 전압(G2)이 고레벨 전압으로 고정되어, N형 채널 트랜지스터(M2)를 온 상태로 되게 한다. 이 때, N형 채널 트랜지스터(M2)의 소스를 통하여 전류가 그라운드에 흐른다.
한편, NOR 게이트 회로(NOR)는 P형 채널 트랜지스터(M3) 및 N형 채널 트랜지스터(M4)의 각 게이트에 로우 레벨의 신호를 출력한다. 이것에 의해, P형 채널 트랜지스터(M3)를 온 상태로 한 후에, N형 채널 트랜지스터(M4)를 오프 상태로 한다. 이 때문에, P형 채널 트랜지스터(M1)의 게이트 전압(G1)이 고레벨 전압으로 고정되어, P형 채널 트랜지스터(M1)를 오프 상태로 되게 한다.
또한, 버퍼 회로(100)에 있어서는 데이터 입력 단자(IN1)로부터 입력되는 데이터 신호(A)가 하이 레벨에서 로우 레벨로 변화하고, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호가 하이 레벨에서 로우 레벨로 변화하고 있는 도중에 인에이블 제어 입력 단자(IN2)로부터 입력되는 인에이블 신호(C)를 로우 레벨에서 하이 레벨로 변화시키고, 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 하는 경우에는 다음과 같이 동작한다.
버퍼 회로(100)에 있어서는 도 7의 시간 t1∼t2 사이에서, 인에이블 제어 입력 단자(IN2)로부터 로우 레벨의 인에이블 신호(C)가 입력되고, 데이터 입력 단자(IN1)로부터 로우 레벨의 데이터 신호(A)가 입력되면, NAND 회로(NAND)는 P형 채 널 트랜지스터(M5) 및 N형 채널 트랜지스터(M6)의 각 게이트에 로우 레벨의 신호를 출력한다. 이것에 의해, N형 채널 트랜지스터(M6)를 오프 상태로 한 후에, P형 채널 트랜지스터(M5)를 온 상태로 한다. 이 때문에, 시간 t3∼t4 사이에서는 N형 채널 트랜지스터(M2)의 게이트 전압(G2)을 고레벨 전압으로 고정하여 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호를 로우 레벨로 하기 때문에, 게이트 전압(G2)이 상승한다.
그 후, 시간 t2에서, 인에이블 제어 입력 단자(IN2)로부터 하이 레벨의 인에이블 신호(C)가 입력되면, NAND 회로(NAND)는 P형 채널 트랜지스터(M5) 및 N형 채널 트랜지스터(M6)의 각 게이트에 하이 레벨의 신호를 출력한다. 이것에 의해, N형 채널 트랜지스터(M6)를 온 상태로 한 후에, P형 채널 트랜지스터(M5)를 오프 상태로 한다. 이 때문에, 시간 t4∼t5 사이에서는 N형 채널 트랜지스터(M2)의 게이트 전압(G2)을 저레벨 전압으로 고정하여 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 하기 위해 게이트 전압(G2)이 저레벨 전압(접지 전위)을 향해서 급격히 하강한다. 이것에 의해, 온 상태의 N형 채널 트랜지스터(M2)을 신속히 오프 상태로 되게 한다.
이러한 경우에는 N형 채널 트랜지스터(M2)가 급격히 온 상태에서 오프 상태로 변화함으로써, 그라운드를 향해서 흐르던 전류가 차단되고, 그라운드에 흐르는 단위 시간당의 전류 변화가 증대된다. 그에 따라, 버퍼 회로(100)가 갖는 접지 배선의 기생 인덕턴스 성분의 영향을 받아 도 8에 도시하는 바와 같이, 접지 전위가 링잉형(ringing form)으로 변동하거나 출력용 배선의 기생 인덕턴스 성분의 영향을 받아 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호의 레벨이 링잉형으로 변동하는 것을 생각할 수 있다. 또한, 버퍼 회로(100)에 있어서는, 상기 데이터 신호의 레벨이 링잉형으로 변동하는 것에 덧붙여, 전원 공급 배선의 기생 인덕턴스 성분의 영향을 받아 전원 라인의 전압이 링잉형으로 변동하는 것도 생각할 수 있다. 접지 전위의 변동이나 전원 라인의 전압의 변동이 발생하면, 버퍼 회로(100)나 그 밖의 논리 회로에 있어서는 데이터 입력 단자(IN1)로부터 입력되는 데이터 신호의 레벨이 정확하게 인식되지 않게 될 우려가 있으며, 버퍼 회로(100) 등이 오동작되는 경우를 생각할 수 있다.
본 발명은 이러한 상황을 감안하여 제안된 것으로서, 접지 전위와 전원 라인의 전위차를 규정값으로 유지하여, 오동작을 방지할 수 있는 버퍼 회로 및 그 제어 방법을 제공하는 것을 목적으로 한다.
청구항 1의 발명에 따른 버퍼 회로는, 출력 제어 신호에 따라서 입력 신호의 통과를 허가하거나 상기 입력 신호의 통과를 금지하는 버퍼 회로에 있어서, 출력 스위칭 소자와, 상기 출력 스위칭 소자를 도통 상태로 제어하는 제1 스위칭 회로 및 상기 출력 스위칭 소자를 비도통 상태로 제어하는 제2 스위칭 회로를 갖고, 상기 제1 스위칭 회로와 상기 제2 스위칭 회로의 접속점이 상기 출력 스위칭 소자에 접속되며, 상기 입력 신호 및 상기 출력 제어 신호에 따라 상기 출력 스위칭 소자를 도통 상태 혹은 비도통 상태로 제어하는 출력 스위칭 소자 제어부와, 상기 제2 스위칭 회로에 직렬 접속되고, 상기 출력 제어 신호가 상기 입력 신호의 통과를 금 지하는 출력 금지 상태일 때에 상기 출력 스위칭 소자의 구동 능력을 제한하는 구동 능력 변경부를 구비하는 것을 특징으로 한다.
청구항 1의 발명에 따른 버퍼 회로에 의하면, 입력 신호의 천이를 받아 버퍼 회로를 통과하는 입력 신호가 변화하는 타이밍에, 출력 제어 신호가 입력 신호의 통과를 금지하는 출력 금지 상태가 되며, 구동 능력 변경부가 출력 스위칭 소자의 구동 능력을 제한하면, 출력 스위칭 소자가 도통 상태에서 비도통 상태로 천천히 이행되고, 출력 스위칭 소자가 급격히 도통 상태에서 비도통 상태로 변화되지 않아서, 출력 스위칭 소자에 흐르는 단위 시간당의 전류 변화를 억제할 수 있다. 따라서 청구항 1의 발명에 따른 버퍼 회로에 의하면, 출력 스위칭 소자가 급격히 도통 상태에서 비도통 상태로 변화함에 따른 접지 전위나 전원 라인의 전압 변동을 억제하여, 접지 전위와 전원 라인의 전위차를 규정값으로 유지할 수 있고, 버퍼 회로가 오동작되는 것을 막을 수 있다.
청구항 4의 발명에 따른 버퍼 회로의 제어 방법은, 출력 제어 신호에 따라서 입력 신호의 통과를 허가하거나 상기 입력 신호의 통과를 금지하는 버퍼 회로의 제어 방법에 있어서, 상기 입력 신호 및 상기 출력 제어 신호에 따라 출력 스위칭 소자를 도통 상태 혹은 비도통 상태로 제어하는 출력 스위칭 소자 제어 단계와, 상기 출력 제어 신호가 상기 입력 신호의 통과를 금지하는 출력 금지 상태일 때에 상기 출력 스위칭 소자의 구동 능력을 제한하는 구동 능력 변경 단계를 구비하는 것을 특징으로 한다.
청구항 4의 발명에 따른 버퍼 회로의 제어 방법에 의하면, 입력 신호의 천이 를 받아 버퍼 회로를 통과하는 입력 신호가 변화하는 타이밍에, 출력 제어 신호가 입력 신호의 통과를 금지하는 출력 금지 상태가 되며, 구동 능력 변경 단계에 의해 출력 스위칭 소자의 구동 능력을 제한하면, 출력 스위칭 소자가 도통 상태에서 비도통 상태로 천천히 이행되고, 출력 스위칭 소자가 급격히 도통 상태에서 비도통 상태로 변화되지 않아서, 출력 스위칭 소자에 흐르는 단위 시간당의 전류의 변화를 억제할 수 있다. 따라서 청구항 4의 발명에 따른 버퍼 회로의 제어 방법에 의하면, 출력 스위칭 소자가 급격히 도통 상태에서 비도통 상태로 변화함에 따른 접지 전위나 전원 라인의 전압 변동을 억제하여, 접지 전위와 전원 라인의 전위차를 규정값으로 유지할 수 있고, 버퍼 회로가 오동작되는 것을 막을 수 있다.
본 발명의 버퍼 회로 및 그 제어 방법에 의하면, 입력 신호의 천이를 받아 버퍼 회로를 통과하는 입력 신호가 변화하는 타이밍에, 출력 제어 신호가 입력 신호의 통과를 금지하는 출력 금지 상태가 되며, 출력 스위칭 소자의 구동 능력을 제한하면, 출력 스위칭 소자가 도통 상태에서 비도통 상태로 천천히 이행되고, 출력 스위칭 소자가 급격히 도통 상태에서 비도통 상태로 변화되지 않아서, 출력 스위칭 소자에 흐르는 단위 시간당의 전류 변화를 억제할 수 있다. 따라서, 본 발명의 버퍼 회로 및 그 제어 방법에 의하면, 출력 스위칭 소자가 급격히 도통 상태에서 비도통 상태로 변화함에 따른 접지 전위나 전원 라인의 전압 변동을 억제하여, 접지 전위와 전원 라인의 전위차를 규정값으로 유지할 수 있고, 버퍼 회로가 오동작되는 것을 막을 수 있다.
본 발명의 실시형태를 도 1 및 도 2를 참조하면서 설명한다. 여기서는 본 발명의 버퍼 회로를 트라이 스테이트 버퍼(10)를 예로 들어 설명한다. 도 1은 트라이 스테이트 버퍼(10)의 회로 기호도이다. 부호 IN1는 데이터 입력 단자이고, 부호 IN2는 인에이블 제어 입력 단자이며, 부호 OUT1는 데이터 출력 단자를 나타낸다. 트라이 스테이트 버퍼(10)는 인에이블 제어 입력 단자(IN2)로부터 입력되는 인에이블 신호의 레벨에 의해, 데이터 출력 단자(OUT1)로부터 출력되는 신호가 하이 레벨 혹은 로우 레벨로, 데이터 출력 단자(OUT1)가 하이 임피던스 상태로 각각 제어된다. 또한, 인에이블 신호는 본 발명의 출력 제어 신호에 상당하고, 데이터 입력 단자(IN1)로부터 입력되는 데이터 신호는 본 발명의 입력 신호에 상당한다.
도 2는 트라이 스테이트 버퍼(10)의 회로 구성도이다. 또한, 도 1에 도시하는 각종 단자와 동일한 것은 동일한 부호를 부여하는 동시에, 도 6에 도시한 장치와 동일한 것은 동일한 부호를 부여하고 있다. 트라이 스테이트 버퍼(10)는 P형 채널 트랜지스터(M1) 및 N형 채널 트랜지스터(M2)와, 게이트 전압 제어 회로(20A, 20B)와, 전류 구동 능력 변경 회로(30A, 30B)를 구비하고 있다.
P형 채널 트랜지스터(M1)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. P형 채널 트랜지스터(M1)의 드레인은 N형 채널 트랜지스터(M2)의 드레인에 접속되어 있다. N형 채널 트랜지스터(M2)의 소스는 그라운드에 접속되어 있다. 또한, P형 채널 트랜지스터(M1)의 드레인 및 N형 채널 트랜지스터(M2)의 드레인은 데이터 출력 단자(OUT1)에 접속되어 있다. P형 채널 트랜지스터(M1) 및 N형 채널 트 랜지스터(M2)의 L/W 사이즈는 후술하는 각 트랜지스터(M3∼M10)의 L/W 사이즈보다도 크게 설정되어 있다. 이것에 의해, 상기 트랜지스터(M1, M2)의 전류 구동 능력은 각 트랜지스터(M3∼M10)의 전류 구동 능력에 비해서 커진다.
게이트 전압 제어 회로(20A)는 P형 채널 트랜지스터(M3)와, N형 채널 트랜지스터(M4)를 구비하고 있다. P형 채널 트랜지스터(M3)의 드레인은 N형 채널 트랜지스터(M4)의 드레인에 접속되어 있다. N형 채널 트랜지스터(M4)의 소스는 그라운드에 접속되어 있다. P형 채널 트랜지스터(M3)의 드레인과 N형 채널 트랜지스터(M4)의 드레인의 접속점은 상기 P형 채널 트랜지스터(M1)의 게이트에 접속되어 있다.
게이트 전압 제어 회로(20B)는 P형 채널 트랜지스터(M5)와, N형 채널 트랜지스터(M6)를 구비하고 있다. P형 채널 트랜지스터(M5)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. P형 채널 트랜지스터(M5)의 드레인은 N형 채널 트랜지스터(M6)의 드레인에 접속되어 있다. P형 채널 트랜지스터(M5)의 드레인과 N형 채널 트랜지스터(M6)의 드레인의 접속점은 N형 채널 트랜지스터(M2)의 게이트에 접속되어 있다.
전류 구동 능력 변경 회로(30A)는 P형 채널 트랜지스터(M7)와, 이 트랜지스터(M7)에 병렬 접속된 P형 채널 트랜지스터(M8)를 구비하고 있다. 본 실시형태에서는 P형 채널 트랜지스터(M7)의 전류 구동 능력은 P형 채널 트랜지스터(M8)의 전류 구동 능력보다도 크게 설정되어 있다. P형 채널 트랜지스터(M7)의 소스 및 P형 채널 트랜지스터(M8)의 소스는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. P형 채널 트랜지스터(M7)의 게이트는 그라운드에 접속되어 있다. 또한, P형 채널 트랜지 스터(M7)의 드레인 및 P형 채널 트랜지스터(M8)의 드레인은 상기 게이트 전압 제어 회로(20A)가 구비하는 P형 채널 트랜지스터(M3)의 소스에 각각 직렬 접속되어 있다.
전류 구동 능력 변경 회로(30B)는 N형 채널 트랜지스터(M9)와, 이 트랜지스터(M9)에 병렬 접속된 N형 채널 트랜지스터(M10)를 구비하고 있다. 본 실시형태에서는 N형 채널 트랜지스터(M9)의 전류 구동 능력은 N형 채널 트랜지스터(M10)의 전류 구동 능력보다도 크게 설정되어 있다. N형 채널 트랜지스터(M9)의 드레인 및 N형 채널 트랜지스터(M10)의 소스는 그라운드에 접속되어 있다. N형 채널 트랜지스터(M9)의 게이트는 전원 전압(Vdd)(전원 라인)에 접속되어 있다. 또한, N형 채널 트랜지스터(M9)의 드레인 및 N형 채널 트랜지스터(M10)의 드레인은 상기 게이트 전압 제어 회로(20B)가 구비하는 N형 채널 트랜지스터(M6)의 소스에 각각 직렬 접속되어 있다.
본 실시형태에서는, 각 트랜지스터의 전류 구동 능력의 크기가 하기의 대소 관계를 만족시키도록 설정되어 있다. 여기서는, 상기 P형 채널 트랜지스터(M1)의 전류 구동 능력을 이 트랜지스터의 부호 M1의 일부인 1로 나타내고, 그 밖의 트랜지스터의 전류 구동 능력을 각 트랜지스터 부호의 일부인 번호에 의해 나타낸다.
1·2＞3·6·8·10＞4·5＞7·9
인에이블 제어 입력 단자(IN2)는 인버터(41)의 입력에 접속되어 있다. 인버터(41)의 출력은 인버터(42)의 입력과, NAND 게이트 회로(NAND)의 제2 입력과, 상기전류 구동 능력 변경 회로(30B)가 구비하는 N형 채널 트랜지스터(M10)의 게이트 에 접속되어 있다. 인버터(42)의 출력은 상기 전류 구동 능력 변경 회로(30A)가 구비하는 P형 채널 트랜지스터(M8)의 게이트와, NOR 게이트 회로(NOR)의 제2 입력에 접속되어 있다.
데이터 입력 단자(IN1)는 인버터(43)의 입력에 접속되어 있다. 인버터(43)의 출력은 NOR 게이트 회로(NOR)의 제1 입력과, NAND 게이트 회로(NAND)의 제1 입력에 접속되어 있다. NOR 게이트 회로(NOR)의 출력은 상기 게이트 전압 제어 회로(20A)가 구비하는 P형 채널 트랜지스터(M3)의 게이트 및 N형 채널 트랜지스터(M4)의 게이트에 접속되어 있다. NAND 게이트 회로(NAND)의 출력은 상기 게이트 전압 제어 회로(20B)가 구비하는 P형 채널 트랜지스터(M5)의 게이트 및 N형 채널 트랜지스터(M6)의 게이트에 접속되어 있다.
다음에, 본 실시형태의 트라이 스테이트 버퍼(10)의 동작을 설명한다. 트라이 스테이트 버퍼(10)는 데이터 입력 단자(IN1)로부터 하이 레벨의 데이터 신호가 입력되고, 인에이블 제어 입력 단자(IN2)로부터 로우 레벨의 인에이블 신호가 입력되며, 데이터 출력 단자(OUT1)로부터 하이 레벨의 데이터 신호를 출력하도록 제어하는 경우에는 다음과 같이 동작한다. 또한, 도 6에 도시하는 버퍼 회로(100)와 동일한 동작에 대해서는 그 설명을 간략화한다.
트라이 스테이트 버퍼(10)에 있어서는, 인버터(41)의 출력이 N형 채널 트랜지스터(M10)의 게이트에 공급됨으로써, N형 채널 트랜지스터(M10)의 게이트가 고레벨 전압으로 고정되어, N형 채널 트랜지스터(M10)를 온 상태로 되게 한다. 또한, 전원 전압(Vdd)에 의해, N형 채널 트랜지스터(M9)의 게이트는 고레벨 전압으로 고 정되고, N형 채널 트랜지스터(M9)는 온 상태로 되어 있다.
그 후, 전술한 버퍼 회로(100)와 마찬가지로 트라이 스테이트 버퍼(10)에 있어서는, P형 채널 트랜지스터(M5)보다도 전류 구동 능력이 큰 N형 채널 트랜지스터(M6)를 온 상태로 한 후에, P형 채널 트랜지스터(M5)를 오프 상태로 한다. 이것에 의해, N형 채널 트랜지스터(M9) 및 N형 채널 트랜지스터(M10)가 온 상태인 동시에, N형 채널 트랜지스터(M6)가 온 상태가 되고, N형 채널 트랜지스터(M2)에 대한 싱크 전류 경로가 형성된다. 이 때문에, N형 채널 트랜지스터(M2)의 게이트가 저레벨 전압으로 고정되어, N형 채널 트랜지스터(M2)를 오프 상태로 되게 한다. N형 채널 트랜지스터(M6)는 온 상태가 되면 N형 채널 트랜지스터(M2)의 게이트를 저레벨 전압으로 고정하고, 이 트랜지스터(M2)를 오프 상태로 하기 때문에, 본 발명의 제2 스위칭 회로에 상당한다.
N형 채널 트랜지스터(M2)를 오프 상태로 한 후에는 이하에 설명하는 바와 같이, P형 채널 트랜지스터(M1)를 온 상태로 되게 한다. 전술한 버퍼 회로(100)와 마찬가지로 N형 채널 트랜지스터(M4)보다도 전류 구동 능력이 큰 P형 채널 트랜지스터(M3)를 오프 상태로 한 후에, N형 채널 트랜지스터(M4)를 온 상태로 한다. 이것에 의해, P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로가 형성되고, P형 채널 트랜지스터(M1)의 게이트가 저레벨 전압으로 고정되며, P형 채널 트랜지스터(M1)를 온 상태로 하여 전류(I2)가 흐른다. N형 채널 트랜지스터(M4)는 온 상태가 되면, P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압으로 고정하고, 이 트랜지스터(M1)를 온 상태로 하기 때문에, 본 발명의 제1 스위칭 회로에 상당한다. 트라이 스테이 트 버퍼(10)는 P형 채널 트랜지스터(M1)를 온 상태로 하는 동시에, 전술한 바와 같이 N형 채널 트랜지스터(M2)를 오프 상태로 함으로써, 데이터 출력 단자(OUT1)로부터 하이 레벨의 데이터 신호를 출력한다. 또한, P형 채널 트랜지스터(M1) 및 N형 채널 트랜지스터(M2)는 본 발명의 출력 스위칭 소자에 상당한다.
또한, P형 채널 트랜지스터(M1)를 온 상태로 할 때는 인버터(42)의 출력이 P형 채널 트랜지스터(M8)의 게이트에 공급됨으로써, P형 채널 트랜지스터(M8)의 게이트가 저레벨 전압으로 고정되어, P형 채널 트랜지스터(M8)를 온 상태로 되게 한다. 또한, P형 채널 트랜지스터(M7)의 게이트는 그라운드에 접속되어 있으며, P형 채널 트랜지스터(M7)의 게이트는 저레벨 전압으로 고정되고, P형 채널 트랜지스터(M7)는 온 상태로 되어 있다.
그 후, 인에이블 제어 입력 단자(IN2)로부터 로우 레벨의 인에이블 신호가 입력된 상태에서 데이터 입력 단자(IN1)로부터 입력되는 데이터 신호가 하이 레벨에서 로우 레벨로 변화하고, 데이터 출력 단자(OUT1)로부터 로우 레벨의 데이터 신호를 출력하도록 제어하는 경우에는 본 실시형태의 트라이 스테이트 버퍼(10)가 다음과 같이 동작한다.
트라이 스테이트 버퍼(10)에 있어서는 전술한 바와 같이, N형 채널 트랜지스터(M10)의 게이트가 고레벨 전압으로 고정되고, N형 채널 트랜지스터(M10)를 온 상태로 하며, N형 채널 트랜지스터(M9)의 게이트는 고레벨 전압으로 고정되고, N형 채널 트랜지스터(M9)는 온 상태로 되어 있다.
전술한 버퍼 회로(100)와 마찬가지로 트라이 스테이트 버퍼(10)에 있어서는, P형 채널 트랜지스터(M5)보다도 전류 구동 능력이 큰 N형 채널 트랜지스터(M6)를 오프 상태로 한 후에, P형 채널 트랜지스터(M5)를 온 상태로 한다. 이것에 의해, N형 채널 트랜지스터(M2)에 대한 소스 전류 경로를 형성하고, N형 채널 트랜지스터(M2)의 게이트가 고레벨 전압으로 고정되며, N형 채널 트랜지스터(M2)를 온 상태로 하고, 전류(I1)가 그라운드에 흐른다. P형 채널 트랜지스터(M5)는 온 상태가 되면 N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압으로 고정하고, 이 트랜지스터(M2)를 온 상태로 하기 때문에, 본 발명의 제1 스위칭 회로에 상당한다.
덧붙여, 전술한 바와 같이, 인버터(42)의 출력에 의해, P형 채널 트랜지스터(M8)의 게이트가 저레벨 전압으로 고정되고, P형 채널 트랜지스터(M8)를 온 상태로 하며, P형 채널 트랜지스터(M7)의 게이트는 저레벨 전압으로 고정되고, P형 채널 트랜지스터(M7)는 온 상태로 되어 있다.
전술한 버퍼 회로(100)와 마찬가지로, N형 채널 트랜지스터(M4)보다도 전류 구동 능력이 큰 P형 채널 트랜지스터(M3)를 온 상태로 한 후에, N형 채널 트랜지스터(M4)를 오프 상태로 한다. 이것에 의해, P형 채널 트랜지스터(M7) 및 P형 채널 트랜지스터(M8)가 온 상태가 되는 동시에, P형 채널 트랜지스터(M3)가 온 상태가 되고, P형 채널 트랜지스터(M1)에 대한 소스 전류 경로가 형성된다. 이 때문에, P형 채널 트랜지스터(M1)의 게이트가 고레벨 전압으로 고정되어, P형 채널 트랜지스터(M1)를 오프 상태로 한다. P형 채널 트랜지스터(M3)는 온 상태가 되면 P형 채널 트랜지스터(M1)의 게이트를 고레벨 전압으로 고정하고, 이 트랜지스터(M1)를 오프 상태로 하기 때문에, 본 발명의 제2 스위칭 회로에 상당한다. 트라이 스테이트 버 퍼(10)는 P형 채널 트랜지스터(M1)를 오프 상태로 하는 동시에, 전술한 바와 같이 N형 채널 트랜지스터(M2)를 온 상태로 함으로써, 데이터 출력 단자(OUT1)로부터 로우 레벨의 데이터 신호를 출력한다.
또한, 본 실시형태의 트라이 스테이트 버퍼(10)는 데이터 입력 단자(IN1)로부터 로우 레벨의 데이터 신호가 입력된 상태에서 인에이블 제어 입력 단자(IN2)로부터 입력되는 인에이블 신호를 로우 레벨에서 하이 레벨로 변화시키고, 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 하는 경우에는 다음과 같이 동작하여, 접지전위가 대폭 변동하는 것을 억제하고 있다.
인버터(41)의 출력이 N형 채널 트랜지스터(M10)의 게이트에 공급됨으로써, N형 채널 트랜지스터(M10)의 게이트가 저레벨 전압으로 고정되어, N형 채널 트랜지스터(M10)를 오프 상태로 한다.
N형 채널 트랜지스터(M10)가 오프 상태가 될 때는 전원 전압(Vdd)에 의해, N형 채널 트랜지스터(M9)의 게이트가 고레벨 전압으로 고정되고, N형 채널 트랜지스터(M9)는 온 상태로 되어 있다.
전술한 버퍼 회로(100)와 마찬가지로, 트라이 스테이트 버퍼(10)에 있어서는 N형 채널 트랜지스터(M6)를 온 상태로 한 후에, P형 채널 트랜지스터(M5)를 오프 상태로 한다. 이것에 의해, P형 채널 트랜지스터(M5)가 오프 상태인 동시에 N형 채널 트랜지스터(M6) 및 N형 채널 트랜지스터(M9)가 온 상태가 되며, 도 2에 도시하는 바와 같이, N형 채널 트랜지스터(M2)에 대한 싱크 전류 경로(R1)가 형성된다. 따라서 N형 채널 트랜지스터(M2)의 게이트가 저레벨 전압으로 고정되어, 온 상태였 던 N형 채널 트랜지스터(M2)를 오프 상태로 한다.
싱크 전류 경로(R1)가 형성되어 있을 때는, 전술한 인에이블 제어 입력 단자(IN2)로부터 로우 레벨의 데이터 신호가 입력되어 있는 경우와는 달리, N형 채널 트랜지스터(M10)는 오프 상태이며, 트라이 스테이트 버퍼(10)에는 N형 채널 트랜지스터(M6)의 소스로부터 N형 채널 트랜지스터(M10)의 소스에 접속된 그라운드에 이르는 싱크 전류 경로는 형성되어 있지 않다. 이 때문에, 본 실시형태에서는 싱크 전류 경로(R1)에 덧붙여 상기 트랜지스터(M6)로부터 상기 트랜지스터(M10)를 통해 그라운드에 이르는 싱크 전류 경로를 형성하는 경우에 비하여, N형 채널 트랜지스터(M2)에 대한 싱크 전류 경로의 전류 구동 능력을 저감시키고, N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 전환하기 위한 싱크 전류 경로의 전류 구동 능력을 저감시키고 있다. 또한, N형 채널 트랜지스터(M2)에 대한 싱크 전류 경로의 전류 구동 능력이 저감하는 것은 이 트랜지스터(M2)에 대한 싱크 전류 경로의 합성 저항값이 증가하는 것을 의미한다.
전술한 바와 같이, N형 채널 트랜지스터(M10)는 하이 레벨의 인에이블 신호에 의해, 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에 오프 상태가 되기 때문에, 본 발명의 제1 스위칭 소자에 상당한다. N형 채널 트랜지스터(M9)는 N형 채널 트랜지스터(M10)와 병렬로 접속되어 있으며, 하이 레벨의 인에이블 신호에 의해 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에 온 상태이기 때문에, 본 발명의 제2 스위칭 소자에 상당한다.
또한, 본 실시형태에서는 싱크 전류 경로(R1)에 배치되는 N형 채널 트랜지스 터(M9)의 전류 구동 능력이 이 트랜지스터(M9)와 병렬로 접속된 N형 채널 트랜지스터(M10)의 전류 구동 능력보다도 작게 설정되어 있다. 본 실시형태에서는 싱크 전류 경로(R1)에 N형 채널 트랜지스터(M9)를 배치함으로써, N형 채널 트랜지스터(M9)의 전류 구동 능력을 상기 N형 채널 트랜지스터(M10)의 전류 구동 능력과 동일하게 하는 경우에 비하여, N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 전환하기 위한 싱크 전류 경로(R1)의 전류 구동 능력을 저감시키고 있다.
싱크 전류 경로(R1)의 전류 구동 능력을 저감시키면, N형 채널 트랜지스터(M2)의 게이트가 고레벨 전압에서 저레벨 전압으로 전환될 때까지의 시간을 길게 할 수 있고, 종래와 같이, 이 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 신속히 전환하여 전류(I1)를 차단하는 경우에 비하여, 단위 시간당 전류(I1)의 변화를 억제할 수 있다. 이 때문에, 단위 시간당 전류(I1)의 변화가 증대되지 않고, 트라이 스테이트 버퍼(10)의 접지 배선이나 출력용 배선의 각 기생 인덕턴스 성분의 영향을 받아 접지 전위가 대폭 변동하거나, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호의 레벨이 대폭 변동하는 것을 억제하고 있다.
한편, 데이터 입력 단자(IN1)로부터 로우 레벨의 신호가 입력된 상태에서, 인에이블 제어 입력 단자(IN2)로부터 입력되는 신호를 로우 레벨에서 하이 레벨로 변화시켰을 때는 전술한 바와 같이, 인버터(42)의 출력이 P형 채널 트랜지스터(M8)의 게이트에 공급됨으로써, P형 채널 트랜지스터(M8)의 게이트가 고레벨 전압으로 고정되어, P형 채널 트랜지스터(M8)를 오프 상태로 되게 한다.
P형 채널 트랜지스터(M8)가 오프 상태가 될 때는 전술한 바와 같이, P형 채 널 트랜지스터(M7)의 게이트는 저레벨 전압으로 고정되고, P형 채널 트랜지스터(M7)는 온 상태로 되어 있다.
또한, NOR 게이트 회로(NOR)의 출력이 P형 채널 트랜지스터(M3)의 게이트 및 N형 채널 트랜지스터(M4)의 게이트에 공급됨으로써, P형 채널 트랜지스터(M3)를 온한 후에, N형 채널 트랜지스터(M4)를 오프 상태로 한다. 이것에 의해, P형 채널 트랜지스터(M3) 및 P형 채널 트랜지스터(M7)가 온 상태인 동시에, N형 채널 트랜지스터(M4)가 오프 상태가 되어, 도 2에 도시하는 바와 같이, 소스 전류 경로(R2)가 형성된다. 따라서 P형 채널 트랜지스터(M1)의 게이트가 고레벨 전압으로 고정되어, 온 상태였던 P형 채널 트랜지스터(M1)를 오프 상태로 한다. 트라이 스테이트 버퍼(10)는 P형 채널 트랜지스터(M1)를 오프 상태로 하는 동시에, 전술한 바와 같이 N형 채널 트랜지스터(M2)를 오프 상태로 함으로써, 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 한다.
본 실시형태의 트라이 스테이트 버퍼(10)에 있어서는 데이터 입력 단자(IN1)로부터 입력되는 데이터 신호가 하이 레벨에서 로우 레벨로 변화하고, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호가 하이 레벨에서 로우 레벨로 변화하고 있는 도중에 인에이블 제어 입력 단자(IN2)로부터 입력되는 인에이블 신호를 로우 레벨에서 하이 레벨로 변화시키고, 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 하는 경우에는 다음과 같이 동작하여, 전원 전압(Vdd)의 값이 대폭 변동하는 것을 억제하고 있다. 또한, 이하의 설명에서는 전술한 트라이 스테이트 버퍼(10)의 동작과 중복하는 부분은 그 설명을 간략화한다.
트라이 스테이트 버퍼(10)에 있어서는 인버터(42)의 출력이 P형 채널 트랜지스터(M8)의 게이트에 공급됨으로써, P형 채널 트랜지스터(M8)의 게이트를 고레벨 전압으로 고정하여, P형 채널 트랜지스터(M8)를 오프 상태로 되게 한다. P형 채널 트랜지스터(M7)의 게이트는 저레벨 전압으로 고정되어, P형 채널 트랜지스터(M7)는 온 상태로 되어 있다.
또한, 전술한 바와 같이, P형 채널 트랜지스터(M3) 및 P형 채널 트랜지스터(M7)가 온 상태인 동시에, N형 채널 트랜지스터(M4)가 오프 상태가 되며, 상기 소스 전류 경로(R2)가 형성되어, 온 상태였던 P형 채널 트랜지스터(M1)를 오프 상태로 한다.
소스 전류 경로(R2)가 형성되어 있을 때는, 인에이블 제어 입력 단자(IN2)로부터 로우 레벨의 데이터 신호가 입력되어 있는 경우와는 달리, P형 채널 트랜지스터(M8)는 오프 상태이며, 트라이 스테이트 버퍼(10)에는 전원 전압(Vdd)으로부터 P형 채널 트랜지스터(M8)를 통해 P형 채널 트랜지스터(M3)에 이르는 소스 전류 경로는 형성되어 있지 않다. 이 때문에, 본 실시형태에서는 소스 전류 경로(R2)에 덧붙여 상기 전원 전압(Vdd)으로부터 상기 트랜지스터(M8)를 통해 상기 트랜지스터(M3)에 이르는 소스 전류 경로를 형성하는 경우에 비하여, P형 채널 트랜지스터(M1)에 대한 소스 전류 경로의 전류 구동 능력을 저감시키고, P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 전환하기 위한 소스 전류 경로의 전류 구동 능력을 저감시키고 있다. 또한, P형 채널 트랜지스터(M1)에 대한 소스 전류 경로의 전류 구동 능력을 저감시키는 것은 이 트랜지스터(M1)에 대한 소스 전류 경 로의 합성 저항값이 증가하는 것을 의미한다.
전술한 바와 같이, P형 채널 트랜지스터(M8)는 하이 레벨의 인에이블 신호에 의해, 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에 오프 상태가 되기 때문에, 본 발명의 제1 스위칭 소자에 상당한다. P형 채널 트랜지스터(M7)는 P형 채널 트랜지스터(M8)와 병렬로 접속되어 있으며, 하이 레벨의 인에이블 신호에 의해 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에 온 상태이기 때문에, 본 발명의 제2 스위칭 소자에 상당한다.
또한, 본 실시형태에서는 소스 전류 경로(R2)에 배치되는 P형 채널 트랜지스터(M7)의 전류 구동 능력이 이 트랜지스터(M7)와 병렬로 접속된 P형 채널 트랜지스터(M8)의 전류 구동 능력보다도 작게 설정되어 있다. 이 때문에, 소스 전류 경로(R2)에 P형 채널 트랜지스터(M7)를 배치함으로써, P형 채널 트랜지스터(M7)의 전류 구동 능력을 상기 P형 채널 트랜지스터(M8)의 전류 구동 능력과 동일하게 하는 경우에 비하여, P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 전환하기 위한 소스 전류 경로(R2)의 전류 구동 능력을 저감시킬 수 있다.
소스 전류 경로(R2)의 전류 구동 능력을 저감시키면, P형 채널 트랜지스터(M1)의 게이트가 저레벨 전압에서 고레벨 전압으로 전환될 때까지의 시간을 길게 할 수 있고, 종래와 같이, 이 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 신속히 전환하여 전류(I2)를 차단하는 경우에 비하여, 단위 시간당 전류(I2)의 변화를 억제할 수 있다. 이 때문에, 단위 시간당 전류(I2)의 변화가 증대되지 않고, 트라이 스테이트 버퍼(10)의 전원 공급 배선이나 출력용 배선의 각 인 에이블 성분의 영향을 받아 전원 전압(Vdd)의 값이 대폭 변동하거나, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호의 레벨이 대폭 변동하는 것을 억제하고 있다.
한편, 도 3에 도시하는 바와 같이, 시간 t1에서, 데이터 입력 단자(IN1)로부터 입력되는 데이터 신호(A)가 하이 레벨에서 로우 레벨로 변화하고, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호가 하이 레벨에서 로우 레벨로 변화하고 있는 도중에, 인에이블 제어 입력 단자(IN2)로부터 입력되는 인에이블 신호(C)를 로우 레벨에서 하이 레벨로 변화시켰을 때는 트라이 스테이트 버퍼(10)가 다음과 같이 동작한다. 여기서는 도 6에 도시한 버퍼 회로(100)와 동일한 동작에 대해서는 그 설명을 간략화한다. 트라이 스테이트 버퍼(10)에 있어서는, 인버터(41)의 출력이 N형 채널 트랜지스터(M10)의 게이트에 공급됨으로써, N형 채널 트랜지스터(M10)의 게이트가 저레벨 전압으로 고정되어, N형 채널 트랜지스터(M10)를 오프 상태로 되게 한다. N형 채널 트랜지스터(M10)가 오프 상태가 될 때는 전원 전압(Vdd)에 의해서, N형 채널 트랜지스터(M9)의 게이트는 고레벨 전압으로 고정되고, N형 채널 트랜지스터(M9)는 온 상태로 되어 있다.
또한, 전술한 바와 같이, 시간 t1∼t2 사이에서는 N형 채널 트랜지스터(M6)를 오프 상태로 한 후에, P형 채널 트랜지스터(M5)를 온 상태로 한다. 그 후, 전술한 바와 같이, 시간 t3∼t4 사이에서, N형 채널 트랜지스터(M2)의 게이트 전압(G2)이 상승한다.
계속해서, 시간 t2에서, 인에이블 제어 입력 단자(IN2)로부터 하이 레벨의 인에이블 신호(C)가 입력되면, 전술한 바와 같이, N형 채널 트랜지스터(M6)를 온 상태로 한 후에, P형 채널 트랜지스터(M5)를 오프 상태로 한다. 이 때문에, 시간 t4∼t6 사이에서는 N형 채널 트랜지스터(M9)는 온 상태이며, 도 2에 도시하는 싱크 전류 경로(R1)가 형성되고, 게이트 전압(G2)이 저레벨 전압(접지 전위)을 향해서 하강한다. 이것에 의해, N형 채널 트랜지스터(M2)를 오프 상태로 한다. 트라이 스테이트 버퍼(10)는 N형 채널 트랜지스터(M2)를 오프 상태로 유지하는 동시에, 전술한 바와 같이 P형 채널 트랜지스터(M1)를 오프 상태로 함으로써, 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 한다.
본 실시형태의 트라이 스테이트 버퍼(10)에 있어서는, 싱크 전류 경로(R1)에 덧붙여 상기 트랜지스터(M6)로부터 상기 트랜지스터(M10)를 통해 그라운드에 이르는 싱크 전류 경로를 형성하는 경우에 비하여, N형 채널 트랜지스터(M2)에 대한 싱크 전류 경로의 전류 구동 능력을 저감시킴으로써, 게이트 전압(G2)을 저레벨 전압(접지 전위)으로 하강시킬 때까지의 시간(t4∼t6)을 종래의 버퍼 회로(100)가 게이트 전압(G2)을 저레벨 전압(접지 전위)으로 하강시킬 때까지의 시간(t4∼t5)(도 7 참조)에 비해서 길게 할 수 있다. 이것에 의해, 본 실시형태의 트라이 스테이트 버퍼(10)에서는, 종래의 버퍼 회로(100)에 비해서, N형 채널 트랜지스터(M2)가 온 상태에서 오프 상태로 급격히 변화하는 것을 막을 수 있다. 따라서 본 실시형태에서는 도 5에 도시하는 바와 같이, 종래의 버퍼 회로(100)(도면 중의 파선부)에 있어서, N형 채널 트랜지스터(M2)를 급격히 온 상태에서 오프 상태로 하는 경우에 비하여, 단위 시간당 전류(I1)의 변화(도면 중의 실선부)를 억제할 수 있다. 이 때문 에, 도 4에 도시하는 바와 같이, 종래의 버퍼 회로(100)의 접지 전위의 변동 상태(도면 중의 파선부)에 비해서, 본 실시형태의 트라이 스테이트 버퍼(10)의 접지 전위(도면 중의 실선부)가 접지 배선의 기생 인덕턴스 성분의 영향을 받아 변동하는 것을 억제할 수 있다. 덧붙여, 본 실시형태에서는 트라이 스테이트 버퍼(10)의 출력용 배선의 기생 인덕턴스의 영향을 받아 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호의 레벨이 대폭 변동하는 것을 억제할 수 있다.
본 실시형태에 있어서는, 데이터 신호 및 인에이블 신호가 입력된 NOR 게이트 회로의 출력에 의해, 게이트 전압 제어 회로(20A)가 구비하는 P형 채널 트랜지스터(M3) 및 N형 채널 트랜지스터(M4)를 온/오프 제어하여 P형 채널 트랜지스터(M1)에 대한 싱크 전류 경로 및 소스 전류 경로를 형성하고, 게이트 전압 제어 회로(20A)가 P형 채널 트랜지스터(M1)의 게이트를 고레벨 전압 혹은 저레벨 전압으로 고정하여, 이 트랜지스터(M1)를 오프 상태 혹은 온 상태로 한다. 따라서, 게이트 전압 제어 회로(20A)는 본 발명의 출력 스위칭 소자 제어부에 상당한다. 또한, 본 실시형태에서는 데이터 신호 및 인에이블 신호가 입력된 NAND 게이트 회로(NAND)의 출력에 의해, 게이트 전압 제어 회로(20B)가 구비하는 P형 채널 트랜지스터(M5) 및 N형 채널 트랜지스터(M6)를 온/오프 제어하여 N형 채널 트랜지스터(M2)에 대한 싱크 전류 경로 및 소스 전류 경로를 형성하고, 게이트 전압 제어 회로(20B)가 N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압 혹은 저레벨 전압으로 고정하여, 이 트랜지스터(M2)를 온 상태 혹은 오프 상태로 되게 한다. 따라서, 게이트 전압 제어 회로(20B)는 본 발명의 출력 스위칭 소자 제어부에 상당한다.
전술한 바와 같이, 게이트 전압 제어 회로(20A)가 P형 채널 트랜지스터(M1)의 게이트를 고레벨 전압 혹은 저레벨 전압으로 고정하여, 이 트랜지스터(M1)를 오프 상태 혹은 온 상태로 하는 것과 게이트 전압 제어 회로(20B)가 N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압 혹은 저레벨 전압으로 고정하여, 이 트랜지스터(M2)를 온 상태 혹은 오프 상태로 하는 것은 본 발명의 출력 스위칭 소자 제어 단계에 상당한다.
본 실시형태에 있어서는, 하이 레벨의 인에이블 신호에 의해 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에, 전류 구동 능력 변경 회로(30A)가 구비하는 P형 채널 트랜지스터(M8)를 오프 상태로 하고, 전류 구동 능력 변경 회로(30A)가 P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 전환하기 위한 소스 전류 경로의 전류 구동 능력을 저감시키고 있다. 따라서, 전류 구동 능력 변경 회로(30A)는 본 발명의 구동 능력 변경부에 상당한다. 또한, 본 실시형태에서는 하이 레벨의 인에이블 신호에 의해 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에, 전류 구동 능력 변경 회로(30B)가 구비하는 N형 채널 트랜지스터(M10)를 오프 상태로 하고, 전류 구동 능력 변경 회로(30B)가 N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 전환하기 위한 싱크 전류 경로의 전류 구동 능력을 저감시키고 있다. 따라서, 전류 구동 능력 변경 회로(30B)는 본 발명의 구동 능력 변경부에 상당한다.
전술한 바와 같이, 전류 구동 능력 변경 회로(30A)가 P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 전환하기 위한 소스 전류 경 로의 전류 구동 능력을 저감시키는 것과 전류 구동 능력 변경 회로(30B)가 N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 전환하기 위한 싱크 전류 경로의 전류 구동 능력을 저감시키는 것은 본 발명의 구동 능력 변경 단계에 상당한다.
본 실시형태의 트라이 스테이트 버퍼(10)에 있어서는, 데이터 입력 단자(IN1)로부터 로우 레벨의 데이터 신호가 입력된 상태에서 인에이블 제어 입력 단자(IN2)로부터 입력되는 인에이블 신호를 로우 레벨에서 하이 레벨로 변화시킨 경우나, 데이터 입력 단자(IN1)로부터 입력되는 데이터 신호가 하이 레벨에서 로우 레벨로 변화하고, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호가 하이 레벨에서 로우 레벨로 변화하고 있는 도중에, 인에이블 제어 입력 단자(IN2)로부터 입력되는 인에이블 신호를 로우 레벨에서 하이 레벨로 변화시킨 경우에는 다음에 기재하는 효과를 발휘한다. 본 실시형태의 트라이 스테이트 버퍼(10)에 있어서는, 전류 구동 능력 변경 회로(30A)가 P형 채널 트랜지스터(M1)의 게이트를 고레벨 전압으로 고정하는 소스 전류 경로의 전류 구동 능력을 저감시키면, P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 전환할 때까지의 시간을 길게 하여, P형 채널 트랜지스터(M1)를 온 상태에서 오프 상태로 천천히 이행시킬 수 있어서, P형 채널 트랜지스터(M1)에 흐르는 전류(I2)의 단위 시간당 변화를 억제할 수 있다. 또한, 본 실시형태의 트라이 스테이트 버퍼(10)에 있어서는, 전류 구동 능력 변경 회로(30B)가 N형 채널 트랜지스터(M2)의 게이트를 저레벨 전압으로 고정하는 싱크 전류 경로의 전류 구동 능력을 저감시키면, N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 전환할 때까지의 시간을 길게 하여, N형 채널 트랜지스터(M2)를 온 상태에서 오프 상태로 천천히 이행시킬 수 있고, N형 채널 트랜지스터(M2)에 흐르는 전류(I1)의 단위 시간당의 변화를 억제할 수 있다. 따라서 본 실시형태의 트라이 스테이트 버퍼(10)에 의하면, 단위 시간당의 전류(I1)의 변화가 증대되지 않고, 트라이 스테이트 버퍼(10)의 접지 배선이나 출력용 배선의 각 기생 인덕턴스 성분의 영향을 받아 전원 전압(Vdd)의 값이 대폭 변동하거나, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호의 레벨이 대폭 변동하는 것을 억제하거나, 단위 시간당의 전류(I2)의 변화가 증대되지 않고, 트라이 스테이트 버퍼(10)의 전원 공급 배선이나 출력용 배선의 각 인덕턴스 성분의 영향을 받아 전원 전압(Vdd)의 값이 대폭 변동하거나, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호의 레벨이 대폭 변동하는 것을 억제하여, 접지 전위와 전원 라인의 전위차를 규정값의 범위 내에 유지할 수 있어, 트라이 스테이트 버퍼(10)가 오동작되는 것을 막을 수 있다.
또한, 본 실시형태의 트라이 스테이트 버퍼(10)에 있어서는, 전술한 바와 같이, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호의 레벨이 대폭 변동하는 것을 억제하고 있기 때문에, 트라이 스테이트 버퍼(10)에 접속되는 논리 회로가 상기 데이터 신호의 레벨을 정확하게 인식하여, 상기 논리 회로가 오동작되는 것을 막을 수도 있다.
또한, 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, 데이터 입력 단자(IN1)로부터 로우 레벨의 데이터 신호가 입력된 상태에서 인에이블 제 어 입력 단자(IN2)로부터 입력되는 인에이블 신호를 로우 레벨에서 하이 레벨로 변화시킨 경우나, 데이터 입력 단자(IN1)로부터 입력되는 데이터 신호가 하이 레벨에서 로우 레벨로 변화하고, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호가 하이 레벨에서 로우 레벨로 변화하고 있는 도중에 인에이블 제어 입력 단자(IN2)로부터 입력되는 인에이블 신호를 로우 레벨에서 하이 레벨로 변화시킨 경우에는 다음에 기재하는 효과를 발휘한다. 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, 전류 구동 능력 변경 회로(30A)가 행하는 구동 능력 변경 단계에 의해, P형 채널 트랜지스터(M1)의 게이트를 고레벨 전압으로 고정하는 소스 전류 경로의 전류 구동 능력을 저감시키면, P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 전환할 때까지의 시간을 길게 하여, P형 채널 트랜지스터(M1)를 온 상태에서 오프 상태로 천천히 이행시킬 수 있고, P형 채널 트랜지스터(M1)에 흐르는 전류(I2)의 단위 시간당의 변화를 억제할 수 있다. 또한, 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, 전류 구동 능력 변경 회로(30B)가 행하는 구동 능력 변경 단계에 의해 N형 채널 트랜지스트(M2)의 게이트를 저레벨 전압으로 고정하는 싱크 전류 경로의 전류 구동 능력을 저감시키면, N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 전환할 때까지의 시간을 길게 하여, N형 채널 트랜지스터(M2)를 온 상태에서 오프 상태로 천천히 이행시킬 수 있고, N형 채널 트랜지스터(M2)에 흐르는 전류(I1)의 단위 시간당의 변화를 억제할 수 있다. 따라서 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, 단위 시간당의 전류(I1)의 변화가 증대되지 않고, 트라이 스테이트 버퍼(10)의 접지 배선이나 출력용 배선의 각 기생 인덕턴스 성분의 영향을 받아 접지 전위가 대폭 변동하거나, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호의 레벨이 대폭 변동하는 것을 억제하거나, 단위 시간당의 전류(I2)의 변화가 증대되지 않고, 트라이 스테이트 버퍼(10)의 전원 공급 배선이나 출력용 배선의 각 인덕턴스 성분의 영향을 받아 전원 전압(Vdd)의 값이 대폭 변동하거나, 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호의 레벨이 대폭 변동하는 것을 억제하여, 접지 전위와 전원 라인의 전위차를 규정값의 범위 내에 유지할 수 있고, 트라이 스테이트 버퍼(10)가 오동작되는 것을 막을 수 있다.
또한, 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, 전술한 바와 같이 데이터 출력 단자(OUT1)로부터 출력되는 데이터 신호의 레벨이 대폭 변동하는 것을 억제하고 있기 때문에, 트라이 스테이트 버퍼(10)에 접속되는 논리 회로가 상기 데이터 신호의 레벨을 정확하게 인식하여, 상기 논리 회로가 오동작되는 것을 막을 수도 있다.
본 실시형태의 트라이 스테이트 버퍼(10)에 있어서는, 하이 레벨의 인에이블 신호에 의해 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에, P형 채널 트랜지스터(M8) 및 N형 채널 트랜지스터(M10)를 오프 상태로 하고, 각 트랜지스터(M8, M10)에 각각 병렬로 접속된 P형 채널 트랜지스터(M7) 및 N형 채널 트랜지스터(M9)를 온 상태로 하여, 소스 전류 경로(R2)와 싱크 전류 경로(R1)를 각각 형성하고 있다. 본 실시형태의 트라이 스테이트 버퍼(10)에 있어서는 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에, 소스 전류 경로(R1)와 소스 전류 경 로(R2)를 각각 형성하여, 각 트랜지스터(M9, M7)의 전류 구동 능력을 발휘시키고 있다. 이 경우에는 N형 채널 트랜지스터(M10) 및 N형 채널 트랜지스터(M8)를 온 상태로 함으로써, 싱크 전류 경로(R1), 소스 전류 경로(R2)에 덧붙여 상기 트랜지스터(M10)가 배치된 싱크 전류 경로, 상기 트랜지스터(M8)가 배치된 소스 전류 경로를 각각 형성하는 경우에 비하여 P형 채널 트랜지스터(M1)에 대한 소스 전류 경로의 전류 구동 능력이나, N형 채널 트랜지스터(M2)에 대한 싱크 전류 경로의 전류 구동 능력을 각각 저감시키고 있다. 이 때문에, 본 실시형태의 트라이 스테이트 버퍼(10)는 P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 전환하여, P형 채널 트랜지스터(M1)를 온 상태에서 오프 상태로 이행시키기 위한 소스 전류 경로의 전류 구동 능력을 저감하고, P형 채널 트랜지스터(M1)에 흐르는 전류(I2)의 단위 시간당의 변화를 억제할 수 있다. 덧붙여, 본 실시형태의 트라이 스테이트 버퍼(10)는 N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 전환하여, N형 채널 트랜지스터(M2)를 온 상태에서 오프 상태로 이행시키기 위한 싱크 전류 경로의 전류 구동 능력을 저감하고, N형 채널 트랜지스터(M2)에 흐르는 전류(I1)의 단위 시간당의 변화를 억제할 수 있다.
또한, 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, 하이 레벨의 인에이블 신호에 의해 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에, 상기 구동 능력 단계에 의해, P형 채널 트랜지스터(M8) 및 N형 채널 트랜지스터(M10)를 오프 상태로 하고, 각 트랜지스터(M8, M10)에 각각 병렬로 접속된 P형 채널 트랜지스터(M7) 및 N형 채널 트랜지스터(M9)를 온 상태로 하여, 소스 전류 경 로(R2), 싱크 전류 경로(R1)를 각각 형성하고 있다. 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에, 싱크 전류 경로(R1), 소스 전류 경로(R2)를 각각 형성하여, 각 트랜지스터(M9, M7)의 전류 구동 능력을 발휘시키고 있다. 이 경우에는 N형 채널 트랜지스터(M10) 및 N형 채널 트랜지스터(M8)를 온 상태로 함으로써, 싱크 전류 경로(R1), 소스 전류 경로(R2)에 덧붙여 상기 트랜지스터(M10)가 배치된 싱크 전류 경로, 상기 트랜지스터(M8)가 배치된 소스 전류 경로를 각각 형성하는 경우에 비하여, P형 채널 트랜지스터(M1)에 대한 소스 전류 경로의 전류 구동 능력이나, N형 채널 트랜지스터(M2)에 대한 싱크 전류 경로의 전류 구동 능력을 각각 저감시키고 있다. 이 때문에, 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 전환하여, P형 채널 트랜지스터(M1)를 온 상태에서 오프 상태로 이행시키기 위한 소스 전류 경로의 전류 구동 능력을 저감하여, P형 채널 트랜지스터(M1)에 흐르는 전류(I2)의 단위 시간당의 변화를 억제할 수 있다. 덧붙여, 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 전환하여, N형 채널 트랜지스터(M2)를 온 상태에서 오프 상태로 이행시키기 위한 싱크 전류 경로의 전류 구동 능력을 저감하여, N형 채널 트랜지스터(M2)에 흐르는 전류(I1)의 단위 시간당의 변화를 억제할 수 있다.
본 실시형태의 트라이 스테이트 버퍼(10)에 있어서는, 싱크 전류 경로(R1)에 배치되는 N형 채널 트랜지스터(M9)의 전류 구동 능력이 이 트랜지스터(M9)와 병렬 로 접속된 N형 채널 트랜지스터(M10)의 전류 구동 능력보다도 작게 설정되고, 소스 전류 경로(R2)에 배치된 P형 채널 트랜지스터(M7)의 전류 구동 능력이 이 트랜지스터(M7)와 병렬로 접속된 P형 채널 트랜지스터(M8)의 전류 구동 능력보다도 작게 설정되어 있다. 따라서 본 실시형태의 트라이 스테이트 버퍼(10)에 있어서는, 하이 레벨의 인에이블 신호에 의해 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에, 싱크 전류 경로(R1)에 N형 채널 트랜지스터(M9)를 배치함으로써, N형 채널 트랜지스터(M9)의 전류 구동 능력을 상기 N형 채널 트랜지스터(M10)의 전류 구동 능력과 동일하게 하는 경우에 비하여, N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 전환하여, N형 채널 트랜지스터(M2)를 온 상태에서 오프상태로 이행시키기 위한 싱크 전류 경로(R1)의 전류 구동 능력을 보다 저감시킬 수 있다. 덧붙여, 본 실시형태의 트라이 스테이트 버퍼(10)에 있어서는, 하이 레벨의 인에이블 신호에 의해 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에, 소스 전류 경로(R2)에 P형 채널 트랜지스터(M7)를 배치함으로써, P형 채널 트랜지스터(M7)의 전류 구동 능력을 상기 P형 채널 트랜지스터(M8)의 전류 구동 능력과 동일하게 하는 경우에 비하여, P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 전환하여, P형 채널 트랜지스터(M1)를 온 상태에서 오프 상태로 하기 위한 소스 전류 경로(R2)의 전류 구동 능력을 보다 저감시킬 수 있다.
또한, 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, 싱크 전류 경로(R1)에 배치되는 N형 채널 트랜지스터(M9)의 전류 구동 능력이 이 트랜지스터(M9)와 병렬로 접속된 N형 채널 트랜지스터(M10)의 전류 구동 능력보다도 작게 설정되고, 소스 전류 경로(R2)에 배치된 P형 채널 트랜지스터(M7)의 전류 구동 능력이 이 트랜지스터(M7)와 병렬로 접속된 P형 채널 트랜지스터(M8)의 전류 구동 능력보다도 작게 설정되어 있다. 따라서 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, 하이 레벨의 인에이블 신호에 의해 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에, 싱크 전류 경로(R1)에 N형 채널 트랜지스터(M9)를 배치함으로써, N형 채널 트랜지스터(M9)의 전류 구동 능력을 상기 N형 채널 트랜지스터(M10)의 전류 구동 능력과 동일하게 하는 경우에 비하여, N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 전환하여, N형 채널 트랜지스터(M2)를 온 상태에서 오프 상태로 이행시키기 위한 싱크 전류 경로(R1)의 전류 구동 능력을 보다 저감시킬 수 있다. 덧붙여, 본 실시형태의 트라이 스테이트 버퍼(10)의 제어 방법에 의하면, 하이 레벨의 인에이블 신호에 의해 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에, 소스 전류 경로(R2)에 P형 채널 트랜지스터(M7)를 배치함으로써, P형 채널 트랜지스터(M7)의 전류 구동 능력을 상기 P형 채널 트랜지스터(M8)의 전류 구동 능력과 동일하게 하는 경우에 비하여, P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 전환하여, P형 채널 트랜지스터(M1)를 온 상태에서 오프 상태로 하기 위한 소스 전류 경로(R2)의 전류 구동 능력을 보다 저감시킬 수 있다.
전술한 실시형태의 트라이 스테이트 버퍼(10)는 하기와 같이 구성되는 것을 특징으로 한다.
(1) 상기 출력 스위칭 소자는 상기 입력 신호를 통과시키는 출력 단자가 드 레인에 접속되는 동시에 소스가 그라운드에 접속된 제1 N형 채널 트랜지스터이며,
상기 제1 스위칭 회로는 소스가 전원 라인에 접속된 제1 P형 채널 트랜지스터이며, 상기 제2 스위칭 회로는 제2 N형 채널 트랜지스터로서,
상기 제1 N형 채널 트랜지스터의 게이트는 상기 제1 P형 채널 트랜지스터의 드레인과 상기 제2 N형 채널 트랜지스터의 드레인의 접속점에 접속되고, 상기 제1 P형 채널 트랜지스터의 게이트 및 상기 제2 N형 채널 트랜지스터의 게이트에는 상기 입력 신호와 상기 출력 제어 신호의 논리곱 반전 신호가 입력되어 있으며,
상기 제1 스위칭 소자는 제3 N형 채널 트랜지스터이고, 상기 제2 스위칭 소자는 상기 제3 N형 채널 트랜지스터보다도 전류 구동 능력이 작은 제4 N형 채널 트랜지스터로서,
상기 제3 N형 채널 트랜지스터의 게이트에는 상기 출력 제어 신호가 입력되고, 상기 제3 N형 채널 트랜지스터의 소스는 그라운드에 접속되는 동시에, 상기 제3 N형 채널 트랜지스터의 드레인과 상기 제4 N형 채널 트랜지스터의 드레인의 접속점이 상기 제2 N형 채널 트랜지스터의 소스에 접속되고,
상기 제4 N형 채널 트랜지스터의 게이트는 전원 라인에 접속되며, 상기 제4 N형 채널 트랜지스터의 소스는 상기 그라운드에 접속되어 있는 것을 특징으로 하는 청구항 1 또는 청구항 2에 기재한 버퍼 회로.
(2) 상기 출력 스위칭 소자는 상기 입력 신호를 통과시키는 출력 단자가 드레인에 접속되는 동시에 소스가 전원 라인에 접속된 제2 P형 채널 트랜지스터이며,
상기 제1 스위칭 회로는 소스가 그라운드에 접속된 제5 N형 채널 트랜지스터 이며, 상기 제2 스위칭 회로는 제3 P형 채널 트랜지스터로서,
상기 제2 P형 채널 트랜지스터의 게이트는 상기 제5 N형 채널 트랜지스터의 드레인과 상기 제3 P형 채널 트랜지스터의 드레인의 접속점에 접속되고, 상기 제5 N형 채널 트랜지스터의 게이트 및 상기 제3 P형 채널 트랜지스터의 게이트에는 상기 입력 신호와 상기 출력 제어 신호의 논리합 반전 신호가 입력되어 있으며,
상기 제1 스위칭 소자는 제4 P형 채널 트랜지스터이며, 상기 제2 스위칭 소자는 상기 제4 P형 채널 트랜지스터보다도 전류 구동 능력이 작은 제5 P형 채널 트랜지스터로서,
상기 제4 P형 채널 트랜지스터의 게이트에는 상기 출력 제어 신호가 입력되고, 상기 제4 P형 채널 트랜지스터의 소스는 전원 라인에 접속되는 동시에, 상기 제4 P형 채널 트랜지스터의 드레인과 상기 제5 P형 채널 트랜지스터의 드레인의 접속점이 상기 제3 P형 채널 트랜지스터의 소스에 접속되고,
상기 제5 P형 채널 트랜지스터의 게이트는 그라운드에 접속되고, 상기 제5 P형 채널 트랜지스터의 소스는 상기 전원 라인에 접속되어 있는 것을 특징으로 하는 청구항 1 또는 청구항 2에 기재한 버퍼 회로.
본 발명은 전술한 실시형태에 한정되는 것은 아니며, 발명의 취지를 일탈하지 않는 범위 내에서 구성의 일부를 적절하게 변경하여 실시할 수 있다. 예컨대, 전술한 실시형태와는 달리 트라이 스테이트 버퍼를 2개 이상의 P형 채널 트랜지스터(M8) 및 하나의 P형 채널 트랜지스터(M7)를 갖는 전류 구동 능력 변경 회로와, 2개 이상의 N형 채널 트랜지스터(M10) 및 하나의 N형 채널 트랜지스터(M9)를 갖는 전류 구동 능력 변경 회로를 구비하는 것으로 하여도 좋다. 그리고, 인에이블 제어 입력 단자(IN2)로부터 입력되는 인에이블 신호를 로우 레벨에서 하이 레벨로 변화시키고, 데이터 출력 단자(OUT1)를 하이 임피던스 상태로 할 때에, 2개 이상의 P형 채널 트랜지스터(M8) 중 적어도 1개 및 2개 이상의 N형 채널 트랜지스터(M10) 중 적어도 하나를 오프 상태로 하는 동시에, P형 채널 트랜지스터(M7) 및 N형 채널 트랜지스터(M9)를 온 상태로 하여도 좋다.
이 트라이 스테이트 버퍼는 인에이블 제어 입력 단자(IN2)로부터 레벨의 신호가 입력될 때에, 적어도 하나의 P형 채널 트랜지스터(M8) 및 P형 채널 트랜지스터(M7)를 각각 온 상태로 함으로써, 모든 상기 트랜지스터(M8) 및 상기 트랜지스터(M7)가 온 상태일 때에 비하여, P형 채널 트랜지스터(M1)에 대한 소스 전류 경로의 전류 구동 능력을 저감시키고, P형 채널 트랜지스터(M1)의 게이트를 저레벨 전압에서 고레벨 전압으로 전환하여, P형 채널 트랜지스터(M1)를 온 상태에서 오프 상태로 하기 위한 소스 전류 경로의 전류 구동 능력을 저감시킬 수 있다. 따라서 P형 채널 트랜지스터(M1)의 게이트가 저레벨 전압에서 고레벨 전압으로 전환될 때까지의 시간을 길게 하여, P형 채널 트랜지스터(M1)를 온 상태에서 오프 상태로 천천히 이행시킬 수 있고, 단위 시간당의 전류(I2)의 변화를 억제할 수 있다. 덧붙여, 전술한 트라이 스테이트 버퍼는 인에이블 제어 입력 단자(IN2)로부터 하이 레벨의 신호가 입력될 때에, 적어도 하나의 N형 채널 트랜지스터(M10) 및 N형 채널 트랜지스터(M9)를 온 상태로 함으로써, 모든 상기 트랜지스터(M10) 및 상기 트랜지스터(M9)가 온 상태일 때에 비하여, N형 채널 트랜지스터(M2)에 대한 싱크 전류 경 로의 전류 구동 능력을 저감시키고, N형 채널 트랜지스터(M2)의 게이트를 고레벨 전압에서 저레벨 전압으로 전환하여, N형 채널 트랜지스터를 온 상태에서 오프 상태로 하기 위한 싱크 전류 경로의 전류 구동 능력을 저감시킬 수 있다. 따라서 N형 채널 트랜지스터(M2)의 게이트가 고레벨 전압에서 저레벨 전압으로 전환될 때까지의 시간을 길게 하여, N형 채널 트랜지스터(M2)를 온 상태에서 오프 상태로 천천히 이행시킬 수 있고, 단위 시간당의 전류(I1)의 변화를 억제할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 트라이 스테이트 버퍼의 회로 기호도.
도 2는 본 발명의 일 실시형태에 따른 트라이 스테이트 버퍼의 회로 구성도.
도 3은 본 실시형태에 따른 트라이 스테이트 버퍼의 동작을 설명하는 신호 파형도.
도 4는 본 실시형태의 트라이 스테이트 버퍼에 있어서의 접지 전위의 변동을 도시한 개략 파형도.
도 5는 본 실시형태의 트라이 스테이트 버퍼에 있어서의 접지 전류의 변동을 도시한 개략 파형도.
도 6은 종래의 트라이 스테이트 버퍼의 회로 구성도.
도 7은 종래의 트라이 스테이트 버퍼의 동작을 설명한 신호 파형도.
도 8은 종래의 트라이 스테이트 버퍼에 있어서의 접지 전위의 변동을 도시한 개략 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 트라이 스테이트 버퍼
20A, 20B : 게이트 전압 제어 회로
30A, 30B : 전류 구동 능력 변경 회로
M7, M8 : P형 채널 트랜지스터
M9, M10 : N형 채널 트랜지스터

Claims (6)

  1. 출력 제어 신호에 따라서 입력 신호의 통과를 허가하거나 상기 입력 신호의 통과를 금지하는 버퍼 회로에 있어서,
    출력 스위칭 소자와,
    상기 출력 스위칭 소자를 도통 상태로 제어하는 제1 스위칭 회로 및 상기 출력 스위칭 소자를 비도통 상태로 제어하는 제2 스위칭 회로를 갖고, 상기 제1 스위칭 회로와 상기 제2 스위칭 회로의 접속점이 상기 출력 스위칭 소자에 접속되며, 상기 입력 신호 및 상기 출력 제어 신호에 따라 상기 출력 스위칭 소자를 도통 상태 혹은 비도통 상태로 제어하는 출력 스위칭 소자 제어부와,
    상기 제2 스위칭 회로에 직렬 접속되고, 상기 출력 제어 신호가 상기 입력 신호의 통과를 금지하는 출력 금지 상태인 경우에 대응하여 상기 출력 스위칭 소자가 상기 비도통 상태로 제어될 때에 상기 출력 스위칭 소자의 전류 구동 능력을 제한하는 전류 구동 능력 변경부
    를 구비하는 것을 특징으로 하는 버퍼 회로.
  2. 제1항에 있어서, 상기 전류 구동 능력 변경부는 상기 출력 제어 신호가 상기 출력 금지 상태일 때에 비도통 상태가 되는 제1 스위칭 소자와, 상기 제1 스위칭 소자에 병렬 접속되고 도통 상태인 제2 스위칭 소자를 구비하는 것을 특징으로 하는 버퍼 회로.
  3. 제2항에 있어서, 상기 제2 스위칭 소자의 전류 구동 능력은 상기 제1 스위칭 소자의 전류 구동 능력보다도 작은 것을 특징으로 하는 버퍼 회로.
  4. 출력 제어 신호에 따라서 입력 신호의 통과를 허가하거나 상기 입력 신호의 통과를 금지하는 버퍼 회로의 제어 방법에 있어서,
    상기 입력 신호 및 상기 출력 제어 신호에 따라 출력 스위칭 소자를 도통 상태 혹은 비도통 상태로 제어하는 출력 스위칭 소자 제어 단계와,
    상기 출력 제어 신호가 상기 입력 신호의 통과를 금지하는 출력 금지 상태인 경우에 대응하여 상기 출력 스위칭 소자가 상기 비도통 상태로 제어될 때에 상기 출력 스위칭 소자의 전류 구동 능력을 제한하는 전류 구동 능력 변경 단계
    를 포함하는 것을 특징으로 하는 버퍼 회로의 제어 방법.
  5. 제4항에 있어서, 상기 전류 구동 능력 변경 단계는 상기 출력 제어 신호가 상기 출력 금지 상태일 때에, 적어도 하나의 스위칭 소자를 비도통 상태로 하는 동시에, 상기 비도통 상태의 스위칭 소자에 병렬 접속된 스위칭 소자를 도통 상태로 하는 것을 특징으로 하는 버퍼 회로의 제어 방법.
  6. 제5항에 있어서, 상기 도통 상태의 스위칭 소자의 전류 구동 능력은 상기 적어도 하나의 스위칭 소자의 전류 구동 능력보다도 작은 것을 특징으로 하는 버퍼 회로의 제어 방법.
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