CN101431077A - 具有垂直型和水平型栅极的半导体器件及其制造方法 - Google Patents

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Abstract

一种具有垂直型栅极和水平型栅极的半导体器件及其制造方法，该方法用于获得半导体器件的高集成以及与其他器件的集成而同样最大化其击穿电压和操作速度并防止对半导体器件的损害。

Description

具有垂直型和水平型栅极的半导体器件及其制造方法
本申请基于35 U.S.C 119要求第10-2007-0112124号(于2007年11月5日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地，涉及一种具有垂直型和水平型栅极的金属氧化物半导体场效应晶体管(MOSFET)及其制造方法。
背景技术
由于具有高输入阻抗，功率(power)MOSFET具有比双极性晶体管更简单的栅极驱动电路。另外，作为单极器件，功率MOSFET的优势还在于，当断开器件时，不会导致由一些少数载流子的聚集或重组引起的时间延迟。因此，在开关模式电源(switching modepower supply)、电灯镇流器(lamp ballast)和电机驱动电路等领域中，功率MOSFET的应用已经在增加。
使用平面扩散技术的双扩散MOSFET(DMOSFET)结构已经被广泛地应用到功率MOSFET。然而，正在研究沟槽栅极型MOSFET结构，就是所谓的垂直栅极型MOSFET结构，在该结构中通过以预定的深度刻蚀半导体衬底来形成沟槽并且在沟槽中形成栅极。通过增大每个单位区域的单元密度并同时减小器件之间的结型场效应晶体管(JFET)电阻，沟槽栅极型MOSFET能够实现高集成和低的源极-漏极导通电阻(on resistance)(Rds(on))。
如实例图1所示，以在高密度N型衬底1上和/或上方形成低密度N型外延层2的方式来构造沟槽栅极型MOSFET。在低密度N型外延层2上和/或上方形成P型外延层3。将P型外延层3和低密度N型外延层2刻蚀至预定的深度，从而形成沟槽4。在沟槽4的侧壁和底壁上和/或上方施加栅极介电层(gate dielectric layer)5。在栅极介电层5上和/或上方形成栅电极6以填充沟槽4。在形成有栅电极6的沟槽4周围的P型外延层3上和/或上方形成高密度N型掺杂物区(dopant region)7。因此，高密度N型掺杂物区7变为MOSFET的源极端，而高密度N型衬底1变为漏极端。
然而，上述的沟槽栅极型MOSFET具有若干缺点。例如，为了将信号施加至漏极端，衬底1的底部应该是电连接状态。因此，沟槽栅极型MOSFET只可以用作单个器件而不可以与水平型器件相集成。另外，在作为水平型高压器件的延伸漏极MOSFET(drainextended MOSFET)(DEMOS)中，沟道水平地形成。因此，增大了由芯片占用的区域以实现所期望的高电压和电流容量(currentcapacity)。
发明内容
本发明实施例涉及一种半导体器件及其制造方法，更具体地，涉及一种具有垂直型栅极和水平型栅极的金属氧化物半导体场效应晶体管(MOSFET)及其制造方法。
本发明实施例涉及一种具有垂直型栅极和水平型栅极的半导体器件，通过包括在水平方向上形成的沟道和漏极而保持垂直的沟道结构，该半导体器件不仅能够实现高集成而且还能够与另一个器件集成并最大化其击穿电压。
本发明实施例涉及一种具有垂直型栅极和水平型栅极的半导体器件，该半导体器件可以包括以下之中的至少一个：高密度第一导电型半导体衬底，形成在半导体衬底上和/或上方的低密度第一导电型外延层，在外延层的预定区域中隔离开地形成的多个第二导电型基区(基极区，base region)，在除了布置于器件的任何一端或两端(terminal)的基区之外的各个基区中形成的多个高密度第一导电型源区，在布置于各个基区之间的外延层上和/或上方形成的多个高密度第一导电型漏区，穿透各个源区和基区的多个沟槽，形成在每个沟槽中的第一栅电极，形成在各个漏区和基区之间的场氧化层，在各个源区和漏区之间的基区上和/或上方形成的多个第二栅电极，以及高密度第二导电型掺杂物区，该高密度第二导电型掺杂物区形成在基区中以便可以形成保护二极管(protection diode)，其中基区形成在半导体器件的任何一端或两端。
本发明实施例涉及一种半导体器件，该半导体器件可以包括以下之中的至少一个：高密度第一导电型衬底；形成在高密度第一导电型衬底上方的低密度第一导电型外延层；在低密度第一导电型外延层中隔离开地形成的多个第一低密度第二导电型基区和第二低密度第二导电型基区；形成在第一和第二低密度第二导电型基区中的高密度第一导电型源区；在布置于第一和第二低密度第二导电型基区外部的外延层中形成的高密度第一导电型漏区；形成在第一低密度第二导电型基区中的高密度第二导电型掺杂物区；贯穿第二低密度第二导电型基区的高密度第一导电型源区、第二低密度第二导电型基区和第一低密度第二导电型基区形成的第一栅电极；在第一和第二基区与各个高密度第一导电型漏区之间的低密度第一导电型外延层上方形成的场氧化层；以及在高密度第一导电型源区和高密度第一导电型漏区之间的第一和第二低密度第二导电型基区上方形成的第二栅电极。
本发明实施例涉及一种用于制造具有垂直型栅极和水平型栅极的半导体器件的方法，该方法可以包括以下步骤之中的至少一个：在高密度第一导电型衬底上和/或上方形成低密度第一导电型外延层，在外延层上和/或上方形成多个隔离开的第二导电型基区，在除了形成于半导体器件的任何一端或两端的基区之外的各个基区中形成多个高密度第一导电型源区，在布置于基区外部的外延层上形成多个高密度第一导电型漏区，在形成于任何一端或两端上和/或上方的基区中形成高密度第二导电型掺杂物区，形成多个沟槽以穿透源区和基区的中心，在各个沟槽中形成第一栅电极，在布置于基区和漏区之间的外延层上形成场氧化层，以及然后在布置于源区和漏区之间的基区上形成第二栅电极。
本发明实施例涉及一种制造具有垂直型栅极和水平型栅极的半导体器件的方法，该方法可以包括以下步骤之中的至少一个：在衬底上方形成外延层；在外延层中同时形成多个隔离开的第一基区和第二基区；同时在所述第一和第二基区中形成源区以及在所述第一和第二基区之间形成漏区；在第一基区中形成与源区隔离开的保护二极管；形成贯穿第一和第二基区以及部分在外延层中的垂直型栅电极，其中形成在第一基区中的第一栅电极被布置在源区和保护二极管之间；在漏区与第一和第二基区之间的外延层上方形成LOCOS场氧化层；以及然后在LOCOS场氧化层上方形成水平型栅电极。
本发明实施例涉及一种制造半导体器件的方法，该方法可以包括以下步骤之中的至少一个：在高密度第一导电型衬底上方形成低密度第一导电型外延层；在低密度第一导电型外延层中形成多个隔离开的第一低密度第二导电型基区和第二低密度第二导电型基区；同时在第一和第二低密度第二导电型基区中形成高密度第一导电型源区以及在布置于第一和第二低密度第二导电型基区外部的外延层中形成高密度第一导电型漏区；在第一低密度第二导电型基区中形成高密度第二导电型掺杂物区；形成沟槽以穿透第二低密度第二导电型基区的高密度第一导电型源区、第二低密度第二导电型基区和第一低密度第二导电型基区；在各个沟槽中形成第一栅电极；在第一和第二基区与各个高密度第一导电型漏区之间的低密度第一导电型外延层上方形成场氧化层；以及然后在高密度第一导电型源区和高密度第一导电型漏区之间的第一和第二基区上方形成第二栅电极。
附图说明
实例图1示出了沟槽栅极型MOSFET。
实例图2至图6示出了根据本发明实施例的具有垂直型和水平型栅极的半导体器件及其制造方法。
具体实施方式
现在将详细地参照本发明的实施方式，其实施例在附图中示出。在任何可能的地方，在整个附图中使用相同的标号以表示相同或相似的部件
实例图2是示出了具有垂直型和水平型栅极的半导体器件的结构的截面图。
如实例图2所示，在具有第一导电型诸如N型的高密度衬底50上和/或上方形成低密度N型外延层52。在外延层52中形成具有第二导电型例如P型的低密度基区(基极区，base region)54。该多个基区54彼此隔离开地形成在外延层52的预定区域。在低密度基区54中形成高密度N型源区56。在与
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密度基区54相邻的外延层52中形成高密度N型漏区57。以预定的深度在外延层52中形成穿透源区56和基区54的沟槽T。在沟槽T的侧壁和底壁上和/或上方形成第一栅氧化层58，并在第一栅氧化层58上和/或上方形成填充沟槽T的第一栅电极60。在布置于源区56和漏区57之间的低密度第二导电型基区54上和/或上方形成第二栅氧化层59和第二栅电极61。在第一栅电极60和第二栅电极61的最上表面和侧壁上和/或上方形成层间电介质(Interlayer dielectric)70以便在源区56和漏区57处分别形成源极接触孔和栅极接触孔。源极线层81和漏极线层82形成在层间电介质70上和/或上方以通过各个接触孔与源区56和漏区57连接。接触孔形成在第一栅电极60和第二栅电极61处，而栅极线层被形成与第一栅电极60和第二栅电极61相连接。因此，当保持垂直沟槽结构时，半导体器件可以另外包括形成在水平方向上的沟道和漏极，从而减少其区域并能够与其他的器件相集成。此外，减小了基区54和漏区57之间的距离以致减小了半导体器件的尺寸。这样的设计可以引起反向击穿电压(inversebreakdown voltage)的降低。
实例图3是具有垂直型和水平型栅极的半导体器件的平面图，实例图4是沿实例图3的线I-I’切开的截面图，而实例图5是沿实例图3的线II-II’切开的截面图。
如实例图3至图5所示，以在高密度第一导电型埋层(buriedlayer)例如高密度N型埋层或衬底10上和/或上方形成低密度N型外延层12的方式来构造根据本发明实施例的具有垂直型和水平型栅极的半导体器件。在外延层12中形成低密度第二导电型例如P型的基区14。通过在外延层12的预定部分中注入P型掺杂物离子，来以具有半圆诸如半球、半球圆柱(hemispheric column)或立方体横截面的几何形状形成基区14。可以隔离开地布置多个基区14。在基区14中形成高密度N型源区16，而在与基区14相邻的外延层12中形成高密度N型漏区17。可以在各个基区14之间的间隔中的外延层12中形成漏区17。为了连接至高密度N型埋层或衬底10，漏区17可以贯穿外延层12。硅的局部氧化(LOCOS)场氧化层11形成在外延层12上和/或上方并被布置在基区14和漏区17之间。LOCOS场氧化层11可以用来提高水平栅电极21与漏区17之间的击穿电压，其中水平栅电极21将在随后形成。
以预定的深度在外延层12中形成穿透源区16和基区14的沟槽T。在沟槽T的侧壁和底壁上形成第一栅氧化层18，并在沟槽T内部的第一栅氧化层18上和/或上方形成垂直延伸的第一栅电极20。在布置于源区16和漏区17之间的LOCOS场氧化层11和低密度第二导电型基区14上和/或上方形成水平延伸的第二栅氧化层19和第二栅电极21。在第一栅电极20和第二栅电极21的最上表面和侧壁(lateral sidewall)上和/或上方形成层间介电层30，以便在源区16和漏区17处分别形成源极接触孔和栅极接触孔。源极线层41和漏极线层42形成在层间介电层30上和/或上方以通过各个接触孔与源区16和漏区17连接。同样形成暴露第一栅电极20和第二栅电极21的接触孔以便形成与第一栅电极20和第二栅电极21相连接的栅极线层。这意味着，第一栅电极20和第二栅电极21在半导体器件的一端互连。
高压半导体器件被要求在断路状态下承受漏极和源极之间的高电压，并且在导通状态下允许漏极和源极之间的大量高速电流(large-quantity high-rate current)。通过P型基区14和N型外延层12的P-N结来形成体二极管(body diode)。当通过推挽式结构(push-pull structure)或桥式结构(bridge structure)驱动电感负载(inductor load)时，在配备有MOS元件的半导体器件中存在体二极管的反向导体(reverse conductor)和前向导体(forward conductor)的操作区(operation region)。当体二极管的电流很大时，少数载流子聚集，而二极管断开被延迟。而且，可以操作寄生双极结晶体管。
因此，根据本发明实施例，在半导体器件的任何一端或两端的基区中形成高密度P型掺杂物区22而不形成源区以形成保护二极管，来在最大化操作速度时防止由高电压对半导体器件的损害。更具体地，在具有垂直型和水平型栅极的半导体器件的任何一端或两端形成保护二极管。可以将同样的结构应用到两端。
如实例图4所示，在形成于半导体器件一端的第一垂直栅电极20的左侧横向布置的基区14a内，形成第一高密度P型掺杂物区22，而不形成源区，从而形成保护二极管。
如实例图5所示，当通过在上述端的第一垂直栅电极20的左侧横向布置的基区14a中形成高密度P型掺杂物区22而不是源区来形成保护二极管时，同样在上述端的第一垂直栅电极20的右侧横向布置的基区14a内形成源区16a。此外，在上述端的第一垂直栅电极20的右侧的源区16a中横向形成第二高密度P型掺杂物区23。可以将第二高密度P型掺杂物区23与源区16a的面积比设置在大约1∶10到1∶5之间的范围内。因此，在半导体器件的上述端形成了保护二极管，并通过高密度P型掺杂物区23施加基区14的偏压(bias)。因此，当半导体器件提高操作速度时，可以保护半导体器件免于高电压的损害。
实例图6A到图6E是沿实例图3的线I-I’切开的截面图，它们示出了根据本发明实施例制造半导体器件的步骤。
如实例图6A中所示，在包括高密度第一导电型埋层例如高密度N型埋层的衬底上和/或上方或者在高密度第一导电型衬底例如高密度N型衬底10上和/或上方生长低密度N型外延层12。在外延层12中以隔离开的预定的恒定间隔来形成多个低密度第二导电型基区例如低密度P型基区14、14a。基区14、14a可以形成具有矩形、半球形、半球圆柱和立方体的横截面中的一个。可以通过以在大约1E13 ions/cm2到7E15 ions/cm2之间范围内的剂量以及以在大约40KeV到100KeV之间范围内的离子注入能量来注入硼(B)离子而形成基区14、14a。更具体地，在外延层12的整个表面上和/或上方气相沉积第一感光层23，并且然后通过曝光和显影操作来图样化该第一感光层23以便暴露基区14、14a。使用图样化的第一感光层23作为掩模，将P型掺杂物离子注入到外延层12中，从而形成基区14、14a。
如实例图6B中所示，然后在基区14、14a中以及在布置于基区14、14a之间的部分外延层12中注入高密度第一导电型掺杂物离子例如高密度N型掺杂物离子，从而形成高密度N型源区16、16a和高密度N型漏区17。更具体地，在去除第一感光层23之后，在外延层12的整个表面上和/或上方气相沉积第二感光层24，并且然后通过曝光和显影操作来图样化该第二感光层24以便暴露基区14、14a和布置于基区14、14a之间的部分外延层12。使用图样化的第二感光层24作为掩模，以高密度注入N型掺杂物离子，从而形成源区16、16a和漏区17。以在大约5E14 ions/cm2到1E16ions/cm2之间范围内的剂量和在大约20KeV到100KeV之间范围内的离子注入能量来注入砷(As)离子。当漏区17与高密度N型埋层或衬底10连接时，施加更高的离子注入能量。根据本发明实施例，可以不在布置于任何一端或两端的基区14a中形成源区，或只可以在部分基区14a中形成源区16a。在去除第二感光层24之后，通过光刻法在如实例图4和图5中所示的基区14a中(和/或在基区14a的源区16a中)形成高密度P型掺杂物区22。
如实例图6C和图6D中所示，形成多个居中地布置在各个基区14、14a中的沟槽T以穿透源区16和基区14。在外延层12的整个表面上和/或上方气相沉积第三感光层25，并且然后通过曝光和显影操作来图样化该第三感光层25以便暴露将要形成沟槽T的区域。使用图样化的第三感光层25作为掩模来部分刻蚀外延层12和基区14或14a，从而形成沟槽T。接下来，在每个沟槽T的内壁上形成第一栅氧化层18，并在沟槽T中以及在第一栅氧化层18上和/或上方形成导电层例如施加有掺杂物的多晶硅。因此，形成了第一栅电极20。例如，形成多晶硅层直到第三感光层25的中部高度，以便多晶硅层从基区14、14a的最上表面伸出。然后去除第三感光层25。
如实例图6E中所示，在布置于漏区17和基区14、14a之间的外延层12上和/或上方形成LOCOS场氧化层11。场氧化层11起到提高水平栅电极21和漏区17之间的击穿电压的作用。使用感光层形成高密度P型掺杂物区22。在布置于源区16和漏区17之间的低密度第二导电型基区14、14a上和/或上方形成第二栅氧化层19和第二栅电极21。在第一栅电极20和第二栅电极21的最上表面和侧壁上和/或上方形成层间电介质30以便在源区16、16a和漏区17处分别形成源极接触孔和栅极接触孔。在层间电介质30上和/或上方形成源极线层41和漏极线层42以通过各个接触孔将源极线层41和漏极线层42与源区16、16a和漏区17连接。在第一栅电极20和第二栅电极21处形成接触孔，从而形成栅极线层。这意味着，第一栅电极20和第二栅电极21在半导体器件的一端互连。
根据本发明实施例，具有垂直型和水平型栅极的半导体器件及其制造方法具有至少以下优点。由于沟道和漏极水平形成，所以当保持垂直沟道结构时，不仅可以实现高集成还可以实现与其他器件的集成，其中，保持垂直沟道结构是沟槽栅极型MOS器件的优点。同样，由于在形成于基区和漏区之间的外延层上和/或上方形成了LOCOS氧化层，所以半导体器件的击穿电压可以被最大化。另外，在从一端的第一垂直栅电极20处横向布置的基区14a中，形成高密度P型掺杂物区22而不是源区，以便可以形成保护二极管。此外，由于在任何一端或两端的基区中形成高密度P型掺杂物区而不是源区并且形成保护二极管，所以当半导体器件的操作速度提高时，可以保护半导体器件免于被高电压损害。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，它们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说也是显而易见的选择。

Claims (20)

1.一种半导体器件，包括：
高密度第一导电型衬底；
低密度第一导电型外延层，形成在所述高密度第一导电型衬底上方；
多个第一低密度第二导电型基区和第二低密度第二导电型基区，隔离开地形成在所述低密度第一导电型外延层中；
高密度第一导电型源区，形成在所述第一和第二低密度第二导电型基区中；
高密度第一导电型漏区，在布置于所述第一和第二低密度第二导电型基区外部的所述外延层中形成；
多个沟槽，穿透所述各个源区和基区；
高密度第二导电型掺杂物区，形成在所述第一低密度第二导电型基区中；
第一栅电极，被形成贯穿所述第二低密度第二导电型基区的所述高密度第一导电型源区、所述第二低密度第二导电型基区和所述第一低密度第二导电型基区；
场氧化层，形成在所述第一和第二基区与各个高密度第一导电型漏区之间的低密度第一导电型外延层上方；以及
第二栅电极，形成在所述高密度第一导电型源区和所述高密度第一导电型漏区之间的所述第一和第二低密度第二导电型基区上方。
2.根据权利要求1所述的半导体器件，其中，所述第一栅电极形成在所述高密度第二导电型掺杂物区和所述高密度第一导电型源区之间的所述第一低密度第二导电型基区中。
3.根据权利要求1所述的半导体器件，其中，所述沟槽形成在各个第一和第二低密度第二导电型基区的中心处。
4.根据权利要求3所述的半导体器件，其中，所述高密度第一导电型源区形成在横向布置于所述第一栅电极一侧的所述第一低密度第二导电型基区中。
5.根据权利要求4所述的半导体器件，其中，所述高密度第二导电型掺杂物区形成在横向布置于所述第一栅电极另一侧的所述第一低密度第二导电型基区中。
6.根据权利要求5所述的半导体器件，其中，所述高密度第二导电型掺杂物区包括保护二极管。
7.根据权利要求1所述的半导体器件，其中，所述高密度第一导电型漏区被电连接至所述高密度第一导电型衬底。
8.根据权利要求1所述的半导体器件，进一步包括：
源极线层，电连接所述各个高密度第一导电型源区；以及
漏极线层，电连接所述各个高密度第一导电型漏区。
9.根据权利要求1所述的半导体器件，其中，所述第一栅电极和所述第二栅电极在所述半导体器件的一端互连。
10.根据权利要求1所述的半导体器件，其中，所述第一栅电极包括垂直型栅电极。
11.根据权利要求1所述的半导体器件，其中，所述第二栅电极包括水平型栅电极。
12.根据权利要求1所述的半导体器件，进一步包括形成在所述第一栅电极和所述第二栅电极的最上表面和侧壁上方的层间介电层。
13.根据权利要求12所述的半导体器件，进一步包括在所述层间介电层上方的源极线层和漏极线层，所述源极线层电连接至各个高密度第一导电型源区，而所述漏极线层电连接至各个高密度第一导电型漏区。
14.一种用于制造半导体器件的方法，包括：
在高密度第一导电型衬底上方形成低密度第一导电型外延层；
在所述低密度第一导电型外延层中形成多个隔离开的第一低密度第二导电型基区和第二低密度第二导电型基区；
同时在所述第一和第二低密度第二导电型基区中形成高密度第一导电型源区以及在布置于所述第一和第二低密度第二导电型基区外部的外延层中形成高密度第一导电型漏区；
在所述第一低密度第二导电型基区中形成高密度第二导电型掺杂物区；
形成沟槽以穿透所述第二低密度第二导电型基区的所述高密度第一导电型源区、所述第二低密度第二导电型基区和所述第一低密度第二导电型基区；
在各个沟槽中形成第一栅电极；
在所述第一和第二低密度第二导电型基区与各个高密度第一导电型漏区之间的所述低密度第一导电型外延层上方形成场氧化层；以及然后
在所述高密度第一导电型源区和所述高密度第一导电型漏区之间的所述第一和第二低密度第二导电型基区上方形成第二栅电极。
15.根据权利要求14所述的方法，其中，在所述高密度第二导电型掺杂物区和所述高密度第一导电型源区之间的所述第一低密度第二导电型基区中形成所述第一栅电极。
16.根据权利要求14所述的方法，其中，所述高密度第一导电型漏区电连接至所述高密度第一导电型衬底。
17.一种方法，包括：
在衬底上方形成外延层；
在所述外延层中同时形成多个隔离开的第一基区和第二基区；
同时在所述第一和第二基区中形成源区以及在所述第一和第二基区之间形成漏区；
在所述第一基区中形成与所述源区隔离开的保护二极管；
形成贯穿所述第一和第二基区以及部分在所述外延层中的垂直型栅电极，其中形成于所述第一基区中的所述第一栅电极被布置在所述源区和所述保护二极管之间；
在所述漏区与所述第一和第二基区之间的所述外延层上方形成LOCOS场氧化层；以及然后
在所述LOCOS场氧化层上方形成水平型栅电极。
18.根据权利要求17所述的方法，其中，每个漏区电连接至衬底。
19.根据权利要求17所述的方法，在形成所述垂直型栅电极之后和在形成所述水平型栅电极之前，进一步包括：
在所述漏区与所述第一和第二基区之间的所述外延层上方形成LOCOS场氧化层。
20.根据权利要求18所述的方法，在形成所述水平型栅电极之后，进一步包括：
在所述垂直型栅电极和所述水平型栅电极的最上表面和侧壁上方形成层间介电层；以及然后
在所述层间介电层上方同时形成电连接至各个源区的源极线层和电连接至各个漏区的漏极线层。
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