KR100949109B1 - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100949109B1 KR100949109B1 KR1020080020891A KR20080020891A KR100949109B1 KR 100949109 B1 KR100949109 B1 KR 100949109B1 KR 1020080020891 A KR1020080020891 A KR 1020080020891A KR 20080020891 A KR20080020891 A KR 20080020891A KR 100949109 B1 KR100949109 B1 KR 100949109B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- conductive oxide
- oxide layer
- ferroelectric
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 76
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000003990 capacitor Substances 0.000 claims abstract description 125
- 238000000034 method Methods 0.000 claims abstract description 99
- 239000000203 mixture Substances 0.000 claims abstract description 79
- 230000008569 process Effects 0.000 claims abstract description 41
- 230000003647 oxidation Effects 0.000 claims abstract description 34
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 34
- 239000013078 crystal Substances 0.000 claims abstract description 30
- 229910052751 metal Inorganic materials 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 50
- 229910052760 oxygen Inorganic materials 0.000 claims description 42
- 239000012298 atmosphere Substances 0.000 claims description 31
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 31
- 239000001301 oxygen Substances 0.000 claims description 31
- 238000000151 deposition Methods 0.000 claims description 24
- 229910000510 noble metal Inorganic materials 0.000 claims description 13
- 229910045601 alloy Inorganic materials 0.000 claims description 8
- 239000000956 alloy Substances 0.000 claims description 8
- 238000005137 deposition process Methods 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 abstract description 34
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 34
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract description 31
- 230000006866 deterioration Effects 0.000 abstract description 18
- 229910021332 silicide Inorganic materials 0.000 abstract description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 8
- 230000014759 maintenance of location Effects 0.000 abstract description 5
- 230000006872 improvement Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 694
- 239000010410 layer Substances 0.000 description 264
- 239000011229 interlayer Substances 0.000 description 62
- 230000015572 biosynthetic process Effects 0.000 description 48
- 239000010936 titanium Substances 0.000 description 48
- 239000002184 metal Substances 0.000 description 47
- 238000004544 sputter deposition Methods 0.000 description 44
- 239000007789 gas Substances 0.000 description 40
- 229910052814 silicon oxide Inorganic materials 0.000 description 40
- 238000010438 heat treatment Methods 0.000 description 37
- 230000015654 memory Effects 0.000 description 34
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 31
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical group [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 26
- 230000002159 abnormal effect Effects 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 18
- 239000003292 glue Substances 0.000 description 18
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 17
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 14
- WYURNTSHIVDZCO-UHFFFAOYSA-N Tetrahydrofuran Chemical compound C1CCOC1 WYURNTSHIVDZCO-UHFFFAOYSA-N 0.000 description 12
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 12
- 239000000463 material Substances 0.000 description 12
- 238000000137 annealing Methods 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 9
- 229910052741 iridium Inorganic materials 0.000 description 9
- 229910052697 platinum Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 8
- 229910010037 TiAlN Inorganic materials 0.000 description 8
- 229910000457 iridium oxide Inorganic materials 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 229910052707 ruthenium Inorganic materials 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 239000012528 membrane Substances 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 230000001590 oxidative effect Effects 0.000 description 5
- 230000010287 polarization Effects 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 239000010948 rhodium Substances 0.000 description 5
- 229910016570 AlCu Inorganic materials 0.000 description 4
- 206010021143 Hypoxia Diseases 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052745 lead Inorganic materials 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 125000004430 oxygen atom Chemical group O* 0.000 description 4
- 238000009832 plasma treatment Methods 0.000 description 4
- 230000002269 spontaneous effect Effects 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 229910052726 zirconium Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910004121 SrRuO Inorganic materials 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 3
- 239000013081 microcrystal Substances 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 229910052762 osmium Inorganic materials 0.000 description 3
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 239000010970 precious metal Substances 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 229910052702 rhenium Inorganic materials 0.000 description 3
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 3
- 229910052703 rhodium Inorganic materials 0.000 description 3
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000003980 solgel method Methods 0.000 description 3
- 229910052712 strontium Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- JFWLFXVBLPDVDZ-UHFFFAOYSA-N [Ru]=O.[Sr] Chemical compound [Ru]=O.[Sr] JFWLFXVBLPDVDZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000003197 catalytic effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229960002050 hydrofluoric acid Drugs 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 125000002524 organometallic group Chemical group 0.000 description 2
- 229910000487 osmium oxide Inorganic materials 0.000 description 2
- JIWAALDUIFCBLV-UHFFFAOYSA-N oxoosmium Chemical compound [Os]=O JIWAALDUIFCBLV-UHFFFAOYSA-N 0.000 description 2
- HBEQXAKJSGXAIQ-UHFFFAOYSA-N oxopalladium Chemical compound [Pd]=O HBEQXAKJSGXAIQ-UHFFFAOYSA-N 0.000 description 2
- MUMZUERVLWJKNR-UHFFFAOYSA-N oxoplatinum Chemical compound [Pt]=O MUMZUERVLWJKNR-UHFFFAOYSA-N 0.000 description 2
- DYIZHKNUQPHNJY-UHFFFAOYSA-N oxorhenium Chemical compound [Re]=O DYIZHKNUQPHNJY-UHFFFAOYSA-N 0.000 description 2
- SJLOMQIUPFZJAN-UHFFFAOYSA-N oxorhodium Chemical compound [Rh]=O SJLOMQIUPFZJAN-UHFFFAOYSA-N 0.000 description 2
- 229910003445 palladium oxide Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910003446 platinum oxide Inorganic materials 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910003449 rhenium oxide Inorganic materials 0.000 description 2
- 229910003450 rhodium oxide Inorganic materials 0.000 description 2
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910019897 RuOx Inorganic materials 0.000 description 1
- -1 SrBi 2 (Ta Chemical class 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000000274 adsorptive effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 125000001449 isopropyl group Chemical group [H]C([H])([H])C([H])(*)C([H])([H])[H] 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- YLQBMQCUIZJEEH-UHFFFAOYSA-N tetrahydrofuran Natural products C=1C=COC=1 YLQBMQCUIZJEEH-UHFFFAOYSA-N 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 239000006200 vaporizer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 결정 상태를 제어한 상부 전극을 형성함으로써, 막중 빈 구멍의 발생을 억제하고, 특히 다층 배선 공정에서의 커패시터막으로의 수소 등의 침입을 방지하여, 커패시터막의 특성 열화를 억제하는 것이 가능하게 되어, 장치의 스위칭 특성, 초기 특성 및 리텐션(retention) 특성의 향상이 실현된다.
상부 전극막(11A)은, 화학식 M1Ox2로 표시되는 산화물로 이루어지는 제 1 도전성 산화층(11a)과, 화학식 M2Oy2로 표시되는 산화물로 이루어지는 제 2 도전성 산화층(11b)과, 제 3 도전성 산화층(11c)을 갖고 구성된다. 여기서, 제 2 도전성 산화층(11b)은 제 1 및 제 3 도전성 산화층(11a, 11c)보다도 산화의 비율이 높게 구성되어, 조성 파라미터 x1, x2, y1, y2, z1 및 z2의 사이에는, y2/y1>x2/x1, y2/y1>z2/z1 및 z2/z1≥x2/x1의 관계가 성립한다.
게이트 절연막, 실리사이드층, W 플러그, MOSFET
Description
본 발명은 커패시터 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 유전체로서 강유전체를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 디지털 기술의 진전에 따라, 대용량의 데이터를 고속으로 처리 또는 보존하는 경향이 높아지고 있다. 이 때문에, 전자 기기에 사용되는 반도체 장치의 고집적화 및 고성능화가 요구되고 있다.
그래서, 반도체 기억 장치에 관해서는, 예를 들면, DRAM의 고집적화를 실현하기 위해서, DRAM을 구성하는 용량 소자(커패시터)의 용량 절연막으로서, 종래 사용되어 온 규소 산화물이나 규소 질화물 대신에, 강유전체 재료나 고유전율 재료를 사용하는 기술이 널리 연구 개발되기 시작하고 있다.
또한, 보다 저전압이면서 고속으로의 기입 동작이나 판독 동작이 가능한 불휘발성 RAM을 실현하기 위해서, 용량 절연막으로서, 자발 분극 특성을 갖는 강유전체를 사용하는 기술도 활발히 연구 개발되고 있다. 이러한 반도체 기억 장치는, 강유전체 메모리(FeRAM: Ferroelectric Random Access Memory)라고 불린다.
강유전체 메모리에는, 강유전체막이 용량 절연막으로서 1쌍의 전극 사이에 끼워져서 구성되는 강유전체 커패시터가 구비되어 있다. 그리고, 강유전체 메모리에서는, 강유전체막의 히스테리시스 특성을 이용하여 정보를 기억한다.
이 강유전체막은, 전극간의 인가 전압에 따라 분극을 발생하여, 인가 전압이 제거되어도 자발 분극 특성을 갖는다. 또한, 인가 전압의 극성을 반전하면, 강유전체막의 자발 분극의 극성도 반전한다. 따라서, 이 자발 분극을 검출하면, 정보를 판독할 수 있다. 강유전체 메모리는, 플래시 메모리에 비교해서 저전압으로 동작하여, 전력을 절약하면서 고속의 기입 동작이 가능하다.
FeRAM의 커패시터를 구성하는 강유전체막은, 티탄산 지르콘산납(PZT), La를 도핑한 PZT(PLZT), Ca, Sr 또는 Si를 미량 도핑한 PZT계 재료, 또는 SrBi2Ta2O9(SBT, Y1) 또는 SrBi2(Ta, Nb)2O9(SBTN, YZ) 등의 Bi 층상 구조 화합물 등에 의해 형성되어 있고, 졸겔법, 스퍼터링법 또는 MOCVD(Metal Organic Chemical Vapor Deposition: 유기 금속 기상 성장)법 등에 의해 성막된다.
통상, 이들의 성막법에 의해, 하부 전극 위에 비정질 또는 미결정 상태의 강유전체막을 형성하고, 그 후 열처리에 의해 페로부스카이트 구조나 비스무트 층상 구조로 결정 구조를 변화시키고 있다. 커패시터 구조의 전극 재료로서는, 산화되기 어려운 재료 또는 산화되어도 도전성을 유지할 수 있는 재료를 사용하는 것이 필요하여, 일반적으로 Pt(백금), Ir(이리듐) 및 IrOx(산화 이리듐) 등의 백금족계 금속 또는 그 산화물이 널리 사용되고 있다. 또한, 배선 재료로서는, 통상의 반도체 디바이스와 마찬가지로, Al(알루미늄)을 사용하는 것이 일반적이다.
FeRAM도, 다른 반도체 디바이스와 마찬가지로, 가일층의 고집적화 및 고성능화가 요구되고 있어, 금후 셀 면적의 저감이 필요하게 된다. 셀 면적의 저감에는, 커패시터 구조로서, 종래의 플래너(planar) 구조 대신에, 스택(stack) 구조를 채용하는 것이 유효하다고 알려져 있다. 여기서, 스택 구조란, 메모리 셀을 구성하는 트랜지스터의 드레인 위에 형성된 플러그(콘택트 플러그)의 바로 위에 커패시터를 형성한 구조를 말한다.
종래의 스택 구조의 FeRAM에 있어서, 커패시터 구조는, W(텅스텐) 플러그의 바로 위에, 배리어 메탈, 하부 전극, 강유전체막 및 상부 전극이 이 순서대로 적층되어 구성되어 있다. 배리어 메탈은, W 플러그의 산화를 방지하는 역할을 갖고 있다. 배리어 메탈의 효과와 하부 전극의 효과를 겸하는 재료를 선택하는 경우가 많기 때문에, 배리어 메탈과 하부 전극 재료를 명확히 분리할 수는 없지만, 배리어 메탈 및 하부 전극은, 통상, TiN막, TiAlN막, Ir막, IrO2막, Pt막 및 SRO(SrRuO3)막 중에서 선택된 2종 이상의 막의 조합에 의해 형성된다.
강유전체 커패시터 구조를 구성하는 강유전체막은, 비산화 분위기 중에서의 처리에 의해 용이하게 산소 결손을 발생하고, 이에 따라 반전 전하량이나 누설 전류값 등의 강유전체막으로서의 특성이 열화되어 버린다. 강유전체 커패시터를 제조할 때에는, 강유전체막에 생긴 손상을 회복시키기 위해서, 산소 분위기 중에서의 열처리를 복수회 행할 필요가 있다. 이 때문에, 상부 전극의 재료로서는, Pt 등의 산소 분위기 중에서도 산화되기 어려운 금속 또는 IrOx 또는 RuOx 등의 도전성 산화물이 사용되고 있다.
그런데 최근에서는, FeRAM에서도 미세화에 대한 강한 요구가 부과되고 있어, 이에 따라 강유전체 커패시터 구조의 미세화 및 다층 배선 구조의 채용이 요구되고 있다. 또한, 휴대형 정보 처리 장치에의 적용에 관련하여, 저전압 동작이 요구되고 있다. FeRAM이 저전압으로 동작하기 위해서는, 강유전체 커패시터 구조를 구성하는 강유전체막이 큰 반전 전하량(QSW)을 갖는 것이 요구되지만, 다층 배선 구조를 사용한 경우, 다층 배선 구조를 형성하는 과정에서 사용되는 환원 분위기 처리 또는 비산화 분위기 처리에 의해, 이미 형성되어 있는 강유전체 커패시터 구조의 특성이 열화되어 버린다는 문제가 생긴다.
보다 구체적으로 설명하면, 상부 전극을 Pt막 또는 Ir막 등에 의해 형성한 경우, 다층 배선 구조 중의 층간 절연막을 형성할 때에 사용되는 환원 분위기 중의 수소가 Pt막이나 Ir막 내에 침입하여 이들의 금속이 갖는 촉매 작용에 의해 활성화되고, 활성화된 수소에 의해 강유전체 커패시터 구조 중의 커패시터막인 강유전체막이 환원되어 버린다는 문제가 생긴다.
커패시터막이 환원되면, 강유전체 커패시터 구조의 동작 특성은 크게 열화되어 버린다. 이러한 커패시터막의 특성 열화의 문제는, 강유전체 커패시터 구조가 미세화되어, 강유전체 커패시터 구조 중의 커패시터막이 미세화된 강유전체막에 의해 구성되는 경우에 특히 현저하게 나타난다.
이 문제에 대처하기 위해, 특허문헌 1(특허 제3661850호 공보)에는, 강유전체 커패시터 구조의 전기 특성이 다층 배선 구조 공정으로 열화시키지 않고 미세화할 수 있기 때문에, 강유전체막 위에 형성되는 상부 전극을 제 1 도전성 산화층과 제 2 도전성 산화층에 의해 구성하고, 제 2 도전성 산화층을 제 1 도전성 산화층보다도 화학량론 조성에 가까운 조성으로 형성하는 것이 제안되고 있다.
[특허문헌 1] 특허 제3661850호 공보
그러나, 상술한 특허문헌 1의 제조 방법으로 제작된 강유전체 커패시터 구조에서는, 이하와 같은 문제가 발생한다.
제 1 도전성 산화층보다도 산화도가 높은 제 2 도전성 산화층은 막두께가 커지면, 이상(異常) 성장하기 쉬워진다. 즉, 결정화되어 있는 제 2 도전성 산화층이 두꺼워지면, 표면의 결정의 성장이 이상하게 진행된다. 특히, 고온 성막하는 경우에, 예를 들면, 제 2 도전성 산화층이 150nm 정도 이상의 막두께인 경우에, 이 이상 성장이 현저해진다.
상부 전극에서의 결정의 이상 성장에 의해, 막중 빈 구멍이 발생하여, 당해 상부 전극을 통해서 수소가 커패시터막에 침입하기 쉬워져 커패시터막의 열화를 야기한다는 문제가 있다. 당해 열화에 의해, 장치의 스위칭 특성, 초기 특성 및 리텐션(retention) 특성의 현저한 저하가 발생하게 된다.
본 발명은 상술한 문제점을 감안하여 이루어진 것으로서, 결정 상태를 제어한 상부 전극을 형성함으로써, 막중 빈 구멍의 발생을 억제하고, 특히 다층 배선 공정에서의 커패시터막으로의 수소 등의 침입을 방지하여, 커패시터막의 특성 열화를 억제하는 것을 가능하게 하고, 장치의 스위칭 특성, 초기 특성 및 리텐션 특성의 향상을 실현하는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자는, 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 형태 를 고안하게 되었다.
본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 상방에 형성되고, 상부 전극과 하부 전극 사이에 커패시터막이 삽입되어 이루어지는 커패시터 구조를 포함하고, 상기 상부 전극은 M1, M2, M3을 각각 1개 또는 복수의 금속 원소로서, 화학량론 조성이 조성 파라미터(x1)를 사용하여 화학식 M1Ox1로 표시되고, 실제의 조성이 조성 파라미터(x2)를 사용하여 화학식 M1Ox2로 표시되는 산화물로 이루어지는 제 1 층과, 상기 제 1 층 위에 형성되어 있고, 화학량론 조성이 조성 파라미터(y1)를 사용하여 화학식 M2Oy1로 표시되고, 실제의 조성이 조성 파라미터(y2)를 사용하여 화학식 M2Oy2로 표시되는 산화물로 이루어지는 제 2 층과, 상기 제 2 층 위에 형성되어 있고, 화학량론 조성이 조성 파라미터(z1)를 사용하여 화학식 M3Oz1로 표시되고, 실제의 조성이 조성 파라미터(z2)를 사용하여 화학식 M3Oz2로 표시되는 산화물로 이루어지는 제 3 층을 갖고 구성되어 있고, 상기 제 2 층은, 상기 제 1 층 및 상기 제 3 층보다도 산화의 비율이 높게 구성되어, 상기 조성 파라미터 x1, x2, y1, y2, z1 및 z2의 사이에는,
y2/y1>x2/x1, y2/y1>z2/z1 및 z2/z1≥x2/x1의 관계가 성립한다.
본 발명의 반도체 장치의 제조 방법은, 커패시터 구조를 갖는 반도체 장치의 제조 방법으로서, 반도체 기판의 상방에, 상기 커패시터 구조의 하부 전극을 형성 하는 공정과, 상기 하부 전극 위에 커패시터막을 형성하는 공정과, 상기 커패시터막 위에, 적어도, 제 1 도전성 산화층, 제 2 도전성 산화층 및 제 3 도전성 산화층을 순차적으로 적층하여, 상부 전극을 형성하는 공정을 포함하고, 상기 제 1 도전성 산화층 및 상기 제 3 도전성 산화층의 형성 공정을, 상기 제 2 도전성 산화층의 퇴적 공정보다도, 산화의 비율이 낮은 조건하에서 실행한다.
본 발명에 의하면, 결정 상태를 제어한 상부 전극을 형성함으로써, 막중 빈 구멍의 발생을 억제하고, 특히 다층 배선 공정에서의 커패시터막으로의 수소 등의 침입을 방지하여, 커패시터막의 특성 열화를 억제하는 것이 가능하게 되어, 장치의 스위칭 특성, 초기 특성 및 리텐션 특성의 향상이 실현된다.
-본 발명의 기본 골자-
본 발명의 비교예로서, 특허문헌 1의 제조 방법으로 제작된 강유전체 커패시터 구조에 있어서, 상부 전극의 결정의 이상 성장을 억제하기 위해, 제 2 도전성 산화층을 비정질의 하층과 결정화된 상층의 2층 구조로 형성해 보았다. 형성 방법으로서는, 예를 들면, 성막 장치(스퍼터링 장치 등)에의 투입 파워를 변화시켜서 이들의 각 층을 연속적으로 성막한다.
제 2 도전성 산화층의 비정질 하층은, 성막 중에 기판 온도의 상승에 따라 결정화된다. 이 때, 당해 하층에 이상 성장은 보이지 않는다(도 1을 참조). 그러나, 이 경우, 하층은 다층 배선 형성 공정을 포함해서 서서히 결정화되어, 다층 배 선 형성 공정이 종료했을 때에는, 하층에 산소 결손 등의 막중 빈 구멍이 생겨버린다(도 2 및 TEM에 의한 도 3을 참조). 이 막중 빈 구멍의 존재에 의해, 다층 배선 형성 공정에서 커패시터막에 수소 등이 침입하여, 전기 특성의 열화를 초래한다. 또한, 배선에도 막 박리가 발생하기 쉬워진다.
또한, 도 1 및 도 2의 각 도면에서는 편의상, 각 상부 전극을 구성하는 각 층에 대해서, 아래부터 순서대로 상부 전극 IrO1, (비정질 상부 전극 IrO2), 상부 전극 IrO2, 결정화 상부 전극 Ir로 기재한다.
또한, 커패시터 구조에서는, 상부 전극과 1층째의 배선의 접속에 W 플러그가 사용되고 있다. 상부 전극 위에 W 플러그를 형성하기 위해서는, 고온, 환원 분위기에서 W막을 성막할 필요가 있다. 성막시에 발생하는 수소는, W 플러그의 글루막인 TiN에 의해 대부분은 블록되지만, 과잉으로 수소가 공급되면 TiN의 블록을 통과하여, 수소가 상부 전극으로 진입하고, 상부 전극의 IrOx를 환원하여 체적 수축을 야기하고, 글루막과 상부 전극 사이에 공극이 형성된다. 이 때문에, 상부 전극의 콘택트 저항이 불안정해진다는 문제가 생긴다.
본 발명자는, 상기한 비교예의 결과에 의거하여 예의 검토한 결과, 본 발명을 고안하게 되었다.
본 발명에서는, 각 조성 파라미터가 상기의 관계를 갖는 제 1 층, 제 2 층 및 제 3 층의 적층 구조로 상부 전극을 구성한다. 본 발명에서는, 제 2 층을 성막할 때에, 성막 조건을 제어, 구체적으로는 성막 온도를 예를 들면, 30℃∼90℃ 정도(특히 제 2 층의 금속 원소(B)가 이리듐(Ir)인 경우)로 제어함으로써, 제 2 층을 미결정 상태로 형성한다. 또한, 당해 성막 온도에 비해서 고온으로 제 3 막을 형성함으로써, 막중 빈 구멍이 발생하기 어려운 결정성의 제 3 막을 얻을 수 있다. 제 2 막을 형성한 후에 제 3 막을 형성하기 전의 열처리, 또는 제 3 막을 형성한 후에서의 여러 공정시의 열처리에 의해, 미결정화된 제 2 막이 결정화된다.
본 발명에 의해, 종래의 슈링의 발생이 억제되어, 균일한 결정 상태의 제 2 막을 얻을 수 있다. 따라서, 다층 배선 공정에서도, 제 3 막에 의해 수소의 침입이 부분적으로 방지되고, 또한 산화도가 높은 균일한 제 2 막에 의해 수소의 침입이 방지된다. 즉, 제 3 막 및 제 2 막에 의해, 수소의 커패시터막으로의 침입이 완전히 방지되게 되어, 장치의 스위칭 특성, 초기 특성 및 리텐션 특성이 대폭으로 향상된다.
-본 발명의 구체적인 실시예-
다음에, 본 발명에서의 여러 실시예를, 첨부 도면을 참조하면서 설명한다.
(제 1 실시예)
이하, 본 발명의 제 1 실시예에 관하여 설명한다.
제 1 실시예에서는, 강유전체 커패시터 구조의 상부 전극 및 하부 전극의 전기적 접속을 상방으로부터 취하는 플래너형의 강유전체 메모리에 관하여 설명한다. 단, 여기서는 편의상, 강유전체 메모리의 단면 구조에 대해서는, 그 제조 방법과 함께 설명하기로 한다.
도 4∼도 8은, 제 1 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타낸 단면도이다.
제 1 실시예에서는, 우선, 도 4의 (a)에 나타낸 바와 같이, 반도체 기판(1)에 소자 분리 절연막(2)과, 예를 들면, p웰(21)을 형성하고, 또한, 반도체 기판(1) 위에, MOSFET(100)를 형성하는 동시에, 당해 MOSFET(100) 위에, 실리콘산 질화막(7), 실리콘 산화막(8a), Al2O3막(8b) 및 하부 전극막(9a)을 순차적으로 형성한다.
구체적으로는, 우선, Si 기판 등의 반도체 기판(1)의 소자 분리 영역에, 예를 들면, LOCOS(Local Oxidation of Silicon)법에 의해, 소자 분리 절연막(2)을 형성하여, 소자 형성 영역을 획정한다. 이어서, 반도체 기판(1)의 소자 형성 영역의 표면에, 예를 들면, 붕소(B)를, 예를 들면, 에너지 300keV, 도스량 3.0×1013cm-2의 조건으로 이온 주입하여, p웰(21)을 형성한다. 이어서, 반도체 기판(1) 위에, 예를 들면, 열산화법에 의해, 막두께 3nm 정도의 실리콘 산화막을 형성한다. 이어서, 실리콘 산화막 위에, CVD법에 의해, 막두께 180nm 정도의 다결정 실리콘막을 형성한다. 이어서, 다결정 실리콘막 및 실리콘 산화막을, 소자 형성 영역에만 남기는 패터닝을 행하고, 실리콘 산화막으로 이루어지는 게이트 절연막(3)과, 다결정 실리콘막으로 이루어지는 게이트 전극(4)을 형성한다.
이어서, 게이트 전극(4)을 마스크로 하여, 반도체 기판(1)의 표면에, 예를 들면, 인(P)을, 예를 들면, 에너지 20keV, 도스량 4.0×1013cm-2의 조건으로 이온 주입하여, n-형의 저농도 확산층(22)을 형성한다. 이어서, 전체면에, CVD법에 의해, 막두께 300nm 정도의 SiO2막을 형성한 후, 이방성(異方性) 에칭을 행하고, 당해 SiO2막을 게이트 전극(4)의 측벽에만 남기고, 사이드 월(6)을 형성한다.
이어서, 게이트 전극(4) 및 사이드 월(6)을 마스크로 하여, 반도체 기판(1)의 표면에, 예를 들면, 비소(As)를, 예를 들면, 에너지 10keV, 도스량 5.0×1013cm-2의 조건으로 이온 주입하여, n+형의 고농도 확산층(23)을 형성한다.
이어서, 전체면에, 스퍼터링법에 의해, 예를 들면, Ti막을 퇴적한다. 그 후, 온도 400℃ 내지 900℃의 열처리를 행함으로써, 게이트 전극(4)의 다결정 실리콘막과 Ti막이 실리사이드 반응하여, 게이트 전극(4)의 상면에 실리사이드층(5)이 형성된다. 그 후, 플루오르산 등을 이용하여, 미반응의 Ti막을 제거한다. 이에 따라, 반도체 기판(1) 위에, 게이트 절연막(3), 게이트 전극(4), 실리사이드층(5), 사이드 월(6) 및 저농도 확산층(22) 및 고농도 확산층(23)으로 이루어지는 소스/드레인 확산층을 구비한 MOSFET(100)가 형성된다. 또한, 본 실시예에서는, n채널형의 MOSFET의 형성을 예로 하여 설명을 행했지만, p채널형의 MOSFET를 형성하도록 해도 좋다.
이어서, CVD법에 의해, MOSFET(100)를 덮도록, 막두께 200nm 정도의 실리콘산 질화막(7)을 형성한다. 이어서, 실리콘산 질화막(7) 위에, CVD법에 의해, 막두께 700nm 정도의 실리콘 산화막(8a)을 형성한다. 그 후, N2 분위기 중에서, 온도 650℃, 30분간 정도의 어닐링 처리를 행함으로써, 실리콘 산화막(8a)의 탈가스를 행한다. 또한, 실리콘산 질화막(7)은, 실리콘 산화막(8a)을 형성할 때의 게이트 절연막(3) 등의 수소 열화를 방지하기 위해서 형성되어 있다.
이어서, 실리콘 산화막(8a) 위에, 하부 전극 밀착막으로서, 예를 들면, 스퍼터링법에 의해, 막두께 20nm 정도의 Al2O3막(8b)을 형성한다. 또한, 하부 전극 밀착층으로서, 막두께 20nm 정도의 Ti막 또는 TiOx막 등을 형성하도록 해도 좋다. 이어서, Al2O3막(8b) 위에 하부 전극막(9a)을 형성한다. 하부 전극막(9a)으로서는, 예를 들면, 스퍼터링법에 의해, 막두께 150nm 정도의 Pt막을 형성한다. 또한, 하부 전극 밀착막이 20nm 정도인 Ti막인 경우에는, 당해 Ti막으로 이루어지는 하부 전극 밀착막과, 막두께 180nm 정도의 Pt막으로 이루어지는 하부 전극막(9a)의 적층체를 형성하도록 해도 좋다. 이 경우, 예를 들면, Ti막은 온도 150℃정도에서 형성되고, Pt막은 온도 100℃∼350℃에서 형성된다.
하부 전극막(9a)으로서는, 백금 대신에, 이리듐, 루테늄, 로듐, 레늄, SrRuO3, 오스뮴 및 팔라듐으로 이루어지는 군으로부터 선택된 적어도 1종의 귀금속 원소를 함유하는 금속막으로서 형성해도 좋다.
다음에, 도 4의 (b)에 나타낸 바와 같이, 하부 전극막(9a) 위에, 커패시터막이 되는 강유전체막(10a)을 비정질 상태로 형성한다. 강유전체막(10a)으로서는, 예를 들면, La 도핑 PZT(PLZT: (Pb, La)(Zr, Ti)O3) 타깃을 사용하여, RF 스퍼터링법에 의해, 막두께가 100nm∼200nm인 PLZT막을 형성한다. 그 후, Ar 및 O2를 함유 하는 분위기 중에서 650℃ 이하에서 제 1 열처리(RTA: Rapid Thermal Annealing)를 행하고, 또한, 산소 분위기 중에서 제 1 열처리보다도 고온, 예를 들면, 750℃정도에서 제 2 열처리(RTA)를 행한다. 이 결과, 강유전체막(10a)이 완전히 결정화되는 동시에, 하부 전극막(9a)을 구성하는 Pt막이 치밀화되어, 하부 전극막(9a)과 강유전체막(10a)의 계면 근방에서의 Pt와 O의 상호 확산이 억제된다.
또한, 본 실시예에서는, 강유전체막(10a)의 형성을 스퍼터링법에 의해 행하도록 하고 있지만, 이것에 한정되는 것이 아니고, 예를 들면, 졸-겔법, 유기 금속 분해법, CSD법, 화학 기상 증착법, 에피택셜 성장법 또는 MO-CVD법에 의해 형성하는 것도 가능하다.
또한, 강유전체막(10a)으로서는, 페로부스카이트 구조의 화합물막 또는 Bi 층상계 구조의 화합물막, 또는 열처리에 의해 결정 구조가 페로부스카이트 구조 또는 Bi 층상 구조가 되는 막을 형성해도 좋다.
다음에, 도 4의 (c)에 나타낸 바와 같이, 강유전체막(10a) 위에 상부 전극막(11A)을 형성한다.
상부 전극막(11A)은 화학량론 조성이 조성 파라미터(x1)를 사용하여 화학식 M1Ox1로 표시되고, 실제의 조성이 조성 파라미터(x2)를 사용하여 화학식 M1Ox2로 표시되는 산화물로 이루어지는 제 1 도전성 산화층(11a)과, 제 1 도전성 산화층(11a) 위에 형성되어 있고, 화학량론 조성이 조성 파라미터(y1)를 사용하여 화학식 M2Oy1로 표시되고, 실제의 조성이 조성 파라미터(y2)를 사용하여 화학식 M2Oy2로 표시되 는 산화물로 이루어지는 제 2 도전성 산화층(11b)과, 제 2 도전성 산화층(11b) 위에 형성되어 있고, 화학량론 조성이 조성 파라미터(z1)를 사용하여 화학식 M3Oz1로 표시되고, 실제의 조성이 조성 파라미터(z2)를 사용하여 화학식 M3Oz2로 표시되는 산화물로 이루어지는 제 3 도전성 산화층(11c)을 가지고 구성된다. 여기서, 제 2 도전성 산화층(11b)은, 제 1 및 제 3 도전성 산화층(11a, 11c)보다도 산화의 비율이 높게 구성되어, 조성 파라미터 x1, x2, y1, y2, z1 및 z2의 사이에는, y2/y1>x2/x1, y2/y1>z2/z1 및 z2/z1≥x2/x1의 관계가 성립하는 것이다. 본 실시예에서는, M1, M2, M3을 모두 Ir로 하고, 예를 들면, x2가 1.9 정도, y2가 2.1 정도, z2가 2.0 정도가 되는 경우에 관하여 예시한다(또한, 이들의 값은 HRBS 분석의 결과임.). 이 경우, x1, y1, z1=2가 된다. 이하에서는, 기재의 편의상, x2, y2, z2를 각각 x, y, z로 기재하기로 한다.
상부 전극막(11A)의 형성에 있어서는, 우선, 강유전체막(10a) 위에 제 1 도전성 산화층(11a)을 형성한다.
강유전체막(10a) 위에, 예를 들면, 스퍼터링법에 의해, 성막한 시점에서 결정화되어 이루어지는 IrOx막을 막두께 20nm∼50nm으로 퇴적하여, 제 1 도전성 산화층(11a)을 형성한다. 예를 들면, 이 때의 성막 온도를 300℃로 하고, 성막 가스로서 Ar 및 O2를 사용하여, 성막 가스의 유량을, 예를 들면, Ar:140sccm, O2:60sccm으로 한다. 또한, 스퍼터링 파워를 예를 들면, 1kW정도로 한다.
이어서, 제 1 도전성 산화층(11a) 위에 제 2 도전성 산화층(11b)을 형성한다.
여기서는, 제 2 도전성 산화층(11b)이 되는 IrOy막의 성막 온도의 사전 조사를 행했다. 표면에 예를 들면, 실리콘 산화막이 성막된 Si 기판 위에, IrOy막을 막두께 100nm 정도로 성막했다. 여기서, 성막 온도를 50℃, 75℃, 100℃, 150℃, 200℃, 250℃로 각각 제어하여, 각 온도에 대응해서 IrOy막을 성막해 보았다. 당해 사전 조사의 결과로서는, 성막 온도를 150℃ 이상으로 하면, IrOy가 완전히 결정화되지만, IrOy의 이상 성장에 의해 평활한 표면 모폴로지를 얻을 수 없었다. 성막 온도를 100℃ 이하로 하면, 미결정과 결정이 혼재된 상태의 IrOy가 되었다. 또한, 성막 온도를 75℃ 이하로 함으로써, 균일한 미결정 상태의 IrOy가 얻어지고, 매우 평활한 표면 모폴로지가 확인되었다. 성막 온도를 50℃보다 저온으로 하면, 충분한 미결정을 얻을 수 없게 되는 것을 고려하면, 제 2 도전성 산화층(11b)이 되는 IrOy막의 적정한 성막 온도는 50℃ 이상 75℃ 이하의 범위 내의 온도가 된다. 게다가, 여러가지 성막 장치의 사양(仕樣)이 다르고, 귀금속 산화물의 결정화 온도가 다른 것도 고려하면, 당해 적정한 성막 온도는 30℃ 이상 90℃ 이하의 범위의 온도라고 결론지을 수 있다.
상기의 사전 조사의 결과에 입각하여, 예를 들면, 스퍼터링법에 의해, 제 1 도전성 산화층(11a) 위에 IrOy막을 막두께 30nm∼50nm으로 퇴적하고, 제 2 도전성 산화층(11b)을 형성한다. 이 때, 성막 온도를 30℃ 이상 100℃ 이하, 바람직하게는 50℃ 이상 75℃ 이하의 범위 내의 온도로 하여, 성막의 시점에서 IrOy가 미결정 화되도록 제어한다. 성막 가스로서 Ar 및 O2을 사용하여, 성막 가스에서의 O2의 비율이 제 1 도전성 산화층(11a)보다 높아지도록(제 1 도전성 산화층(11a)의 형성시보다도 산화의 비율이 높아지도록), 성막 가스의 유량을, 예를 들면, Ar:100sccm, O2:100sccm으로 한다. 또한, 스퍼터링 파워를 예를 들면, 1kW정도로 한다. 이 때, 제 2 도전성 산화층(11b)에는 이상 산화가 생기지 않고, 조성이 균일한 미결정 상태로 되어 이루어지는 IrOy가 얻어진다.
이어서, 제 2 도전성 산화층(11b) 위에 제 3 도전성 산화층(11c)을 형성한다.
제 2 도전성 산화층(11b) 위에, 예를 들면, 스퍼터링법에 의해, IrOz막을 막두께 20nm∼50nm으로 퇴적하여, 제 3 도전성 산화층(11c)을 형성한다. 이 때, 성막 온도를 150℃ 이상 400℃ 이하, 예를 들면, 300℃로 하고, 성막의 시점에서 IrOz가 결정화되도록 제어한다. 성막 가스로서 Ar 및 O2를 사용하여, 성막 가스에서의 O2의 비율이 제 2 도전성 산화층(11b)보다 낮아지도록(제 2 도전성 산화층(11b)의 형성시보다도 산화의 비율이 낮아지도록), 성막 가스의 유량을, 예를 들면, Ar:110sccm, O2:90sccm으로 한다. 또한, 스퍼터링 파워를 예를 들면, 1kW 정도로 한다. 이 때, 제 3 도전성 산화층(11c)에는 이상 산화가 생기지 않고, 조성이 균일한 결정 상태로 되어 이루어지는 IrOz가 얻어진다.
여기서, 제 3 도전성 산화층(11c)을 막두께 30nm 이하로 형성하기 위해서는, 성막 가스에서의 O2의 비율을 45% 정도로 하면 좋다. 제 3 도전성 산화층(11c)을 더 두껍게 형성하기 위해서는, O2의 비율을 45%보다 낮게 설정하는 것을 요한다. 예를 들면, IrOz의 표면에 이상 성장이 생기는 일 없이, 제 3 도전성 산화층(11c)을 형성하기 위해서는, O2의 비율을 10%∼50%의 범위 내, 더 바람직하게는 30%∼45%의 범위 내로 설정하면 좋다. 예를 들면, 제 3 도전성 산화층(11c)을 막두께 50nm 정도로 형성하기 위해서는, 성막 가스 중의 O2의 비율을 35% 정도로 한다.
이상에 의해, 강유전체막(10a) 위에, 제 1 도전성 산화층(11a), 제 2 도전성 산화층(11b) 및 제 3 도전성 산화층(11c)이 순차적으로 적층되어 이루어지는 상부 전극막(11A)이 형성된다.
또한, 예를 들면, 도 5의 (a)에 나타낸 바와 같이, 제 3 도전성 산화층(11c) 위에 귀금속, 예를 들면, Ir, Ru 등 또는 당해 귀금속을 포함하는 합금으로 이루어지는 제 4 층(11d)을 퇴적하여 상부 전극막을 형성해도 좋다. 이 경우, 이하의 공정에서 이들을 에칭하여 4층 구조의 상부 전극을 형성하게 된다. 이하의 설명에서는, 제 4 층(11d)을 포함하지 않는 3층 구조의 상부 전극막(11A)을 가공하여 상부 전극을 형성하는 경우를 예시한다.
또한, 강유전체막(10a)의 열처리에 의한 결정화 공정에 대해서는, 상기한 수법 이외에도 이하의 것이 있다.
제 1 수법으로서는, 도 4의 (b)에 나타낸 공정에서, Ar 및 O2을 함유하는 분 위기 중에서 650℃ 이하, 예를 들면, 560℃에서 제 1 열처리(RTA)를 행하고, 제 1 도전성 산화층(11a)을 형성한 후에, 산소 분위기 중에서 제 1 열처리보다도 고온, 예를 들면, 650℃∼750℃(예를 들면, 725℃)에서 제 2 열처리(RTA)를 행하여, 강유전체막(10a)을 완전히 결정화한다. 여기서, 제 1 도전성 산화층(11a)을 형성할 때에는, 실온 성막의 경우, 성막 가스의 유량을 예를 들면, Ar:100sccm, O2:56sccm, 스퍼터링 파워를 2kW로 한다. 고온 성막의 경우, 예를 들면, 성막 온도가 300℃에서 Ar:140sccm, O2:60sccm, 스퍼터링 파워를 1kW로 한다. 상기의 열처리는, 강유전체막(10a)이 완전히 결정화되는 동시에, 강유전체막(10a)과 제 1 도전성 산화층(11a)의 계면이 평탄화된다. 이 제 1 수법에 의해, 강유전체 커패시터 구조의 저전압 동작 및 스위칭 전하량을 향상시킬 수 있다.
제 2 수법으로서는, 강유전체막(10a)을 형성한 후, 제 1 방법과 마찬가지로 제 1 열처리를 행하고, 이어서 강유전체막(10a)보다도 얇은 비정질 강유전체막(도시 생략)을 형성한다. 그 후, 제 1 수법과 마찬가지로, 제 1 도전성 산화층(11a)을 형성한 후에 제 2 열처리를 행한다. 이 제 2 수법에 의하면, 강유전체 커패시터 구조의 저전압 동작 및 스위칭 전하량이 향상하는 것에 더하여, 강유전체 커패시터 구조의 누설 전류를 저감할 수 있다.
제 3 수법으로서는, 제 1 열처리를 요하지 않고 강유전체막(10a)이 결정화되어 있는 경우에, 그대로 얇은 비정질 강유전체막 및 제 1 도전성 산화층(11a)을 형성한다.
제 4 수법으로서는, 강유전체막(10a)을 결정화, 또는 강유전체막(10) 및 얇은 비정질 강유전체막을 결정화하여, 제 2 도전성 산화층(11b)을 형성한 후에, 재차 650℃∼750℃, 예를 들면, 700℃의 열처리(RTA)를 행한다. 이 수법에 의하면, 후술하는 상부 전극(11)과 강유전체막(10)의 밀착성이 향상되는 동시에, 상부 전극(11)의 결정 상태를 더 좋게 할 수 있다.
또한, 본 실시예에서는, 상부 전극막(11A)을 구성하는 제 1 도전성 산화층(11a), 제 2 도전성 산화층(11b) 및 제 3 도전성 산화층(11c)을 이리듐 산화물로 형성한 예를 나타내고 있지만, 본 발명에서는, 이것에 한정되는 것이 아니라, 각 층(11a∼11c)에, 예를 들면, 백금 산화물, 루테늄 산화물, 스트론튬·루테늄 산화물, 로듐 산화물, 레늄 산화물, 오스뮴 산화물 및 팔라듐 산화물로 이루어지는 군으로부터 선택된 적어도 1종의 산화물로 구성된 막을 적용하는 것도 가능하다. 이 경우, 백금(Pt), 루테늄(Ru), 스트론튬(Sr) 및 루테늄, 로듐(Rh), 레늄(Re), 오스뮴(Os) 및 팔라듐(Pd)으로 이루어지는 군으로부터 선택된 적어도 1종의 귀금속 원소를 포함하는 타깃을 사용한 스퍼터링을, 당해 귀금속 원소의 산화가 생기는 조건하에서 행하는 형태를 채용한다.
이 경우, 제 1 도전성 산화층(11a)의 금속 원소(M1)와 제 2 도전성 산화층(11b)의 금속 원소(M2)를 다른 것으로 하거나, 제 1 도전성 산화층(11a)의 금속 원소(M1)와 제 3 도전성 산화층(11c)의 금속 원소(M3)를 다른 것으로 하거나, 제 1∼제 3 도전성 산화층(11a∼11c)의 각 금속 원소 중 2종을 동일하게 하고, 다른 1 종을 다른 것으로 하는 등, 여러가지 조합이 고려된다.
다음에, 반도체 기판(1)의 배면 세정을 행한 후, 하부 전극막(11A)을 에칭 가공함으로써, 도 5의 (b)에 나타낸 바와 같이, 제 1∼제 3 도전성 산화층(11a∼11c)이 적층되어 이루어지는 상부 전극(11)을 형성한다. 그 후, O2 분위기 중에서, 온도 650℃ 정도, 60분간 정도의 회복 어닐링 처리를 행한다. 이 열처리는, 상부 전극(11)을 형성할 때에, 강유전체막(10a)이 받은 물리적인 대미지(damage) 등을 회복시키기 위함이다.
다음에, 도 5의 (c)에 나타낸 바와 같이, 강유전체막(10a)의 패터닝을 행함으로써, 강유전체 커패시터의 커패시터막이 되는 강유전체막(10)을 형성한다. 그 후, 이후에 형성되는 Al2O3막의 박리 방지용의 산소 어닐링을 행한다.
다음에, 도 6의 (a)에 나타낸 바와 같이, 스퍼터링법에 의해, 보호막으로서 Al2O3막(12)을 전체면에 형성한다. 그 후, 스퍼터링에 의한 손상을 완화하기 위해서, 산소 어닐링을 행한다. 이 Al2O3막(12)에 의해, 외부로부터의 수소의 강유전체 커패시터 구조에의 침입이 방지된다.
다음에, 도 6의 (b)에 나타낸 바와 같이, Al2O3막(12) 및 하부 전극막(9a)의 패터닝을 행함으로써, 하부 전극(9)을 형성한다. 그 후, 이후에 형성하는 Al2O3막의 박리 방지용의 산소 어닐링을 행한다.
다음에, 도 6의 (c)에 나타낸 바와 같이, 스퍼터링법에 의해, 보호막으로서 Al2O3막(13)을 전체면에 형성한다. 그 후, 커패시터 누설을 저감시키기 위해서, 산소 어닐링을 행한다.
다음에, 도 7의 (a)에 나타낸 바와 같이, HDP-CVD(고밀도 플라스마 CVD)법에 의해, 층간 절연막(14)을 전체면에 형성한다. 층간 절연막(14)의 막두께는, 예를 들면, 1.5㎛ 정도로 한다.
다음에, 도 7의 (b)에 나타낸 바와 같이, CMP(화학 기계적 연마)법에 의해, 층간 절연막(14)의 평탄화를 행한다. 그 후, N2O 가스를 사용한 플라스마 처리를 행한다. 이 결과, 층간 절연막(14)의 표층부가 약간 질화되어, 그 내부에 수분이 침입하기 어려워진다. 또한, 이 플라스마 처리는, N 또는 O의 적어도 한쪽이 포함된 가스를 이용하여 행해지면 유효적이다. 계속해서, MOSFET(100)의 고농도 확산층(23)까지 도달하는 비어홀(15z)을, 층간 절연막(14), Al2O3막(13), Al2O3막(8b), 실리콘 산화막(8a) 및 실리콘산 질화막(7)에 형성한다. 그 후, 비어홀(15z) 내에, 스퍼터링법에 의해, Ti막 및 TiN막을 연속해서 적층함으로써, 당해 비어홀(15z)의 내벽에 글루막(15a)을 형성한다. 계속해서, CVD법에 의해, 당해 비어홀(15z) 내를 채우는데 충분한 막두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(14)의 표면이 노출될 때까지 W막의 평탄화를 행함으로써, 비어홀(15z) 내에 W 플러그(15)를 형성한다.
다음에, 도 7의 (c)에 나타낸 바와 같이, W 플러그(15)의 산화 방지막으로서 SiON막(16)을, 예를 들면, 플라스마 증속 CVD법에 의해 형성한다.
다음에, 도 8의 (a)에 나타낸 바와 같이, 에칭을 행함으로써, 상부 전극(11)까지 도달하는 비어홀(17y) 및 하부 전극(9)까지 도달하는 비어홀(17z)을, SiON막(16), 층간 절연막(14), Al2O3막(13) 및 Al2O3막(12)에 형성한다. 그 후, 당해 에칭의 영향에 의한 강유전체막(10)의 손상을 회복시키기 위해서, 산소 어닐링을 행한다.
다음에, 도 8의 (b)에 나타낸 바와 같이, 우선, SiON막(16)을, 에치백에 의해 전체면에 걸쳐 제거함으로써, W 플러그(15)의 표면을 노출시킨다. 계속해서, 비어홀(17y) 내 및 비어홀(17z) 내에, 스퍼터링법에 의해, Ti막 및 TiN막을 연속해서 적층함으로써, 당해 각 비어홀의 내벽에 글루막(17a)을 형성한다. 계속해서, CVD법에 의해, 당해 각 비어홀(17y, 17z) 내를 채우는데 충분한 막두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(14)의 표면이 노출될 때까지 W막의 평탄화를 행함으로써, 비어홀(17y) 내 및 비어홀(17z) 내에, W 플러그(17)를 형성한다.
다음에, 도 8의 (c)에 나타낸 바와 같이, 글루막(18a), 배선막(18) 및 글루막(18b)으로 이루어지는 금속 배선층을 형성한다.
구체적으로, 우선, 전체면에, 예를 들면, 스퍼터링법에 의해, 막두께 60nm 정도의 Ti막, 막두께 30nm 정도의 TiN막, 막두께 360nm 정도의 AlCu 합금막, 막두께 5nm 정도의 Ti막 및 막두께 70nm 정도의 TiN막을 순차적으로 적층한다. 이어서, 포토리소그래피 기술을 이용하여, 당해 적층막을 소정 형상으로 패터닝하고, 각 W 플러그(15, 17) 위에, Ti막 및 TiN막으로 이루어지는 글루막(18a)과, AlCu 합 금막으로 이루어지는 배선막(18)과, Ti막 및 TiN막으로 이루어지는 글루막(18b)으로 이루어지는 금속 배선층이 형성된다. 이 때, W 플러그(15)와 접속하는 금속 배선층과, 상부 전극(11)과 접속하는 금속 배선층 또는 하부 전극(9)과 접속하는 금속 배선층은 배선막(18)의 일부에서 서로 접속된다.
그 후, 또한 층간 절연막의 형성, 콘택트 플러그의 형성 및 아래부터 제 2 층째 이후의 배선의 형성 등을 행한다. 그리고, 예를 들면, TEOS(tetraethyl orthosilicate) 산화막 및 SiN막으로 이루어지는 커버막을 형성하고, 하부 전극(9), 강유전체막(10) 및 상부 전극(11)을 구비하는 강유전체 커패시터 구조를 갖는 본 실시예에 따른 강유전체 메모리를 완성시킨다.
여기서, 하부 전극막(11A)을 구성하는 제 1∼제 3 도전성 산화층(11a∼11c)에 관하여, 각각의 산화도에 대해서 조사했다. 구체적으로는, IrOx막, IrOy막, IrOz막에 대해서, 화학량론 조성 IrO2(x, y, z=2)을 기준으로 한 산화의 정도를, 고분해능력 RBS(루더포드 후방 산란, Rutherford Back-scattering Spectrometry) 분석 장치를 이용하여 측정했다. 측정 결과를 이하의 표 1에 나타낸다.
[표 1]
| 도전성 산화막 | 성막온도 | 성막가스 Ar:O2(Sccm) | HRBS 결과 x(IrOx) |
| IrOx | 20℃ | 100:52 | 1.20 |
| IrOx | 20℃ | 100:59 | 1.50 |
| IrOx | 300℃ | 140:60 | 1.92 |
| IrOy | 20℃ | 100:100 | 2.10 |
| IrOy | 60℃ | 100:100 | 2.10 |
| IrOz | 300℃ | 120:80 | 2.02 |
| IrOz | 300℃ | 110:90 | 2.04 |
표 1에서 알 수 있는 바와 같이, IrOx막보다도 IrOy막쪽이 산화의 비율이 높 고, 특히 IrOy막은, 거의 이상적인 화학량론 조성을 갖고 있다. 결정 상태의 도전성 산화층은, 미결정 상태의 도전성 산화층보다도 이상 성장하기 쉽다. 이 이상 성장은 성막 온도, 성막시의 투입 파워, 막두께에 의존한다. 고온으로 성막하는 경우에는, 막이 완전히 결정화된다. 단, 결정화되는 동시에, 표면에 이상 성장이 생겨버린다.
실험 결과로부터, 성막 온도 300℃, 스퍼터링 파워 1kW로 막두께 50nm 정도의 산화 이리듐막을 성막하는 경우에는, 성막 가스에서의 O2의 비율을 35% 이상으로 하면, 막 표면에 이상 성장은 보이지 않는다. 막두께 25nm 정도의 산화 이리듐막을 성막하는 경우에는, 성막 가스에서의 O2의 비율을 45% 이하로 하면, 막 표면에 이상 성장은 보이지 않는다. 또한, 성막시의 투입 파워가 낮은 경우, 성막 시간이 길어져, 얻어지는 막의 산화도가 높아지고, 이상 성장도 하기 쉬워진다. 반대로, 성막시의 투입 파워가 높아지면, 얻어지는 막의 산화도가 낮아져, 이상 성장하기 어려워진다.
한편, 성막 온도가 낮은 경우, 예를 들면, 60℃에서 미결정 상태의 산화 이리듐막을 성막하는 경우에는, 막두께를 150nm으로 형성해도, 성막 가스에서의 O2의 비율이 50%라도 표면에 이상 성장이 발생하지 않는다. 공정 열화를 방지하기 위해서는, 상부 전극으로서, 재료에 사용하는 도전성 산화물의 산화도가 높고, 또한 막의 이상 성장 및 막중 빈 구멍이 발생하지 않는 것이 필요하다. 또한, 산화 이리듐막의 결정 입경(粒徑)은 성막 조건에 따라 변화된다. 고온의 성막 온도에서 산 화도가 낮은 경우, 매우 작은 돌담 형상 또는 기둥 형상이 된다. 산화도가 높아지면, 결정 입경이 커진다. 한편, 저온에서 성막한 산화 이리듐막은 균일한 미결정이고, 그 후의 열처리에 의해, 기둥 형상의 결정 입자가 된다. 그 결정 입경도 고온에 의한 것보다도 크다. 즉, 본 실시예에서는, 상부 전극(11)을 구성하는 제 1∼제 3 도전성 산화층(11a∼11c)의 결정 입경은, 이 순서대로 소, 대, 중이 된다.
본 실시예에서는, 상술한 바와 같이, 제 1 도전성 산화층(11a) 위에, 이것보다도 산화도가 높은 제 2 도전성 산화층(11b) 및 결정화되어 있는 제 3 도전성 산화층(11c)을 형성하고, 또한, 경우에 따라 귀금속막을 형성하는 구성을 취한다. 이 구성에 의해, 상부 전극(11)에서는, 이상한 결정 성장의 발생이 억제된다. 이 방법에 의해 형성된 강유전체 커패시터 구조는, 강유전체막(10)과 상부 전극막(11)에서 반응하기 어려워, 계면층의 생성이 억제되는 데다가, 거대 결정의 성장이 억제되기 때문에, 이후의 환원 분위기 중에서의 열처리에서도 수소의 확산이 생기기 어려워, 강유전체막이 환원되기 어렵다. 따라서, 양호한 커패시터 특성을 얻을 수 있다.
일반적으로, 금속 상태의 Ir이나 Pt는, 수소 촉매로서 작용하는 것이 주지이다. 즉, 금속 상태의 Ir이나 Pt와 접촉하면 수소는 활성화된다. 단일막의 Ir이나 Pt는, 이것을 상부 전극으로 사용한 경우, 커패시터의 공정 열화를 야기하기 쉬워지기 때문에, 사용할 수 없다. 상기의 제 1 도전성 산화층 위에 직접적으로 금속 상태의 Ir이나 Pt를 형성하면, 상부 전극에서도 마찬가지로 공정 열화가 생기기 쉬워진다. 예를 들면, 3층 배선을 형성한 후의 강유전체 커패시터 구조의 스위칭 전 하량은, 배선하기 전의 50% 이하가 된다. 이것은, 제 1 도전성 산화층인 IrOx막(x=1.3∼1.8) 중에서는, 조성 파라미터(x)의 값이 화학량론 조성 x=2.0보다도 작기 때문에 산소 결손이 생기고 있어, 산화물 성분과 금속 성분이 혼재하고 있다. 층간 절연막의 형성 공정이나 배선의 형성 공정에서 생기는 수소가 활성화되어 버려, 이러한 활성화된 수소에 의해 커패시터 특성이 열화되어 버린다.
한편, 화학량론 조성에 가까운 제 2 및 제 3 도전성 산화층의 IrOy막, IrOz막(y, z≒2) 중에는, 산소 결손이 적어 금속 Ir성분이 거의 포함되어 있지 않기 때문에, 수소가 활성화되기 어렵고, 강유전체 커패시터 구조상에 다층 배선 구조를 형성한 후라도, 커패시터 특성이 열화되지 않아 고수준으로 유지된다고 고려된다.
즉, 본 실시예에 의하면, 상부 전극과 강유전체막의 계면 상태를 개선하고, 또한, 공정 열화를 개선할 수 있다. 이 결과, 반전 전하량을 향상시키고, 항 전압을 저감하여, 피로 내성 및 임프린트 내성이 향상된다. 그리고, 이러한 강유전체 커패시터 구조는, 차세대의 저전압으로 동작하는 강유전체 메모리에 적용하기에 매우 적합하다.
(제 2 실시예)
다음에, 본 발명의 제 2 실시예에 관하여 설명한다.
제 1 실시예에서는, 플래너형의 강유전체 메모리에 관하여 설명했지만, 제 2 실시예에서는, 강유전체 커패시터의 상부 전극의 전기적 접속을 상방으로부터 취하고, 강유전체 커패시터의 하부 전극의 전기적 접속을 하방으로부터 취하는 스택형의 강유전체 메모리에 관하여 설명한다. 단, 여기서는, 강유전체 메모리의 단면 구조에 대해서는, 그 제조 방법과 함께 설명하기로 한다.
도 9∼도 13은, 제 2 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타낸 단면도이다.
제 2 실시예에서는, 우선, 도 9의 (a)에 나타낸 바와 같이, 반도체 기판(61)에 소자 분리 절연막(62)과, 예를 들면, p웰(91)을 형성하고, 또한, 반도체 기판(61) 위에, MOSFET(101, 102)를 형성하는 동시에, 각 MOSFET를 덮는 SiON막(67)을 형성한다.
구체적으로는, 우선, Si 기판 등의 반도체 기판(61)의 소자 분리 영역에, 예를 들면, STI(Shallow Trench Isolation)법에 의해, 소자 분리 절연막(62)을 형성하여, 소자 형성 영역을 획정한다. 계속해서, 반도체 기판(61)의 소자 형성 영역의 표면에, 예를 들면, 붕소(B)를, 예를 들면, 에너지 300keV, 도스량 3.0×1013cm-2의 조건으로 이온 주입하여, p웰(91)을 형성한다. 이어서, 반도체 기판(61) 위에, 예를 들면, 열산화법에 의해, 막두께 3nm 정도의 실리콘 산화막을 형성한다. 이어서, 실리콘 산화막 위에, CVD법에 의해, 막두께 180nm 정도의 다결정 실리콘막을 형성한다. 이어서, 다결정 실리콘막 및 실리콘 산화막을, 소자 형성 영역에만 남기는 패터닝을 행하고, 실리콘 산화막으로 이루어지는 게이트 절연막(63)과, 다결정 실리콘막으로 이루어지는 게이트 전극(64)을 형성한다.
이어서, 게이트 전극(64)을 마스크로 하여, 반도체 기판(61)의 표면에, 예를 들면, 인(P)을, 예를 들면, 에너지 13keV, 도스량 5.0×1014cm-2의 조건으로 이온 주 입하여, n-형의 저농도 확산층(92)을 형성한다. 이어서, 전체면에, CVD법에 의해, 막두께 300nm 정도의 SiO2막을 형성한 후, 이방성 에칭을 행하고, 당해 SiO2막을 게이트 전극(64)의 측벽에만 남기고, 사이드 월(66)을 형성한다.
이어서, 게이트 전극(64) 및 사이드 월(66)을 마스크로 하여, 반도체 기판(61)의 표면에, 예를 들면, 비소(As)를, 에너지 10keV, 도스량 5.0×1014cm-2의 조건으로 이온 주입하여, n+형의 고농도 확산층(93)을 형성한다.
이어서, 전체면에, 스퍼터링법에 의해, 예를 들면, Ti막을 퇴적한다. 그 후, 온도 400℃ 내지 900℃의 열처리를 행함으로써, 게이트 전극(64)의 다결정 실리콘막과 Ti막이 실리사이드 반응하여, 게이트 전극(64)의 상면에 실리사이드층(65)이 형성된다. 그 후, 플루오르산 등을 이용하여, 미반응의 Ti막을 제거한다. 이에 따라, 반도체 기판(61) 위에, 게이트 절연막(63), 게이트 전극(64), 실리사이드층(65), 사이드 월(66) 및 저농도 확산층(92) 및 고농도 확산층(93)으로 이루어지는 소스/드레인 확산층을 구비한 MOSFET(101, 102)가 형성된다. 또한, 본 실시예에서는, n채널형의 MOSFET의 형성을 예로 하여 설명을 했지만, p채널형의 MOSFET를 형성하도록 해도 좋다. 이어서, 전체면에, 플라스마 CVD법에 의해, 막두께 200nm 정도의 SiON막(67)을 형성한다.
다음에, 도 9의 (b)에 나타낸 바와 같이, 플라스마 CVD법에 의해, SiON막(67) 위에, 막두께가 1000nm 정도의 실리콘 산화막을 퇴적한 후, 이것을 CMP법에 의해 평탄화하고, 실리콘 산화막으로 이루어지는 층간 절연막(68)을, 막두께 700nm 정도로 형성한다. 이어서, 각 MOSFET의 고농도 확산층(93)까지 도달하는 비어홀(69z)을, 예를 들면, 0.25㎛ 정도의 직경으로 층간 절연막(68) 및 SiON막(67)에 형성한다. 그 후, 비어홀(69z) 내에, 스퍼터링법에 의해, Ti막을 막두께 30nm 정도, TiN막을 막두께 20nm 정도로 연속해서 적층함으로써, 글루막(69a)을 형성한다. 이어서, 또한, CVD법에 의해, 당해 각 비어홀(69z) 내를 채우는데 충분한 막두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(68)의 표면이 노출될 때까지 W막의 평탄화를 행함으로써, 비어홀(69z) 내에 W 플러그(69b, 69c)를 형성한다. 여기서, W 플러그(69b)는 각 MOSFET의 소스/드레인 확산층 중 한쪽과 접속하는 것이고, W 플러그(69c)는 다른 쪽과 접속하는 것이다.
다음에, 도 9의 (c)에 나타낸 바와 같이, 전체면에, 플라스마 CVD법에 의해, 막두께 130nm 정도의 산화 방지막이 되는 SiON막(70)을 형성한다. 이어서, SiON막(70) 위에, TEOS를 원료로 한 플라스마 CVD법에 의해, 막두께 300nm 정도의 실리콘 산화막으로 이루어지는 층간 절연막(71)을 형성한다. 이어서, W 플러그(69b)의 표면을 노출시키는 비어홀(72z)을, 예를 들면, 0.25㎛ 정도의 직경으로 층간 절연막(71) 및 SiON막(70)에 형성한다. 그 후, 비어홀(72z) 내에, 스퍼터링법에 의해, Ti막을 막두께 30nm 정도, TiN막을 막두께 20nm 정도로 연속해서 적층함으로써, 글루막(72a)을 형성한다. 이어서, 또한, CVD법에 의해, 당해 각 비어홀(72z) 내를 채우는데 충분한 막두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(71)의 표면이 노출될 때까지 W막의 평탄화를 행함으로써, 비어홀(72z) 내에 W 플러그(72b)를 형성한다.
그 후, 층간 절연막(71)의 표면을 NH3(암모니아) 플라스마로 처리하고, 층간 절연막(71)의 표면의 산소 원자에 NH기를 결합시킨다. 이 암모니아 플라스마 처리는, 예를 들면, 반도체 기판(61)에 대해서 약 9mm(350mils) 이간된 위치에 대향 전극을 갖는 평행 평판형의 플라스마 처리 장치를 이용하여, 압력 266Pa(2Torr) 정도, 기판 온도 400℃ 정도로 유지된 처리 용기 중에, 암모니아 가스를 유량 350sccm 정도로 공급하고, 반도체 기판(61)에 13.56MHz 정도의 고주파를 전력 100W정도, 또한, 상기 대향 전극에 350kHz 정도의 고주파를 전력 55W 정도, 각각 60초간 정도로 공급함으로써 행해진다.
다음에, 도 10의 (a)에 나타낸 바와 같이, 층간 절연막(71) 및 W 플러그(72b) 위에, TiN막(73)을 형성한다.
구체적으로는, 우선, 전체면에, 예를 들면, 반도체 기판(61)과 타깃 사이의 거리를 60mm 정도로 설정한 스퍼터링 장치를 이용하여, 압력 0.15Pa 정도의 Ar 분위기하에서, 기판 온도 20℃ 정도, DC 전력 2.6kW 정도를 7초간 정도 공급하는 스퍼터링에 의해, Ti막을 형성한다. 이 Ti막은, 암모니아 플라스마 처리된 층간 절연막(71) 위에 형성되어 있기 때문에, 그 Ti원자가 층간 절연막(71)의 산소 원자에 포획되는 일 없이, 층간 절연막(71)의 표면을 자유로게 이동할 수 있고, 그 결과, 결정면이 (002)면에 배향한 자기 조직화된 Ti막이 된다. 이어서, 이 Ti막에 대해서, 질소 분위기 중에서, 온도 650℃ 정도, 시간 60초 정도의 RTA 처리를 행함으로 써, TiN막(73)을 형성한다. 여기서, TiN막(73)은 그 결정면이 (111)면에 배향한 것이 된다.
이어서, 도 10의 (b)에 나타낸 바와 같이, TiN막(73) 위에, Ti 및 Al을 합금화한 타깃을 사용한 반응성 스퍼터링법에 의해, 막두께 100nm 정도의 TiAlN막(74a)을 형성한다. 이 TiAlN막(74a)은, 예를 들면, Ar이 유량 40sccm 정도, 또한, 질소가 유량 10sccm 정도인 혼합 분위기 중에서, 압력 253.3Pa 정도, 기판 온도 400℃ 정도, 전력 1.0kW 정도의 조건에 의한 스퍼터링법에 의해 형성된다. 이 TiAlN막(74a)은 하부 전극의 하층막으로서 기능하는 것이다. 이어서, TiAlN막(74a) 위에, 예를 들면, Ar 분위기 중에서, 압력 0.11Pa 정도, 기판 온도 500℃ 정도, 전력 0.5kW 정도의 조건에 의한 스퍼터링법에 의해, 막두께 100nm 정도의 Ir막(74b)을 형성한다. 이 Ir막(74b)은 하부 전극의 상층막으로서 기능하는 것이다. 또한, 이 Ir막(74b) 대신에 Pt 등의 금속, 또는 PtO, IrOx, SrRuO3 등의 도전성 산화물을 사용할 수도 있다. 또한, 하부 전극을 구성하는 막으로서는, 금속 또는 금속 산화물의 적층막으로 할 수도 있다.
다음에, 도 10의 (c)에 나타낸 바와 같이, Ir막(74b) 위에, MO-CVD법에 의해, 커패시터막이 되는 강유전체막(75A)을 형성한다. 구체적으로, 본 실시예의 강유전체막(75A)은 2층 구조를 갖는 PZT막(제 1 PZT막(75a) 및 제 2 PZT막(75b))으로 형성된다.
더 구체적으로는, 우선, Pb(DPM)2, Zr(dmhd)4 및 Ti(O-iOr)2(DPM)2를, 각각 THF(Tetra Hydro Furan: C4H8O) 용매 중에 모두 농도 0.3mol/l 정도로 용해하여, Pb, Zr 및 Ti의 각 액체 원료를 형성한다. 또한, MO-CVD 장치의 기화기(氣化器)에 유량 0.474ml/분 정도의 THF 용매와 함께, 이들의 액체 원료를 각각, 0.326ml/분 정도, 0.200ml/분 정도 및 0.200ml/분 정도의 유량으로 공급하여 기화시킴으로써, Pb, Zr 및 Ti의 원료 가스를 형성한다. 그리고, MO-CVD 장치에서, 압력 665Pa(5Torr) 정도, 기판 온도 620℃ 정도의 조건하에서, Pb, Zr 및 Ti의 원료 가스를, 620초간 정도 공급함으로써, Ir막(74b) 위에, 막두께 100nm 정도의 제 1 PZT막(75a)을 형성한다.
이어서, 산소를 포함하는 분위기 중에서, 600℃∼620℃에서 60초간 정도의 열처리를 행하는 것이 바람직하다. 이 열처리에 의해, 제 1 PZT막(75a)의 표면에 존재하는 흡착 불순물이 비산하여 제거된다. 이 열처리에 의해, 커패시터 특성을 더욱 향상시킬 수 있다.
이어서, 전체면에, 예를 들면, 스퍼터링법에 의해, 막두께 1nm 내지 30nm, 본 실시예에서는 20nm 정도의 비정질 상태의 제 2 PZT막(75b)을 형성한다. 또한, 제 2 PZT막(75b)을 MO-CVD법으로 형성하는 경우에는, 납(Pb) 공급용의 유기 소스로서, Pb(DPM)2(Pb(C11H19O2)2)을 THF액에 용해시킨 재료가 사용된다. 또한, 지르코늄(Zr) 공급용의 유기 소스로서, Zr(DMHD)4(Zr((C9H15O2)4)을 THF액에 용해시킨 재료가 사용된다. 또한, 티탄(Ti) 공급용의 유기 소스로서, Ti(O-iPr)2(DPM)2(Ti(C3H7O)2(C11H19O2)2)을 THF액에 용해시킨 재료가 사용된다.
또한, 본 실시예에서는, 강유전체막(75A)의 형성을, MO-CVD법 및 스퍼터링법에 의해 행하도록 하고 있지만, 이것에 한정되는 것이 아니라, 예를 들면, 졸-겔법, 유기 금속 분해법, CSD법, 화학 기상 증착법 또는 에피택셜 성장법에 의해 형성하는 것도 가능하다.
다음에, 도 11의 (a)에 나타낸 바와 같이, 강유전체막(75A) 위에 상부 전극막(76A)을 형성한다.
상부 전극막(76A)은, 화학량론 조성이 조성 파라미터(x1)를 사용하여 화학식 M1Ox1로 표시되고, 실제의 조성이 조성 파라미터(x2)를 사용하여 화학식 M1Ox2로 표시되는 산화물로 이루어지는 제 1 도전성 산화층(76a)과, 제 1 도전성 산화층(76a) 위에 형성되어 있고, 화학량론 조성이 조성 파라미터(y1)를 사용하여 화학식 M2Oy1로 표시되고, 실제의 조성이 조성 파라미터(y2)를 사용하여 화학식 M2Oy2로 표시되는 산화물로 이루어지는 제 2 도전성 산화층(76b)과, 제 2 도전성 산화층(76b) 위에 형성되어 있고, 화학량론 조성이 조성 파라미터(z1)를 사용하여 화학식 M3Oz1로 표시되고, 실제의 조성이 조성 파라미터(z2)를 사용하여 화학식 M3Oz2로 표시되는 산화물로 이루어지는 제 3 도전성 산화층(76c)을 가지고 구성된다. 여기서, 제 2 도전성 산화층(76b)은 제 1 및 제 3 도전성 산화층(76a, 76c)보다도 산화의 비율이 높게 구성되어, 조성 파라미터 x1, x2, y1, y2, z1 및 z2의 사이에는, y2/y1>x2/x1, y2/y1>z2/z1 및 z2/z1≥x2/x1의 관계가 성립하는 것이다. 본 실시예에서는, M1, M2, M3을 모두 Ir로 하여, 예를 들면, x2가 1.9 정도, y2가 2.1 정도, z2가 2.0 정도가 되는 경우에 관하여 예시한다(또한, 이들의 값은 HRBS 분석의 결과임.). 이 경우, x1, y1, z1=2가 된다. 이하에서는 기재의 편의상, x2, y2, z2를 각각 x, y, z로 기재하기로 한다.
상부 전극막(76A)의 형성에 있어서는, 우선, 강유전체막(75A) 위에 제 1 도전성 산화층(76a)을 형성한다.
강유전체막(75A) 위에, 예를 들면, 스퍼터링법에 의해, 성막한 시점에서 결정화되어 이루어지는 IrOx막을 막두께 20nm∼70nm, 예를 들면, 25nm 정도로 퇴적하여, 제 1 도전성 산화층(76a)을 형성한다. 예를 들면, 이 때의 성막 온도를 300℃로 하여, 성막 가스로서 Ar 및 O2를 사용하고, 성막 가스의 유량을, 예를 들면, Ar:140sccm, O2:60sccm으로 한다. 또한, 스퍼터링 파워를 예를 들면, 1kW 정도로 한다.
이어서, Ar 및 O2를 함유하는 분위기(예를 들면, Ar:2000sccm, O2:20sccm) 중에서, 예를 들면, 725℃에서 60초간의 RTA를 행한다. 이 열처리에 의해, 강유전체막(75A)을 완전히 결정화시키는 동시에, 제 1 도전성 산화층(76a)이 성막시에 받은 플라스마 대미지를 회복할 수 있어, 강유전체막(75A) 중의 산소 결손이 보상된다.
이어서, 제 1 도전성 산화층(76a) 위에 제 2 도전성 산화층(76b)을 형성한 다.
예를 들면, 스퍼터링법에 의해, 제 1 도전성 산화층(76a) 위에 IrOy막을 막두께 100nm∼150nm으로 퇴적하여, 제 2 도전성 산화층(76b)을 형성한다. 이 때, 성막 온도를 30℃ 이상 100℃ 이하, 바람직하게는 50℃ 이상 75℃ 이하의 범위 내의 온도로 하여, 성막의 시점에서 IrOy가 미결정화되도록 제어한다. 성막 가스로서 Ar 및 O2를 사용하여, 성막 가스에서의 O2의 비율이 제 1 도전성 산화층(76a)보다 높아지도록(제 1 도전성 산화층(76a)의 형성시보다도 산화의 비율이 높아지도록), 성막 가스의 유량을, 예를 들면, Ar:100sccm, O2:100sccm으로 한다. 또한, 스퍼터링 파워를 예를 들면, 1kW 정도로 한다. 이 때, 제 2 도전성 산화층(76b)에는 이상 산화가 생기지 않고, 조성이 균일한 미결정 상태로 되어 이루어지는 IrOy가 얻어진다.
이 때, 공정 열화를 억제하기 위해서, 제 2 도전성 산화층(76b)의 IrOy를 IrO2의 화학량론 조성에 가까운 조성이 되도록 형성하는 것이 바람직하다. 이 구성에 의해, 수소에 대해서 촉매 작용을 일으키지 않고, 강유전체막(75A)이 수소 래디컬에 의해 환원되어 버리는 문제가 억제되어, 강유전체 커패시터 구조의 수소 내성이 향상된다.
이어서, Ar 및 O2를 함유하는 분위기(예를 들면, Ar:2000sccm, O2:20sccm) 중에서, 예를 들면, 700℃에서 60초간의 RTA를 행한다. 이 열처리에 의해, 강유전체막(75A), 제 1 도전성 산화층(76a) 및 제 2 도전성 산화층(76b)의 밀착성을 향상 시키는 동시에, 제 2 도전성 산화층(76b)의 결정성이 보다 안정화되어, 산소 결손 등의 결함을 억제할 수 있다.
이어서, 제 2 도전성 산화층(76b) 위에 제 3 도전성 산화층(76c)을 형성한다.
제 2 도전성 산화층(76b) 위에, 예를 들면, 스퍼터링법에 의해, IrOz막을 막두께 20nm∼100nm으로 퇴적하여, 제 3 도전성 산화층(76c)을 형성한다. 이 때, 성막 온도를 150℃ 이상 500℃ 이하, 예를 들면, 300℃로 하여, 성막의 시점에서 IrOz가 결정화되도록 제어한다. 성막 가스로서 Ar 및 O2를 사용하여, 성막 가스에서의 O2의 비율이 제 2 도전성 산화층(76b)보다 낮아지도록(제 2 도전성 산화층(76b)의 형성시보다도 산화의 비율이 낮아지도록), 성막 가스의 유량을, 예를 들면, Ar:140sccm, O2:60sccm으로 한다. 또한, 스퍼터링 파워를 예를 들면, 1kW∼2kW 정도로 한다. 이 때, 제 3 도전성 산화층(76c)에는 이상 산화가 생기지 않고, 조성이 균일한 결정 상태가 되어 이루어지는 IrOz가 얻어진다.
이어서, 제 3 도전성 산화층(76c) 위에 귀금속, 예를 들면, Ir, Ru 등 또는 당해 귀금속을 포함하는 합금으로 이루어지는 막두께 50nm∼150nm 정도의 제 4 층 (76d)을 퇴적해도 좋다. 제 4 층(76d)에 의해, 후술하는 상부 전극(76)을 형성할 때의 배선과의 사이의 에칭 대미지가 저감된다. 귀금속으로서 Ir을 사용한 경우, 예를 들면, 성막 온도를 400℃로 하고, 유량이 Ar:199sccm의 성막 가스로 스퍼터링법에 의해 형성한다.
이상에 의해, 강유전체막(75A) 위에, 제 1 도전성 산화층(76a), 제 2 도전성 산화층(76b), 제 3 도전성 산화층(76c) 및 제 4 층(76d)이 순차적으로 적층되어 이루어지는 상부 전극막(76A)이 형성된다.
본 실시예에서는, 상부 전극막(76A)을 구성하는 제 1 도전성 산화층(76a), 제 2 도전성 산화층(76b) 및 제 3 도전성 산화층(76c)을 이리듐 산화물로 형성한 예를 나타내고 있지만, 본 발명에서는, 이것에 한정되는 것이 아니라, 각 층(76a∼76c)에, 예를 들면, 백금 산화물, 루테늄 산화물, 스트론튬·루테늄 산화물, 로듐 산화물, 레늄 산화물, 오스뮴 산화물 및 팔라듐 산화물로 이루어지는 군으로부터 선택된 적어도 1종의 산화물로 구성된 막을 적용하는 것도 가능하다. 이 경우, 백금(Pt), 루테늄(Ru), 스트론튬(Sr) 및 루테늄, 로듐(Rh), 레늄(Re), 오스뮴(Os) 및 팔라듐(Pd)으로 이루어지는 군으로부터 선택된 적어도 1종의 귀금속 원소를 포함하는 타깃을 사용한 스퍼터링을, 당해 귀금속 원소의 산화가 생기는 조건하에서 행하는 형태를 채용한다.
이 경우, 제 1 도전성 산화층(76a)의 금속 원소(M1)와 제 2 도전성 산화층(76b)의 금속 원소(M2)를 다른 것으로 하거나, 제 1 도전성 산화층(76a)의 금속 원소(M1)와 제 3 도전성 산화층(76c)의 금속 원소(M3)를 다른 것으로 하거나, 제 1∼제 3 도전성 산화층(76a∼76c)의 각 금속 원소 중 2종을 동일하게 하고, 다른 1종을 다른 것으로 하는 등, 여러가지 조합이 고려된다.
다음에, 도 11의 (b)에 나타낸 바와 같이, 반도체 기판(61)의 배면 세정을 행한 후, 제 4 막(76d) 위의 강유전체 커패시터 형성 영역만을 덮는 하드마스크(도시 생략)를 형성한다. 여기서, 하드마스크로서는, 예를 들면, 온도 200℃ 정도의 조건에서 막두께 200nm 정도의 질화 티탄막과, 예를 들면, 온도 390℃ 정도의 조건에서 막두께 390nm 정도의 TEOS를 사용한 실리콘 산화막을 순차적으로 형성하고, 이들을 패터닝하여 형성한다.
이어서, 하드마스크를 사용한 에칭에 의해, 강유전체 커패시터 형성 영역 이외의 영역의 상부 전극막(76A), 강유전체막(75A), Ir막(74b), TiAlN막(74a) 및 TiN막(73)을 제거한다. 이에 따라, 강유전체 커패시터 형성 영역에는, TiAlN막(74a) 및 Ir막(74b)으로 이루어지는 하부 전극(74)과, 제 1 PZT막(75a) 및 제 2 PZT막(75b)으로 이루어지는 강유전체막(75)과, 제 1 도전성 산화층(76a), 제 2 도전성 산화층(76b), 제 3 도전성 산화층(76c) 및 제 4 층(76d)으로 이루어지는 상부 전극(76)을 구비하는 강유전체 커패시터 구조가 형성된다. 그 후, 하드마스크를 제거한 후, 산소 분위기에서, 예를 들면, 온도 300℃∼500℃, 시간 30분간∼120분간의 열처리를 행한다.
다음에, 도 12의 (c)에 나타낸 바와 같이, 강유전체 커패시터 구조 및 층간 절연막(71)을 덮도록, Al2O3막(78)을 형성하는 동시에, Al2O3막(78) 위에 층간 절연막(79)을 형성한다.
구체적으로는, 최초로, 스퍼터링법에 의해, 막두께 20nm 정도로 Al2O3막을 퇴적한 후, 온도 600℃의 산소 분위기 중에서의 열처리를 행하여 강유전체 커패시 터 중에 생긴 산소 결손의 회복을 행한다. 이어서, CVD법에 의해, 또한 막두께 20nm 정도의 Al2O3막을 퇴적하여 Al2O3막(78)을 형성한다. 여기서, Al2O3막(78) 대신에, ALD법에 의해 막두께 2nm 정도의 Al2O3막을 형성해도 좋다.
이어서, 강유전체막(75)의 대미지를 회복시키는 목적에서, 산소 함유 분위기 중에서 강유전체막(75)에 대해서 회복 어닐링을 실시한다. 이 회복 어닐링의 조건은 특별히 한정되지 않지만, 본 실시예에서는, 노(爐) 내에서 기판 온도 550℃∼700℃로 하여 행해진다. 강유전체막(75)이 PZT막인 경우, 산소 분위기 중에서 600℃에서 60분간의 어닐링 처리를 행하는 것이 바람직하다. 또한, Al2O3막(78)을 덮도록, CVD법에 의해 Al2O3막(도시 생략)을 예를 들면, 막두께 40nm 정도로 형성해도 좋다.
이어서, 전체면에, 예를 들면, 플라스마 TEOS를 사용한 CVD법에 의해, 막두께 1500nm 정도의 실리콘 산화막을 퇴적하고, 그 후, CMP법에 의해, 당해 실리콘 산화막을 평탄화하여 층간 절연막(79)을 형성한다. 여기서, 층간 절연막(79)으로서 실리콘 산화막을 형성하는 경우에는, 원료 가스로서, 예를 들면, TEOS 가스, 산소 가스 및 헬륨 가스의 혼합 가스를 사용한다. 또한, 층간 절연막(79)으로서, 예를 들면, 절연성을 갖는 무기막 등을 형성하도록 해도 좋다. 그 후, N2O 가스 또는 N2 가스 등을 이용하여 발생시킨 플라스마 분위기에서, 열처리를 행한다. 이 열처리의 결과, 층간 절연막(79) 중의 수분이 제거되는 동시에, 층간 절연막(79)의 막 질이 변화되어, 층간 절연막(79) 중에 수분이 들어가기 어려워진다.
다음에, 도 12의 (a)에 나타낸 바와 같이, 전체면에, 예를 들면, 스퍼터링법 또는 CVD법에 의해, 배리어막이 되는 Al2O3막(80)을, 막두께 20nm∼100nm으로 형성한다. 이 Al2O3막(80)은 평탄화된 층간 절연막(79) 위에 형성되기 때문에, 평탄하게 형성된다. 이어서, 전체면에, 예를 들면, 플라스마 TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 퇴적하고, 그 후, CMP법에 의해, 당해 실리콘 산화막을 평탄화하여, 막두께 800nm∼1000nm의 층간 절연막(81)을 형성한다. 또한, 층간 절연막(81)으로서, SiON막 또는 실리콘 질화막 등을 형성하도록 해도 좋다.
다음에, 우선, 강유전체 커패시터에서의 수소 배리어막인 Ir막(77)의 표면을 노출시키는 비어홀(82z)을, 층간 절연막(81), Al2O3막(80), 층간 절연막(79) 및 Al2O3막(78)에 형성한 후, 온도 550℃ 정도의 산소 분위기 중에서 열처리를 행하고, 당해 비어홀의 형성에 따라 강유전체막(75) 중에 생긴 산소 결손을 회복시킨다. 그 후, 도 12의 (b)에 나타낸 바와 같이, 비어홀(82z) 내에, 예를 들면, 스퍼터링법에 의해 Ti막을 퇴적하고, 이어서, MO-CVD법에 의해 TiN막을 연속해서 퇴적하여, Ti막 및 TiN막의 적층막인 글루막(82a)을 형성한다. 이 경우, TiN막으로부터 탄소 제거를 행할 필요가 있기 때문에, 질소와 수소의 혼합 가스 플라스마 중에서의 처리가 필요하게 되지만, 본 실시예에서는, 강유전체 커패시터에 수소 배리어막이 되는 Ir막(77)을 형성하고 있기 때문에, 강유전체막(75)에 수소가 침입하여 당해 강유전체막(75)을 환원해 버리는 문제는 생기지 않는다.
이어서, CVD법에 의해, 비어홀(82z) 내를 채우는데 충분한 막두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(81)의 표면이 노출될 때까지 W막의 평탄화를 행함으로써, 비어홀(82z) 내에 W 플러그(82b)를 형성한다. 또한, 이어서, W 플러그(69c)의 표면을 노출시키는 비어홀(83z)을, 층간 절연막(81), Al2O3막(80), 층간 절연막(79), Al2O3막(78), 층간 절연막(71) 및 SiON막(70)에 형성한 후, 비어홀(83z) 내에, TiN막으로 이루어지는 글루막(83a)을 형성한다. 또한, 이 글루막(83a)은, 예를 들면, 스퍼터링법에 의해 Ti막을 퇴적하고, 이어서, MO-CVD법에 의해 TiN막을 연속해서 퇴적하여, Ti막 및 TiN막의 적층막으로 이루어지는 것으로서 형성하는 것도 가능하다. 그 후, 비어홀(83z) 내를 채우는데 충분한 막두께의 W막을 퇴적한 후, CMP법에 의해 층간 절연막(81)의 표면이 노출될 때까지 W막의 평탄화를 행함으로써, 비어홀(83z) 내에 W 플러그(83b)를 형성한다.
다음에, 도 13에 나타낸 바와 같이, 금속 배선층(84)을 형성한다.
구체적으로, 우선, 전면(前面)에, 예를 들면, 스퍼터링법에 의해, 막두께 60nm 정도의 Ti막, 막두께 30nm 정도의 TiN막, 막두께 360nm 정도의 AlCu 합금막, 막두께 5nm 정도의 Ti막 및 막두께 70nm 정도의 TiN막을 순차적으로 적층한다. 이어서, 포토리소그래피 기술을 이용하여, 당해 적층막을 소정 형상으로 패터닝하고, 각 W 플러그(82b, 83b) 위에, Ti막 및 TiN막으로 이루어지는 글루막(84a)과, AlCu 합금막으로 이루어지는 배선막(84b)과, Ti막 및 TiN막으로 이루어지는 글루막(84c)으로 이루어지는 금속 배선층(84)이 형성된다.
그 후, 또한, 층간 절연막의 형성이나 콘택트 플러그의 형성을 행한 후, 2층째 이후의 금속 배선층을 형성하고, 하부 전극(74), 강유전체막(75) 및 상부 전극(76)을 구비하는 강유전체 커패시터 구조를 갖는 본 실시예에 따른 강유전체 메모리를 완성시킨다.
다음에, 본 실시예의 강유전체 커패시터 구조에 대해서, 본 발명자가 실제로 행한 전기 특성 시험의 결과에 관하여 설명한다.
상부 전극의 각 샘플을 이하와 같이 형성한다. 공통 조건으로서는, 제 1 도전성 산화층의 IrOx에 대해서는, 성막 온도 300℃에서 성막 가스 중의 산소 비율이 30%의 조건으로 막두께 25nm 정도로 형성하여, RTA로 열처리를 행했다. 제 2 도전성 산화층의 IrOy에 대해서는, 성막 온도 60℃에서 성막 가스 중의 산소 비율이 50%의 조건으로 형성하여, RTA로 열처리를 행했다. 제 3 도전성 산화층의 IrOz에 대해서는, 성막 온도 300℃에서 형성했다. 제 4 막의 Ir에 대해서는, 막두께 100nm 정도로 형성했다.
상부 전극의 각 샘플(1)∼(4)의 구조는 이하와 같다.
(1) IrOx:막두께 25nm/IrOy:막두께 125nm/Ir:막두께 100nm
(2) IrOx:막두께 25nm/IrOy:막두께 125nm/IrOz:막두께 25nm(O2:10%)/Ir:막두께 100nm
(3) IrOx:막두께 25nm/IrOy:막두께 125nm/IrOz:막두께 25nm(O2:30%)/Ir:막두께 100nm
(4) IrOx:막두께 25nm/IrOy:막두께 125nm/IrOz:막두께 25nm(O2:45%)/Ir:막두께 100nm
각각 샘플(1)∼(4)를 상부 전극으로서 갖는 각 강유전체 커패시터 구조에 대해서, 프로세스 아웃(5층 배선의 형성 후)의 전기 특성을 측정했다. 도 14는 Discrete(평면 형상이 50㎛×50㎛의 정사각형의 강유전체 커패시터 구조를 실리콘 기판에 서로 고립하도록 50개 제작한 경우) 및 Cell Array(0.7㎛×0.7㎛의 동일한 강유전체 커패시터 구조를 5152개 밀집하여 형성해서 이루어지는 셀 영역을 50개소 제작한 경우)의 스위칭 전하량(반전 전하, 인가 전압을 1.8V)을 나타낸다.
종래의 방법(특허문헌 2의 방법 )에서는, 반전 전하량이 2.0×10-5C/㎠ 이하이고, 강유전체 커패시터 구조가 상당히 열화되었다(도시 생략). 도 14에 나타낸 바와 같이, IrOz를 성막하는 경우, 산소 비율이 10%인 경우, 반전 전하량은 IrOz가 없는 경우에서, 그다지 변하지 않는다. 한편, 산소의 비율이 30% 및 45%일 때, 강유전체 커패시터 구조의 반전 전하량이 8% 정도 커진다.
도 15는 (a)가 Discrete, (b)가 Cell Array에 대응하고 있고, 강유전체 메모리에서의 강유전체 커패시터 구조의 인가 전압과 반전 전하량 Qsw의 관계를 측정한 결과를 나타낸 특성도이다.
도 15에 나타낸 바와 같이, 샘플 구조(2)에 대해서는, Cell Array보다도 Discrete쪽이 반전 전하량(스위칭 전하량 Qsw=[(N-U)+(P-D)]/2)이 약간 높은 편이며, 샘플 구조(3), (4)에 대해서는, Discrete 및 Cell Array의 양쪽에서, 인가 전 압의 저전압으로부터 포화 전압에 걸쳐서, 샘플 구조(1)보다도 높은 반전 전하량 Qsw를 얻을 수 있는 동시에, 그 구배(勾配)가 커지고 있는 것을 알 수 있다.
종래의 방법(특허문헌 2의 방법)에 있어서, 제 2 도전성 산화층의 성막 온도를 제어하지 않는 경우, 제 2 도전성 산화층은 비정질 형상이며, 그 후의 열처리에 의해 막중 빈 구멍이 발생하기 쉬워진다. 이들의 빈 구멍은 내수소 효과 및 내수 효과가 낮아, 공정 열화가 발생하기 쉬워진다. 한편, 제 2 도전성 산화층의 성막 온도를 60℃로 제어함으로써, 균일한 미결정의 IrO2를 얻을 수 있고, 그 후의 열처리에 의해 결정화되어도, IrO2 중의 빈 구멍이 대폭 저감되어, 내공정 열화 능력이 향상되었다. 또한, 제 2 도전성 산화층 위에, 결정화된 제 3 도전성 산화층을 성막함으로써, 강유전체 커패시터 구조의 내공정 열화 능력이 더욱 향상되었다. 산소 비율이 10%인 경우, IrOz의 z가 낮으므로, 불안정한 IrOz 화합물이 되고, 막중 빈 구멍이 발생하지 않지만, 수소 침입의 배리어성이 낮아, 어느 정도의 공정 열화가 보여진다. 한편, 산소 비율이 30% 이상이 되면, IROz가 안정된 화합물이 되어, 막중 빈 구멍이 발생하지 않고, 또한 수소의 침입을 차단할 수 있으므로, 내공정 열화 능력이 대폭 향상된다.
즉, 제 2 도전 산화층을 저온에서 미결정 상태로 성막함으로써, 그 후의 열처리를 행해도 균일한 막이 얻어진다. 또한, 결정 상태로 된 안정된 제 3 도전성 산화층을 제 2 도전성 산화층 위에 성막함으로써, 상부 전극 위에 존재하는 층간 절연막으로부터 침입한 수소나 물이 완전히 방지되어, 강유전체 커패시터 구조의 열화가 가급적 억제된다.
종래의 방법(특허문헌 2의 방법)에 의해 형성된 강유전체 커패시터 구조를 도 16의 (a)에, 본 발명에 의한 강유전체 커패시터 구조를 도 16의 (b), (c)에 각각 나타낸다. 도 16의 각 도면에서는 편의상, 각 상부 전극을 구성하는 각 층에 대해서, (a)에서는 아래부터 순서대로 상부 전극 IrO1, 상부 전극 IrO2, 결정화 상부 전극 Ir과, (b), (c)에서는 아래부터 순서대로 상부 전극 IrO1, 상부 전극 IrO2, 상부 전극 IrO3, 결정화 상부 전극 Ir로 각각 기재한다.
도 16의 (a)의 제 2 층 도전성 산화층에서는, 성막 온도가 제어되고 있지 않기 때문에, 하층이 비정질 형상, 상층이 기둥 형상 구조가 된다. 열처리에 의해, 비정질 형상의 하층은 슈링되어, 산소 공위(空位)가 많이 발생한다. 이 경우, 수소나 물 침입 경로가 짧기 때문에, 강유전체막이 열화되기 쉽다고 생각된다.
이에 대해서, 도 16의 (b), (c)의 본 발명의 방법에서는, 제 2 도전성 산화층의 성막 온도를 제어하기 때문에, 안정된 미결정 상태의 IrO2를 얻을 수 있다. 이 제 2 도전성 산화층을 열처리함으로써, 균일한 돌담 형상 또는 기둥 형상의 IrO2가 된다. 또한, 산화도가 제 2 도전성 산화층보다 낮고, 막중 빈 구멍이 발생하지 않는 결정 상태의 제 3 도전성 산화층을 형성함으로써, 상부 전극에서의 결정의 이상 성장이 억제된다. 결정 입경을 제어함으로써, 막중 빈 구멍의 발생을 최소한으로 억제할 수 있어, 수소나 물의 침입 경로가 길어져, 강유전체막이 열화되기 어렵다고 고려된다.
이상의 결과로부터, 본 실시예에서는, 강유전체막 위에 형성된 제 1 도전성 산화층에 의해, 강유전체막과의 계면이 개선된다. 그리고, 제 1 도전성 산화층 위에, 이것보다도 산화도가 높은 미결정의 제 2 도전성 산화층을 형성함으로써, 막중 빈 구멍의 발생이 억제된다. 또한, 제 2 도전성 산화층 위에, 결정 상태의 제 3 도전성 산화층을 형성함으로써, 막중 빈 구멍의 발생이 더욱 억제된다. 이에 따라, 공정 열화를 억제할 수 있고, 상부 전극에서의 이상 성장을 억제하여, 균일하게 결정화된 상부 전극이 얻어진다. 이 강유전체 커패시터 구조는, 차세대의 저전압으로 동작하는 강유전체 메모리에 적용하기에 매우 적합하다.
(제 3 실시예)
다음에, 본 발명의 제 3 실시예에 관하여 설명한다. 본 실시예에서는, 제 2 실시예와 마찬가지로 스택형의 강유전체 메모리를 개시하지만, W 플러그의 구조가 약간 다른 점에서 상이하다. 본 실시예에서는, 도 13에 대응하는 완성된 강유전체 메모리의 개략 단면도를 이용하여, 제 2 실시예와 다른 점만을 설명한다. 또한, 제 2 실시예에서 설명한 구성 부재 등과 동일한 것에는, 동일 부호를 부여한다.
제 2 실시예에서는, 도 9의 (c)에 나타낸 바와 같이, W 플러그(72b)를 CMP법에 의해 평탄화 형성하는 경우, 층간 절연막(71)의 표면과 W 플러그(72b)의 표면을 균일하게 평탄화하는 것에는 약간의 곤란성이 있다. 일반적으로, W 플러그(72b)의 상면의 높이가 층간 절연막(68)의 그것보다도 낮아져, W 플러그(72b)의 주위의 층간 절연막(71)에 리세스(홈)가 형성되게 된다. 이 리세스의 깊이는 20nm∼50nm 정도이고, 전형적으로는 약 50nm 정도이다. 이 리세스는, 하부 전극(76) 및 강유전 체막(75)의 배향에 적지 않게 영향을 준다.
본 실시예에서는, 상기의 리세스 발생의 문제를 해결하는 것도 고려하여, 이하와 같이 하지(下地) 도전막을 형성한다.
도 17은, 제 3 실시예에 의해 제작된 강유전체 메모리를 나타낸 개략 단면도이다.
본 실시예에서는, 우선, W 플러그(72b)를 CMP법에 의해 형성했을 때에 평탄화된 층간 절연막(71)의 표면을, 예를 들면, NH3 플라스마로 처리한다. 이에 따라, 층간 절연막(68)의 표면의 산소 원자에 NH기를 결합시킨다. 층간 절연막(71) 위에 Ti원자가 더 퇴적되어도, 퇴적된 Ti원자는 산소 원자에 포획되어 버리는 일이 없이, 층간 절연막(71)의 표면을 자유롭게 이동할 수 있고, 그 결과, 층간 절연막(71) 위에는, (002)배향으로 자기 조직화된 Ti막이 형성된다.
상기의 NH3 플라스마 처리는, 예를 들면, 반도체 기판(61)에 대해서 약 9mm (350mils) 이간된 위치에 대향 전극을 갖는 평행 평판형의 플라스마 처리 장치를 사용하여, 266Pa(2Torr)의 압력하, 400℃의 기판 온도로 유지된 처리 용기 중에 암모니아 가스를 350sccm의 유량으로 공급하고, 피처리 기판측에 13.56MHz의 고주파를 100W의 투입 파워로, 또한, 대향 전극에 350kHz의 고주파를 55W의 투입 파워로, 60초간 공급함으로써 실행할 수 있다.
다음에, 예를 들면, 반도체 기판(61)과 타깃 사이의 거리를 60mm로 설정한 스퍼터링 장치 중에서, 0.15Pa의 Ar 분위기하, 20℃의 기판 온도에서 2.6kW의 스퍼 터링 DC 파워를 35초간 공급한다. 이에 따라, 강한 Ti(002)배향의 Ti막(100nm)을 얻을 수 있다.
다음에, 질소의 분위기 중에서 650℃에서 60초간의 RTA 열처리를 행하고, W 플러그(72b) 위 및 층간 절연막(71) 위를 덮는 (111)배향의 질화 티탄(TiN)으로 이루어지는 하지 도전막(91)을 형성한다. 이 하지 도전막의 막두께는 100nm∼300nm 정도가 바람직하다. 본 실시예에서는, 100nm 정도가 된다. 이 하지 도전막(91)은, TiN에 한정되지 않고, 텅스텐막, 실리콘막 및 구리막 중 어느 하나를 하지 도전막(91)으로서 형성해도 좋다.
여기서, W 플러그(72b)의 주위의 층간 절연막(71)에 이미 기술한 바와 같이 형성된 리세스를 반영하여, 그 하지 도전막(91)의 상면에는 오목부가 형성된다. 그러나, 이러한 오목부가 형성되어 있으면, 하지 도전막(91)의 상방에 이후에 형성되는 강유전체막(75)의 결정성이 열화될 우려가 있다.
그래서, 본 실시예에서는, CMP법에 의해 하지 도전막(91)의 상면을 연마해서 평탄화하여, 상기한 오목부를 제거한다. 이 CMP에서 사용되는 슬러리는 특별히 한정되지 않지만, 본 실시예에서는, 예를 들면, Cabot Microelectronics Corporation제의 SSW2000을 사용한다.
그런데, CMP후의 하지 도전막(91)의 막두께는, 연마 오차에 기인하여, 반도체 기판(61)의 면 내나, 복수의 반도체 기판(61) 사이에서 불규칙하게 분포한다. 그 편차를 고려하여, 본 실시예에서는, 연마 시간을 제어함으로써, CMP 후에서의 하지 도전막(91)의 막두께의 목표값을 50nm∼100nm, 더 바람직하게는 50nm으로 한 다.
상기한 바와 같이 하지 도전막(91)에 대해서 CMP를 행한 후에는, 하지 도전막(91)의 상면 부근의 결정이 연마에 의해 변형된 상태로 되어 있다. 그러나, 이와 같이 결정에 변형이 발생하고 있는 하지 도전막(91)의 상방에 강유전체 커패시터 구조의 하부 전극(76)을 형성하면, 그 변형을 하부 전극(76)이 취해버려서 하부 전극(76)의 결정성이 열화되고, 나아가서는 그 위의 강유전체막(75)의 강유전체 특성이 열화되게 된다.
이러한 결함을 회피하기 위해서, 다음 공정에서는, 하지 도전막(91)의 상면을 상기의 NH3 플라스마에 노출시킴으로써, 하지 도전막(91)의 결정의 변형이 그 위의 막에 전달되지 않도록 한다.
다음에, 하지 도전막(91) 위에, 결정성 향상의 도전성 막으로서 Ti막(도시 생략)을 형성하여, 질소의 분위기 중 열처리에 의해 질화시킨다. 그 후의 프로세스는 제 2 실시예와 같은 방법을 실행한다. 강유전체 커패시터 구조의 에칭 가공 형성시에서, 하지 도전막(91) 및 Ti막도 에칭되어, 하지 도전막(91) 및 Ti막은 하부 전극(76) 등과 거의 동일 형상이 된다. 본 실시예에서도 제 2 실시예와 동일한 효과가 얻어진다.
또한, 하지 도전막을 CMP 가공할 때에, W 플러그(72b) 위에만 하지 도전막이 잔존하도록, 즉, 예를 들면, 층간 절연막(71)을 연마 스톱퍼로 하여 하지 도전막을 연마해도 좋다. 이 상태로 하지 도전막이 존재하는 장치 구성을, 도 18에 나타낸 다. 여기서는, 하지 도전막에 92를 부여하고 있다.
(제 4 실시예)
다음에, 본 발명의 제 4 실시예에 관하여 설명한다. 본 실시예에서는, 제 2 실시예와 마찬가지로 스택형의 강유전체 메모리를 개시하지만, W 플러그의 구조가 약간 다른 점에서 상이하다. 본 실시예에서는, 도 13에 대응하는 완성된 강유전체 메모리의 개략 단면도를 이용하여, 제 2 실시예와 다른 점만을 설명한다. 또한, 제 2 실시예에서 설명한 구성 부재 등과 동일한 것에는, 동일 부호를 부여한다.
제 2 실시예에서는, 도 12의 (b)에서, W 플러그(69c)와 전기적으로 접속되도록, W 플러그(83b)를 형성하는, 소위 via-to-via 구조를 채용하는 경우에 관하여 예시했지만, 본 실시예에서는, W 플러그(69c) 및 W 플러그(83b) 대신에, 1개의 W 플러그를 형성한다.
본 실시예에서는, 도 19에 나타낸 바와 같이, 층간 절연막(68)에 W 플러그를 형성하는 공정에서, W 플러그(69c)를 형성하지 않고, 게다가, SiON막(70), 층간 절연막(71), 글루막(72a) 및 W 플러그(72b) 등을 형성하지 않고, 층간 절연막(68)에 글루막(93a) 및 W 플러그(93b)만을 형성한다. 그리고, 층간 절연막(81) 등에 W 플러그를 형성하는 공정에서, 층간 절연막(81), Al2O3막(80), 층간 절연막(79), Al2O3막(78), 층간 절연막(68) 및 SiON막(67)에, 고농도 확산층(93)의 표면의 일부를 노출시키는 콘택트 홀을 형성하고, CVD법 및 CMP법에 의해 이 콘택트 홀을 매립하는 글루막(94a) 및 W 플러그(94b)를 형성한다.
또한, 본 실시예에서도 제 2 실시예와 동일한 효과를 얻을 수 있다.
이하, 본 발명의 여러 형태를 부기로서 정리하여 기재한다.
(부기 1)
반도체 기판과,
상기 반도체 기판의 상방에 형성되고, 상부 전극과 하부 전극 사이에 커패시터막이 삽입되어 이루어지는 커패시터 구조를 포함하고,
상기 상부 전극은 M1, M2, M3을 각각 1개 또는 복수의 금속 원소로서,
화학량론 조성이 조성 파라미터(x1)를 사용하여 화학식 M1Ox1로 표시되고, 실제의 조성이 조성 파라미터(x2)를 사용하여 화학식 M1Ox2로 표시되는 산화물로 이루어지는 제 1 층과,
상기 제 1 층 위에 형성되어 있고, 화학량론 조성이 조성 파라미터(y1)를 사용하여 화학식 M2Oy1로 표시되고, 실제의 조성이 조성 파라미터(y2)를 사용하여 화학식 M2Oy2로 표시되는 산화물로 이루어지는 제 2 층과,
상기 제 2 층 위에 형성되어 있고, 화학량론 조성이 조성 파라미터(z1)를 사용하여 화학식 M3Oz1로 표시되고, 실제의 조성이 조성 파라미터(z2)를 사용하여 화학식 M3Oz2로 표시되는 산화물로 이루어지는 제 3 층을 갖고 구성되어 있고,
상기 제 2 층은, 상기 제 1 층 및 상기 제 3 층보다도 산화의 비율이 높게 구성되어, 상기 조성 파라미터 x1, x2, y1, y2, z1 및 z2의 사이에는,
y2/y1>x2/x1, y2/y1>z2/z1 및 z2/z1≥x2/x1의 관계가 성립하는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 제 1 층의 상기 금속 원소(M1)와, 상기 제 2 층의 상기 금속 원소(M2)는 동일한 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 제 1 층의 상기 금속 원소(M1)와, 상기 제 2 층의 상기 금속 원소(M2)는 다른 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 4)
상기 제 1 층의 상기 금속 원소(M1)와, 상기 제 3 층의 상기 금속 원소(M3)는 동일한 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치.
(부기 5)
상기 제 1 층의 상기 금속 원소(M1)와, 상기 제 3 층의 상기 금속 원소(M3)는 다른 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치.
(부기 6)
상기 제 1 층의 상기 금속 원소(M1)와, 상기 제 2 층의 상기 금속 원소(M2)와, 상기 제 3 층의 상기 금속 원소(M3)는, 각각 상이한 것을 특징으로 하는 부기 1 에 기재된 반도체 장치.
(부기 7)
상기 상부 전극은, 상기 제 3 층 위에 형성되어 있고, 귀금속 또는 귀금속을 포함하는 합금으로 이루어지는 제 4 층을 더 갖는 것을 특징으로 하는 부기 1 내지6 중 어느 하나에 기재된 반도체 장치.
(부기 8)
상기 제 1 층의 막두께는, 상기 제 2 층의 막두께보다도 얇은 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치.
(부기 9)
상기 제 3 층의 막두께는, 상기 제 2 층의 막두께보다도 얇은, 50nm 이하인 것을 특징으로 하는 부기 1 내지 8 중 어느 하나에 기재된 반도체 장치.
(부기 10)
상기 제 1 층의 결정 입경은, 상기 제 2 층의 결정 입경보다도 작은 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치.
(부기 11)
상기 제 3 층의 결정 입경은, 상기 제 2 층의 결정 입경보다도 작은 것을 특징으로 하는 부기 1 내지 10 중 어느 하나에 기재된 반도체 장치.
(부기 12)
상기 커패시터막은 강유전체막인 것을 특징으로 하는 부기 1 내지 11 중 어느 하나에 기재된 반도체 장치.
(부기 13)
커패시터 구조를 갖는 반도체 장치의 제조 방법으로서,
반도체 기판의 상방에, 상기 커패시터 구조의 하부 전극을 형성하는 공정과,
상기 하부 전극 위에 커패시터막을 형성하는 공정과,
상기 커패시터막 위에, 적어도, 제 1 도전성 산화층, 제 2 도전성 산화층 및 제 3 도전성 산화층을 순차적으로 적층하여, 상부 전극을 형성하는 공정을 포함하고,
상기 제 1 도전성 산화층 및 상기 제 3 도전성 산화층의 형성 공정을, 상기 제 2 도전성 산화층의 퇴적 공정보다도, 산화의 비율이 낮은 조건하에서 실행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14)
상기 제 3 도전성 산화층의 형성 공정에 있어서, 상기 반도체 기판의 온도를 제어하여 상기 제 3 도전성 산화층을 결정화하는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15)
상기 커패시터막을 퇴적하는 공정 후, 상기 제 1 도전성 산화층을 퇴적하는 공정 전에, 상기 커패시터막을, 불활성 가스 및 산화성 가스의 혼합 분위기 중에서 제 1 온도로 열처리한 후, 산소를 포함하는 분위기 중에서 상기 제 1 온도보다도 높은 제 2 온도로 열처리하고, 상기 커패시터막을 결정화하는 공정을 더 포함하는 것을 특징으로 하는 부기 13 또는 14에 기재된 반도체 장치의 제조 방법.
(부기 16)
상기 커패시터막을 퇴적하는 공정 후, 상기 커패시터막을, 상기 제 1 도전성 산화층을 퇴적하는 공정 전에, 불활성 가스 및 산화성 가스의 혼합 분위기 중에서 제 1 온도로 열처리하는 공정과,
상기 제 1 도전성 산화층을 퇴적하는 공정 후에, 상기 커패시터막을, 산소를 포함하는 분위기 중에서 상기 제 1 온도보다도 높은 제 2 온도로 열처리하여 결정화하는 공정을 더 포함하는 것을 특징으로 하는 부기 13 또는 14에 기재된 반도체 장치의 제조 방법.
(부기 17)
상기 커패시터막을 형성하는 공정 후, 상기 제 1 도전성 산화층을 퇴적하는 공정 전에, 상기 커패시터막을, 산화성 가스를 포함하는 분위기에서 제 1 온도로 열처리하는 공정과,
결정화된 상기 커패시터막 위에, 당해 커패시터막보다도 얇은 비정질의 상부 커패시터막을 퇴적하는 공정과,
상기 제 1 도전성 산화층을 퇴적하는 공정 후에, 상기 커패시터막 및 상기 상부 커패시터막을, 산소를 포함하는 분위기 중에서 상기 제 1 온도보다도 높은 제 2 온도로 열처리하여 결정화되는 공정을 포함하는 것을 특징으로 하는 부기 13 또는 14에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 제 2 도전성 산화층을 퇴적하는 공정 후에, 상기 제 2 도전성 산화층 을, 산소를 포함하는 분위기 중에서 제 3 온도로 열처리하는 공정을 포함하는 것을 특징으로 하는 부기 13 내지 17 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 제 2 도전성 산화층을, 50℃ 이상 75℃ 이하의 범위 내의 온도로 성막하는 것을 특징으로 하는 부기 13 내지 18 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 20)
상기 커패시터막은 강유전체막인 것을 특징으로 하는 부기 13 내지 19 중 어느 하나에 기재된 반도체 장치의 제조 방법.
도 1은 본 발명의 비교예의 강유전체 커패시터를 나타낸 단면도.
도 2는 본 발명의 비교예의 강유전체 커패시터를 나타낸 단면도.
도 3은 본 발명의 비교예의 강유전체 커패시터의 단면에 관하여, TEM에 의한 사진을 나타낸 도면.
도 4는 제 1 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타낸 단면도.
도 5는 도 4에 이어서, 제 1 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 6은 도 5에 이어서, 제 1 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 7은 도 6에 이어서, 제 1 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 8은 도 7에 이어서, 제 1 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 9는 제 2 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타낸 단면도.
도 10은 도 9에 이어서, 제 2 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 11은 도 10에 이어서, 제 2 실시예에 따른 강유전체 메모리의 제조 방법 을 공정순으로 나타낸 단면도.
도 12는 도 11에 이어서, 제 2 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 13은 도 12에 이어서, 제 2 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.
도 14는 강유전체 커패시터 구조의 스위칭 전하량을 나타낸 특성도.
도 15는 강유전체 커패시터 구조의 인가 전압과 반전 전하량 Qsw의 관계를 측정한 결과를 나타낸 특성도.
도 16은 본 발명 및 종래의 방법에 의한 강유전체 커패시터 구조의 상태를 모식적으로 나타낸 단면도.
도 17은 제 3 실시예에 의해 제작된 강유전체 메모리를 나타낸 개략 단면도.
도 18은 제 3 실시예에 의해 제작된 강유전체 메모리의 다른 예를 나타낸 개략 단면도.
도 19는 제 4 실시예에 의해 제작된 강유전체 메모리를 나타낸 개략 단면도.
도면의 주요 부분에 대한 부호의 설명
1, 61 : 반도체 기판
2, 62 : 소자 분리 절연막
3, 63 : 게이트 절연막
4, 64 : 게이트 전극
5, 65 : 실리사이드층
6, 66 : 사이드 월
7 : 실리콘산 질화막
8a : 실리콘 산화막
8b, 12, 13, 78, 80 : Al2O3막
9, 74 : 하부 전극
9a : 하부 전극막
10a, 10, 75A, 75 : 강유전체막
11, 76 : 상부 전극
11A, 76A : 상부 전극막
11a, 76a : 제 1 도전성 산화층
11b, 76b : 제 2 도전성 산화층
11c, 76c : 제 3 도전성 산화층
11d : 제 4 층
14, 68, 71, 79, 81 : 층간 절연막
15, 17, 69b, 69c, 72b, 82b, 83b, 93a, 93b, 94a, 94b : W 플러그
15a, 17a, 18a, 18b, 69a, 72a, 82a, 83a, 84a, 84c : 글루막
15z, 17y, 17z, 69z, 72z, 82z, 83z : 비어홀
16, 67, 70 : SiON막
18, 84b : 배선막
21, 91 : p웰
22, 92 : 저농도 확산층
23, 93 : 고농도 확산층
73 : TiN막
74a : TiAlN막
74b : Ir막
75a, 75b : PZT막
77 : Ir막
84 : 금속 배선층
91, 92 : 하지 도전막
101, 102 : MOSFET
Claims (10)
- 반도체 기판과,상기 반도체 기판의 상방에 형성되고, 상부 전극과 하부 전극 사이에 커패시터막이 삽입되어 이루어지는 커패시터 구조를 포함하고,상기 상부 전극은 M1, M2, M3을 각각 1개 또는 복수의 금속 원소로서,화학량론 조성이 조성 파라미터(x1)를 사용하여 화학식 M1Ox1로 표시되고, 실제의 조성이 조성 파라미터(x2)를 사용하여 화학식 M1Ox2로 표시되는 산화물로 이루어지는 제 1 층과,상기 제 1 층 위에 형성되어 있고, 화학량론 조성이 조성 파라미터(y1)를 사용하여 화학식 M2Oy1로 표시되고, 실제의 조성이 조성 파라미터(y2)를 사용하여 화학식 M2Oy2로 표시되는 산화물로 이루어지는 제 2 층과,상기 제 2 층 위에 형성되어 있고, 화학량론 조성이 조성 파라미터(z1)를 사용하여 화학식 M3Oz1로 표시되고, 실제의 조성이 조성 파라미터(z2)를 사용하여 화학식 M3Oz2로 표시되는 산화물로 이루어지는 제 3 층을 갖고 구성되어 있고,상기 제 2 층은, 상기 제 1 층 및 상기 제 3 층보다도 산화의 비율이 높게 구성되어, 상기 조성 파라미터 x1, x2, y1, y2, z1 및 z2의 사이에는,y2/y1>x2/x1, y2/y1>z2/z1 및 z2/z1≥x2/x1의 관계가 성립하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 상부 전극은, 상기 제 3 층 위에 형성되어 있고, 귀금속 또는 귀금속을 포함하는 합금으로 이루어지는 제 4 층을 더 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 3 층의 막두께는, 상기 제 2 층의 막두께보다도 얇은 50nm 이하인 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 층의 결정 입경(粒徑)은 상기 제 2 층의 결정 입경보다도 작은 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 3 층의 결정 입경은 상기 제 2 층의 결정 입경보다도 작은 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 커패시터막은 강유전체막인 것을 특징으로 하는 반도체 장치.
- 커패시터 구조를 갖는 반도체 장치의 제조 방법으로서,반도체 기판의 상방에, 상기 커패시터 구조의 하부 전극을 형성하는 공정과,상기 하부 전극 위에 커패시터막을 형성하는 공정과,상기 커패시터막 위에, 적어도, 제 1 도전성 산화층, 제 2 도전성 산화층 및 제 3 도전성 산화층을 순차적으로 적층하여, 상부 전극을 형성하는 공정을 포함하고,상기 제 1 도전성 산화층 및 상기 제 3 도전성 산화층의 형성 공정을, 상기 제 2 도전성 산화층의 퇴적 공정보다도, 산화의 비율이 낮은 조건하에서 실행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항에 있어서,상기 제 2 도전성 산화층을 퇴적하는 공정 후에, 상기 제 2 도전성 산화층을, 산소를 포함하는 분위기 중에서 제 3 온도로 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항 또는 제 8 항에 있어서,상기 제 2 도전성 산화층을, 30℃ 이상 90℃ 이하의 범위 내의 온도에서 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 7 항 또는 제 8 항에 있어서,상기 커패시터막은 강유전체막인 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007060473A JP5092461B2 (ja) | 2007-03-09 | 2007-03-09 | 半導体装置及びその製造方法 |
| JPJP-P-2007-00060473 | 2007-03-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080082914A KR20080082914A (ko) | 2008-09-12 |
| KR100949109B1 true KR100949109B1 (ko) | 2010-03-22 |
Family
ID=39740804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080020891A KR100949109B1 (ko) | 2007-03-09 | 2008-03-06 | 반도체 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7605007B2 (ko) |
| JP (1) | JP5092461B2 (ko) |
| KR (1) | KR100949109B1 (ko) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4320679B2 (ja) * | 2007-02-19 | 2009-08-26 | セイコーエプソン株式会社 | 強誘電体メモリ装置の製造方法 |
| JP5493326B2 (ja) * | 2008-10-01 | 2014-05-14 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US8617949B2 (en) | 2009-11-13 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor and method for making same |
| JP5552916B2 (ja) * | 2010-06-18 | 2014-07-16 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5593935B2 (ja) | 2010-08-04 | 2014-09-24 | 富士通セミコンダクター株式会社 | 強誘電体キャパシタの製造方法及び強誘電体キャパシタ |
| WO2012036103A1 (en) * | 2010-09-15 | 2012-03-22 | Ricoh Company, Ltd. | Electromechanical transducing device and manufacturing method thereof, and liquid droplet discharging head and liquid droplet discharging apparatus |
| US10003081B2 (en) * | 2010-10-26 | 2018-06-19 | Ford Global Technologies, Llc | Catalyst assembly and method of making the same |
| US9640802B2 (en) * | 2010-10-26 | 2017-05-02 | Ford Global Technologies, Llc | Catalyst assembly and method of making the same |
| US8395196B2 (en) * | 2010-11-16 | 2013-03-12 | International Business Machines Corporation | Hydrogen barrier liner for ferro-electric random access memory (FRAM) chip |
| KR20140048654A (ko) | 2012-10-16 | 2014-04-24 | 삼성전자주식회사 | 반도체 소자 |
| US9276057B2 (en) * | 2014-01-27 | 2016-03-01 | United Microelectronics Corp. | Capacitor structure and method of manufacturing the same |
| JP6751866B2 (ja) * | 2016-04-22 | 2020-09-09 | 国立研究開発法人産業技術総合研究所 | 半導体強誘電体記憶素子の製造方法及び半導体強誘電体記憶トランジスタ |
| JP7177260B2 (ja) * | 2018-10-09 | 2022-11-22 | マイクロン テクノロジー，インク． | 水素障壁材料を有する垂直トランジスタを含むデバイス及び関連する方法 |
| US20220139934A1 (en) * | 2020-10-30 | 2022-05-05 | Ferroelectric Memory Gmbh | Memory cell, capacitive memory structure, and methods thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11243181A (ja) | 1998-02-25 | 1999-09-07 | Nec Corp | 薄膜キャパシタ及びその製造方法 |
| US6528328B1 (en) | 2001-12-21 | 2003-03-04 | Texas Instruments Incorporated | Methods of preventing reduction of irox during PZT formation by metalorganic chemical vapor deposition or other processing |
| KR100857699B1 (ko) | 2001-04-25 | 2008-09-08 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그의 제조 방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3109485B2 (ja) * | 1998-08-03 | 2000-11-13 | 日本電気株式会社 | 金属酸化物誘電体膜の気相成長方法 |
| EP1115148A4 (en) * | 1998-08-03 | 2005-06-01 | Nec Corp | APPARATUS AND GAS PHASE SEPARATION METHOD FOR DIELECTRIC METAL OXIDE FILMS |
| JP3159255B2 (ja) * | 1998-09-16 | 2001-04-23 | 日本電気株式会社 | 強誘電体容量で用いる電極のスパッタ成長方法 |
| JP3545279B2 (ja) * | 1999-10-26 | 2004-07-21 | 富士通株式会社 | 強誘電体キャパシタ、その製造方法、および半導体装置 |
| US6887716B2 (en) * | 2000-12-20 | 2005-05-03 | Fujitsu Limited | Process for producing high quality PZT films for ferroelectric memory integrated circuits |
| JP4428500B2 (ja) * | 2001-07-13 | 2010-03-10 | 富士通マイクロエレクトロニクス株式会社 | 容量素子及びその製造方法 |
| US7250349B2 (en) * | 2003-03-06 | 2007-07-31 | Texas Instruments Incorporated | Method for forming ferroelectric memory capacitor |
| JP4153333B2 (ja) | 2003-03-10 | 2008-09-24 | 株式会社アルバック | 酸化物薄膜の製造方法 |
| JP2005183842A (ja) * | 2003-12-22 | 2005-07-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4913994B2 (ja) * | 2004-08-09 | 2012-04-11 | セイコーエプソン株式会社 | 強誘電体キャパシタ、強誘電体メモリ、強誘電体キャパシタの製造方法及び強誘電体メモリの製造方法 |
| JP2006073648A (ja) * | 2004-08-31 | 2006-03-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006128274A (ja) * | 2004-10-27 | 2006-05-18 | Seiko Epson Corp | 強誘電体キャパシタおよび強誘電体メモリの製造方法 |
| JP2006222227A (ja) * | 2005-02-09 | 2006-08-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP5076890B2 (ja) * | 2005-06-17 | 2012-11-21 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP4845624B2 (ja) * | 2006-07-27 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
-
2007
- 2007-03-09 JP JP2007060473A patent/JP5092461B2/ja active Active
-
2008
- 2008-02-29 US US12/040,393 patent/US7605007B2/en active Active
- 2008-03-06 KR KR1020080020891A patent/KR100949109B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11243181A (ja) | 1998-02-25 | 1999-09-07 | Nec Corp | 薄膜キャパシタ及びその製造方法 |
| KR100857699B1 (ko) | 2001-04-25 | 2008-09-08 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그의 제조 방법 |
| US6528328B1 (en) | 2001-12-21 | 2003-03-04 | Texas Instruments Incorporated | Methods of preventing reduction of irox during PZT formation by metalorganic chemical vapor deposition or other processing |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080082914A (ko) | 2008-09-12 |
| JP2008226995A (ja) | 2008-09-25 |
| JP5092461B2 (ja) | 2012-12-05 |
| US7605007B2 (en) | 2009-10-20 |
| US20080217738A1 (en) | 2008-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100949109B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP6287278B2 (ja) | 半導体装置及びその製造方法 | |
| JP4884104B2 (ja) | キャパシタを含む半導体装置及びその製造方法 | |
| JP4827653B2 (ja) | 半導体装置とその製造方法 | |
| JP5251864B2 (ja) | 半導体装置及びその製造方法 | |
| JP5083207B2 (ja) | 半導体装置の製造方法 | |
| JP5125510B2 (ja) | 半導体装置 | |
| KR100973703B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2007266429A (ja) | 半導体装置及びその製造方法 | |
| WO2006134663A1 (ja) | 半導体装置及びその製造方法 | |
| KR101084408B1 (ko) | 반도체 장치 및 그 제조방법 | |
| WO2006103779A1 (ja) | 半導体装置及びその製造方法 | |
| JP4845624B2 (ja) | 半導体装置とその製造方法 | |
| KR101262432B1 (ko) | 반도체 장치의 제조 방법 | |
| JP5412754B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP5994466B2 (ja) | 半導体装置とその製造方法 | |
| JP5007723B2 (ja) | キャパシタを含む半導体装置及びその製造方法 | |
| JP4716938B2 (ja) | 半導体装置の製造方法 | |
| KR100943011B1 (ko) | 반도체 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130227 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20140220 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20150224 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160218 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170220 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180219 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20200218 Year of fee payment: 11 |