KR100924552B1 - 반도체 패키지용 기판 및 이를 갖는 반도체 패키지 - Google Patents

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Abstract

반도체 패키지용 기판 및 이를 갖는 반도체 패키지가 개시되어 있다. 반도체 패키지용 기판은 기판 몸체, 상기 기판 몸체의 표면에 지정된 간격으로 병렬 배치된 복수개의 접속 패드들을 포함하는 접속 패드 그룹, 상기 접속 패드 그룹의 양쪽에 각각 배치된 더미 접속 패드 및 상기 기판 몸체를 덮고, 상기 더미 접속 패드와 상기 접속 패드 그룹들은 노출하는 개구를 갖는 솔더 레지스트 패턴을 포함한다. 범프를 갖는 반도체 칩을 기판에 형성된 접속 패드에 배치된 솔더에 범핑할 때 각 솔더의 부피가 서로 달라 발생하던 범핑 불량을 방지하는 효과를 갖는다.

Description

반도체 패키지용 기판 및 이를 갖는 반도체 패키지{SUBSTRATE FOR SEMICONDUCTOR PACKAGE AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 반도체 패키지용 기판 및 이를 갖는 반도체 패키지에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package)가 개발되고 있다.
칩 스케일 패키지의 하나인 플립 칩 패키지(fiip chip package)는 리드 프레임을 사용하지 않고 반도체 칩의 범프를 기판의 접속 패드에 전기적으로 직접 연결하여 반도체 패키지의 부피를 크게 감소 시킨다.
최근 들어, 반도체 칩의 집적도가 향상됨에 따라 범프의 개수는 점차 증가 되고 이로 인해 범프들 사이의 간격 역시 크게 감소 되고 있다.
최근에는 기판에 미세 피치를 갖는 복수개의 접속 패드들을 병렬 방식으로 배치하고, 접속 패드들을 덮는 솔더 레지스트막을 형성한 후, 솔더 레지스트막을 패터닝 하여 복수개의 접속 패드들을 함께 노출하는 하나의 개구를 형성한 후, 개구에 접속 패드들을 덮는 솔더 페이스트막을 형성한다. 솔더 페이스트막을 형성한 후, 솔더 페이스트막을 용융시켜 솔더 페이스트에 포함된 솔더가 접속 패드로 모이는 현상을 이용하여 미세 피치를 갖는 접속 패드상에 솔더 패턴을 형성한다.
그러나 상술한 방법에 의하여 솔더 패턴을 형성할 경우, 기판상에 배치된 접속 패드들 중 최외곽에 배치된 접속 패드 상에 배치된 솔더 패턴의 부피 및 최외곽 접속 패드들을 제외한 나머지 접속 패드들 상에 배치된 솔더 패턴의 부피가 서로 다르다는 것이다.
이와 같은 문제점은 솔더 레지스트막에 형성된 개구의 형성 위치의 오차에 의하여 발생 된다.
물론, 솔더 레지스트막의 개구의 위치를 정밀하게 제어함으로써 최외곽에 배치된 접속 패드 상에 배치되는 솔더의 부피 역시 정밀하게 제어할 수 있다.
그러나, 솔더 레지스트막의 개구를 형성할 때 발생 될 수밖에 없는 개구 형성 위치 오차를 감안하였을 때, 단지 솔더 레지스트막의 개구의 위치만으로 최외각에 배치된 접속 패드 상에 배치되는 솔더 패턴의 부피를 정밀하게 제어하기 어려우며, 이로 인해 반도체 칩의 범프를 접속 패드에 범핑(bumping)할 때 빈번한 불량이 발생 되고 있다.
본 발명의 하나의 목적은 반도체 칩의 범프들과 전기적으로 접속되는 접속 패드들 중 최외곽에 배치된 접속 패드에 배치되는 솔더 패턴의 형성 불량을 방지할 수 있는 반도체 패키지용 기판을 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지용 기판을 갖는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지용 기판은 기판 몸체, 상기 기판 몸체의 표면에 지정된 간격으로 병렬 배치된 복수개의 접속 패드들을 포함하는 접속 패드 그룹, 상기 접속 패드 그룹의 양쪽에 각각 배치된 더미 접속 패드 및 상기 기판 몸체를 덮고, 상기 더미 접속 패드와 상기 접속 패드 그룹들은 노출하는 개구를 갖는 솔더 레지스트 패턴을 포함한다.
반도체 패키지용 기판은 상기 접속 패드들에는 솔더 패턴이 배치되고 및 상기 더미 접속 패드 상에는 더미 솔더 패턴이 배치된다.
반도체 패키지용 기판은 상기 솔더 패턴들은 균일한 제1 부피를 갖고, 상기 더미 솔더 패턴들은 제1 부피와 다른 제2 부피를 갖는다.
반도체 패키지용 기판은 인접한 상기 접속 패드들 및 상기 접속 패드와 인접하게 배치된 더미 접속 패드들은 동일한 간격으로 이격된다.
반도체 패키지용 기판은 상기 더미 접속 패드 및 상기 접속 패드는 실질적으로 동 일한 사이즈를 갖는다.
본 발명에 따른 반도체 패키지는 기판 몸체, 상기 기판 몸체의 표면에 지정된 간격으로 복수개가 병렬 배치된 접속 패드들을 포함하는 접속 패드 그룹, 상기 접속 패드와 인접하게 배치된 더미 접속 패드 및 상기 더미 접속 패드와 상기 접속 패드 그룹들을 노출하는 개구를 갖는 솔더 레지스트 패턴을 포함하는 기판, 상기 각 접속 패드들에 배치된 솔더 패턴, 상기 각 더미 접속 패드들에 배치된 더미 솔더 패턴 및 상기 솔더 패턴과 전기적으로 접속되는 범프를 갖는 반도체 칩을 포함한다.
반도체 패키지는 인접한 상기 접속 패드들 및 상기 접속 패드와 인접한 상기 더미 접속 패드는 동일한 간격으로 배치된다.
반도체 패키지는 상기 인접한 상기 접속 패드들 및 상기 접속 패드와 인접한 상기 더미 접속 패드는 서로 다른 간격으로 배치된다.
반도체 패키지는 상기 각 솔더 패턴은 제1 부피를 갖고, 상기 각 더미 솔더 패턴은 제2 부피를 갖는다.
반도체 패키지의 상기 각 솔더 패턴 및 상기 각 더미 솔더 패턴은 동일한 부피를 갖는다.
반도체 패키지는 상기 접속 패드 및 상기 더미 접속 패드는 실질적으로 동일한 사이즈를 갖는다.
본 발명에 따르면, 범프를 갖는 반도체 칩을 기판에 형성된 접속 패드에 배 치된 솔더에 범핑할 때 각 솔더의 부피가 서로 달라 발생하던 범핑 불량을 방지하는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지용 기판 및 이를 갖는 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지용 기판을 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지용 기판(100)은 기판 몸체(110), 접속 패드 그룹(120), 더미 접속 패드(130) 및 솔더 레지스트 패턴(140)을 포함한다.
기판 몸체(110)는, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판(PCB)일 수 있다. 플레이트 형상을 갖는 기판 몸체(110)는, 제1 면(112) 및 제1 면(112)과 대향하는 제2 면(114)을 포함한다.
접속 패드 그룹(120)은 기판 몸체(110)의 제1 면(112) 상에 배치되며, 접속 패드 그룹(120)은 복수개의 접속 패드(122)들을 포함한다. 복수개의 접속 패드(122)들은 제1 면(112) 상에 상호 평행하게 배치될 수 있고, 각 접속 패드(122)들은, 평면상에서 보았을 때, 바(bar) 형상을 갖는다.
접속 패드 그룹(120)에 포함된 각 접속 패드(122)들은 기판 몸체(110)의 제1 면(112)과 대향 하는 제2 면(114) 상에 형성된 볼 랜드(미도시)와 전기적으로 연결될 수 있다. 볼 랜드 상에는 솔더볼(미도시)이 전기적으로 접속될 수 있다.
접속 패드 그룹(120)에 포함된 각 접속 패드(122)들은 동일한 간격 D3으로 이격되고, 동일한 간격 D3으로 이격 된 각 접속 패드(122)들은 모두 동일한 사이즈를 갖는다. 예를 들어, 동일한 간격 D3으로 이격 된 각 접속 패드(122)들은 동일한 폭 W1을 갖는다.
더미 접속 패드(130)들은 기판 몸체(110)의 제1 면(112) 상에 배치된다. 더미 접속 패드(130)들은 접속 패드 그룹(120)의 양쪽에 각각 배치된다. 더미 접속 패드(130)들은, 예를 들어, 접속 패드 그룹(120)의 양쪽에 하나씩 형성된다. 이와 다르게, 더미 접속 패드(130)들은 접속 패드 그룹(120)에 포함된 접속 패드(122) 사이에 배치되어도 무방하다.
더미 접속 패드(130)들은 기판 몸체(110)의 제1 면(112) 상에 섬(island) 형상으로 배치된다. 즉, 더미 접속 패드(130)들은, 예를 들어, 볼 랜드 또는 접속 패드(122)와 전기적으로 연결되지 않는다. 이와 다르게, 더미 접속 패드(130)들은 볼 랜드 또는 접속 패드(122)와 전기적으로 연결될 수도 있다.
접속 패드 그룹(120)의 양쪽에 배치된 각 더미 접속 패드(130)들은 접속 패드 그룹(120)에 포함된 접속 패드(122)들 중 최외곽에 배치된 접속 패드(122a)에 대하여 접속 패드(122)들 사이의 간격으로 정의된 상기 D3의 간격으로 이격 된다. 더미 접속 패드(130)는 각 접속 패드(122)와 동일한 형상을 가질 수 있다. 예를 들어, 각 더미 접속 패드(130)들은 접속 패드(122)와 동일한 폭 W1을 갖는다. 이와 다르게, 더미 접속 패드(130)는 각 접속 패드(122)와 다른 형상을 가질 수 있다.
접속 패드(122)들을 갖는 접속 패드 그룹(120) 및 더미 접속 패드(130)가 형성된 기판 몸체(110)의 제1 면(112) 상에는 접속 패드(122)들 및 더미 접속 패드(130)를 노출하는 개구(142)를 갖는 솔더 레지스트 패턴(140)이 형성된다.
솔더 레지스트 패턴(140)의 개구(142)는 솔더 레지스트 패턴(140)에 개구(142)를 형성하는 장비의 공정 편차에 따라서 개구(142)의 형성 위치가 변경될 수 있고, 이로 인해 접속 패드 그룹(120)의 양쪽에 배치된 각 더미 접속 패드(122)의 바깥쪽에 배치되는 개구(142a, 142b)들의 개구 면적은 서로 다를 수 있다.
예를 들어, 도 1의 접속 패드 그룹(120)의 왼쪽에 배치된 개구(142a)의 개구 면적은 도 1의 접속 패드 그룹(120)의 오른쪽에 배치된 개구(142b)의 개구 면적보다 작게 형성된다.
도 1 및 도 2를 다시 참조하면, 접속 패드(122) 상에는 솔더 패턴(125)이 배치되고, 더미 접속 패드(130) 상에는 더미 솔더 패턴(135)이 각각 배치된다.
각 접속 패드(122) 상에 배치된 솔더 패턴(125)은 모두 실질적으로 동일한 제1 부피를 갖는다.
본 실시예에서, 각 접속 패드(122) 상에 제1 부피를 갖는 솔더 패턴(125)이 형성되는 것은 접속 패드 그룹(120)의 양쪽에 배치된 더미 접속 패드(130) 때문이다.
한편, 접속 패드 그룹(120)의 양쪽에 배치된 각 더미 접속 패드(130)의 바깥쪽의 개구(142a, 142b)들의 개구 면적이 서로 다르기 때문에 더미 접속 패드(130) 들 상에 배치된 더미 솔더 패턴(135)은 제1 부피와 다른 제2 부피를 갖는다. 또한, 접속 패드 그룹(120)의 양쪽에 각각 배치된 더미 솔더 패턴(135)들은 서로 다른 부피를 가질 수 있다. 이와 다르게, 더미 솔더 패턴(135)들은 모두 동일한 제1 부피를 가질 수 있다.
본 실시예에서, 반도체 칩의 범프와 전기적으로 접속되는 부분은 접속 패드(122)이고, 더미 접속 패드(130)는 반도체 칩의 범프와 전기적으로 연결되지 않기 때문에 더미 접속 패드(130) 상에 배치된 더미 솔더 패턴(135)의 부피가 서로 다르더라도 반도체 칩의 범프 접속 불량은 발생 되지 않는다.
도 3은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 3을 참조하면, 반도체 패키지(300)는 기판(100) 및 반도체 칩(200)을 포함한다.
기판(100)은 기판 몸체(110)를 포함한다. 예를 들어, 기판 몸체(110)는 플레이트 형상을 갖는 인쇄회로기판(PCB)일 수 있다. 플레이트 형상을 갖는 기판 몸체(110)는, 제1 면(112) 및 제1 면(112)과 대향 하는 제2 면(114)을 포함한다.
기판 몸체(110)의 제1 면(112) 상에는 접속 패드 그룹(120)이 배치된다. 접속 패드 그룹(120)은 복수개의 접속 패드(122)들을 포함한다. 접속 패드(122)들은 제1 면(112) 상에 복수개가 상호 평행하게 배치될 수 있다.
접속 패드 그룹(120)에 포함된 각 접속 패드(122)들은 기판 몸체(110)의 제1 면(112)과 대향 하는 제2 면(114) 상에 형성된 볼 랜드(미도시)와 전기적으로 연결될 수 있다. 볼 랜드 상에는 솔더볼(미도시)이 전기적으로 접속될 수 있다.
예를 들어, 접속 패드 그룹(120)에 포함된 각 접속 패드(122)들은 동일한 간격 D3으로 이격 되고, 동일한 간격 D3으로 이격 된 각 접속 패드(122)들은 모두 동일한 사이즈를 갖는다. 예를 들어, 동일한 간격 D3으로 이격 된 각 접속 패드(122)들은 동일한 폭 W1을 갖는다.
더미 접속 패드(130)들은 기판 몸체(110)의 제1 면(112) 상에 배치된다. 더미 접속 패드(130)들은, 예를 들어, 접속 패드 그룹(120)의 양쪽에 각각 배치된다. 더미 접속 패드(130)들은 접속 패드 그룹(120)의 양쪽에, 예를 들어, 각각 하나가 배치된다.
더미 접속 패드(130)들은 기판 몸체(110)의 제1 면(112) 상에 섬 형상으로 배치된다. 즉, 더미 접속 패드(130)들은, 예를 들어, 볼 랜드 또는 접속 패드와 전기적으로 연결되지 않는다. 이와 다르게, 더미 접속 패드(130)들은 볼 랜드 또는 접속 패드(122)와 전기적으로 연결될 수도 있다.
접속 패드 그룹(120)의 양쪽에 배치된 각 더미 접속 패드(130)들은 접속 패드 그룹(120)에 포함된 접속 패드(122)들 중 최외곽에 배치된 접속 패드(122a)에 대하여 접속 패드(122)들 사이의 간격인 상기 D3의 간격으로 이격 되고, 더미 접속 패드(130)는 각 접속 패드(122)와 동일한 형상을 갖는다. 예를 들어, 각 더미 접속 패드(130)들은 접속 패드(122)와 동일한 폭 W1을 갖는다.
접속 패드(122)들을 갖는 접속 패드 그룹(120) 및 더미 접속 패드(130)가 형성된 기판 몸체(110)의 제1 면(112) 상에는 접속 패드(122)들 및 더미 접속 패드(130)를 노출하는 개구(142)를 갖는 솔더 레지스트 패턴(140)이 형성된다.
솔더 레지스트 패턴(140)의 개구(142)는 솔더 레지스트 패턴(140)에 개구(142)를 형성하는 장비의 공정 편차에 따라서 개구(142)의 형성 위치가 변경될 수 있고, 이로 인해 접속 패드 그룹(120)의 양쪽에 배치된 각 더미 접속 패드(122)의 바깥쪽의 개구(142a, 142b)들의 개구 면적은 서로 다를 수 있다. 예를 들어, 도 1의 접속 패드 그룹(120)의 왼쪽에 배치된 개구(142a)의 개구 면적은 도 1의 접속 패드 그룹(120)의 오른쪽에 배치된 개구(142b)의 개구 면적보다 작게 형성된다.
접속 패드(122) 상에는 솔더 패턴(125)이 배치되고, 더미 접속 패드(130) 상에는 더미 솔더 패턴(135)이 배치된다.
각 접속 패드(122) 상에 배치된 솔더 패턴(125)은 모두 실질적으로 동일한 제1 부피를 갖는다. 각 접속 패드(122) 상에 배치된 솔더 패턴(125)들이 모두 동일한 제1 부피를 갖는다. 본 실시예에서, 각 접속 패드(122) 상에 제1 부피를 갖는 솔더 패턴(125)이 형성되는 것은 접속 패드 그룹(120)의 양쪽에 배치된 더미 접속 패드(130) 때문이다.
한편, 접속 패드 그룹(120)의 양쪽에 배치된 각 더미 접속 패드(130)의 바깥쪽의 개구(142a, 142b)들의 개구 면적이 서로 다르기 때문에 더미 접속 패드(130)들 상에 배치된 더미 솔더 패턴(135)은 제1 부피와 다른 제2 부피를 갖는다. 또한, 접속 패드 그룹(120)의 양쪽에 각각 배치된 더미 솔더 패턴(135)들은 서로 다른 부피를 갖는다.
반도체 칩(200)은 반도체 칩 몸체(210)를 갖는다. 반도체 칩 몸체(210)는 직육면체 형상을 갖고, 반도체 칩 몸체(210)는 상면(212) 및 상면(212)과 대향 하는 하면(214)을 포함한다.
반도체 칩(200)의 하면(214)에는 본딩 패드(220)들이 배치된다. 본 실시예에서, 본딩 패드(220)의 위치는, 예를 들어, 기판(100)의 접속 패드 그룹(120)의 각 접속 패드(122)와 대응한다.
본딩 패드(220) 상에는 범프(230)가 배치된다. 범프(230)는, 예를 들어, 솔더 또는 금(gold)을 포함할 수 있다. 본 실시에에서, 범프(230)는 선택적으로 기판(100)의 접속 패드 그룹(120)에 포함된 접속 패드(122)와 전기적으로 연결된다. 이때, 접속 패드 그룹(120)에 포함된 각 접속 패드(122) 상에 배치된 솔더 패턴(125)은 모두 균일한 부피 및 형상을 갖기 때문에 범프(230) 및 솔더 패턴(125)이 접속될 때 솔더 패턴(125)의 형상 및 부피차이에 따라 발생 되는 범핑(bumping) 불량을 방지할 수 있다.
이상에서 상세하게 설명한 바에 의하면 범프를 갖는 반도체 칩을 기판에 형성된 접속 패드에 배치된 솔더에 범핑할 때 각 솔더의 부피가 서로 달라 발생하던 범핑 불량을 방지하는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지용 기판을 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.

Claims (11)

  1. 기판 몸체;
    상기 기판 몸체의 표면에 복수개가 병렬 배치되며 솔더 패턴이 배치된 바(bar) 형상의 접속 패드들을 포함하는 접속 패드 그룹;
    상기 접속 패드 그룹의 일측에 배치되며 제1 더미 솔더 패턴을 갖고 상기 접속 패드와 동일한 형상을 갖는 제1 더미 접속 패드, 상기 일측과 대향 하는 상기 접속 패드 그룹의 타측에 배치되며 상기 접속 패드와 동일한 형상을 갖는 제2 더미 솔더 패턴이 배치된 제2 더미 접속 패드; 및
    상기 기판 몸체를 덮고, 상기 접속 패드들 및 상기 제1 및 제2 더미 솔더 패턴들을 노출하는 개구를 갖는 솔더 레지스트 패턴을 포함하며,
    상기 제1 및 제2 더미 솔더 패턴들의 부피는 상기 개구 중 상기 제1 더미 접속 패드 바깥쪽에 형성된 제1 개구 면적 및 상기 개구 중 상기 제2 더미 접속 패드 바깥쪽에 형성된 제2 개구 면적에 대응하는 부피를 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 더미 접속 패드 및 상기 제1 더미 접속 패드와 인접한 접속 패드가 이루는 간격 및 상기 제2 더미 접속 패드 및 상기 제2 더미 접속 패드와 인접한 접속 패드가 이루는 간격은 동일한 것을 특징으로 하는 반도체 패키지용 기판.
  5. 제1항에 있어서,
    상기 제1 및 제2 더미 접속 패드들 및 상기 접속 패드는 동일한 사이즈를 갖는 것을 특징으로 하는 반도체 패키지용 기판.
  6. 기판 몸체, 상기 기판 몸체의 표면에 복수개가 병렬 배치되며 솔더 패턴이 배치된 바(bar) 형상의 접속 패드들을 포함하는 접속 패드 그룹, 상기 접속 패드 그룹의 일측에 배치되며 제1 더미 솔더 패턴을 갖고 상기 접속 패드와 동일한 형상을 갖는 제1 더미 접속 패드, 상기 일측과 대향 하는 상기 접속 패드 그룹의 타측에 배치되며 상기 접속 패드와 동일한 형상을 갖는 제2 더미 솔더 패턴이 배치된 제2 더미 접속 패드 및 상기 기판 몸체를 덮고, 상기 접속 패드들 및 상기 제1 및 제2 더미 솔더 패턴들을 노출하는 개구를 갖는 솔더 레지스트 패턴을 포함하며, 상기 제1 및 제2 더미 솔더 패턴들의 부피는 상기 개구 중 상기 제1 더미 접속 패드 바깥쪽에 형성된 제1 개구 면적 및 상기 개구 중 상기 제2 더미 접속 패드 바깥쪽에 형성된 제2 개구 면적에 대응하는 부피를 갖는 기판; 및
    상기 각 솔더 패턴들과 전기적으로 접속되는 범프를 갖는 반도체 칩을 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 더미 접속 패드 및 상기 제1 더미 접속 패드와 인접한 접속 패드가 이루는 간격 및 상기 제2 더미 접속 패드 및 상기 제2 더미 접속 패드와 인접한 접속 패드가 이루는 간격은 동일한 것을 특징으로 하는 반도체 패키지.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제6항에 있어서,
    상기 제1 및 제2 더미 접속 패드들 및 상기 접속 패드는 동일한 사이즈를 갖는 것을 특징으로 하는 반도체 패키지용 기판.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5264585B2 (ja) * 2009-03-24 2013-08-14 パナソニック株式会社 電子部品接合方法および電子部品
US8546925B2 (en) * 2011-09-28 2013-10-01 Texas Instruments Incorporated Synchronous buck converter having coplanar array of contact bumps of equal volume
US9631781B2 (en) * 2011-11-10 2017-04-25 Citizen Watch Co., Ltd. Optical integrated device
JP6470320B2 (ja) * 2015-02-04 2019-02-13 オリンパス株式会社 半導体装置
CN105486333B (zh) * 2015-11-19 2018-08-24 业成光电（深圳）有限公司 改善窄线距接合垫压合错位之感测器结构
US9640459B1 (en) * 2016-01-04 2017-05-02 Infineon Technologies Ag Semiconductor device including a solder barrier

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020042033A (ko) * 2000-11-29 2002-06-05 윤종용 솔더 범프를 포함하는 반도체 소자 및 그 형성방법
JP2003218542A (ja) * 2002-01-25 2003-07-31 Dainippon Printing Co Ltd 多層配線基板多面付け体およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3795600B2 (ja) 1996-12-24 2006-07-12 イビデン株式会社 プリント配線板
JP3610239B2 (ja) 1998-08-31 2005-01-12 京セラ株式会社 半導体素子搭載用配線基板およびその実装構造
US7004644B1 (en) 1999-06-29 2006-02-28 Finisar Corporation Hermetic chip-scale package for photonic devices
JP4041649B2 (ja) 2000-10-26 2008-01-30 松下電器産業株式会社 電子部品の実装方法及び電子部品実装体
ES1049384Y (es) * 2001-06-12 2002-09-01 Figueras Int Seating Sa Respaldo para butacas perfeccionado.
JP4082220B2 (ja) 2003-01-16 2008-04-30 セイコーエプソン株式会社 配線基板、半導体モジュールおよび半導体モジュールの製造方法
US7070207B2 (en) * 2003-04-22 2006-07-04 Ibiden Co., Ltd. Substrate for mounting IC chip, multilayerd printed circuit board, and device for optical communication
JP3804649B2 (ja) * 2003-09-19 2006-08-02 株式会社村田製作所 電子回路装置の製造方法および電子回路装置
JPWO2005052666A1 (ja) 2003-11-27 2008-03-06 イビデン株式会社 Ｉｃチップ実装用基板、マザーボード用基板、光通信用デバイス、ｉｃチップ実装用基板の製造方法、および、マザーボード用基板の製造方法
JP4024773B2 (ja) * 2004-03-30 2007-12-19 シャープ株式会社 配線基板、半導体装置およびその製造方法並びに半導体モジュール装置
JP4477966B2 (ja) 2004-08-03 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2006053266A (ja) 2004-08-10 2006-02-23 Toshiba Corp 光半導体モジュールとそれを用いた半導体装置
US20060055032A1 (en) * 2004-09-14 2006-03-16 Kuo-Chin Chang Packaging with metal studs formed on solder pads
JP2006229189A (ja) 2005-01-19 2006-08-31 Seiko Epson Corp 光素子およびその製造方法、並びに、光モジュールおよびその製造方法
US20070069378A1 (en) * 2005-04-15 2007-03-29 Chang-Yong Park Semiconductor module and method of forming a semiconductor module
TWI270327B (en) 2005-11-10 2007-01-01 Phoenix Prec Technology Corp Circuit board with optical component embedded therein
TWI286829B (en) 2006-01-17 2007-09-11 Via Tech Inc Chip package
US7783141B2 (en) * 2007-04-04 2010-08-24 Ibiden Co., Ltd. Substrate for mounting IC chip and device for optical communication

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020042033A (ko) * 2000-11-29 2002-06-05 윤종용 솔더 범프를 포함하는 반도체 소자 및 그 형성방법
JP2003218542A (ja) * 2002-01-25 2003-07-31 Dainippon Printing Co Ltd 多層配線基板多面付け体およびその製造方法

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