KR100652440B1 - 반도체 패키지, 그 패키지를 이용한 스택 패키지 및 그스택 패키지 형성 방법 - Google Patents

반도체 패키지, 그 패키지를 이용한 스택 패키지 및 그스택 패키지 형성 방법 Download PDF

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Abstract

반도체 패키지의 측면으로 젯팅에 의한 배선을 형성한 반도체 패키지, 그 패키지를 이용한 스택 패키지 및 그 형성 방법을 제공한다. 그 반도체 패키지는 PCB 기판; PCB 기판 하부에 형성된 솔더 볼; PCB 기판 상부로 접착된 반도체 칩; PCB 기판 상부로 형성된 반도체 칩을 밀봉하는 밀봉재; 밀봉재 상부로 형성된 제1 전도성 접착제 패턴; 및 PCB 기판 및 밀봉재 측면으로 상기 솔더 볼과 상기 제1 전도성 접착제를 전기적으로 연결하는 제2 전도성 접착제;를 포함한다.

Description

반도체 패키지, 그 패키지를 이용한 스택 패키지 및 그 스택 패키지 형성 방법{Semiconductor package, stack package using the same package and method of fabricating the same stack package}
도 1은 종래의 칩 스택 패키지에 대한 단면도이다.
도 2a 및 2b는 종래의 단위 반도체 패키지를 적층한 스택 패키지에 대한 단면도이다.
도 3a 및 3b는 본 발명의 제1 실시예에 따른 반도체 패키지에 대한 평면도 및 측면도이다.
도 4는 본 발명의 제2 실시예에 따른 스택 패키지에 대한 측면도이다.
도 5는 본 발명의 제3 실시예에 따른 스택 패키지에 대한 측면도이다.
도 6a ~ 6f는 본 발명의 제4 실시예에 따른 도 4의 스택 패키지의 형성 방법을 보여주는 도면들이다.
<도면의 주요부분에 대한 설명>
100,100a,100b:PCB 기판........300,300a,300b:밀봉재
400,400a,400b:솔더 볼........410,410a,410b:솔더 볼 랜드
500a:제1 전도성 접착제.......500,500a,550:제1 전도성 접착제 패턴
600:제2 전도성 접착제........700:프린팅 마크
710:블레이드
본 발명은 반도체 패키지에 관한 것으로, 특히 스택 패키지가 용이한 반도체 패키지 및 그 패키지를 이용한 스택 패키지와 그 형성 방법에 관한 것이다.
반도체 패키지는 일반적으로 미세 회로가 형성되어 있는 반도체 칩을 보호하면서 반도체 칩을 PCB(Printed Circuit Board) 등에 실장하여 사용할 수 있도록 EMC(Epoxy Molding Compound) 등으로 몰딩(Molding)한 것을 말한다. 반도체 패키지는 외부 회로와의 연결을 위하여, 반도체 칩의 외부단자와 PCB가 와이어(wire)를 통하여 전기적으로 연결된 구조로 되어 있다.
최근에는 반도체 패키지의 제조기술이 발전하여 초박형, 초소형의 반도체 패키지를 구현하고자 다양한 기술이 시도되고 있다. 특히, 패키지 구조에 있어서 핀 삽입형에서 표면 실장형(Surface Mounting technology:SMT)으로 급격히 진행되어 인쇄회로기판에 대한 실장 밀도를 높여 왔다.
한편, 반도체 소자의 응용은 필요한 장치를 긴밀하게 또는 무리를 지어 정렬하는 것이 바람직하다. 따라서, 몇 개의 반도체 칩이 필요할 때, 소정의 근접성을 달성하고 공간의 축소를 가능하게 하는 다양한 구조가 제안되고 있다. 전형적으로 이와 같은 구조를 위해, 다수의 반도체 칩을 하나의 패키지에 실장하는 칩 스택 패키지(Chip Stack Package) 또는 둘 이상의 단위 반도체 패키지를 적층하는 스택 패 키지(Stack Package) 기법이 도입되고 있다.
도 1은 종래의 칩 스택 패키지의 단면을 개략적으로 보여주고 있다. 도 1을 참조하면, 칩 스택 패키지는 솔더 볼(40)이 하부에 형성되어 있는 PCB(10) 상부로 몇 개의 반도체 칩(20)이 적층되어 있고, 반도체 칩(20)은 EMC(Epoxy Molding Compound) 등과 같은 밀봉재(30)에 의해 밀봉되어 있다. 이와 같은 구조의 칩 스택 패키지는 단위 반도체 패키지를 복수 개로 적층하는 것보다 크기나 무게 및 실장 면적 면에서 소형화와 경량화에 유리하다. 그러나 이러한 칩 스택 패키지 구조는 칩의 스택 과정에서 칩의 수율이 떨어지는 심각한 문제점이 있다.
한편, 베어 칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서도 취급이 용이하고 패키지 크기가 크게 줄어든 CSP(Chip Scale Package)형 패키지가 개발되어 있다. 이러한 CSP형 패키지 가운데 주목받고 있는 것이 FBGA(Fine Ball-Grid Array)형 패키지이다. 최근에 FBGA 패키지를 이용하여 용량과 실장 밀도를 증가시킨 스택 패키지가 주목을 받고 있다.
도 2a는 종래 스택 패키지의 구조를 개략적으로 보여주는 단면도이다. 도 2a를 참조하면, 스택 패키지는 제1 반도체 패키지(A) 및 제2 반도체 패키지(B)가 적층되어 형성된다. 제1 및 제2 반도체 패키지는 PCB(10,10a), 단일 칩(미도시)을 밀봉하는 밀봉재(30,30a) 및 솔더 볼(40)을 포함한다. 이와 같은 구조는 최근에 대부분의 칩이 아주 얇은 형태로 대형화됨에 따라, 특히 DRAM의 경우, 패키지 간에 도면의 점선 모양으로 워프(Warp)가 발생하고 이러한 워프로 인한 솔더 볼 접착 불량(non-wet)의 문제가 발생한다.
도 2b는 종래 다른 스택 패키지의 구조를 보여주는 단면도로서, 도 2a에서의 단점을 극복하기 위한 구조이다. 즉, 제1 반도체 패키지(A)와 제2 반도체 패키지 사이(B)에 매개체 기판(80)을 두어 양 패키지를 지지하도록 하여 워프를 방지한다. 한편, 매개체 기판(80)에 비아 홀(via hole)을 형성하고 쓰루 홀 포스트(through hole post)를 박아서 양 패키지가 전기적으로 연결되도록 한다. 이 구조는 제조상의 문제점이 많은 단점이 있다.
또한, 도 2a 및 도 2b의 스택 패키지는 밀봉재(30,30a)를 PCB전체로 형성하지 않고 안쪽 일부분에만 형성하고 솔더 볼(40)의 형성 위치도 PCB(10,10a) 외각으로 배치해야 하므로 일반적인 CSP형 패키지 공정과는 다른 공정을 채용하여야 하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, CSP형 패키지의 구조의 변경이나 매개체의 사용이 필요 없고, 종래의 패키지 공정을 그대로 사용하면서도 PCB 워프에 의한 솔더 볼 접착 불량의 문제를 해결할 수 있는 반도체 패키지 및 그 패키지를 이용한 스택 패키지와 그 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 PCB 기판; 상기 PCB 기판 하부에 형성된 솔더 볼; 상기 PCB 기판 상부로 접착된 반도체 칩; 상기 PCB 기판 상부로 형성된 상기 반도체 칩을 밀봉하는 밀봉재; 상기 밀봉재 상부로 형성된 제1 전도성 접착제 패턴; 및 상기 PCB 기판 및 밀봉재 측면으로 상기 솔더 볼과 상기 제1 전도성 접착제를 전기적으로 연결하는 제2 전도성 접착제;를 포함하는 반도체 패키지를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 전도성 접착제는 스크린 프린트가 가능한 프린터블 접착제이고 제2 전도성 접착제는 젯팅이 가능한 젯터블 접착제이다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여, PCB 기판, 상기 PCB 기판 하부에 형성된 솔더 볼, 상기 PCB 기판 상부로 접착된 반도체 칩, 상기 PCB 기판 상부로 형성된 상기 반도체 칩을 밀봉하는 밀봉재, 상기 밀봉재 상부로 형성된 제1 전도성 접착제 패턴 및 상기 PCB 기판 및 밀봉재 측면으로 상기 솔더 볼과 상기 제1 전도성 접착제를 전기적으로 연결하는 제2 전도성 접착제를 구비한 제1 반도체 패키지; 및 상기 제1 반도체 패키지 상부로 접착된 제2 반도체 패키지;를 포함하는 스택 패키지(Stack Package)를 제공한다.
본 발명의 바람직한 실시예에 따르면, 상기 제2 반도체 패키지는 하부로 솔더 볼이 형성되어 있는 PCB 기판을 포함하고, 상기 솔더 볼이 상기 제1 반도체 패키지의 제1 전도성 접착제 패턴의 솔더 볼 랜드 영역에 접착되게 된다.
한편, 본 발명은 상기 기술적 과제를 달성하기 위하여, 몰딩 공정이 완료된 프레임 상태의 패키지 상부로 제1 전도성 접착제 패턴을 형성하는 단계; 상기 패턴이 형성된 프레임 상태의 패키지 하부에 솔더 볼을 접착(solder ball attach)하고 싱귤레이션(singulation)하는 단계; 상기 싱귤레이션된 패키지 측면으로 제2 전도성 접착제에 의하여 상기 제1 전도성 접착제와 상기 솔더 볼을 전기적으로 연결하 여 제1 반도체 패키지를 완성하는 단계;를 포함하는 스택 패키지 형성 방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 제1 반도체 패키지 완성 단계 이후에 제1 반도체 패키지 상부로 다른 일반적인 제2 반도체 패키지를 적층하여 스택 패키지를 형성한다. 또한, 상기 제2 반도체 스택 패키지 적층 전에 제1 반도체 패키지와 동일 구조의 반도체 패키지를 적어도 1개 제1 반도체 패키지 상부로 적층할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 생략되거나 과장되었고, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
<제1 실시예>
도 3a 및 3b는 본 발명의 스택 패키지에 채용되는 반도체 패키지에 대한 평면도 및 측면도이다.
도 3a를 참조하면, 반도체 패키지는 밀봉재(300) 상부로 제1 전도성 접착제 패턴(500)이 형성되어 있다. 제1 전도성 접착제 패턴(500)은 스택 공정시 솔더 볼이 접착되는 솔더 볼 랜드 부분(원 모양의 넓은 부분) 및 측면 배선을 위한 부분(원 모양에 연결된 긴 직사각형 부분)을 포함한다. 밀봉재(300) 하부로 칩(미도시) 및 PCB(미도시) 등이 형성되어 있음은 물론이다. 한편, 제1 전도성 접착제 패턴(500)은 프린터블 접착제를 사용하여 스크린 프린트로 형성하는 것이 바람직하다.
도 3b의 경우, 도 3a의 반도체 패키지의 어느 한 측면을 보여주는 측면도이다. 반도체 패키지는 PCB(100) 하부로 솔더 볼 랜드(410) 부분에 솔더 볼(400)이 형성되어 있고, PCB(100) 상부로 밀봉재(300) 및 제1 전도성 접착제 패턴(500)이 형성되어 있다. 또한, PCB(100) 및 밀봉재(300)의 측면을 따라서, 중첩된 조그만 볼 형태의 제2 전도성 접착제(600)가 제1 전도성 접착제와 솔더 볼 랜드(410)를 전기적으로 연결하고 있다. 제2 전도성 접착제(600)에 의한 전기적 연결은 젯팅이 가능한 젯터블 접착제를 사용하여 도면과 같이 조그만 볼 형태의 중첩으로 형성할 수 있다. 이때, 볼의 사이즈는 지름 50 ㎛ 정도로 형성하는 것이 적절하다.
<제2 실시예>
도 4는 본 발명에 따른 도 3a 또는 3b의 반도체 패키지를 채용한 스택 패키지의 어느 한 측면을 보여주는 측면도이다. 도 4를 참조하면, 스택 패키지는 도 3a의 반도체 패키지(NEW,이하, '제1 반도체 패키지'라 한다) 상부로 종래의 일반적인 제2 반도체 패키지(OLD)가 적층되어 형성된다. 제2 반도체 패키지(OLD)는 제2 PCB(100a) 하부로 제2 솔더 볼 랜드(410a) 및 제2 솔더 볼(400a) 및 상부로 칩(미도시)을 밀봉하는 제2 밀봉재(300a)를 포함한다.
본 발명에 따른 스택 패키지는 제1 반도체 패키지(NEW)의 제1 전도성 접착제 패턴(500)의 솔더 볼 랜드 영역에 제2 반도체 패키지(OLD)의 제2 솔더 볼(400a)이 접착하여 적층 된다. 한편, 제2 반도체 패키지(OLD)의 제2 밀봉재(300a) 상부에는 패키지 정보를 위한 마킹(Marking)이 형성되어 있다.
이와 같은 구조의 스택 패키지는 제1 반도체 패키지(NEW)의 측면을 통해서 제2 반도체 패키지(OLD)와 배선을 형성함으로써, 패키지 구조의 변화나 매개체의 사용이 불필요하다. 또한, 밀봉재(300,300a)가 PCB(100,100a) 전체적으로 형성됨으로써, 종래의 일반적인 패키지 공정을 그대로 이용할 수 있고 얇은 PCB 워프에 의한 솔더 볼 접촉 불량 문제도 어느 정도 해결할 수 있다.
<제3 실시예>
제 5는 본 발명에 따른 도 3a의 반도체 패키지를 두 개 채용한 스택 패키지의 어느 한 측면을 보여주는 측면도이다. 도 5를 참조하면, 제1 반도체 패키지(NEW) 상부로 제1 반도체 패키지(NEW)와 동일 구조의 반도체 패키지(NEW1,이하, '제3 반도체 패키지'라 한다)가 제1 반도체 패키지(NEW) 상부로 적층 되고, 제3 반도체 패키지(NEW1) 상부로 제2 반도체 패키지(OLD)가 적층 된다. 제3 반도체 패키지(NEW1)는 제1 반도체 패키지(NEW)와 동일하게 하부로 솔더 볼(400b) 및 솔더 볼 랜드(410b)가 형성된 PCB(100b), PCB(100b) 상부로 밀봉재(300b), 밀봉재(300b) 상부로 형성된 제1 전도성 접착제 패턴(500b) 및 PCB(100b)와 밀봉재(300b) 측면으로 형성된 제2 전도성 접착제(600b)를 포함한다.
본 실시예에서는 제1 실시예의 반도체 패키지 2개를 채용하여 3층 구조의 스택 패키지를 형성하고 있지만, 그 이상의 반도체 패키지를 채용하여 스택 패키지를 형성할 수 있음은 물론이다.
<제4 실시예>
도 6a ~ 6f는 본 발명의 제2 실시예에 따른 스택 패키지를 형성하는 방법을 보여주는 도면들이다.
도 6a를 참조하면, PCB(150) 상부로 밀봉재(350)의 형성까지 끝낸 프레임(Frame) 상태의 패키지가 보여지고, 밀봉재(350) 상부로 프린팅 마크(700)를 덮어 블레이드(710)를 이용하여 제1 전도성 접착제(500a)를 화살표 방향으로 스크린 프린팅한다. 따라서, 제1 전도성 접착제(500a)는 스크린 프린팅이 가능한 프린터블 접착제가 바람직하다. 스크린 프린팅이 끝나면 각 밀봉재(350) 상부로는 프린팅 마크(700)에 따른 제1 전도성 접착제 패턴(550, 도 6b)이 형성된다.
도 6b를 참조하면, 일반적인 패키지 공정인 마킹(Marking) 공정을 생략하고 PCB(150) 하부의 솔더 볼 랜드(미도시) 부분에 솔더 볼(400)을 형성한다. 이때 PCB(150) 상부로는 프린팅 마크(700)가 제거되어 밀봉재(350) 상부로 패터닝된 제1 전도성 접착제 패턴(550)을 볼 수 있다.
도 6c를 참조하면, PCB(150) 상부로 각각 다수의 칩(미도시)을 밀봉하는 3 개의 밀봉재(350) 및 각 밀봉재(350) 상부로는 패터닝된 제1 전도성 접착제 패턴(550)이 보여진다. 이러한 프레임 상태의 패키지를 도면의 점선 부분으로 소잉(sawing)하는 싱귤레이션(singulation)이 수행하여 단위 반도체 패키지로 분리한다. 각각의 분리된 반도체 패키지는 테스트를 거쳐 정상인 패키지들만이 선택된다.
도 6d는 단위 반도체 패키지를 보여주는 사시도이다. PCB(100) 하부로 솔더 볼 랜드(410) 및 솔더 볼(미도시)이 형성되어 있고, 상부로 칩(미도시)을 밀봉하는 밀봉재(300)가 형성되어 있다. 밀봉재(300) 상부에는 도 3a와 같은 제1 전도성 접 착제 패턴(500)이 형성되어 있다.
도 6e를 참조하면, 도 6d의 단위 반도체 패키지의 측면으로 제1 전도성 접착제 패턴(500)과 솔더 볼 랜드(410)를 전기적으로 연결하는 제2 전도성 접착제(600)를 형성한다. 제2 전도성 접착제(600)는 젯팅(jetting)에 의하여 지름 50㎛ 볼 형태로 중첩되게 형성한다. 따라서, 제2 전도성 접착제(600)는 젯팅이 가능한 젯터블 접착제가 바람직하다.
도 6f를 참조하면, 제1 전도성 접착제 패턴(500)의 솔더 볼 랜드 영역에 이물질 제거 등을 위해 플럭스 돗팅(Flux dotting) 처리를 하고 종래의 제2 반도체 패키지(OLD)를 적층 한다. 이때, 제1 전도성 접착제 패턴(500)의 솔더 볼 랜드 영역에 제2 솔더 볼(400a)이 접착된다. 접착은 제2 반도체 패키지(OLD)를 적층한 후 적외선 리-플로우(IR re-flow)를 통해 제2 솔더 볼(400a)을 용융 접착시킨다. 이때, 제2 반도체 패키지(OLD)의 제2 밀봉재(300a) 상부로는 제1 반도체 패키징 공정에서 생략했던 패키지 정보를 위한 마킹이 형성되어 있다.
본 실시예에서는 제1 반도체 패키지(NEW) 상부로 제2 반도체 패키지(OLD)를 스택 하여 2층 구조의 스택 패키지를 형성하였다. 그러나 제1 반도체 패키지(NEW)와 동일 구조를 가진 반도체 패키지를 2개 이상 적층하여 3층 이상의 스택 패키지를 형성할 수 있음은 물론이다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 상세히 설명한 바와 같이 본 발명은, 반도체 패키지의 측면으로 젯팅에 의한 배선을 형성함으로써, CSP형 패키지의 구조의 변경이나 매개체의 사용이 필요 없다.
또한, 밀봉재가 PCB 전체로 형성되므로 종래의 패키지 공정을 그대로 사용할 수 있고, PCB 워프에 의한 솔더 볼 접촉 불량의 문제도 어느 정도 해결할 수 있다.
한편, 본 발명에 따른 반도체 패키지를 여러 개 채용함으로써, 3층 이상의 스택 패키지 구조의 구현도 충분히 가능하다.

Claims (22)

  1. PCB 기판;
    상기 PCB 기판 하부에 형성된 솔더 볼;
    상기 PCB 기판 상부로 접착된 반도체 칩;
    상기 PCB 기판 상부로 형성된 상기 반도체 칩을 밀봉하는 밀봉재;
    상기 밀봉재 상부로 형성된 제1 전도성 접착제 패턴; 및
    상기 PCB 기판 및 밀봉재 측면으로 상기 솔더 볼과 상기 제1 전도성 접착제를 전기적으로 연결하는 제2 전도성 접착제;를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 전도성 접착제는 스크린 프린팅(Screen Printing)이 가능한 프린터블 접착제인 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제2 전도성 접착제는 젯팅(Jetting)이 가능한 젯터블 접착제인 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 전기적 연결은 상기 제2 전도성 접착제가 상기 PCB 기판 및 밀봉재 측 면으로 젯팅되어 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제2 전도성 접착제는 상기 젯팅에 의해 지름 50㎛의 볼 형태로 연속적으로 중첩되어 있는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 전도성 접착제 패턴은 상부로 다른 반도체 패키지 접착을 위한 솔더 볼 랜드 영역을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. PCB 기판,
    상기 PCB 기판 하부에 형성된 솔더 볼,
    상기 PCB 기판 상부로 접착된 반도체 칩,
    상기 PCB 기판 상부로 형성된 상기 반도체 칩을 밀봉하는 밀봉재,
    상기 밀봉재 상부로 형성된 제1 전도성 접착제 패턴, 및
    상기 PCB 기판 및 밀봉재 측면으로 상기 솔더 볼과 상기 제1 전도성 접착제를 전기적으로 연결하는 제2 전도성 접착제를 구비한 제1 반도체 패키지; 및
    상기 제1 반도체 패키지 상부로 접착된 제2 반도체 패키지;를 포함하는 스택 패키지(Stack Package).
  8. 제7 항에 있어서,
    상기 제1 전도성 접착제는 스크린 프린팅이 가능한 프린터블 접착제인 것을 특징으로 하는 스택 패키지.
  9. 제7 항에 있어서,
    상기 제2 전도성 접착제는 젯팅이 가능한 젯터블 접착제인 것을 특징으로 하는 스택 패키지.
  10. 제7 항에 있어서,
    상기 전기적 연결은 상기 제2 전도성 접착제가 상기 PCB 기판 및 밀봉재 측면으로 젯팅되어 형성된 것을 특징으로 하는 스택 패키지.
  11. 제10 항에 있어서,
    상기 제2 전도성 접착제는 상기 젯팅에 의해 지름 50㎛의 볼 형태로 연속적으로 중첩되어 있는 것을 특징으로 하는 스택 패키지.
  12. 제7 항에 있어서,
    상기 제1 전도성 접착제 패턴은 상기 제2 반도체 패키지와의 접착을 위한 솔더 볼 랜드 영역을 포함하는 것을 특징으로 하는 스택 패키지.
  13. 제12 항에 있어서,
    상기 제2 반도체 패키지는 하부로 제2 솔더 볼이 형성된 제2 PCB 기판을 포함하고,
    상기 제1 반도체 패키지와 상기 제2 반도체 패키지의 접착은 상기 제2 솔더 볼 및 상기 솔더 볼 랜드 영역과의 결합에 의해 형성되는 것을 특징으로 하는 스택 패키지.
  14. 제13 항에 있어서,
    상기 제2 반도체 패키지는 상기 제2 PCB 기판 상부로 칩을 밀봉하는 제2 밀봉재를 포함하고,
    상기 제2 밀봉재 상부로는 패키지 정보에 대한 마킹이 형성되어 있는 것을 특징으로 하는 스택 패키지.
  15. 제7 항에 있어서,
    상기 제1 반도체 패키지 및 제2 반도체 패키지 사이에 상기 제1 반도체 패키지와 동일한 구조의 반도체 패키지를 적어도 1 개 더 포함하는 것을 특징으로 하는 스택 패키지.
  16. 몰딩 공정이 완료된 프레임 상태의 패키지 상부로 제1 전도성 접착제 패턴을 형성하는 단계;
    상기 패턴이 형성된 프레임 상태의 패키지 하부에 솔더 볼을 접착(solder ball attach)하고 싱귤레이션(singulation)하는 단계;
    상기 싱귤레이션된 패키지 측면으로 제2 전도성 접착제에 의하여 상기 제1 전도성 접착제와 상기 솔더 볼을 전기적으로 연결하여 제1 반도체 패키지를 완성하는 단계;를 포함하는 스택 패키지 형성 방법.
  17. 제16 항에 있어서,
    상기 제1 전도성 접착제는 스크린 프린팅이 가능한 프린터블 접착제이고,
    상기 패턴은 상기 전도성 접착제를 스크린 프린트하여 형성하는 것을 특징으로 하는 스택 패키지 형성 방법.
  18. 제16 항에 있어서,
    상기 제2 전도성 접착제는 젯팅이 가능한 젯터블 접착제이고,
    상기 전기적 연결은 상기 제2 전도성 접착제를 상기 싱귤레이션된 패키지 측면으로 젯팅하여 형성하는 것을 특징으로 하는 스택 패키지 형성 방법.
  19. 제18 항에 있어서,
    상기 제2 전도성 접착제를 상기 젯팅에 의해 지름 50㎛의 볼 형태로 연속적으로 중첩하여 형성하는 것을 특징으로 하는 스택 패키지 형성 방법.
  20. 제16 항에 있어서,
    상기 제1 전도성 접착제 패턴은 상부로 제2 반도체 패키지를 접착하기 위한 솔더 볼 랜드 영역을 포함하고,
    상기 제1 반도체 패키지 완성 단계 이후에 상기 제1 전도성 접착제 패턴 상부로 상기 제2 반도체 패키지를 접착하는 단계를 포함하는 것을 특징으로 하는 스택 패키지 형성 방법.
  21. 제20 항에 있어서,
    상기 제2 반도체 패키지는 하부로 제2 솔더 볼이 형성된 제2 PCB 기판을 포함하고,
    상기 제2 반도체 패키지를 접착하는 단계는 상기 제2 솔더 볼이 접착되는 상기 솔더 볼 랜드 영역을 플럭스 돗팅하는 단계;
    상기 플럭스 돗팅 후에 제2 반도체 패키지를 적층하는 단계; 및
    적외선 리-플로우(IR re-flow)하여 접착하는 단계;를 포함하는 것을 특징으로 스택 패키지 형성 방법.
  22. 제20 항에 있어서,
    상기 제2 반도체 패키지 접착 단계 이전에,
    상기 제1 반도체 패키지와 동일한 구조의 반도체 패키지를 적어도 1개 상기 제1 반도체 패키지 상부로 접착하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지 형성 방법.
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