JP2001244426A - 強誘電メモリ・セルの製造方法 - Google Patents
強誘電メモリ・セルの製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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Abstract
(57)【要約】
【課題】 ある構造体上に位置する強誘電コンデンサの
製造方法を提供する。 【解決手段】 上記構造体(図1の124)上に一つの頂面
と複数の側面とを持つ底部電極を形成するステップと;
上記底部電極上に、強誘電材料からなり、一つの頂面と
複数の側面とを持つコンデンサ誘電体(図1の126)を形
成するステップと;上記コンデンサ誘電体の上に、上記
底部電極と、上記コンデンサ誘電体と、上記頂部電極か
らなり、一つの頂面と複数の側面とを持つ頂部電極(図
1の128および130)を形成するステップと;上記底部電
極の上記側面上、上記コンデンサ誘電体の上記側面上お
よび上記頂部電極の上記側面上にバリヤ層(図1の118お
よび120)を形成するステップと;上記バリヤ層および
上記構造体の上に、一つの頂面と一つの底面とを持つ誘
電体の層を形成するステップと;ある時間中、アルゴ
ン、窒素およびその組合せからなるグループから選択し
たガスからなる雰囲気内で400〜900℃の温度で、上記バ
リヤ層の形成ステップの実行後に、加熱ステップを実行
するステップとを含む方法。
製造方法を提供する。 【解決手段】 上記構造体(図1の124)上に一つの頂面
と複数の側面とを持つ底部電極を形成するステップと;
上記底部電極上に、強誘電材料からなり、一つの頂面と
複数の側面とを持つコンデンサ誘電体(図1の126)を形
成するステップと;上記コンデンサ誘電体の上に、上記
底部電極と、上記コンデンサ誘電体と、上記頂部電極か
らなり、一つの頂面と複数の側面とを持つ頂部電極(図
1の128および130)を形成するステップと;上記底部電
極の上記側面上、上記コンデンサ誘電体の上記側面上お
よび上記頂部電極の上記側面上にバリヤ層(図1の118お
よび120)を形成するステップと;上記バリヤ層および
上記構造体の上に、一つの頂面と一つの底面とを持つ誘
電体の層を形成するステップと;ある時間中、アルゴ
ン、窒素およびその組合せからなるグループから選択し
たガスからなる雰囲気内で400〜900℃の温度で、上記バ
リヤ層の形成ステップの実行後に、加熱ステップを実行
するステップとを含む方法。
Description
【0001】
【発明の属する技術分野】本発明は、半導体デバイスの
製造および処理に関し、特に、強誘電メモリ・デバイス
の製造方法に関する。
製造および処理に関し、特に、強誘電メモリ・デバイス
の製造方法に関する。
【0002】
【従来の技術】現在、半導体デバイスの製造産業および
エレクトロニクス産業には、いくつかの傾向が見られ
る。デバイスは、相変わらずますます小型になり、消費
電力はますます少なくなってきている。その理由は、非
常の小型で携帯型の個人用デバイスの製造が増大し、そ
の唯一の電源として小型のバッテリーが必要であるから
である。例えば、セルラーホン、個人用計算デバイス、
および個人用音響システムは、消費者市場で人気の高い
デバイスである。
エレクトロニクス産業には、いくつかの傾向が見られ
る。デバイスは、相変わらずますます小型になり、消費
電力はますます少なくなってきている。その理由は、非
常の小型で携帯型の個人用デバイスの製造が増大し、そ
の唯一の電源として小型のバッテリーが必要であるから
である。例えば、セルラーホン、個人用計算デバイス、
および個人用音響システムは、消費者市場で人気の高い
デバイスである。
【0003】
【発明が解決しようとする課題】ますます小型化し、携
帯に便利になった他に、個人用デバイスは、もっと高い
計算能力およびオンチップ・メモリを必要とする。この
ような傾向から考えて、この業界では、同じ半導体チッ
プ上に集積されたメモリ機能および論理機能を持つ計算
デバイスの開発が待望されている。好適には、このメモ
リは、バッテリーの電力を使いきった場合に、メモリの
内容が保持されるように構成することが好ましい。電力
の継続的供給が中断されても、その内容を保持する、こ
のようなメモリ・デバイスは、不揮発性メモリと呼ばれ
る。従来の不揮発性メモリの例としては、電気的に消去
可能で、プログラム可能な読出し専用メモリ(「EEP
PROM」)およびフラッシュ・EEPROMがある。
帯に便利になった他に、個人用デバイスは、もっと高い
計算能力およびオンチップ・メモリを必要とする。この
ような傾向から考えて、この業界では、同じ半導体チッ
プ上に集積されたメモリ機能および論理機能を持つ計算
デバイスの開発が待望されている。好適には、このメモ
リは、バッテリーの電力を使いきった場合に、メモリの
内容が保持されるように構成することが好ましい。電力
の継続的供給が中断されても、その内容を保持する、こ
のようなメモリ・デバイスは、不揮発性メモリと呼ばれ
る。従来の不揮発性メモリの例としては、電気的に消去
可能で、プログラム可能な読出し専用メモリ(「EEP
PROM」)およびフラッシュ・EEPROMがある。
【0004】強誘電メモリ(FeRAM)は、底部電極
および頂部電極の間に位置する、コンデンサの誘電体と
しての、タンタル酸ストロンチウム・ビスマス(SB
T)またはジルコン酸チタン酸鉛(PZT)等がある。
強誘電メモリに対しては読出し動作も、書込み動作も行
うことができる。メモリの大きさおよびメモリのアーキ
テクチャは、強誘電メモリの書込みおよび読出しアクセ
ス時間に影響を与える。表1は、異なるメモリ・タイプ
の間の違いを示す。
および頂部電極の間に位置する、コンデンサの誘電体と
しての、タンタル酸ストロンチウム・ビスマス(SB
T)またはジルコン酸チタン酸鉛(PZT)等がある。
強誘電メモリに対しては読出し動作も、書込み動作も行
うことができる。メモリの大きさおよびメモリのアーキ
テクチャは、強誘電メモリの書込みおよび読出しアクセ
ス時間に影響を与える。表1は、異なるメモリ・タイプ
の間の違いを示す。
【0005】
【表1】
【0006】強誘電メモリが不揮発性であるのは、強誘
電メモリ・セルが双安定特性を持っているからである。
二つのタイプのメモリ・セル、すなわち、単一コンデン
サ・メモリ・セル、および二重コンデンサ・メモリ・セ
ルが使用される。(1T/1Cメモリ・セルと呼ばれ
る)単一コンデンサ・メモリ・セルは、必要とするシリ
コン領域が小さいが、(それにより、メモリ・アレーの
電位密度が増大するが)、ノイズおよびプロセス振動に
は弱い。さらに、1Cセルは、記憶したメモリの状態を
判断するために、電圧基準を必要とする。(2T/2C
または2Cメモリ・セルと呼ばれる)二重コンデンサ・
メモリ・セルは、より広いシリコン領域を必要とし、相
補信号を記憶し、記憶している情報の差動サンプリング
ができる。2Cメモリ・セルは、1Cメモリ・セルより
安定している。
電メモリ・セルが双安定特性を持っているからである。
二つのタイプのメモリ・セル、すなわち、単一コンデン
サ・メモリ・セル、および二重コンデンサ・メモリ・セ
ルが使用される。(1T/1Cメモリ・セルと呼ばれ
る)単一コンデンサ・メモリ・セルは、必要とするシリ
コン領域が小さいが、(それにより、メモリ・アレーの
電位密度が増大するが)、ノイズおよびプロセス振動に
は弱い。さらに、1Cセルは、記憶したメモリの状態を
判断するために、電圧基準を必要とする。(2T/2C
または2Cメモリ・セルと呼ばれる)二重コンデンサ・
メモリ・セルは、より広いシリコン領域を必要とし、相
補信号を記憶し、記憶している情報の差動サンプリング
ができる。2Cメモリ・セルは、1Cメモリ・セルより
安定している。
【0007】1T/1C強誘電メモリ・セル内には、一
つのトランジスタと、一つの記憶コンデンサが位置す
る。記憶コンデンサの底部電極は、トランジスタのドレ
ーンに接続している。1T/1Cセルは、トランジスタ
のゲート(語線)に信号を加えることにより読み出さ
れ、それにより、コンデンサの底部電極が、トランジス
タのソース(ビット線)に接続される。その後で、パル
ス信号が頂部電極接点(プレート線または駆動線)に加
えられる。それ故、トランジスタのビット線上の電位
は、コンデンサの電荷を、ビット線のキャパシタンスで
割ったものである。コンデンサの電荷は、強誘電材料の
双安定分極状態により異なるので、ビット線の電位は二
つの異なる数値を持つことができる。感知アンプが、ビ
ット線に接続していて、1または0の論理値に関連する
電圧を検出する。頻繁に、感知アンプの基準電圧は、読
出しが行われていない他方のビット線に接続している、
強誘電コンデンサまたは非強誘電コンデンサとなる。こ
のようにして、メモリ・セルのデータが検索される。
つのトランジスタと、一つの記憶コンデンサが位置す
る。記憶コンデンサの底部電極は、トランジスタのドレ
ーンに接続している。1T/1Cセルは、トランジスタ
のゲート(語線)に信号を加えることにより読み出さ
れ、それにより、コンデンサの底部電極が、トランジス
タのソース(ビット線)に接続される。その後で、パル
ス信号が頂部電極接点(プレート線または駆動線)に加
えられる。それ故、トランジスタのビット線上の電位
は、コンデンサの電荷を、ビット線のキャパシタンスで
割ったものである。コンデンサの電荷は、強誘電材料の
双安定分極状態により異なるので、ビット線の電位は二
つの異なる数値を持つことができる。感知アンプが、ビ
ット線に接続していて、1または0の論理値に関連する
電圧を検出する。頻繁に、感知アンプの基準電圧は、読
出しが行われていない他方のビット線に接続している、
強誘電コンデンサまたは非強誘電コンデンサとなる。こ
のようにして、メモリ・セルのデータが検索される。
【0008】強誘電メモリの特性は、ある種の用途の場
合には、読出し動作が破壊的であることである。メモリ
・セル内のデータは、読出し動作が終了した後で、メモ
リ・セルに再度書き戻さなければならない。強誘電体の
分極が切り換えられた場合には、読出し動作は破壊的で
あり、感知アンプは、そのビットをセルから読み出した
時に、正しい分極値を(そのセルの上に)再度書き込ま
なければならない。これは、DRAMの場合も同じであ
る。駆動線の電圧が、強誘電体を切り換えるほど高くな
い場合には、読出し動作は非破壊的になる。通常、非破
壊的読出しは、破壊的読出しより遥かに大きなコンデン
サを必要とするので、より大きなセルが必要になる。
合には、読出し動作が破壊的であることである。メモリ
・セル内のデータは、読出し動作が終了した後で、メモ
リ・セルに再度書き戻さなければならない。強誘電体の
分極が切り換えられた場合には、読出し動作は破壊的で
あり、感知アンプは、そのビットをセルから読み出した
時に、正しい分極値を(そのセルの上に)再度書き込ま
なければならない。これは、DRAMの場合も同じであ
る。駆動線の電圧が、強誘電体を切り換えるほど高くな
い場合には、読出し動作は非破壊的になる。通常、非破
壊的読出しは、破壊的読出しより遥かに大きなコンデン
サを必要とするので、より大きなセルが必要になる。
【0009】メモリ・アレー内の2T/2Cメモリ・セ
ルは、ビット線(「ビット線」)、および(例えば、ス
タチック・ランダム・アクセス・メモリのような)、多
くの他のメモリ・タイプに共通なビット線(「ビット線
バー」)の逆に接続している。メモリ・ブロックのメモ
リ・セルは、メモリの行およびメモリの列の形に形成さ
れている。二重コンデンサ強誘電メモリ・セルは、二つ
のトランジスタと、二つの強誘電コンデンサを備える。
第一のトランジスタは、ビット線と第一のコンデンサと
の間に接続している。第二のトランジスタは、ビット線
バーと第二のコンデンサとの間に接続している。第一お
よび第二のコンデンサは、共通のターミナルまたはプレ
ートを持ち、このターミナルには、コンデンサを分極す
るために信号が供給される。
ルは、ビット線(「ビット線」)、および(例えば、ス
タチック・ランダム・アクセス・メモリのような)、多
くの他のメモリ・タイプに共通なビット線(「ビット線
バー」)の逆に接続している。メモリ・ブロックのメモ
リ・セルは、メモリの行およびメモリの列の形に形成さ
れている。二重コンデンサ強誘電メモリ・セルは、二つ
のトランジスタと、二つの強誘電コンデンサを備える。
第一のトランジスタは、ビット線と第一のコンデンサと
の間に接続している。第二のトランジスタは、ビット線
バーと第二のコンデンサとの間に接続している。第一お
よび第二のコンデンサは、共通のターミナルまたはプレ
ートを持ち、このターミナルには、コンデンサを分極す
るために信号が供給される。
【0010】書込み動作の場合、二重コンデンサ強誘電
メモリ・セルの、第一および第二のトランジスタは、コ
ンデンサを、ビット線上の相補論理レベル、およびメモ
リ内に記憶している論理状態に対応するビット線バーに
接続することができる。コンデンサの共通のターミナル
は、二重コンデンサ・メモリ・セルを二つの論理状態の
中の一方に分極するために、書込み動作中パルスが供給
される。
メモリ・セルの、第一および第二のトランジスタは、コ
ンデンサを、ビット線上の相補論理レベル、およびメモ
リ内に記憶している論理状態に対応するビット線バーに
接続することができる。コンデンサの共通のターミナル
は、二重コンデンサ・メモリ・セルを二つの論理状態の
中の一方に分極するために、書込み動作中パルスが供給
される。
【0011】読出し動作の場合、二重コンデンサ・メモ
リ・セルの、第一および第二のトランジスタは、第一お
よび第二のコンデンサ上に記憶している情報をビット線
およびビット線バーに送ることができる。二重コンデン
サ・メモリ・セルは、ビット線およびビット線バーを横
切って差動信号を発生する。差動信号は、感知アンプに
より感知され、この感知アンプは、メモリ内に記憶して
いる論理レベルに対応する信号を供給する。
リ・セルの、第一および第二のトランジスタは、第一お
よび第二のコンデンサ上に記憶している情報をビット線
およびビット線バーに送ることができる。二重コンデン
サ・メモリ・セルは、ビット線およびビット線バーを横
切って差動信号を発生する。差動信号は、感知アンプに
より感知され、この感知アンプは、メモリ内に記憶して
いる論理レベルに対応する信号を供給する。
【0012】強誘電メモリのメモリ・セルは、ある限ら
れた回数読出しおよび書込み動作を行うと、その動作が
信頼できなくなる。強誘電メモリが行うことができるこ
の動作回数は、メモリの耐久性と呼ばれる。この耐久性
は、不揮発性メモリを必要とする多くの用途において、
重要な要因である。メモリ・サイズ、メモリ速度および
電力消費のような他の要因も、強誘電メモリが、メモリ
市場で生き残れるかどうかを判断する際に重要な役割を
果たす。
れた回数読出しおよび書込み動作を行うと、その動作が
信頼できなくなる。強誘電メモリが行うことができるこ
の動作回数は、メモリの耐久性と呼ばれる。この耐久性
は、不揮発性メモリを必要とする多くの用途において、
重要な要因である。メモリ・サイズ、メモリ速度および
電力消費のような他の要因も、強誘電メモリが、メモリ
市場で生き残れるかどうかを判断する際に重要な役割を
果たす。
【0013】
【課題を解決するための手段】本質的には、本発明は、
独立型のデバイスか、または多くの他のタイプのデバイ
スを含む半導体チップ上に集積されている強誘電メモリ
・デバイスの製造に関する。現在、いくつかの要件が存
在しているが、他のタイプのデバイスと一緒に強誘電メ
モリを集積する場合に、他のいくつかの要件が必要にな
る場合もある。そのような要件の一つとして、強誘電メ
モリ・デバイスを含むチップを製造する目的で、上記チ
ップ上に種々の論理およびアナログ・デバイスを製造す
るために使用する従来のフロントエンド技術およびバッ
クエンド技術の最大限の使用がある。すなわち、単に、
チップ上に、強誘電メモリ・デバイスを集積するためだ
けに、プロセスの流れを変更しないですむように、(そ
うすることにより、プロセスのコストが高くなったり、
複雑になったりしないように)、(I/Oデバイスおよ
び潜在的にアナログ・デバイスの他に)、これら標準的
論理デバイスを製造するためのプロセスの流れをできる
だけそのまま使用するのが有利である。
独立型のデバイスか、または多くの他のタイプのデバイ
スを含む半導体チップ上に集積されている強誘電メモリ
・デバイスの製造に関する。現在、いくつかの要件が存
在しているが、他のタイプのデバイスと一緒に強誘電メ
モリを集積する場合に、他のいくつかの要件が必要にな
る場合もある。そのような要件の一つとして、強誘電メ
モリ・デバイスを含むチップを製造する目的で、上記チ
ップ上に種々の論理およびアナログ・デバイスを製造す
るために使用する従来のフロントエンド技術およびバッ
クエンド技術の最大限の使用がある。すなわち、単に、
チップ上に、強誘電メモリ・デバイスを集積するためだ
けに、プロセスの流れを変更しないですむように、(そ
うすることにより、プロセスのコストが高くなったり、
複雑になったりしないように)、(I/Oデバイスおよ
び潜在的にアナログ・デバイスの他に)、これら標準的
論理デバイスを製造するためのプロセスの流れをできる
だけそのまま使用するのが有利である。
【0014】下記の説明は、(化学記号Wで表わされる
タングステンの接点の形成で終ると定義されている)フ
ロントエンド・モジュールと、(殆ど金属被覆されてい
る)バックエンド・プロセス・モジュールとの間で発生
する強誘電メモリ・プロセス・モジュール内での強誘電
コンデンサの形成のコンセプトに基づいて行う。強誘電
メモリ・プロセス・モジュールのもう一つの位置も提案
されている。例えば、強誘電メモリ・プロセス・モジュ
ールが、金属被覆の第一の層(金属1)の上に設置され
ている場合には、ビット線構造上のコンデンサを、もっ
と大きいコンデンサを利点を持つように形成することが
できる。この方法の一つの欠点は、金属1(チップ上の
基板に最も近い第一の金属層)またはローカル相互接続
部を、(例えば、タングステンに対する)強誘電メモリ
・プロセス温度に耐えられるようにしなければならない
ことであり、または強誘電メモリ・プロセス温度を、標
準金属被覆と互換性を持つ温度(アルミニウムの場合、
−450℃、銅および導電率の低い材料−400℃)ま
で下げてやらなければならないことである。このロケー
ションは、通常のメモリの目的の場合にはいくつかの利
点があるが、埋設メモリの場合にはコストの点で不利で
ある。
タングステンの接点の形成で終ると定義されている)フ
ロントエンド・モジュールと、(殆ど金属被覆されてい
る)バックエンド・プロセス・モジュールとの間で発生
する強誘電メモリ・プロセス・モジュール内での強誘電
コンデンサの形成のコンセプトに基づいて行う。強誘電
メモリ・プロセス・モジュールのもう一つの位置も提案
されている。例えば、強誘電メモリ・プロセス・モジュ
ールが、金属被覆の第一の層(金属1)の上に設置され
ている場合には、ビット線構造上のコンデンサを、もっ
と大きいコンデンサを利点を持つように形成することが
できる。この方法の一つの欠点は、金属1(チップ上の
基板に最も近い第一の金属層)またはローカル相互接続
部を、(例えば、タングステンに対する)強誘電メモリ
・プロセス温度に耐えられるようにしなければならない
ことであり、または強誘電メモリ・プロセス温度を、標
準金属被覆と互換性を持つ温度(アルミニウムの場合、
−450℃、銅および導電率の低い材料−400℃)ま
で下げてやらなければならないことである。このロケー
ションは、通常のメモリの目的の場合にはいくつかの利
点があるが、埋設メモリの場合にはコストの点で不利で
ある。
【0015】強誘電メモリ・プロセス・モジュールに対
するもう一つの可能なロケーションは、バックエンド・
プロセスの流れの終点近くにある。この方法の主な利点
は、強誘電メモリ・モジュール内の新しい汚染物(P
b、Bi、Zr、Ir、RuまたはPt)を、より多く
の生産ツールから遠ざけておくことである。第一の強誘
電メモリ・フィルムの蒸着後に使用した装置を強誘電メ
モリ・デバイス構造体の製造の専用装置とする場合に
は、すなわち、共有しない場合には、この解決方法は最
も実際的な方法である。しかし、この解決方法は、強誘
電メモリ・プロセス温度を、標準金属被覆構造体の温度
(上記提案制限)と、互換性にあるものにしなければな
らないという欠点がある。さらに、強誘電メモリ・コン
デンサと、下に位置するトランジスタとの相互接続部、
および金属被覆の他のニーズが、最小強誘電メモリ・セ
ルのサイズと互換性がない。他のロケーションに対する
要件は、多くの同じ要件を持つが、ある要件は異なって
いる。
するもう一つの可能なロケーションは、バックエンド・
プロセスの流れの終点近くにある。この方法の主な利点
は、強誘電メモリ・モジュール内の新しい汚染物(P
b、Bi、Zr、Ir、RuまたはPt)を、より多く
の生産ツールから遠ざけておくことである。第一の強誘
電メモリ・フィルムの蒸着後に使用した装置を強誘電メ
モリ・デバイス構造体の製造の専用装置とする場合に
は、すなわち、共有しない場合には、この解決方法は最
も実際的な方法である。しかし、この解決方法は、強誘
電メモリ・プロセス温度を、標準金属被覆構造体の温度
(上記提案制限)と、互換性にあるものにしなければな
らないという欠点がある。さらに、強誘電メモリ・コン
デンサと、下に位置するトランジスタとの相互接続部、
および金属被覆の他のニーズが、最小強誘電メモリ・セ
ルのサイズと互換性がない。他のロケーションに対する
要件は、多くの同じ要件を持つが、ある要件は異なって
いる。
【0016】好適には、強誘電メモリ・プロセス・モジ
ュールは、コンデンサの底部接点として、タングステン
接点を使用する標準論理およびアナログ・デバイスのフ
ロントエンド・プロセスの流れと互換性を持つことが好
ましい。強誘電メモリ熱収支も、大部分の論理デバイス
が必要とする、(タングステン・プラグおよび珪化ソー
ス/ドレーンおよびデートを含む)低抵抗の構造体のよ
うな、フロントエンド構造体に影響を与えないように十
分低いものでなければならない。さらに、トランジスタ
およびダイオードのような他のフロントエンド・デバイ
スは、汚染を感知するものでなければならない。強誘電
メモリ・プロセス・モジュールからの、(チップ内での
拡散によるような)直接的な汚染、または(共有装置に
よる相互汚染のような)間接的な汚染は、トランジスタ
およびダイオードが劣化しないように処理しなければな
らない。強誘電メモリ・デバイスおよびプロセス・モジ
ュールは、標準バックエンド・プロセスの流れと、互換
性のあるものでなければならない。それ故、強誘電メモ
リ・プロセス・モジュールは、論理金属被覆の抵抗およ
び金属とトランジスタとの間の、寄生キャパシタンスの
劣化が最も低いものでなければならない。さらに、強誘
電メモリ・デバイスは、任意の修正があったとしても、
バックエンド・プロセスの流れによる劣化が最小のもの
でなければならない。これは困難な問題である。何故な
ら、強誘電コンデンサは、水素劣化に弱いことが分かっ
ているし、多くの論理バックエンド・プロセスの流れ
は、(SiO2およびSi3N4の形成、CVDタングス
テン蒸着、エッチングによるSiO2、およびガス・ア
ニールの形成のような)多くのプロセスで水素および/
または重水素を使用するからである。
ュールは、コンデンサの底部接点として、タングステン
接点を使用する標準論理およびアナログ・デバイスのフ
ロントエンド・プロセスの流れと互換性を持つことが好
ましい。強誘電メモリ熱収支も、大部分の論理デバイス
が必要とする、(タングステン・プラグおよび珪化ソー
ス/ドレーンおよびデートを含む)低抵抗の構造体のよ
うな、フロントエンド構造体に影響を与えないように十
分低いものでなければならない。さらに、トランジスタ
およびダイオードのような他のフロントエンド・デバイ
スは、汚染を感知するものでなければならない。強誘電
メモリ・プロセス・モジュールからの、(チップ内での
拡散によるような)直接的な汚染、または(共有装置に
よる相互汚染のような)間接的な汚染は、トランジスタ
およびダイオードが劣化しないように処理しなければな
らない。強誘電メモリ・デバイスおよびプロセス・モジ
ュールは、標準バックエンド・プロセスの流れと、互換
性のあるものでなければならない。それ故、強誘電メモ
リ・プロセス・モジュールは、論理金属被覆の抵抗およ
び金属とトランジスタとの間の、寄生キャパシタンスの
劣化が最も低いものでなければならない。さらに、強誘
電メモリ・デバイスは、任意の修正があったとしても、
バックエンド・プロセスの流れによる劣化が最小のもの
でなければならない。これは困難な問題である。何故な
ら、強誘電コンデンサは、水素劣化に弱いことが分かっ
ているし、多くの論理バックエンド・プロセスの流れ
は、(SiO2およびSi3N4の形成、CVDタングス
テン蒸着、エッチングによるSiO2、およびガス・ア
ニールの形成のような)多くのプロセスで水素および/
または重水素を使用するからである。
【0017】強誘電メモリを商業的に成功させるには、
埋設メモリのコストを最低限度に抑える必要がある。メ
モリの全コストは、主として、セルのサイズ、周辺比サ
イズ、歩留まりの衝撃、およびメモリに関連する追加プ
ロセスのコストにより決まる。埋設DRAMおよびフラ
ッシュ・メモリのような標準埋設メモリと比較して、ビ
ット当りのコストを有利にするためには、強誘電メモリ
・セルの大きさを標準埋設メモリ技術で得られる大きさ
にほぼ等しい大きさにすることが望ましい。セル・サイ
ズを最低限度にまで小さくする、本明細書に記載する方
法の中のいくつかの方法は、プロセスの流れに対する、
石版印刷のズレの影響を小さくするステップ、接点上に
コンデンサを直接形成するステップ、およびコンデンサ
のスタックのエッチングのために単一のマスクを使用す
るステップを含む。追加プロセス・コストを低減するた
めの、本明細書に記載する方法の中のいくつかの方法
は、強誘電メモリ・プロセス・モジュール、および必要
な複雑なプロセスを簡単にするプレーナ・コンデンサ用
の二つの追加マスクを必要とする場合がある。
埋設メモリのコストを最低限度に抑える必要がある。メ
モリの全コストは、主として、セルのサイズ、周辺比サ
イズ、歩留まりの衝撃、およびメモリに関連する追加プ
ロセスのコストにより決まる。埋設DRAMおよびフラ
ッシュ・メモリのような標準埋設メモリと比較して、ビ
ット当りのコストを有利にするためには、強誘電メモリ
・セルの大きさを標準埋設メモリ技術で得られる大きさ
にほぼ等しい大きさにすることが望ましい。セル・サイ
ズを最低限度にまで小さくする、本明細書に記載する方
法の中のいくつかの方法は、プロセスの流れに対する、
石版印刷のズレの影響を小さくするステップ、接点上に
コンデンサを直接形成するステップ、およびコンデンサ
のスタックのエッチングのために単一のマスクを使用す
るステップを含む。追加プロセス・コストを低減するた
めの、本明細書に記載する方法の中のいくつかの方法
は、強誘電メモリ・プロセス・モジュール、および必要
な複雑なプロセスを簡単にするプレーナ・コンデンサ用
の二つの追加マスクを必要とする場合がある。
【0018】本特許は、プレーナ・コンデンサの使用に
焦点を当てているが、多くの同じコンセプトおよびプロ
セスにより、ポストまたはカップ構造を使用する三次元
コンデンサを製造することができる。プレーナ構造体を
取り上げて説明するが、それはこの構造体の製造プロセ
スが簡単で、製造コストが安いからである。最小の電荷
を蓄積するために必要なプレーナ・コンデンサの面積
が、セル・サイズを制限する場合には、三次元コンデン
サが好ましい。この場合、三次元構成に関連するコンデ
ンサ面積の増大により、プレーナ・セルのサイズをより
小さくすることができる。セル面積を小さくするため
に、DRAMデバイスは、多年にわたってこの方法を使
用してきた。
焦点を当てているが、多くの同じコンセプトおよびプロ
セスにより、ポストまたはカップ構造を使用する三次元
コンデンサを製造することができる。プレーナ構造体を
取り上げて説明するが、それはこの構造体の製造プロセ
スが簡単で、製造コストが安いからである。最小の電荷
を蓄積するために必要なプレーナ・コンデンサの面積
が、セル・サイズを制限する場合には、三次元コンデン
サが好ましい。この場合、三次元構成に関連するコンデ
ンサ面積の増大により、プレーナ・セルのサイズをより
小さくすることができる。セル面積を小さくするため
に、DRAMデバイスは、多年にわたってこの方法を使
用してきた。
【0019】本発明のある実施形態は、ある構造体上に
位置する強誘電コンデンサの製造方法である。上記方法
は、上記構造体上に、頂面と側面とを持つ底部電極を形
成するステップと;上記底部電極上に、強誘電材料から
できていて、頂面と側面とを持つコンデンサ誘電体を形
成するステップと;コンデンサ誘電体の上に、頂面と側
面とを持つ頂部電極を形成するステップであって、上記
強誘電コンデンサが、底部電極と、コンデンサ誘電体
と、頂部電極を備えるステップと;底部電極の側面、コ
ンデンサ誘電体の側面 および頂部電極の側面上にバリ
ヤ層を形成するステップと;バリヤ層および構造体の上
に、頂面と底面とを持つ誘電体の層を形成するステップ
と;ある時間中、アルゴン、窒素およびその組合せから
なるグループから選択したガスからなる雰囲気内で、4
00〜900℃の温度で、上記バリヤ層の形成ステップ
の実行後に、加熱ステップを実行するステップとを含
む。
位置する強誘電コンデンサの製造方法である。上記方法
は、上記構造体上に、頂面と側面とを持つ底部電極を形
成するステップと;上記底部電極上に、強誘電材料から
できていて、頂面と側面とを持つコンデンサ誘電体を形
成するステップと;コンデンサ誘電体の上に、頂面と側
面とを持つ頂部電極を形成するステップであって、上記
強誘電コンデンサが、底部電極と、コンデンサ誘電体
と、頂部電極を備えるステップと;底部電極の側面、コ
ンデンサ誘電体の側面 および頂部電極の側面上にバリ
ヤ層を形成するステップと;バリヤ層および構造体の上
に、頂面と底面とを持つ誘電体の層を形成するステップ
と;ある時間中、アルゴン、窒素およびその組合せから
なるグループから選択したガスからなる雰囲気内で、4
00〜900℃の温度で、上記バリヤ層の形成ステップ
の実行後に、加熱ステップを実行するステップとを含
む。
【0020】他の実施形態の場合には、上記方法は、さ
らに、誘電体層内に、誘電体層の頂面から底面に延びる
開口部を形成するステップと;誘電体層の上記開口部を
頂部電極と電気的な接続を行う導電性材料で充填するス
テップとを含む。好適には、加熱ステップを実行するス
テップは、誘電体層内に開口部を形成するステップの後
であって、誘電体層内の開口部を導電性材料で充填する
ステップの前に、実行することが好ましい。好適には、
温度は500〜700℃であることが好ましい(より好
適には、上記温度は、500〜650℃であることが好
ましく、加熱ステップの持続時間は、約15〜120分
であることが好ましく、または温度は550〜700
℃、加熱ステップの持続時間は、約10〜60秒である
ことが好ましい。)。
らに、誘電体層内に、誘電体層の頂面から底面に延びる
開口部を形成するステップと;誘電体層の上記開口部を
頂部電極と電気的な接続を行う導電性材料で充填するス
テップとを含む。好適には、加熱ステップを実行するス
テップは、誘電体層内に開口部を形成するステップの後
であって、誘電体層内の開口部を導電性材料で充填する
ステップの前に、実行することが好ましい。好適には、
温度は500〜700℃であることが好ましい(より好
適には、上記温度は、500〜650℃であることが好
ましく、加熱ステップの持続時間は、約15〜120分
であることが好ましく、または温度は550〜700
℃、加熱ステップの持続時間は、約10〜60秒である
ことが好ましい。)。
【0021】他の実施形態の場合には、上記方法は、さ
らに、頂面上に導電性のハードマスクを形成するステッ
プと;誘電体層内に、上記導電性のハードマスクまで、
または頂部電極まで下に向かって延びる開口部を形成す
るステップとを含む。
らに、頂面上に導電性のハードマスクを形成するステッ
プと;誘電体層内に、上記導電性のハードマスクまで、
または頂部電極まで下に向かって延びる開口部を形成す
るステップとを含む。
【0022】好適には、構造体は、その内部に形成され
た導電性の接点を備える誘電体層であることが好まし
く、導電性接点は、底部電極に電気的に接続しているこ
とが好ましい。コンデンサの誘電体は、好適には、PZ
Tを含むことが好ましい。底部電極は、好適には、イリ
ジウム、酸化イリジウム、またはそのスタックからなる
ことが好ましい。頂部電極は、好適には、イリジウム、
酸化イリジウムまたはそのスタックからなることが好ま
しい。コンデンサの誘電体が、以降のプロセス中に破損
した場合には、加熱ステップを実行するステップが、コ
ンデンサの誘電体への破損を除去する。好適には、バリ
ヤ層は、底部電極の側面上、コンデンサの誘電体の側面
上、頂部電極の側面上、頂部電極の上に形成することが
好ましい。または、バリヤ層は、底部電極の側面上、コ
ンデンサの誘電体の側面の上、頂部電極の上、およびハ
ードマスクの上に形成することができる。しかし、頂部
電極の頂部上には形成されない。
た導電性の接点を備える誘電体層であることが好まし
く、導電性接点は、底部電極に電気的に接続しているこ
とが好ましい。コンデンサの誘電体は、好適には、PZ
Tを含むことが好ましい。底部電極は、好適には、イリ
ジウム、酸化イリジウム、またはそのスタックからなる
ことが好ましい。頂部電極は、好適には、イリジウム、
酸化イリジウムまたはそのスタックからなることが好ま
しい。コンデンサの誘電体が、以降のプロセス中に破損
した場合には、加熱ステップを実行するステップが、コ
ンデンサの誘電体への破損を除去する。好適には、バリ
ヤ層は、底部電極の側面上、コンデンサの誘電体の側面
上、頂部電極の側面上、頂部電極の上に形成することが
好ましい。または、バリヤ層は、底部電極の側面上、コ
ンデンサの誘電体の側面の上、頂部電極の上、およびハ
ードマスクの上に形成することができる。しかし、頂部
電極の頂部上には形成されない。
【0023】本発明のもう一つの実施形態は、半導体基
板上に位置する誘電体層を貫通して形成されている導電
性接点上に形成されている強誘電コンデンサを含む電子
デバイスの製造方法である。上記方法は、導電性接点上
に、頂面と側面を持つ底部電極を形成するステップと;
底部電極の上に、強誘電材料からできていて、頂面と側
面を持つコンデンサの誘電体を形成するステップと;コ
ンデンサの誘電体上に、頂面と側面を持つ頂部電極を形
成するステップであって、強誘電コンデンサが、底部電
極、コンデンサ誘電体、および頂部電極を備えるステッ
プと;底部電極の側面上、コンデンサの誘電体の側面の
上、および頂部電極の側面の上に、バリヤ層を形成する
ステップと;バリヤ層および構造体上に、頂面と側面を
持つ誘電体層を形成するステップと;ある時間中、アル
ゴン、窒素およびその組合せからなるガスからなる雰囲
気内で、400〜900℃の温度で、上記バリヤ層の形
成ステップの実行後に、加熱ステップを実行するステッ
プとを含む。好適には、加熱ステップを実行するステッ
プは、誘電体層内に開口部を形成するステップの後であ
って、誘電体層内の開口部を導電性材料で充填するステ
ップの前に実行することが好ましい。好適には、導電性
ハードマスクは、頂部電極上に形成され、誘電体層内の
開口部は、導電性ハードマスクまで、または頂部電極ま
で、下方に向かって延びることが好ましい。好適には、
温度は500〜700℃であることが好ましく、(より
好適には、上記温度は、500〜650℃であることが
好ましく、加熱ステップの持続時間は、約15〜120
分であることが好ましく、または温度は550〜700
℃で、加熱ステップの持続時間は、約10〜60秒であ
ることが好ましい。)他の実施形態の場合には、上記方
法は、さらに、誘電体層内に、誘電体層の頂面から底面
まで延びる開口部を形成するステップと;誘電体層内の
開口部に、頂部電極を電気的に接続する導電性材料を充
填するステップを含む。
板上に位置する誘電体層を貫通して形成されている導電
性接点上に形成されている強誘電コンデンサを含む電子
デバイスの製造方法である。上記方法は、導電性接点上
に、頂面と側面を持つ底部電極を形成するステップと;
底部電極の上に、強誘電材料からできていて、頂面と側
面を持つコンデンサの誘電体を形成するステップと;コ
ンデンサの誘電体上に、頂面と側面を持つ頂部電極を形
成するステップであって、強誘電コンデンサが、底部電
極、コンデンサ誘電体、および頂部電極を備えるステッ
プと;底部電極の側面上、コンデンサの誘電体の側面の
上、および頂部電極の側面の上に、バリヤ層を形成する
ステップと;バリヤ層および構造体上に、頂面と側面を
持つ誘電体層を形成するステップと;ある時間中、アル
ゴン、窒素およびその組合せからなるガスからなる雰囲
気内で、400〜900℃の温度で、上記バリヤ層の形
成ステップの実行後に、加熱ステップを実行するステッ
プとを含む。好適には、加熱ステップを実行するステッ
プは、誘電体層内に開口部を形成するステップの後であ
って、誘電体層内の開口部を導電性材料で充填するステ
ップの前に実行することが好ましい。好適には、導電性
ハードマスクは、頂部電極上に形成され、誘電体層内の
開口部は、導電性ハードマスクまで、または頂部電極ま
で、下方に向かって延びることが好ましい。好適には、
温度は500〜700℃であることが好ましく、(より
好適には、上記温度は、500〜650℃であることが
好ましく、加熱ステップの持続時間は、約15〜120
分であることが好ましく、または温度は550〜700
℃で、加熱ステップの持続時間は、約10〜60秒であ
ることが好ましい。)他の実施形態の場合には、上記方
法は、さらに、誘電体層内に、誘電体層の頂面から底面
まで延びる開口部を形成するステップと;誘電体層内の
開口部に、頂部電極を電気的に接続する導電性材料を充
填するステップを含む。
【0024】
【発明の実施の形態】図面全体にわたって、類似または
同じ機能には、類似の参照番号がつけてある。図面は正
確な縮尺ではない。これらの図面は、単に、本発明の方
法の効果を説明するためのものに過ぎない。
同じ機能には、類似の参照番号がつけてある。図面は正
確な縮尺ではない。これらの図面は、単に、本発明の方
法の効果を説明するためのものに過ぎない。
【0025】以下の説明は、強誘電メモリ・デバイス
と、論理デバイス、およびデジタル信号プロセッサ、マ
イクロプロセッサ、スマート・カード、マイクロコンピ
ュータ、マイクロコントローラ、またはチップ上のシス
テムとの集積に関するものであるが、本発明は、自立タ
イプの強誘電メモリ・デバイス、または多くの他のタイ
プのデバイスを含む半導体チップを製造する際にも使用
することができる。より詳細に説明すると、標準半導体
メモリと比較した場合の本発明の強誘電メモリ・デバイ
スの改善された性能持っているので、この強誘電メモリ
・デバイスは、低電力と高度デバイスの集積を必要とす
る、任意の手のひらサイズのデバイスに最適のもののよ
うに思われる。添付の図面および本明細書の説明は、単
に、例示としてのものに過ぎない。通常の当業者であれ
ば、本明細書の説明を読めば、図面に示し、以下に説明
するデバイスおよび構造体を製造するための他の実行方
法および製造方法を思いつくことができるはずである。
例えば、図面には浅い溝状の分離構造体(「STI」が
示してあるが、(LOCOS領域と呼ばれる)フィール
ド酸化領域のような、任意の従来の分離構造体も使用す
ることができる。さらに、構造体102は、好適には、
nタイプまたはpタイプにドーピングされる、単結晶シ
リコン基板であることが好ましいが、構造体102(図
1)は、単一結晶基板上にエピタキシャル・シリコン層
を製造することによっても形成することができる。
と、論理デバイス、およびデジタル信号プロセッサ、マ
イクロプロセッサ、スマート・カード、マイクロコンピ
ュータ、マイクロコントローラ、またはチップ上のシス
テムとの集積に関するものであるが、本発明は、自立タ
イプの強誘電メモリ・デバイス、または多くの他のタイ
プのデバイスを含む半導体チップを製造する際にも使用
することができる。より詳細に説明すると、標準半導体
メモリと比較した場合の本発明の強誘電メモリ・デバイ
スの改善された性能持っているので、この強誘電メモリ
・デバイスは、低電力と高度デバイスの集積を必要とす
る、任意の手のひらサイズのデバイスに最適のもののよ
うに思われる。添付の図面および本明細書の説明は、単
に、例示としてのものに過ぎない。通常の当業者であれ
ば、本明細書の説明を読めば、図面に示し、以下に説明
するデバイスおよび構造体を製造するための他の実行方
法および製造方法を思いつくことができるはずである。
例えば、図面には浅い溝状の分離構造体(「STI」が
示してあるが、(LOCOS領域と呼ばれる)フィール
ド酸化領域のような、任意の従来の分離構造体も使用す
ることができる。さらに、構造体102は、好適には、
nタイプまたはpタイプにドーピングされる、単結晶シ
リコン基板であることが好ましいが、構造体102(図
1)は、単一結晶基板上にエピタキシャル・シリコン層
を製造することによっても形成することができる。
【0026】図1について説明すると、図1は、二つの
デバイスを示す。デバイス103は、本発明の一部が製
造された強誘電メモリ・セルであり、デバイス105
は、高電圧トランジスタ、低電圧トランジスタ、高速論
理トランジスタ、I/Oトランジスタ、アナログ・トラ
ンジスタ、またはデジタル信号プロセッサ内に収容する
ことができる任意の他のデバイスである。デバイス10
3内の特定のセル構造体を除けば、デバイス103内で
使用されている構造体は、(デバイス105のような、
異なるタイプのデバイスによるトランジスタ内の可能な
ある種の変更を除けば)、デバイス105のデバイス構
造体と同じものでなければならない。
デバイスを示す。デバイス103は、本発明の一部が製
造された強誘電メモリ・セルであり、デバイス105
は、高電圧トランジスタ、低電圧トランジスタ、高速論
理トランジスタ、I/Oトランジスタ、アナログ・トラ
ンジスタ、またはデジタル信号プロセッサ内に収容する
ことができる任意の他のデバイスである。デバイス10
3内の特定のセル構造体を除けば、デバイス103内で
使用されている構造体は、(デバイス105のような、
異なるタイプのデバイスによるトランジスタ内の可能な
ある種の変更を除けば)、デバイス105のデバイス構
造体と同じものでなければならない。
【0027】基本的には、ゲート構造体106は、(好
適には、二酸化シリコン、オキシナイトライド、窒化シ
リコン、BST、PZT、珪酸塩、任意の他のK値の高
い金属、またはその任意の組合せまたはスタックからで
きていることが好ましい)ゲート誘電体と、(好適に
は、頂部に形成された珪化物を含む、nタイプまたはp
タイプでドーピングされた多結晶シリコン、またはチタ
ン、タングステン、TiN、タンタル、TaNまたは金
属からできていることが好ましい)ゲート電極、および
(好適には、酸化物、窒化物、オキシ窒化物、またはそ
の組合せまたはスタックからできていることが好まし
い)側壁部を含む。通常、酸化物、窒化物、およびオキ
シ窒化物という用語は、酸化シリコン、窒化シリコンお
よびオキシ窒化シリコンを指す。「酸化物」という用語
は、通常、ホウ素および/または燐でドーピングした酸
化シリコンのような、ドーピングした酸化物を含む。ソ
ース/ドレーン領域108は、好適には、従来のドーピ
ング剤および処理条件により注入することが好ましい。
軽度にドーピングしたドレーン延長部、およびポケット
注入も使用することができる。さらに、ソース/ドレー
ン領域108は、(好適には、チタン、コバルト、ニッ
ケル、タングステンまたはその他の従来の珪化物材料に
より)珪化することができる。
適には、二酸化シリコン、オキシナイトライド、窒化シ
リコン、BST、PZT、珪酸塩、任意の他のK値の高
い金属、またはその任意の組合せまたはスタックからで
きていることが好ましい)ゲート誘電体と、(好適に
は、頂部に形成された珪化物を含む、nタイプまたはp
タイプでドーピングされた多結晶シリコン、またはチタ
ン、タングステン、TiN、タンタル、TaNまたは金
属からできていることが好ましい)ゲート電極、および
(好適には、酸化物、窒化物、オキシ窒化物、またはそ
の組合せまたはスタックからできていることが好まし
い)側壁部を含む。通常、酸化物、窒化物、およびオキ
シ窒化物という用語は、酸化シリコン、窒化シリコンお
よびオキシ窒化シリコンを指す。「酸化物」という用語
は、通常、ホウ素および/または燐でドーピングした酸
化シリコンのような、ドーピングした酸化物を含む。ソ
ース/ドレーン領域108は、好適には、従来のドーピ
ング剤および処理条件により注入することが好ましい。
軽度にドーピングしたドレーン延長部、およびポケット
注入も使用することができる。さらに、ソース/ドレー
ン領域108は、(好適には、チタン、コバルト、ニッ
ケル、タングステンまたはその他の従来の珪化物材料に
より)珪化することができる。
【0028】誘電体層112は、全基板上に形成され、
基板および形成されるゲート構造体に接触するための、
開口部を形成するように、パターン形成され、エッチン
グされる(ステップ202)。これらの開口部は、(好
適には、タングステン、モリブデン、チタン、窒化チタ
ン、窒化タンタル、Ti、NiまたはCoのような珪化
金属、銅またはドーピングしたポリシリコンからできて
いることが好ましい)プラグ114のような、一つまた
はそれ以上の導電性材料で充填される。ライナー/バリ
ヤ層を、プラグ114と誘電体112との間に形成して
もよいし、形成しなくてもよい。図1は、ライナー/バ
リヤ層116を示すが、この層は、好適には、Ti、T
iN、TaSiN、Ta、TaN、TiSiN、そのス
タック、または任意の他の従来のライナー/バリヤ材料
からできていることが好ましい。好適には、接点は、ソ
ース/ドレーン領域およびゲート領域の珪化領域上に、
接触するように形成することが好ましい。
基板および形成されるゲート構造体に接触するための、
開口部を形成するように、パターン形成され、エッチン
グされる(ステップ202)。これらの開口部は、(好
適には、タングステン、モリブデン、チタン、窒化チタ
ン、窒化タンタル、Ti、NiまたはCoのような珪化
金属、銅またはドーピングしたポリシリコンからできて
いることが好ましい)プラグ114のような、一つまた
はそれ以上の導電性材料で充填される。ライナー/バリ
ヤ層を、プラグ114と誘電体112との間に形成して
もよいし、形成しなくてもよい。図1は、ライナー/バ
リヤ層116を示すが、この層は、好適には、Ti、T
iN、TaSiN、Ta、TaN、TiSiN、そのス
タック、または任意の他の従来のライナー/バリヤ材料
からできていることが好ましい。好適には、接点は、ソ
ース/ドレーン領域およびゲート領域の珪化領域上に、
接触するように形成することが好ましい。
【0029】誘電体層112は、好適には、できれば、
ゲートに隣接していて、窒化シリコンを含む水素または
重水素の層を含む、(ホウ素、または燐のような好適な
ドーピング剤でドーピングした、またはドーピングして
いない)SiO2からできていることが好ましい。拡散
バリヤを蒸着した後で、化学的機械的研磨のようなプロ
セスにより、上に位置する層の改良形石版印刷のため
に、バリヤが平面化される可能性が高い。さらに、追加
拡散バリヤ/エッチング停止層を、平面化プロセスの後
で、蒸着されるAlOx、AlN、Si3N4、TiO2、
ZrO2、TaOxのような、層112の頂面の近くに形
成することができる。接点に対するバイアまたは金属被
覆を形成するために、波形文様プロセスを使用する場合
には、この拡散バリヤは特に有用である。プラグ114
を形成するには、このオプションとしてのバリヤ/エッ
チング停止層を貫通して、エッチングを行わなければな
らない。
ゲートに隣接していて、窒化シリコンを含む水素または
重水素の層を含む、(ホウ素、または燐のような好適な
ドーピング剤でドーピングした、またはドーピングして
いない)SiO2からできていることが好ましい。拡散
バリヤを蒸着した後で、化学的機械的研磨のようなプロ
セスにより、上に位置する層の改良形石版印刷のため
に、バリヤが平面化される可能性が高い。さらに、追加
拡散バリヤ/エッチング停止層を、平面化プロセスの後
で、蒸着されるAlOx、AlN、Si3N4、TiO2、
ZrO2、TaOxのような、層112の頂面の近くに形
成することができる。接点に対するバイアまたは金属被
覆を形成するために、波形文様プロセスを使用する場合
には、この拡散バリヤは特に有用である。プラグ114
を形成するには、このオプションとしてのバリヤ/エッ
チング停止層を貫通して、エッチングを行わなければな
らない。
【0030】接点上に位置する金属構造体の形成は、バ
ックエンドプロセスの一部と見なされる。特定の強誘電
メモリ・プロセス・モジュールを除いて、バックエンド
・プロセス・ステップは、半導体業界でのこれらの標準
的なものでなければならない。それ故、金属被覆は、ア
ルミニウムまたは銅をベースとするものになる。アルミ
ニウムは、好適にエッチングすることができ、一方、銅
は、波形文様プロセッサ中に使用するのに好適なもので
ある。しかし、波形文様プロセス中に形成された銅およ
びアルミニウムも、エッチングすることができる。金属
被覆したアルミニウムは、好適には、CVDによるタン
グステン・プラグ、またはアルミニウム・プラグを、含
んでいることが好ましく、アルミニウムは、電気移動抵
抗を改善するのに、銅でドーピングするのに好適なもの
である。アルミニウム用の金属拡散バリヤは、好適に
は、TiNおよび/またはTiを含んでいることが好ま
しい。銅の金属被覆は、好適には、Ti、TiN、Ti
SiN、Ta窒化タンタルおよび/またはTaSiN拡
散バリヤを含む、銅またはタングステンのプラグを含む
ことが好ましい。薄い誘電体の層(図示せず)をレベル
間の各誘電体(ILD)層(層112、134および1
60)の間に形成することができる。形成した場合、こ
の薄い層は、好適には、窒化シリコン、炭化シリコン、
SiCNOまたは酸化シリコン(好適には、高密度の酸
化プラズマであることが好ましい)からなることが好ま
しい。さらに、好適には、レベル間の誘電体の層11
2、134および160は、酸化物、FSG、PSG、
BPSG、PETEOS、酸化HDP、窒化シリコン、
オキシ窒化シリコン、炭化シリコン、カルボキシ・オキ
シ窒化シリコン、(好適には、SiLK、多孔SiL
K、テフロン(登録商標)、(できれば、多孔質の)K
値の低いポリマのような)誘電率の低い材料、エーロゲ
ル、キセロゲル、黒いダイヤモンド、HSQ、または任
意の他の多孔質のガラス材料)、またはその組合せまた
はスタックからできていることが好ましい。好適には、
相互接続部および金属線は、同じ材料からできているこ
とが好ましい。好適には、プラグ136および150、
および導体144および164は、(好適には、銅、ア
ルミニウム、チタン、TiN、タングステン、窒化タン
グステンまたはその任意の組合せまたはスタックである
ことが好ましい)、金属材料からできていることが好ま
しい。バリヤ/ライナーは、プラグとレベル間の誘電体
層との間に形成することができる。形成した場合、(図
の層138および148およびライナー142、14
6、162および166である)バリヤ/ライナー層
は、好適には、Ti、TiN、W、窒化タングステン、
Ta、窒化タンタル、任意の従来のバリヤ/ライナー
層、またはその任意の組合せまたはスタック)からでき
ていることが好ましい。層間誘電体材料およびプラグ材
料は、強誘電メモリ熱収支と互換性のあるものでなけれ
ばならない。現在の技術(すなわち、タングステンのプ
ラグ、およびSiO2ILDを内蔵する技術)を使用し
た場合には、強誘電メモリ熱収支は、約600または6
50℃以下でなければならない。ILDが、誘電率の低
い(K値の低い)層を含むように修正されている場合に
は、強誘電メモリ熱収支は、さらに低減する必要があ
る。それ故、好適な層間誘電体112は、(ドーピング
された、および/またはドーピングされていない)酸化
シリコン、窒化シリコンおよび/またはオキシ窒化シリ
コンのような600℃以上の熱収支に耐えることができ
る材料である。
ックエンドプロセスの一部と見なされる。特定の強誘電
メモリ・プロセス・モジュールを除いて、バックエンド
・プロセス・ステップは、半導体業界でのこれらの標準
的なものでなければならない。それ故、金属被覆は、ア
ルミニウムまたは銅をベースとするものになる。アルミ
ニウムは、好適にエッチングすることができ、一方、銅
は、波形文様プロセッサ中に使用するのに好適なもので
ある。しかし、波形文様プロセス中に形成された銅およ
びアルミニウムも、エッチングすることができる。金属
被覆したアルミニウムは、好適には、CVDによるタン
グステン・プラグ、またはアルミニウム・プラグを、含
んでいることが好ましく、アルミニウムは、電気移動抵
抗を改善するのに、銅でドーピングするのに好適なもの
である。アルミニウム用の金属拡散バリヤは、好適に
は、TiNおよび/またはTiを含んでいることが好ま
しい。銅の金属被覆は、好適には、Ti、TiN、Ti
SiN、Ta窒化タンタルおよび/またはTaSiN拡
散バリヤを含む、銅またはタングステンのプラグを含む
ことが好ましい。薄い誘電体の層(図示せず)をレベル
間の各誘電体(ILD)層(層112、134および1
60)の間に形成することができる。形成した場合、こ
の薄い層は、好適には、窒化シリコン、炭化シリコン、
SiCNOまたは酸化シリコン(好適には、高密度の酸
化プラズマであることが好ましい)からなることが好ま
しい。さらに、好適には、レベル間の誘電体の層11
2、134および160は、酸化物、FSG、PSG、
BPSG、PETEOS、酸化HDP、窒化シリコン、
オキシ窒化シリコン、炭化シリコン、カルボキシ・オキ
シ窒化シリコン、(好適には、SiLK、多孔SiL
K、テフロン(登録商標)、(できれば、多孔質の)K
値の低いポリマのような)誘電率の低い材料、エーロゲ
ル、キセロゲル、黒いダイヤモンド、HSQ、または任
意の他の多孔質のガラス材料)、またはその組合せまた
はスタックからできていることが好ましい。好適には、
相互接続部および金属線は、同じ材料からできているこ
とが好ましい。好適には、プラグ136および150、
および導体144および164は、(好適には、銅、ア
ルミニウム、チタン、TiN、タングステン、窒化タン
グステンまたはその任意の組合せまたはスタックである
ことが好ましい)、金属材料からできていることが好ま
しい。バリヤ/ライナーは、プラグとレベル間の誘電体
層との間に形成することができる。形成した場合、(図
の層138および148およびライナー142、14
6、162および166である)バリヤ/ライナー層
は、好適には、Ti、TiN、W、窒化タングステン、
Ta、窒化タンタル、任意の従来のバリヤ/ライナー
層、またはその任意の組合せまたはスタック)からでき
ていることが好ましい。層間誘電体材料およびプラグ材
料は、強誘電メモリ熱収支と互換性のあるものでなけれ
ばならない。現在の技術(すなわち、タングステンのプ
ラグ、およびSiO2ILDを内蔵する技術)を使用し
た場合には、強誘電メモリ熱収支は、約600または6
50℃以下でなければならない。ILDが、誘電率の低
い(K値の低い)層を含むように修正されている場合に
は、強誘電メモリ熱収支は、さらに低減する必要があ
る。それ故、好適な層間誘電体112は、(ドーピング
された、および/またはドーピングされていない)酸化
シリコン、窒化シリコンおよび/またはオキシ窒化シリ
コンのような600℃以上の熱収支に耐えることができ
る材料である。
【0031】レベル127は、強誘電メモリ・セル(強
誘電メモリ・プロセス・モジュール)を収容するように
追加される。この強誘電メモリ・プロセス・モジュール
により、強誘電または誘電率の高いコンデンサの形成
を、新しいプロセス・モジュールに対する最大の熱収支
で、バックエンド・プロセスの熱収支に影響を与えない
で容易に追加することができる。より詳細に説明する
と、このレベルにより、ビット線構成の下のコンデンサ
を含む強誘電メモリ・デバイスを高密度メモリと互換性
にあるものにすることができる。しかし、平面にする必
要がない場合には、領域105内に層127を形成しな
いで、強誘電メモリ・デバイスを形成することができ
る。それ故、強誘電メモリ部分103は、層127の高
さだけ、領域105より高くなる。
誘電メモリ・プロセス・モジュール)を収容するように
追加される。この強誘電メモリ・プロセス・モジュール
により、強誘電または誘電率の高いコンデンサの形成
を、新しいプロセス・モジュールに対する最大の熱収支
で、バックエンド・プロセスの熱収支に影響を与えない
で容易に追加することができる。より詳細に説明する
と、このレベルにより、ビット線構成の下のコンデンサ
を含む強誘電メモリ・デバイスを高密度メモリと互換性
にあるものにすることができる。しかし、平面にする必
要がない場合には、領域105内に層127を形成しな
いで、強誘電メモリ・デバイスを形成することができ
る。それ故、強誘電メモリ部分103は、層127の高
さだけ、領域105より高くなる。
【0032】強誘電メモリ・コンデンサ125は、いく
つもの層からなる。導電性バリヤ層122は、コンデン
サ誘電体の以降の処理の間にプラグ114を保護する必
要があるかないかにより、形成しても、しなくてもよ
い。形成した場合には、導電性バリヤ層122は、好適
には、TiAlNまたは(そのうちのどれかが、TiN
よりも遅い酸化速度を持つ)、TaSiN、TiSi
N、TiN、TaN、HfN、ZrN、HfAlN、C
rN、TaAlN、CrAlN、または任意の他の導電
性材料を含む他の使用可能なバリヤでできていることが
好ましい。この層の厚さは、好適には、(0.18um
のバイアの場合)60ナノメートル程度である。将来、
バイアのサイズが小さくなれば、バリヤの厚さも薄くす
ることができるだろう。これらのバリヤ層を蒸着する好
適な技術としては、Ar+N2またはAr+NH3を使用
する、反応性スパッタ蒸着法がある。アルゴンは、コス
トおよび性能を考慮したスパッタ蒸着法または物理的エ
ッチングの際に使用する標準的不活性ガスであることに
留意されたい。本明細書に記載するプロセス全体を通し
て、これらの用途のために、アルゴンの代わりに他の不
活性ガスを使用することもできる。使用することができ
る他の蒸着技術としては、化学蒸着法(CVD)または
プラズマ促進CVD(PECVD)等がある。窒化物の
CVD法を使用すると、実際に、特に、有機金属前駆物
質を使用した場合には、カルボキシ窒化物ができる。こ
の方法は、多くの場合に使用することができる。好適な
タングステン接点の場合には、好適には、二層拡散バリ
ヤを蒸着することが好ましい。最初に、(好適には、4
0ナノメートルの)CVDにより、TiNが蒸着され、
その後で、PVDにより(好適には、30ナノメートル
の)TiAlNが蒸着される。さらに好適なのは、(〜
60ナノメートルの)TiAlNをCVDまたはPEC
VDにより蒸着することである。TiAlN内のアルミ
ニウムの好適な比率は、約30〜60%であり、酸化抵
抗を改善するには、40〜50%にすればさらに好適で
ある。(本発明の実施形態の一つのように)よりよい拡
散バリヤを使用すると、通常、酸素に対して安定な底部
電極材料をさらに薄くすることができるし、またはより
高い処理温度を使用することができる。
つもの層からなる。導電性バリヤ層122は、コンデン
サ誘電体の以降の処理の間にプラグ114を保護する必
要があるかないかにより、形成しても、しなくてもよ
い。形成した場合には、導電性バリヤ層122は、好適
には、TiAlNまたは(そのうちのどれかが、TiN
よりも遅い酸化速度を持つ)、TaSiN、TiSi
N、TiN、TaN、HfN、ZrN、HfAlN、C
rN、TaAlN、CrAlN、または任意の他の導電
性材料を含む他の使用可能なバリヤでできていることが
好ましい。この層の厚さは、好適には、(0.18um
のバイアの場合)60ナノメートル程度である。将来、
バイアのサイズが小さくなれば、バリヤの厚さも薄くす
ることができるだろう。これらのバリヤ層を蒸着する好
適な技術としては、Ar+N2またはAr+NH3を使用
する、反応性スパッタ蒸着法がある。アルゴンは、コス
トおよび性能を考慮したスパッタ蒸着法または物理的エ
ッチングの際に使用する標準的不活性ガスであることに
留意されたい。本明細書に記載するプロセス全体を通し
て、これらの用途のために、アルゴンの代わりに他の不
活性ガスを使用することもできる。使用することができ
る他の蒸着技術としては、化学蒸着法(CVD)または
プラズマ促進CVD(PECVD)等がある。窒化物の
CVD法を使用すると、実際に、特に、有機金属前駆物
質を使用した場合には、カルボキシ窒化物ができる。こ
の方法は、多くの場合に使用することができる。好適な
タングステン接点の場合には、好適には、二層拡散バリ
ヤを蒸着することが好ましい。最初に、(好適には、4
0ナノメートルの)CVDにより、TiNが蒸着され、
その後で、PVDにより(好適には、30ナノメートル
の)TiAlNが蒸着される。さらに好適なのは、(〜
60ナノメートルの)TiAlNをCVDまたはPEC
VDにより蒸着することである。TiAlN内のアルミ
ニウムの好適な比率は、約30〜60%であり、酸化抵
抗を改善するには、40〜50%にすればさらに好適で
ある。(本発明の実施形態の一つのように)よりよい拡
散バリヤを使用すると、通常、酸素に対して安定な底部
電極材料をさらに薄くすることができるし、またはより
高い処理温度を使用することができる。
【0033】下に位置する接点構造体と電気的に接続さ
せるために、コンデンサ125の底部電極124をバリ
ヤ層122上に形成することもできるし、層112の上
に直接形成することもできる(ステップ206)。好適
には、底部電極は、25〜100ナノメートルの厚さ
で、酸素内で安定していて、貴金属またはイリジウム、
酸化イリジウム、Pt、Pd、PdOx、Au、Ru、
RuOx、Rh、RhOx、LaSrCoO3、(Ba、
Sr)RuO3、LaNiO3またはその任意の組合せま
たはスタックのような導電性酸化物でできていることが
好ましい。貴金属を使用する任意の電極の場合には、コ
ストの面および集積が容易であるという点から、できる
だけ薄い層を使用するのが有利である。PZTコンデン
サの誘電体用の好適な底部電極は、50ナノメートルの
イリジウムか、イリジウム(アルゴン)用スパッタ蒸着
法および/またはIrOx用の反応性スパッタ蒸着法
(アルゴン+酸素)により蒸着するのが好ましい、30
ナノメートルのIrOxおよび20ナノメートルのイリ
ジウムからできているスタックである。強誘電蒸着温度
が低いと、好適なもっと薄い電極を形成することができ
る。この層に対する好適な蒸着技術は、スパッタ蒸着
法、反応性スパッタ蒸着法または化学蒸着法である。底
部電極の応力を制御するためには、応力を解放し、およ
び/または底部電極の微細構造/安定性を改善するため
に、好適には、底部電極の後焼き鈍しを実行することが
好ましい。通常の焼き鈍し条件は、酸素または不活性ガ
スの混合物内で400〜600℃で、2〜10分であ
る。この焼き鈍しは、底部電極が形成された後で任意の
時間に行うことができるが、好適には、ILD160が
形成される前の実行することが好ましい。
せるために、コンデンサ125の底部電極124をバリ
ヤ層122上に形成することもできるし、層112の上
に直接形成することもできる(ステップ206)。好適
には、底部電極は、25〜100ナノメートルの厚さ
で、酸素内で安定していて、貴金属またはイリジウム、
酸化イリジウム、Pt、Pd、PdOx、Au、Ru、
RuOx、Rh、RhOx、LaSrCoO3、(Ba、
Sr)RuO3、LaNiO3またはその任意の組合せま
たはスタックのような導電性酸化物でできていることが
好ましい。貴金属を使用する任意の電極の場合には、コ
ストの面および集積が容易であるという点から、できる
だけ薄い層を使用するのが有利である。PZTコンデン
サの誘電体用の好適な底部電極は、50ナノメートルの
イリジウムか、イリジウム(アルゴン)用スパッタ蒸着
法および/またはIrOx用の反応性スパッタ蒸着法
(アルゴン+酸素)により蒸着するのが好ましい、30
ナノメートルのIrOxおよび20ナノメートルのイリ
ジウムからできているスタックである。強誘電蒸着温度
が低いと、好適なもっと薄い電極を形成することができ
る。この層に対する好適な蒸着技術は、スパッタ蒸着
法、反応性スパッタ蒸着法または化学蒸着法である。底
部電極の応力を制御するためには、応力を解放し、およ
び/または底部電極の微細構造/安定性を改善するため
に、好適には、底部電極の後焼き鈍しを実行することが
好ましい。通常の焼き鈍し条件は、酸素または不活性ガ
スの混合物内で400〜600℃で、2〜10分であ
る。この焼き鈍しは、底部電極が形成された後で任意の
時間に行うことができるが、好適には、ILD160が
形成される前の実行することが好ましい。
【0034】コンデンサ誘電体は、底部電極上に形成さ
れる(ステップ208)。好適には、コンデンサ誘電体
126の厚さは、150ナノメートルより薄いことが好
ましい。(より好適には、100ナノメートルより薄い
ことが好ましく、最も好適には、50ナノメートルより
薄いことが好ましく)、Pb(Zr、Ti)O3(PZ
T−−ジルコン酸チタン酸鉛);ドナー(Nb、La、
Ta)、アクセプタ(Mn、Co、Fe、Ni、Al)
および/または両方でドーピングされたPZT;PZT
でドーピングされ、SrTiO3、BaTiO3またはC
aTiO3との合金;タンタル酸ストロンチウム・ビス
マス(SBT)およびニオブ・タンタル酸ストロンチウ
ム・ビスマスのような他の層状のペロブスカイト;また
はチタン酸ビスマス;BaTiO3;PbTiO3;また
はBi2TiO3のような強誘電材料からできているこ
とが好ましい。PZTは、コンデンサ誘電体として最も
好適なものである。何故なら、PZTは、上記材料の中
で最も高い分極と最も低い処理温度をもっているからで
ある。さらに、良好な切換え特性(大きな切換え分極お
よび比較的正方形に近いヒステリシス・ループ)を入手
するための好適なZr/Ti組成は、約20/80であ
る。別の方法としては、コンデンサの特性を最大限度に
均一にするためには、好適には、Zr/Tiの組成を約
65/35にすることが好ましい。すべての場合におい
て、約0.05〜1%のドナー・ドーピング剤を含むド
ナーでドーピングしたPZTが好ましい。ドナー・ドー
ピング剤は、点欠陥集中を制御するのを容易にすること
によりPZTの信頼性を改善する。これら誘電体用の好
適な蒸着技術は、有機金属化学蒸着法(MOCVD)で
ある。MOCVDは、特に、薄いフィルム(すなわち、
100ナノメートルより薄いフィルム)に好適である。
薄いPZTは、(エッチングする材料が少ないために)
集積を簡単にし、(それ故、もっと少ない前駆物質を蒸
着するだけですむので、材料が少なくてすむために)コ
ストを安くし、(ほぼ同じ保磁電界を発生するのに保磁
電圧がもっと低くてすむために)、より低い電圧動作を
可能にするために非常に有利である。コンデンサの誘電
体は、結晶状態/多結晶状態で蒸着することもできる
し、低温で無定型状態で蒸着し、その後で、蒸着後焼き
鈍しにより結晶状にすることもできる。この方法は、ビ
スマス強誘電フィルムに対して通常行われる方法であ
る。この蒸着後の結晶化焼き鈍しは、蒸着直後、または
電極蒸着またはコンデンサ後エッチング焼き鈍しのよう
な後期プロセス・ステップの後で行うことができる。好
適なMOCVD PZT方法を使用した場合には、好適
には、450〜600℃の間(より好適には、500〜
550℃の間)の温度で多結晶フィルムが蒸着される。
れる(ステップ208)。好適には、コンデンサ誘電体
126の厚さは、150ナノメートルより薄いことが好
ましい。(より好適には、100ナノメートルより薄い
ことが好ましく、最も好適には、50ナノメートルより
薄いことが好ましく)、Pb(Zr、Ti)O3(PZ
T−−ジルコン酸チタン酸鉛);ドナー(Nb、La、
Ta)、アクセプタ(Mn、Co、Fe、Ni、Al)
および/または両方でドーピングされたPZT;PZT
でドーピングされ、SrTiO3、BaTiO3またはC
aTiO3との合金;タンタル酸ストロンチウム・ビス
マス(SBT)およびニオブ・タンタル酸ストロンチウ
ム・ビスマスのような他の層状のペロブスカイト;また
はチタン酸ビスマス;BaTiO3;PbTiO3;また
はBi2TiO3のような強誘電材料からできているこ
とが好ましい。PZTは、コンデンサ誘電体として最も
好適なものである。何故なら、PZTは、上記材料の中
で最も高い分極と最も低い処理温度をもっているからで
ある。さらに、良好な切換え特性(大きな切換え分極お
よび比較的正方形に近いヒステリシス・ループ)を入手
するための好適なZr/Ti組成は、約20/80であ
る。別の方法としては、コンデンサの特性を最大限度に
均一にするためには、好適には、Zr/Tiの組成を約
65/35にすることが好ましい。すべての場合におい
て、約0.05〜1%のドナー・ドーピング剤を含むド
ナーでドーピングしたPZTが好ましい。ドナー・ドー
ピング剤は、点欠陥集中を制御するのを容易にすること
によりPZTの信頼性を改善する。これら誘電体用の好
適な蒸着技術は、有機金属化学蒸着法(MOCVD)で
ある。MOCVDは、特に、薄いフィルム(すなわち、
100ナノメートルより薄いフィルム)に好適である。
薄いPZTは、(エッチングする材料が少ないために)
集積を簡単にし、(それ故、もっと少ない前駆物質を蒸
着するだけですむので、材料が少なくてすむために)コ
ストを安くし、(ほぼ同じ保磁電界を発生するのに保磁
電圧がもっと低くてすむために)、より低い電圧動作を
可能にするために非常に有利である。コンデンサの誘電
体は、結晶状態/多結晶状態で蒸着することもできる
し、低温で無定型状態で蒸着し、その後で、蒸着後焼き
鈍しにより結晶状にすることもできる。この方法は、ビ
スマス強誘電フィルムに対して通常行われる方法であ
る。この蒸着後の結晶化焼き鈍しは、蒸着直後、または
電極蒸着またはコンデンサ後エッチング焼き鈍しのよう
な後期プロセス・ステップの後で行うことができる。好
適なMOCVD PZT方法を使用した場合には、好適
には、450〜600℃の間(より好適には、500〜
550℃の間)の温度で多結晶フィルムが蒸着される。
【0035】頂部電極は、コンデンサの誘電体126上
に形成される(ステップ210)。本発明のこの実施形
態の場合には、図に示すように、頂部電極は層128お
よび130である。しかし、頂部電極は、単一の層の形
で実行することもできる。好適には、層128は、(好
適には、100ナノメートルより薄い、より好適には、
50ナノメートルより薄い)酸化イリジウムでできてい
ることが好ましく、層130は、(好適には、100ナ
ノメートルより薄い、より好適には、50ナノメートル
より薄い)イリジウムでできていることが好ましい。特
に、Pbをベースとする強誘電材料の場合には、多くの
反対の状態である、書込み/読出し動作(疲労)による
劣化を最小限度に低減するために、純粋な貴金属ではな
く、IrOx、RuOx、RhOx、PdOx、PtOx、
AgOx(Ba、Sr)RuO3、LaSrCoO3、L
aNiO3、YBa2Cu3O7-xのような、導電性酸化頂
部電極を持つと有利である。SBTのようなビスマスを
含む強誘電材料の多くも、Pt、Pd、Au、Ag、I
r、RhおよびRuのような貴金属電極を使用すること
ができ、依然として良好な疲労特性を保持している。頂
部電極が酸化物である場合には、頂部金属接点と酸化物
との間に、低い接触抵抗を維持するために、その上に貴
金属の層を設置すると有利である。例えば、IrOxと
接触しているTiN層は、TiO2を形成することがで
き、このTiO2は、以降の熱処理の間絶縁処理を行
う。Pt、Ru、PdまたはIrのような高価貴金属を
使用する任意の電極の場合には、コストの点と集積の点
からいって、できるだけ薄い層を使用することが有利で
ある。PZTの場合には、好適な頂部電極スタックは、
PZTコンデンサの誘電体の頂部上に、Ar+O2内で
反応性PVD法により蒸着した、厚さ約20ナノメート
ルのIrOx上に、アルゴン内でPVDにより蒸着され
た、厚さ約10ナノメートルのイリジウムからできてい
る。好適には、IrO xは、50〜80%の窒素と残り
が酸素であるガス混合物内で、比較的低いスパッタ電力
で、すなわち、(好適には、20ナノメートル/分以下
の)遅い蒸着速度で、400℃以下の温度で蒸着するこ
とが好ましい。頂部電極内の応力を制御するために、ハ
ードマスクを蒸着する前に、頂部電極を焼き鈍すことが
できる。例えば、スパッタ蒸着した電極は、通常、圧縮
応力を受け、その間、焼き鈍した電極内の応力は張力に
なる。
に形成される(ステップ210)。本発明のこの実施形
態の場合には、図に示すように、頂部電極は層128お
よび130である。しかし、頂部電極は、単一の層の形
で実行することもできる。好適には、層128は、(好
適には、100ナノメートルより薄い、より好適には、
50ナノメートルより薄い)酸化イリジウムでできてい
ることが好ましく、層130は、(好適には、100ナ
ノメートルより薄い、より好適には、50ナノメートル
より薄い)イリジウムでできていることが好ましい。特
に、Pbをベースとする強誘電材料の場合には、多くの
反対の状態である、書込み/読出し動作(疲労)による
劣化を最小限度に低減するために、純粋な貴金属ではな
く、IrOx、RuOx、RhOx、PdOx、PtOx、
AgOx(Ba、Sr)RuO3、LaSrCoO3、L
aNiO3、YBa2Cu3O7-xのような、導電性酸化頂
部電極を持つと有利である。SBTのようなビスマスを
含む強誘電材料の多くも、Pt、Pd、Au、Ag、I
r、RhおよびRuのような貴金属電極を使用すること
ができ、依然として良好な疲労特性を保持している。頂
部電極が酸化物である場合には、頂部金属接点と酸化物
との間に、低い接触抵抗を維持するために、その上に貴
金属の層を設置すると有利である。例えば、IrOxと
接触しているTiN層は、TiO2を形成することがで
き、このTiO2は、以降の熱処理の間絶縁処理を行
う。Pt、Ru、PdまたはIrのような高価貴金属を
使用する任意の電極の場合には、コストの点と集積の点
からいって、できるだけ薄い層を使用することが有利で
ある。PZTの場合には、好適な頂部電極スタックは、
PZTコンデンサの誘電体の頂部上に、Ar+O2内で
反応性PVD法により蒸着した、厚さ約20ナノメート
ルのIrOx上に、アルゴン内でPVDにより蒸着され
た、厚さ約10ナノメートルのイリジウムからできてい
る。好適には、IrO xは、50〜80%の窒素と残り
が酸素であるガス混合物内で、比較的低いスパッタ電力
で、すなわち、(好適には、20ナノメートル/分以下
の)遅い蒸着速度で、400℃以下の温度で蒸着するこ
とが好ましい。頂部電極内の応力を制御するために、ハ
ードマスクを蒸着する前に、頂部電極を焼き鈍すことが
できる。例えば、スパッタ蒸着した電極は、通常、圧縮
応力を受け、その間、焼き鈍した電極内の応力は張力に
なる。
【0036】好適には、いくつかの層に対して異なるエ
ッチング剤を使用して、一度に全部のコンデンサ・スタ
ックをパターン形成し、エッチングすることが好ましい
(ステップ214)。しかし、以降の単一の層または複
数の層を形成する前に、各層または層のグループをエッ
チングすることができる。複数の層またはすべての層
を、同時にエッチングする場合には、好適には、ハード
マスク層132をスタックの上に形成することが好まし
い(ステップ212)。好適には、ハードマスクは、エ
ッチング・プロセス中、その統合性を保持するように、
十分薄い材料からできていることが好ましい。好適に
は、ハードマスクの厚さは、約50〜500ナノメート
ル、(より好適には、約100〜300ナノメートル、
最も好適には、約200ナノメートル)であり、TiA
lN、TiN、Ti、TiO2、Al、AlOx、Al
N、TiAl、TiAlOx、Ta、TaOx、TaN、
Cr、CrN、CROx、Zr、ZrOx、ZrN、H
f、HfN、HfOx、酸化シリコン、K値が低い誘電
体、またはその任意のスタックまたは組合せからできて
いることが好ましい。ハードマスク・スタックの一例と
しては、50ナノメートルの厚さにスパッタ蒸着したT
iAlN、またはTiNの上に、300ナノメートルの
厚さにPECVD蒸着したSiO2がある。ハードマス
クの厚さは、エッチング・プロセス、および種々の材料
の相対的エッチング速度、エッチングされた層の厚さ、
必要な過度エッチングの量、すべての層をエッチングし
た後に残るハードマスクの必要な厚さにより制御され
る。層を薄くすれば、ハードマスクも薄くなる。ハード
マスクは、コンデンサ・スタックをエッチングした後
で、除去しても、しなくてもよい。ハードマスク132
を除去しない場合には、導電性材料のハードマスクを形
成することが好ましい。しかし、非導電性の材料および
半導体材料も使用することができるが、頂部電極に直接
接続させるために、コンデンサの頂部電極への相互接続
は、好適には、このハードマスクを通して形成すること
が好ましい。
ッチング剤を使用して、一度に全部のコンデンサ・スタ
ックをパターン形成し、エッチングすることが好ましい
(ステップ214)。しかし、以降の単一の層または複
数の層を形成する前に、各層または層のグループをエッ
チングすることができる。複数の層またはすべての層
を、同時にエッチングする場合には、好適には、ハード
マスク層132をスタックの上に形成することが好まし
い(ステップ212)。好適には、ハードマスクは、エ
ッチング・プロセス中、その統合性を保持するように、
十分薄い材料からできていることが好ましい。好適に
は、ハードマスクの厚さは、約50〜500ナノメート
ル、(より好適には、約100〜300ナノメートル、
最も好適には、約200ナノメートル)であり、TiA
lN、TiN、Ti、TiO2、Al、AlOx、Al
N、TiAl、TiAlOx、Ta、TaOx、TaN、
Cr、CrN、CROx、Zr、ZrOx、ZrN、H
f、HfN、HfOx、酸化シリコン、K値が低い誘電
体、またはその任意のスタックまたは組合せからできて
いることが好ましい。ハードマスク・スタックの一例と
しては、50ナノメートルの厚さにスパッタ蒸着したT
iAlN、またはTiNの上に、300ナノメートルの
厚さにPECVD蒸着したSiO2がある。ハードマス
クの厚さは、エッチング・プロセス、および種々の材料
の相対的エッチング速度、エッチングされた層の厚さ、
必要な過度エッチングの量、すべての層をエッチングし
た後に残るハードマスクの必要な厚さにより制御され
る。層を薄くすれば、ハードマスクも薄くなる。ハード
マスクは、コンデンサ・スタックをエッチングした後
で、除去しても、しなくてもよい。ハードマスク132
を除去しない場合には、導電性材料のハードマスクを形
成することが好ましい。しかし、非導電性の材料および
半導体材料も使用することができるが、頂部電極に直接
接続させるために、コンデンサの頂部電極への相互接続
は、好適には、このハードマスクを通して形成すること
が好ましい。
【0037】ハードマスクの蒸着は、単一のスタックに
することもできるし、ハードマスクのプロファイルおよ
び残るハードマスクの厚さを、よりよく制御するため
に、異なる材料の複数の層のスタックにすることもでき
る。窒化金属のハードマスク用の好適な蒸着プロセス
は、Ar+N2ガスの混合物による、スパッタ蒸着であ
る。ハードマスクを含む酸化シリコン用の好適な蒸着法
は、TEOS PECVDである。
することもできるし、ハードマスクのプロファイルおよ
び残るハードマスクの厚さを、よりよく制御するため
に、異なる材料の複数の層のスタックにすることもでき
る。窒化金属のハードマスク用の好適な蒸着プロセス
は、Ar+N2ガスの混合物による、スパッタ蒸着であ
る。ハードマスクを含む酸化シリコン用の好適な蒸着法
は、TEOS PECVDである。
【0038】接点を形成した後の、いくつかの好適な蒸
着ステップについて説明してきた。特に、底部拡散バリ
ヤ、底部電極、強誘電材料、頂部電極およびハードマス
クについて説明してきた。これらのプロセス・ステップ
内で使用される装置の全部または殆ど全部の部品は、潜
在的に強誘電元素により汚染されると見なされる場合が
多い。それ故、上記装置のこれらの部品は、専用部品で
あると見なされる。ウェーハは、その裏面が高い汚染レ
ベルではないにしても、有意な汚染レベルで汚染される
可能性が最も高い。ハードマスクの蒸着が行われた後の
次のプロセス・ステップは、通常、石版印刷である。そ
れ故、このツールにより裏面が汚染している処理ウェー
ハは、上記ツールを汚染し、その結果、その背面に強誘
電メモリ汚染物が付着している、このツールを通過して
処理されたクリーンなウェーハが、汚染することにな
る。それ故、好適には、石版印刷装置を共有し、どの強
誘電メモリも汚染しないで、クリーンなウェーハを上記
石版印刷装置により処理することができるようにするた
めに、強誘電メモリ・ウェーハの背面を清掃することが
好ましい。ハードマスクが、SiO2のような標準材料
を含んでいる場合には、ウェーハは背面は、ハードマス
クのこの後部を蒸着する前に清掃することができる。例
えば、ハードマスクが、TiAlN上のSiO2からで
きている場合には、好適には、TiAlNの蒸着プロセ
スの後で、SiO2の蒸着プロセスの前に、ウェーハの
背面を清掃することが好ましい。このことは、SiO2
蒸着ツールが汚染されるのを防止し、それによって、こ
のツールを共有することができる。清掃プロセスは、背
面の汚染元素およびその汚染レベルにより異なる。好適
な方法(PVDバリヤ、ハードマスク、底部電極、頂部
電極およびMOCVD PZT)を仮定した場合、背面
上には低いレベルのイリジウムが存在するだろうが、M
OCVDプロセスを受けた連続フィルムは縁部例外を持
たない。それ故、このタイプのウェーハ汚染の場合に
は、好適なウェーハの背面清掃プロセスは、背面、縁部
および縁部近くのウェーハの前面上の小さな領域をエッ
チングする湿式エッチング・プロセスである。上記エッ
チング・プロセスは、(例えば、Si、SiO2または
Si3N4の場合には)、ウェーハの背面上に存在する材
料により幾分異なる。PZTの湿式エッチング・プロセ
スは、好適には、強力な弗酸またはH2O+HF+HC
lまたはH2O+NH3F+HClのような、塩素および
弗素エッチング薬剤による酸混合物を使用して行うこと
が好ましい。
着ステップについて説明してきた。特に、底部拡散バリ
ヤ、底部電極、強誘電材料、頂部電極およびハードマス
クについて説明してきた。これらのプロセス・ステップ
内で使用される装置の全部または殆ど全部の部品は、潜
在的に強誘電元素により汚染されると見なされる場合が
多い。それ故、上記装置のこれらの部品は、専用部品で
あると見なされる。ウェーハは、その裏面が高い汚染レ
ベルではないにしても、有意な汚染レベルで汚染される
可能性が最も高い。ハードマスクの蒸着が行われた後の
次のプロセス・ステップは、通常、石版印刷である。そ
れ故、このツールにより裏面が汚染している処理ウェー
ハは、上記ツールを汚染し、その結果、その背面に強誘
電メモリ汚染物が付着している、このツールを通過して
処理されたクリーンなウェーハが、汚染することにな
る。それ故、好適には、石版印刷装置を共有し、どの強
誘電メモリも汚染しないで、クリーンなウェーハを上記
石版印刷装置により処理することができるようにするた
めに、強誘電メモリ・ウェーハの背面を清掃することが
好ましい。ハードマスクが、SiO2のような標準材料
を含んでいる場合には、ウェーハは背面は、ハードマス
クのこの後部を蒸着する前に清掃することができる。例
えば、ハードマスクが、TiAlN上のSiO2からで
きている場合には、好適には、TiAlNの蒸着プロセ
スの後で、SiO2の蒸着プロセスの前に、ウェーハの
背面を清掃することが好ましい。このことは、SiO2
蒸着ツールが汚染されるのを防止し、それによって、こ
のツールを共有することができる。清掃プロセスは、背
面の汚染元素およびその汚染レベルにより異なる。好適
な方法(PVDバリヤ、ハードマスク、底部電極、頂部
電極およびMOCVD PZT)を仮定した場合、背面
上には低いレベルのイリジウムが存在するだろうが、M
OCVDプロセスを受けた連続フィルムは縁部例外を持
たない。それ故、このタイプのウェーハ汚染の場合に
は、好適なウェーハの背面清掃プロセスは、背面、縁部
および縁部近くのウェーハの前面上の小さな領域をエッ
チングする湿式エッチング・プロセスである。上記エッ
チング・プロセスは、(例えば、Si、SiO2または
Si3N4の場合には)、ウェーハの背面上に存在する材
料により幾分異なる。PZTの湿式エッチング・プロセ
スは、好適には、強力な弗酸またはH2O+HF+HC
lまたはH2O+NH3F+HClのような、塩素および
弗素エッチング薬剤による酸混合物を使用して行うこと
が好ましい。
【0039】好適には、一回だけの石版印刷ステップに
より、コンデンサ・スタックに対する、パターン形成お
よびエッチング・プロセスを実行することが好ましい。
そうすると、コストが安くなるばかりでなく、一回以上
石版印刷ステップを使用する場合には必要になる、整合
ミス許容範囲を考える必要がなくなるので、セルの大き
さをもっと小さくすることができる。すでに説明したよ
うに、好適な方法は、複数のエッチング・プロセスを使
用して、一つのハードマスクを使用する方法である。こ
れらのエッチング・プロセスは、さらに急峻な側壁部の
傾斜、およびそれによるもっと緩やかな寸法(CD)成
長を達成するために、高温により修正することができ
る。通常、好適には、CD成長を最低限度に低減するこ
とが好ましいが、このような低減は、エッチング・プロ
ファイルをもっと急峻にすることにより、および/また
は層をもっと薄くすることにより達成することができ
る。ハードマスクを使用する、本発明のある実施形態の
低温エッチング・プロセスは、PZTおよびイリジウム
構造体に対して、約74度の側壁部の傾斜を達成し、T
iAlN構造体のプロファイルはもっと急峻である。イ
リジウムおよびPZT(エッチング速度の遅い材料)の
エッチング速度は、約100ナノメートル/分である。
より、コンデンサ・スタックに対する、パターン形成お
よびエッチング・プロセスを実行することが好ましい。
そうすると、コストが安くなるばかりでなく、一回以上
石版印刷ステップを使用する場合には必要になる、整合
ミス許容範囲を考える必要がなくなるので、セルの大き
さをもっと小さくすることができる。すでに説明したよ
うに、好適な方法は、複数のエッチング・プロセスを使
用して、一つのハードマスクを使用する方法である。こ
れらのエッチング・プロセスは、さらに急峻な側壁部の
傾斜、およびそれによるもっと緩やかな寸法(CD)成
長を達成するために、高温により修正することができ
る。通常、好適には、CD成長を最低限度に低減するこ
とが好ましいが、このような低減は、エッチング・プロ
ファイルをもっと急峻にすることにより、および/また
は層をもっと薄くすることにより達成することができ
る。ハードマスクを使用する、本発明のある実施形態の
低温エッチング・プロセスは、PZTおよびイリジウム
構造体に対して、約74度の側壁部の傾斜を達成し、T
iAlN構造体のプロファイルはもっと急峻である。イ
リジウムおよびPZT(エッチング速度の遅い材料)の
エッチング速度は、約100ナノメートル/分である。
【0040】エッチング・プロセスは、汚いプロセスで
あり、そのため、エッチング・ツールおよびウェーハの
前面、縁部および背面は、強誘電メモリにより汚染され
るか、強誘電メモリ汚染を含むエッチング残留物で汚染
される。それ故、ウェーハの前面を清掃し、エッチング
残留物を化学的に除去し、できれば、損傷を受けたPZ
Tの薄い層を除去する必要がある。このコンデンサ・エ
ッチングの後で行う清掃プロセスは、ある種のエッチン
グ条件および薬剤を使用することにより、脱イオン水
(DI水またはDIW)清掃(メガソニックを伴うまた
は伴わないタンク浸漬およびその後のスピン洗浄乾燥)
のように簡単にすることもできるし、またはタンク・エ
ッチングを、清掃を改善し、またはもっと多くの損傷を
除去するために、酸をベースとするものにすることもで
きる。このエッチング・プロセスにより、側壁部上の貴
金属のような、エッチングに強い材料の導電性層を再蒸
着することができる。例えば、イリジウム底部電極の場
合には、PZTの側壁部上にイリジウムを再蒸着するこ
とができ、そうすると、コンデンサに対する漏洩電流
が、許容できないほど大きくなる。湿式清掃(ステップ
216)は、また、強誘電材料を少しエッチングし、不
必要な材料を溶液の中に溶かした状態に維持する作用に
より、不必要な材料を除去するために使用することもで
きる。ウェーハの背面および縁部は、強誘電メモリ元素
の再蒸着により有意に汚染される可能性が高い。上記元
素は共有ツール内で処理を行う前に除去しなければなら
ない。
あり、そのため、エッチング・ツールおよびウェーハの
前面、縁部および背面は、強誘電メモリにより汚染され
るか、強誘電メモリ汚染を含むエッチング残留物で汚染
される。それ故、ウェーハの前面を清掃し、エッチング
残留物を化学的に除去し、できれば、損傷を受けたPZ
Tの薄い層を除去する必要がある。このコンデンサ・エ
ッチングの後で行う清掃プロセスは、ある種のエッチン
グ条件および薬剤を使用することにより、脱イオン水
(DI水またはDIW)清掃(メガソニックを伴うまた
は伴わないタンク浸漬およびその後のスピン洗浄乾燥)
のように簡単にすることもできるし、またはタンク・エ
ッチングを、清掃を改善し、またはもっと多くの損傷を
除去するために、酸をベースとするものにすることもで
きる。このエッチング・プロセスにより、側壁部上の貴
金属のような、エッチングに強い材料の導電性層を再蒸
着することができる。例えば、イリジウム底部電極の場
合には、PZTの側壁部上にイリジウムを再蒸着するこ
とができ、そうすると、コンデンサに対する漏洩電流
が、許容できないほど大きくなる。湿式清掃(ステップ
216)は、また、強誘電材料を少しエッチングし、不
必要な材料を溶液の中に溶かした状態に維持する作用に
より、不必要な材料を除去するために使用することもで
きる。ウェーハの背面および縁部は、強誘電メモリ元素
の再蒸着により有意に汚染される可能性が高い。上記元
素は共有ツール内で処理を行う前に除去しなければなら
ない。
【0041】コンデンサをエッチングすると、強誘電材
料が損傷したり、劣化したりするので、修復しなければ
ならない。この損傷を修復する一つの方法(ステップ2
16)は、(発生する恐れがある任意の酸素の喪失を修
復するために)酸素プラズマ露出を行う方法であり、お
よび/または酸素を添加し、また、エッチング・プロセ
スにより損傷した表面の結晶性を改善するために)、不
活性または酸化雰囲気内で、RTAまたは炉内焼き鈍し
を行うことである。PZTの場合には、この焼き鈍し
は、好適には、(炉内焼き鈍しの場合には、好適には、
約15分から2時間の間)、約500〜650℃で、ま
たは(RTAの場合には、好適には、10〜60秒の
間)、550〜700℃で、実行することが好ましい。
料が損傷したり、劣化したりするので、修復しなければ
ならない。この損傷を修復する一つの方法(ステップ2
16)は、(発生する恐れがある任意の酸素の喪失を修
復するために)酸素プラズマ露出を行う方法であり、お
よび/または酸素を添加し、また、エッチング・プロセ
スにより損傷した表面の結晶性を改善するために)、不
活性または酸化雰囲気内で、RTAまたは炉内焼き鈍し
を行うことである。PZTの場合には、この焼き鈍し
は、好適には、(炉内焼き鈍しの場合には、好適には、
約15分から2時間の間)、約500〜650℃で、ま
たは(RTAの場合には、好適には、10〜60秒の
間)、550〜700℃で、実行することが好ましい。
【0042】コンデンサの側壁部は、好適には、かなり
急峻であることが好ましい。側壁部拡散バリヤは、好適
には、層134の形成および相互接続用の孔部をエッチ
ングする前に、コンデンサ・スタック上に形成すること
が好ましい(ステップ218)。側壁部拡散バリヤは重
要なものである。何故なら、このバリヤにより、コンデ
ンサをショートさせないで、相互接続に整合ズレを許容
することができ、このバリヤが、コンデンサを保護し
て、コンデンサ内への大部分の物質の拡散を防止し、ま
た、この構造体を保護して、コンデンサから外へ物質が
拡散するのを防止するからである。本発明のこの実施形
態の場合には、側壁部拡散バリヤは、図に示すように、
二つの層(層118および120)であるが、側壁部拡
散バリヤは、もっと多くの層、またはもっと少ない層を
含むことができる。好適には、層118の厚さは、約3
0ナノメートルであり、AlOx、Ta2O5、AlN、
TiO2、ZrO2、HfO2、またはこれらの任意のス
タックまたは組合せからできていることが好ましい。層
120の厚さは、約30ナノメートルであり、窒化シリ
コン、AlN、またはそれらの任意のスタック、または
組合せからできていることが好ましい。(特に、有機金
属前駆物質を使用する場合には、カルボキシ窒化物であ
ってもよい)金属の酸化物または窒化物を蒸着するため
の好適なプロセスは、自由水素が最も少ない状態での
(すなわち、H2ではなく、H2Oが形成されるような十
分な酸素の存在下での)MOCVD法である。プラズマ
促進CVD、またはMOCVDプロセスを使用すること
ができる。別の方法としては、(酸化物に対する)Ar
+O2、(窒化物に対する)Ar+N2、(オキシ窒化物
に対する)Ar+O2+N2と一緒に、反応性スパッタ蒸
着法を使用することができる。窒化シリコン用の好適な
プロセスは、CVDまたはPECVDである。低水素プ
ロセスの場合には、ガスはSiH4およびN2でなければ
ならない。この場合、N2の流量はSiH4の流量よりは
るかに速い。水素を含まないPECVD Si 3N4蒸着
プロセスの場合には、SiCl4+N2を使用しなければ
ならないが、この場合もまた、N2の流量をSiCl4の
流量よりはるかに速くすると有利である。本明細書に記
載する実施形態の場合には、AlOx層は、Pbおよび
H拡散バリヤとして使用され、一方、Si3N4層は、接
触エッチング停止として使用される。
急峻であることが好ましい。側壁部拡散バリヤは、好適
には、層134の形成および相互接続用の孔部をエッチ
ングする前に、コンデンサ・スタック上に形成すること
が好ましい(ステップ218)。側壁部拡散バリヤは重
要なものである。何故なら、このバリヤにより、コンデ
ンサをショートさせないで、相互接続に整合ズレを許容
することができ、このバリヤが、コンデンサを保護し
て、コンデンサ内への大部分の物質の拡散を防止し、ま
た、この構造体を保護して、コンデンサから外へ物質が
拡散するのを防止するからである。本発明のこの実施形
態の場合には、側壁部拡散バリヤは、図に示すように、
二つの層(層118および120)であるが、側壁部拡
散バリヤは、もっと多くの層、またはもっと少ない層を
含むことができる。好適には、層118の厚さは、約3
0ナノメートルであり、AlOx、Ta2O5、AlN、
TiO2、ZrO2、HfO2、またはこれらの任意のス
タックまたは組合せからできていることが好ましい。層
120の厚さは、約30ナノメートルであり、窒化シリ
コン、AlN、またはそれらの任意のスタック、または
組合せからできていることが好ましい。(特に、有機金
属前駆物質を使用する場合には、カルボキシ窒化物であ
ってもよい)金属の酸化物または窒化物を蒸着するため
の好適なプロセスは、自由水素が最も少ない状態での
(すなわち、H2ではなく、H2Oが形成されるような十
分な酸素の存在下での)MOCVD法である。プラズマ
促進CVD、またはMOCVDプロセスを使用すること
ができる。別の方法としては、(酸化物に対する)Ar
+O2、(窒化物に対する)Ar+N2、(オキシ窒化物
に対する)Ar+O2+N2と一緒に、反応性スパッタ蒸
着法を使用することができる。窒化シリコン用の好適な
プロセスは、CVDまたはPECVDである。低水素プ
ロセスの場合には、ガスはSiH4およびN2でなければ
ならない。この場合、N2の流量はSiH4の流量よりは
るかに速い。水素を含まないPECVD Si 3N4蒸着
プロセスの場合には、SiCl4+N2を使用しなければ
ならないが、この場合もまた、N2の流量をSiCl4の
流量よりはるかに速くすると有利である。本明細書に記
載する実施形態の場合には、AlOx層は、Pbおよび
H拡散バリヤとして使用され、一方、Si3N4層は、接
触エッチング停止として使用される。
【0043】バイア・エッチングを、(例えば、AlO
xのような)側壁層上で停止するように修正することが
できる場合には、この層がエッチング停止層になり、追
加の層(すなわち、Si3N4)は必要ない。この場合に
は、側壁部の厚さを、もっと厚くしなければならない場
合がある。
xのような)側壁層上で停止するように修正することが
できる場合には、この層がエッチング停止層になり、追
加の層(すなわち、Si3N4)は必要ない。この場合に
は、側壁部の厚さを、もっと厚くしなければならない場
合がある。
【0044】もう一つの方法は、蒸着を行った後で側壁
部材料をエッチング・バックする方法である。このエッ
チング・バックは、拡散バリヤ層を蒸着した後で行うこ
とができる。ある好適な実施形態の場合には、(好適に
は、厚さ40ナノメートルであることが好ましい)Al
Oxが蒸着され、その後で、(例えば、BCl3またはC
l2のような)エッチング・ガスを含む塩素により、エ
ッチング・バックが行われ、その後で、(好適には、厚
さ約30ナノメートルであることが好ましい)Si3N4
のPECVD蒸着が行われる。
部材料をエッチング・バックする方法である。このエッ
チング・バックは、拡散バリヤ層を蒸着した後で行うこ
とができる。ある好適な実施形態の場合には、(好適に
は、厚さ40ナノメートルであることが好ましい)Al
Oxが蒸着され、その後で、(例えば、BCl3またはC
l2のような)エッチング・ガスを含む塩素により、エ
ッチング・バックが行われ、その後で、(好適には、厚
さ約30ナノメートルであることが好ましい)Si3N4
のPECVD蒸着が行われる。
【0045】焼き鈍しを行っても、エッチングによる損
傷が、修復できなかった場合には、側壁部拡散バリヤの
蒸着を行った後で、焼き鈍しを行うことができる。PZ
Tの場合には、好適には、この焼き鈍しは、(炉内焼き
鈍しの場合には、約15分〜2時間の間)500〜65
0℃で、または(RTAの場合には、約10〜60秒の
間)550〜700℃で実行することが好ましい。さら
に好適には、RTAを650℃で1分間実行することで
ある。強誘電コンデンサ上に直接形成された層間誘電体
層が、最大熱収支が約500℃以下の、K値の低い材料
である場合には、このオプションは好適なものである。
この焼き鈍しは、酸化雰囲気条件、または不活性雰囲気
条件で行うことができる。
傷が、修復できなかった場合には、側壁部拡散バリヤの
蒸着を行った後で、焼き鈍しを行うことができる。PZ
Tの場合には、好適には、この焼き鈍しは、(炉内焼き
鈍しの場合には、約15分〜2時間の間)500〜65
0℃で、または(RTAの場合には、約10〜60秒の
間)550〜700℃で実行することが好ましい。さら
に好適には、RTAを650℃で1分間実行することで
ある。強誘電コンデンサ上に直接形成された層間誘電体
層が、最大熱収支が約500℃以下の、K値の低い材料
である場合には、このオプションは好適なものである。
この焼き鈍しは、酸化雰囲気条件、または不活性雰囲気
条件で行うことができる。
【0046】AlOx蒸着プロセスの初めのところで、
ウェーハの前面は、強誘電メモリ元素に曝されている。
AlOx蒸着プロセスは、(約1010原子/平方センチ
である、要注意レベルより高いレベルでの、以降のウェ
ーハ上の追加強誘電メモリ汚染と定義される)ツールの
汚染を引き起こす場合もあるし、引き起こさない場合も
ある。強誘電メモリ・ウェーハ上でのAlOx蒸着プロ
セスが、汚染を引き起こさない場合には、好適には、こ
の側壁部拡散バリヤを蒸着する前に、ウェーハの背面を
湿式清掃することが好ましい。強誘電ウェーハ上でのA
lOx蒸着プロセスが、ツールの汚染を引き起こさない
場合には、このステップの後で、上記の好適な背面清掃
を実行することができる。ウェーハの背面の清掃に使用
する湿式薬剤は、最初に使用したものと異なるものであ
ってもよい。何故なら、背面の汚染は、異なる元素濃度
レベルを持っていると予想されるからである。
ウェーハの前面は、強誘電メモリ元素に曝されている。
AlOx蒸着プロセスは、(約1010原子/平方センチ
である、要注意レベルより高いレベルでの、以降のウェ
ーハ上の追加強誘電メモリ汚染と定義される)ツールの
汚染を引き起こす場合もあるし、引き起こさない場合も
ある。強誘電メモリ・ウェーハ上でのAlOx蒸着プロ
セスが、汚染を引き起こさない場合には、好適には、こ
の側壁部拡散バリヤを蒸着する前に、ウェーハの背面を
湿式清掃することが好ましい。強誘電ウェーハ上でのA
lOx蒸着プロセスが、ツールの汚染を引き起こさない
場合には、このステップの後で、上記の好適な背面清掃
を実行することができる。ウェーハの背面の清掃に使用
する湿式薬剤は、最初に使用したものと異なるものであ
ってもよい。何故なら、背面の汚染は、異なる元素濃度
レベルを持っていると予想されるからである。
【0047】層間誘電体は、側壁部拡散バリヤ上に蒸着
される(ステップ220)。薄い誘電体層(図示せず)
を各レベル間誘電体層(層112、134および16
0)の間に形成することができる。形成した場合には、
好適には、この薄い層は、窒化シリコン、炭化シリコン
(SiCNO)または(好適には、高密度酸化プラズマ
であることが好ましい)酸化シリコンからできているこ
とが好ましい。さらに、レベル間誘電体層112、13
4、160は、好適には、酸化物、酸化FSG、酸化P
SG、酸化BPSG、酸化PETEOS、酸化HDP、
窒化シリコン、オキシ窒化シリコン、炭化シリコン、カ
ルボキシ窒化シリコン、(好適には、SiLK、多孔性
SiLK、テフロン、(できれば、多孔質の)K値が低
いポリマ、アエロゲル、キセロゲル、黒いダイヤモン
ド、HSQ、または任意の他の多孔質のガラス材料のよ
うな)誘電定数の低い材料、またはそれらの組合せまた
はスタックからできていることが好ましい。第一および
第二のILD(112/134)の熱収支は、強誘電メ
モリ・モジュール・プロセスの詳細に衝撃を与える。第
二の層間誘電体(134)を蒸着した後での、好適なプ
ロセスは、以降の石版印刷プロセスのために表面を平に
するために、好適には、CMPにより誘電体を平にする
ことである。選択したバックエンド金属被覆により、複
数の処理オプションがある。エッチングしたアルミニウ
ム金属被覆の場合には、最重要なオプションは、アルミ
ニウム・バイアまたはタングステン・バイア用のもので
ある。(アルミニウムまたは銅が好適な)波形文様の場
合には、(バイアおよび金属が同時に充填される)二重
波形文様を選択するか、単一波形文様金属の前に、別々
の金属バイア(アルミニウム、銅またはタングステン)
が充填される方法が選択される。バイアおよびエッチン
グした金属、または(バイア第一と呼ばれる)単一の波
形文様金属を使用する、すべてのプロセス・ルートは、
二重波形文様法と比較した場合、強誘電メモリ・プロセ
スの詳細という点では、もっと類似している。
される(ステップ220)。薄い誘電体層(図示せず)
を各レベル間誘電体層(層112、134および16
0)の間に形成することができる。形成した場合には、
好適には、この薄い層は、窒化シリコン、炭化シリコン
(SiCNO)または(好適には、高密度酸化プラズマ
であることが好ましい)酸化シリコンからできているこ
とが好ましい。さらに、レベル間誘電体層112、13
4、160は、好適には、酸化物、酸化FSG、酸化P
SG、酸化BPSG、酸化PETEOS、酸化HDP、
窒化シリコン、オキシ窒化シリコン、炭化シリコン、カ
ルボキシ窒化シリコン、(好適には、SiLK、多孔性
SiLK、テフロン、(できれば、多孔質の)K値が低
いポリマ、アエロゲル、キセロゲル、黒いダイヤモン
ド、HSQ、または任意の他の多孔質のガラス材料のよ
うな)誘電定数の低い材料、またはそれらの組合せまた
はスタックからできていることが好ましい。第一および
第二のILD(112/134)の熱収支は、強誘電メ
モリ・モジュール・プロセスの詳細に衝撃を与える。第
二の層間誘電体(134)を蒸着した後での、好適なプ
ロセスは、以降の石版印刷プロセスのために表面を平に
するために、好適には、CMPにより誘電体を平にする
ことである。選択したバックエンド金属被覆により、複
数の処理オプションがある。エッチングしたアルミニウ
ム金属被覆の場合には、最重要なオプションは、アルミ
ニウム・バイアまたはタングステン・バイア用のもので
ある。(アルミニウムまたは銅が好適な)波形文様の場
合には、(バイアおよび金属が同時に充填される)二重
波形文様を選択するか、単一波形文様金属の前に、別々
の金属バイア(アルミニウム、銅またはタングステン)
が充填される方法が選択される。バイアおよびエッチン
グした金属、または(バイア第一と呼ばれる)単一の波
形文様金属を使用する、すべてのプロセス・ルートは、
二重波形文様法と比較した場合、強誘電メモリ・プロセ
スの詳細という点では、もっと類似している。
【0048】バイア第一のプロセスの流れは下記の通り
である。銅のような金属被覆スキームにより、(通常
は、炭化シリコン、窒化シリコン、酸素窒化シリコン、
カルボキシ窒化シリコンである)拡散バリヤ/エッチン
グ停止層が、ILD上に蒸着される。その後で、パター
ン形成したレジストを形成するために、石版印刷が使用
される。その後で、接触エッチング・プロセスにより下
記のスタック、すなわち、(存在する場合には)反射防
止コーティング、(存在する場合には)エッチング停止
層、ILD、その後で、コンデンサの上に位置する側壁
部拡散バリヤがエッチングされる。(周辺部と比較した
場合、接点上のバイアの深さが浅くないので)、異なる
各材料に対して、異なるエッチング・プロセス(化学お
よびプラズマ条件)が使用される可能性が高い。側壁部
拡散バリヤが、AlOx上のSi3N 4からなる好適な実
施形態の場合には、Si3N4は、ILDエッチングに対
して、エッチング停止層の働きをすることができる。こ
のエッチングは、エッチングした種々の領域の間で、I
LDの厚さが異なるゲート・エッチングのような用途の
場合には、標準的なエッチング方法である。ILDエッ
チングを行った後で、(バイア孔部により露出される)
Si3N4およびAlOxが、同じまたは異なる薬剤でエ
ッチングされる。通常、バイアの領域は狭いので、すべ
てのエッチング・ステップは、タイミングを合わせて行
われる。しかし、好適には、(光学的放射または気相R
GAのような)ある種のリアルタイムの測定による、終
点決定を行うことが好ましい。強誘電メモリの損傷制御
の場合には、底部層側壁部バリヤのエッチング・プロセ
スを制御することが特に重要である。好適には、もっと
小さなプラズマ損傷でプラズマ条件、および過度エッチ
ングの少ない均一なエッチング速度を使用することが好
ましい。バイア・エッチング・プロセスの後で、通常、
灰プロセスおよびその後で行われる湿式清掃および乾燥
によりレジストが除去される。
である。銅のような金属被覆スキームにより、(通常
は、炭化シリコン、窒化シリコン、酸素窒化シリコン、
カルボキシ窒化シリコンである)拡散バリヤ/エッチン
グ停止層が、ILD上に蒸着される。その後で、パター
ン形成したレジストを形成するために、石版印刷が使用
される。その後で、接触エッチング・プロセスにより下
記のスタック、すなわち、(存在する場合には)反射防
止コーティング、(存在する場合には)エッチング停止
層、ILD、その後で、コンデンサの上に位置する側壁
部拡散バリヤがエッチングされる。(周辺部と比較した
場合、接点上のバイアの深さが浅くないので)、異なる
各材料に対して、異なるエッチング・プロセス(化学お
よびプラズマ条件)が使用される可能性が高い。側壁部
拡散バリヤが、AlOx上のSi3N 4からなる好適な実
施形態の場合には、Si3N4は、ILDエッチングに対
して、エッチング停止層の働きをすることができる。こ
のエッチングは、エッチングした種々の領域の間で、I
LDの厚さが異なるゲート・エッチングのような用途の
場合には、標準的なエッチング方法である。ILDエッ
チングを行った後で、(バイア孔部により露出される)
Si3N4およびAlOxが、同じまたは異なる薬剤でエ
ッチングされる。通常、バイアの領域は狭いので、すべ
てのエッチング・ステップは、タイミングを合わせて行
われる。しかし、好適には、(光学的放射または気相R
GAのような)ある種のリアルタイムの測定による、終
点決定を行うことが好ましい。強誘電メモリの損傷制御
の場合には、底部層側壁部バリヤのエッチング・プロセ
スを制御することが特に重要である。好適には、もっと
小さなプラズマ損傷でプラズマ条件、および過度エッチ
ングの少ない均一なエッチング速度を使用することが好
ましい。バイア・エッチング・プロセスの後で、通常、
灰プロセスおよびその後で行われる湿式清掃および乾燥
によりレジストが除去される。
【0049】好適には、エッチングによる損傷を除去す
るために、バイア・エッチング・ステップの後で、焼き
鈍しプロセス・ステップ(ステップ222)を実行する
ことが好ましい。PZTコンデンサ誘電体の場合には、
この焼き鈍しは、好適には、(炉内焼き鈍しの場合に
は、約15分〜2時間の間)500〜650℃で、また
は(RTAの場合には、好適には、約10〜60秒の
間)550〜700℃で実行することが好ましい。さら
に好適には、RTAプロセスを650℃で1分間実行す
ることが好ましい。また、好適には、頂部電極拡散バリ
ヤを酸化しないために、上記焼き鈍しを不活性の雰囲気
(N2またはAr)内で実行することが好ましい。層間
誘電体層として、最大熱収支が約500℃以下の、K値
の低い材料を選択した場合には、このオプションは好適
なものである。第一または第二のILD(112/13
4)の最大熱収支のために、このようにすることができ
ない場合には、好適には、RTAプロセスにより、その
ILDに対して可能な最大熱収支を使用することが好ま
しい。
るために、バイア・エッチング・ステップの後で、焼き
鈍しプロセス・ステップ(ステップ222)を実行する
ことが好ましい。PZTコンデンサ誘電体の場合には、
この焼き鈍しは、好適には、(炉内焼き鈍しの場合に
は、約15分〜2時間の間)500〜650℃で、また
は(RTAの場合には、好適には、約10〜60秒の
間)550〜700℃で実行することが好ましい。さら
に好適には、RTAプロセスを650℃で1分間実行す
ることが好ましい。また、好適には、頂部電極拡散バリ
ヤを酸化しないために、上記焼き鈍しを不活性の雰囲気
(N2またはAr)内で実行することが好ましい。層間
誘電体層として、最大熱収支が約500℃以下の、K値
の低い材料を選択した場合には、このオプションは好適
なものである。第一または第二のILD(112/13
4)の最大熱収支のために、このようにすることができ
ない場合には、好適には、RTAプロセスにより、その
ILDに対して可能な最大熱収支を使用することが好ま
しい。
【0050】バイアが形成された場合には、標準的金属
被覆によりバイアを充填することができる。通常の金属
被覆および拡散バリヤについては既に説明したが、窒化
TaまたはTi/TiNのバリヤを含む銅、タングステ
ン、ドーピングされたアルミニウムの金属を含む。好適
には、清掃と蒸着との間に真空状態を中断しないで、ツ
ール内でのバリヤおよび金属層を蒸着する前に、バイア
の底を清掃するために、(例えば、Ar、Ar+N2の
ような)短期プラズマ清掃を使用することが好ましい。
銅の場合には、好適には、Ta、TaNxまたはTiN
バリヤを使用し、その後で、銅シード層の蒸着を行うこ
とが好ましい。好適には、この後で、銅の電気メッキま
たは蒸着を行うことが好ましい。レベル間誘電体上の銅
およびバリヤは、好適には、CMPにより除去すること
が好ましい。タングステン・バイアの場合には、好適に
は、Ti/TiNバリヤを使用し、その後で、エッチン
グ・バックまたはCMPにより、CVDによるタングス
テン、および過度のタングステンを除去することが好ま
しい。アルミニウムのバイアの場合には、Ti/TiN
バリヤの後で、アルミニウムが蒸着(CVD、リフロウ
によるPVD、または高温PVD)される。ILDの頂
部の上のアルミニウムは、金属線を形成するために除去
されるか、またはパターン形成され、エッチングされ
る。
被覆によりバイアを充填することができる。通常の金属
被覆および拡散バリヤについては既に説明したが、窒化
TaまたはTi/TiNのバリヤを含む銅、タングステ
ン、ドーピングされたアルミニウムの金属を含む。好適
には、清掃と蒸着との間に真空状態を中断しないで、ツ
ール内でのバリヤおよび金属層を蒸着する前に、バイア
の底を清掃するために、(例えば、Ar、Ar+N2の
ような)短期プラズマ清掃を使用することが好ましい。
銅の場合には、好適には、Ta、TaNxまたはTiN
バリヤを使用し、その後で、銅シード層の蒸着を行うこ
とが好ましい。好適には、この後で、銅の電気メッキま
たは蒸着を行うことが好ましい。レベル間誘電体上の銅
およびバリヤは、好適には、CMPにより除去すること
が好ましい。タングステン・バイアの場合には、好適に
は、Ti/TiNバリヤを使用し、その後で、エッチン
グ・バックまたはCMPにより、CVDによるタングス
テン、および過度のタングステンを除去することが好ま
しい。アルミニウムのバイアの場合には、Ti/TiN
バリヤの後で、アルミニウムが蒸着(CVD、リフロウ
によるPVD、または高温PVD)される。ILDの頂
部の上のアルミニウムは、金属線を形成するために除去
されるか、またはパターン形成され、エッチングされ
る。
【0051】頂部電極およびPZTが、導電性ハードマ
スクおよび/または拡散バリヤまたは側壁部拡散バリヤ
で保護されていない場合には、バイア・エッチング用の
ツール、バイア形成後の清掃、焼き鈍し用ツール、金属
プラズマ清掃および均等バイア蒸着ツールは、潜在的
に、強誘電メモリ元素で汚染される恐れがある。上記の
保護を行っても、大幅な過度エッチングのようなプロセ
ス上のミスにより、エッチング用ツールが汚染される恐
れがある。それ故、プロセスの制御および有意なモニタ
により、これらのツールを専用ツールとしないで共有す
ることができる。これらのツールを専用ツールにする必
要があるとの判断が行われた場合には、他の汚染されて
いないツールに、強誘電メモリ汚染が広がる機会を根絶
するために、ウェーハが最後の専用ツールから送り出さ
れた後で、背面湿式清掃を行うことを決定する必要があ
る。
スクおよび/または拡散バリヤまたは側壁部拡散バリヤ
で保護されていない場合には、バイア・エッチング用の
ツール、バイア形成後の清掃、焼き鈍し用ツール、金属
プラズマ清掃および均等バイア蒸着ツールは、潜在的
に、強誘電メモリ元素で汚染される恐れがある。上記の
保護を行っても、大幅な過度エッチングのようなプロセ
ス上のミスにより、エッチング用ツールが汚染される恐
れがある。それ故、プロセスの制御および有意なモニタ
により、これらのツールを専用ツールとしないで共有す
ることができる。これらのツールを専用ツールにする必
要があるとの判断が行われた場合には、他の汚染されて
いないツールに、強誘電メモリ汚染が広がる機会を根絶
するために、ウェーハが最後の専用ツールから送り出さ
れた後で、背面湿式清掃を行うことを決定する必要があ
る。
【0052】二重波形文様プロセスの流れ用のプロセス
の流れについて以下に説明する。本明細書に記載する流
れは、バイア第一流れであるが、多くの強誘電特有の特
徴も、他のプロセスの流れのルートに適用される。銅の
ような金属被覆スキームにより、(好適には、炭化シリ
コン、窒化シリコン、酸素窒化シリコン、カルボキシル
窒化シリコンからできていることが好ましい)拡散バリ
ヤ/エッチング停止層がILD上に蒸着される。その後
で、第二の金属間層の誘電体(IMDまたはILD)
が、上記の選択の中の一つにより蒸着される。(場合に
よっては、この後で、他の拡散バリヤ/エッチング停止
層が、形成される場合がある。)その後で、バイアをパ
ターン形成するために、石版印刷が使用される。その後
で、バイアは、上記と同じ手順でエッチングされるが、
この場合には、側壁部拡散バリヤに行当たるまでに誘電
体の複数の層が存在する可能性がある。さらに、二重波
形文様法の場合の第一の(深い)バイアのアスペクト比
は、一つのバイアの場合のアスペクト比より大きい。レ
ジスト・アッシュ、バイア・エッチングおよび清掃の後
で、第一のバイアは、レジストにより充填され、金属パ
ターンを形成するために、石版印刷が行われる。金属パ
ターンが、頂部誘電体内にエッチングされ、その深さが
エッチング・プロセス中に制御されるか、またはエッチ
ング停止層により制御される。その後で、レジストが除
去され、エッチングのクズが湿式清掃により除去され
る。
の流れについて以下に説明する。本明細書に記載する流
れは、バイア第一流れであるが、多くの強誘電特有の特
徴も、他のプロセスの流れのルートに適用される。銅の
ような金属被覆スキームにより、(好適には、炭化シリ
コン、窒化シリコン、酸素窒化シリコン、カルボキシル
窒化シリコンからできていることが好ましい)拡散バリ
ヤ/エッチング停止層がILD上に蒸着される。その後
で、第二の金属間層の誘電体(IMDまたはILD)
が、上記の選択の中の一つにより蒸着される。(場合に
よっては、この後で、他の拡散バリヤ/エッチング停止
層が、形成される場合がある。)その後で、バイアをパ
ターン形成するために、石版印刷が使用される。その後
で、バイアは、上記と同じ手順でエッチングされるが、
この場合には、側壁部拡散バリヤに行当たるまでに誘電
体の複数の層が存在する可能性がある。さらに、二重波
形文様法の場合の第一の(深い)バイアのアスペクト比
は、一つのバイアの場合のアスペクト比より大きい。レ
ジスト・アッシュ、バイア・エッチングおよび清掃の後
で、第一のバイアは、レジストにより充填され、金属パ
ターンを形成するために、石版印刷が行われる。金属パ
ターンが、頂部誘電体内にエッチングされ、その深さが
エッチング・プロセス中に制御されるか、またはエッチ
ング停止層により制御される。その後で、レジストが除
去され、エッチングのクズが湿式清掃により除去され
る。
【0053】次のステップは、エッチング後の回復焼き
鈍し実行ステップであるが、熱収支は、もっと多くの誘
電体層により制限される。PZTからなるコンデンサ誘
電体の場合には、この焼き鈍しは、好適には、(炉内焼
き鈍しの場合には、約15分〜2時間の間)500〜6
50℃で、または(RTAプロセスの場合には、約10
〜60秒の間)550〜700℃で実行することが好ま
しい。さらに好適なのは、RTAプロセスを650℃で
1分間実行することである。また、好適には、頂部電極
拡散バリヤを酸化させないために、上記焼き鈍しを不活
性の雰囲気(N 2またはAr)内で実行することが好ま
しい。層間誘電体層として、最大熱収支が約500℃以
下の、K値の低い材料を選択した場合には、このオプシ
ョンは好適なものである。ILDの最大熱収支のため
に、このようにすることができない場合には、好適に
は、RTAプロセスにより、そのILDに対して可能な
最大熱収支を使用することが好ましい。
鈍し実行ステップであるが、熱収支は、もっと多くの誘
電体層により制限される。PZTからなるコンデンサ誘
電体の場合には、この焼き鈍しは、好適には、(炉内焼
き鈍しの場合には、約15分〜2時間の間)500〜6
50℃で、または(RTAプロセスの場合には、約10
〜60秒の間)550〜700℃で実行することが好ま
しい。さらに好適なのは、RTAプロセスを650℃で
1分間実行することである。また、好適には、頂部電極
拡散バリヤを酸化させないために、上記焼き鈍しを不活
性の雰囲気(N 2またはAr)内で実行することが好ま
しい。層間誘電体層として、最大熱収支が約500℃以
下の、K値の低い材料を選択した場合には、このオプシ
ョンは好適なものである。ILDの最大熱収支のため
に、このようにすることができない場合には、好適に
は、RTAプロセスにより、そのILDに対して可能な
最大熱収支を使用することが好ましい。
【0054】次のステップは、バイアおよび金属線用の
凹部を同時に充填するために、バリヤおよび金属を蒸着
するステップである。波形文様プロセスを除く、通常の
金属被覆および拡散バリヤについてはすでに説明した
が、これらは、銅、タングステン、Ta、TaNxまた
はTi/TiNのバリヤを含むドーピングしたアルミニ
ウムを含む。好適には、清掃と蒸着との間に真空状態を
中断しないで、ツール内でのバリヤおよび金属フィルム
を蒸着する前に、バイアの底を清掃するために、(例え
ば、Ar、Ar+N2のような)短期プラズマ清掃を使
用することが好ましい。二重波形文様方法の汚染問題
は、バイア第一法の汚染問題に類似している。
凹部を同時に充填するために、バリヤおよび金属を蒸着
するステップである。波形文様プロセスを除く、通常の
金属被覆および拡散バリヤについてはすでに説明した
が、これらは、銅、タングステン、Ta、TaNxまた
はTi/TiNのバリヤを含むドーピングしたアルミニ
ウムを含む。好適には、清掃と蒸着との間に真空状態を
中断しないで、ツール内でのバリヤおよび金属フィルム
を蒸着する前に、バイアの底を清掃するために、(例え
ば、Ar、Ar+N2のような)短期プラズマ清掃を使
用することが好ましい。二重波形文様方法の汚染問題
は、バイア第一法の汚染問題に類似している。
【0055】頂部電極への電気的接続を供給するため
に、相互接続部136が形成される。上記相互接続部
は、好適には、駆動線140に接続していることが好ま
しい、導体144に接続している。駆動線140は、好
適には、デバイスの動作中、約1.2ボルトの電位にな
ることが好ましく、この電圧は使用する論理技術発生に
より異なる。
に、相互接続部136が形成される。上記相互接続部
は、好適には、駆動線140に接続していることが好ま
しい、導体144に接続している。駆動線140は、好
適には、デバイスの動作中、約1.2ボルトの電位にな
ることが好ましく、この電圧は使用する論理技術発生に
より異なる。
【0056】本発明の一実施形態の説明は、図2のプロ
セスの流れおよび図3a−図3cのメモリ・デバイス1
03の断面図に関連する。図1の参照番号と同じ参照番
号がついている、図3a−図3cの機能は、似ているま
たは類似の機能を表わす。
セスの流れおよび図3a−図3cのメモリ・デバイス1
03の断面図に関連する。図1の参照番号と同じ参照番
号がついている、図3a−図3cの機能は、似ているま
たは類似の機能を表わす。
【0057】図3aと図2のプロセス・ステップ202
について説明すると、標準半導体処理技術により、レベ
ル間誘電体層112が形成され、(必要な場合には)平
面化される。ホトレジスト層(図示せず)が形成され、
接点孔部がレベル間誘電体層112内にエッチングされ
る。ホトレジストを除去した後で、バリヤ/ライナー層
116が、(好適には、化学蒸着法、CVDにより)ブ
ランケットのように形成される。次に、接点孔部の残り
の部分を充填するために、導電性材料が、ブランケット
のように形成される。レベル間誘電体層の上に位置する
導電性材料およびライナー/バリヤ層の一部が、プラグ
114およびライナー/バリヤ116を形成するため
に、化学的機械的研磨(CMP)により、エッチング・
バックまたは研磨バックされる。好適には、表面をでき
るだけ平にするために、CMPプロセスを使用すること
が好ましい。エッチング・バック・プロセスを実行する
と、その結果、凹部が形成され、この表面状態のために
以降の処理が必要になる場合がある。このような表面状
態により、強誘電層内の局部的な結晶状態が劣化し、そ
のため、コンデンサの特性が劣化する場合がある。
について説明すると、標準半導体処理技術により、レベ
ル間誘電体層112が形成され、(必要な場合には)平
面化される。ホトレジスト層(図示せず)が形成され、
接点孔部がレベル間誘電体層112内にエッチングされ
る。ホトレジストを除去した後で、バリヤ/ライナー層
116が、(好適には、化学蒸着法、CVDにより)ブ
ランケットのように形成される。次に、接点孔部の残り
の部分を充填するために、導電性材料が、ブランケット
のように形成される。レベル間誘電体層の上に位置する
導電性材料およびライナー/バリヤ層の一部が、プラグ
114およびライナー/バリヤ116を形成するため
に、化学的機械的研磨(CMP)により、エッチング・
バックまたは研磨バックされる。好適には、表面をでき
るだけ平にするために、CMPプロセスを使用すること
が好ましい。エッチング・バック・プロセスを実行する
と、その結果、凹部が形成され、この表面状態のために
以降の処理が必要になる場合がある。このような表面状
態により、強誘電層内の局部的な結晶状態が劣化し、そ
のため、コンデンサの特性が劣化する場合がある。
【0058】図2のステップ204について説明する
と、そうしたい場合には、二つの層酸化バリヤ層302
が形成される。最初に、TiN(好適には、厚さ約50
ナノメートル)が、CVD(標準半導体工業プロセス)
により蒸着され、その後で、(好適には、厚さ約30ナ
ノメートルの)TiAlNが蒸着される。上記TiAl
Nは、好適には、ArおよびN2内で、反応性スパッタ
蒸着により蒸着することが好ましい。TiAlターゲッ
トの好適な組成は、Ti0.6Al0.4であり、蒸着プロセ
スは、好適には、約50ナノメートル/分の速度で蒸着
を達成するように、スパッタ電力を設定して、(好適に
は、約40/60の比率の)ArおよびN 2内で、約3
50℃(ウェーハ温度)で実行するのが好ましい。強誘
電キャパシタのMOCVD堆積、または強誘電体の酸素
アニールのような、酸素を含むプロセス中に、導体内に
酸素が拡散することにより、導体114の比抵抗が悪影
響を受ける場合には、層302(122)を形成しなけ
ればならない。
と、そうしたい場合には、二つの層酸化バリヤ層302
が形成される。最初に、TiN(好適には、厚さ約50
ナノメートル)が、CVD(標準半導体工業プロセス)
により蒸着され、その後で、(好適には、厚さ約30ナ
ノメートルの)TiAlNが蒸着される。上記TiAl
Nは、好適には、ArおよびN2内で、反応性スパッタ
蒸着により蒸着することが好ましい。TiAlターゲッ
トの好適な組成は、Ti0.6Al0.4であり、蒸着プロセ
スは、好適には、約50ナノメートル/分の速度で蒸着
を達成するように、スパッタ電力を設定して、(好適に
は、約40/60の比率の)ArおよびN 2内で、約3
50℃(ウェーハ温度)で実行するのが好ましい。強誘
電キャパシタのMOCVD堆積、または強誘電体の酸素
アニールのような、酸素を含むプロセス中に、導体内に
酸素が拡散することにより、導体114の比抵抗が悪影
響を受ける場合には、層302(122)を形成しなけ
ればならない。
【0059】次に、ステップ204においては、底部電
極材料304(124)が形成される。底部電極材料3
04は、このコンデンサを形成するために使用する誘電
体材料306により、一つまたはそれ以上の層を含むこ
とができる。この実施形態の場合には、層304は、好
適には、ArおよびO2雰囲気内で、反応性スパッタ蒸
着により蒸着された30ナノメートルIrOxの下に、
スパッタ蒸着により蒸着された約20ナノメートルのイ
リジウムからできていることが好ましい。 好適には、
コストおよび設備投資の理由からIrとIrOxとを同
じチャンバ内で蒸着するのが好ましい。上記蒸着は、好
適には、約50ナノメートル/分の速度を達成するよう
に、スパッタ電力を設定して、Ar雰囲気内で、約30
0℃のウェーハ温度で実行することが好ましい。この直
後に、ガスの雰囲気がAr+O2(30/70)に変更
され、IrOxを約30ナノメートル/分で蒸着するよ
うにスパッタ電力が調整される。もう一つの好適な実施
形態は、底部電極として、好適には、厚さがIrの約1
00ナノメートルまたは以下、より好適には、約50ナ
ノメートルのIr層を含む。
極材料304(124)が形成される。底部電極材料3
04は、このコンデンサを形成するために使用する誘電
体材料306により、一つまたはそれ以上の層を含むこ
とができる。この実施形態の場合には、層304は、好
適には、ArおよびO2雰囲気内で、反応性スパッタ蒸
着により蒸着された30ナノメートルIrOxの下に、
スパッタ蒸着により蒸着された約20ナノメートルのイ
リジウムからできていることが好ましい。 好適には、
コストおよび設備投資の理由からIrとIrOxとを同
じチャンバ内で蒸着するのが好ましい。上記蒸着は、好
適には、約50ナノメートル/分の速度を達成するよう
に、スパッタ電力を設定して、Ar雰囲気内で、約30
0℃のウェーハ温度で実行することが好ましい。この直
後に、ガスの雰囲気がAr+O2(30/70)に変更
され、IrOxを約30ナノメートル/分で蒸着するよ
うにスパッタ電力が調整される。もう一つの好適な実施
形態は、底部電極として、好適には、厚さがIrの約1
00ナノメートルまたは以下、より好適には、約50ナ
ノメートルのIr層を含む。
【0060】好適には、TiNは、共有ツールで蒸着
し、TiAlNは、Irおよび/またはIrOx蒸着室
に、集中的に設置されている専用ツールで蒸着するのが
好ましい。また、好適には、コストと設備投資の点から
IrおよびIrOxを同じチャンバ内で蒸着するのが好
ましい。TiAlNの蒸着が行われる前に、TiNが空
気に触れる場合には、好適には、(約1ナノメートルの
TiNを除去する)不活性ガス焼き鈍しおよび/または
プラズマ清掃を、TiAlNの蒸着の前に実行するのが
好ましい。
し、TiAlNは、Irおよび/またはIrOx蒸着室
に、集中的に設置されている専用ツールで蒸着するのが
好ましい。また、好適には、コストと設備投資の点から
IrおよびIrOxを同じチャンバ内で蒸着するのが好
ましい。TiAlNの蒸着が行われる前に、TiNが空
気に触れる場合には、好適には、(約1ナノメートルの
TiNを除去する)不活性ガス焼き鈍しおよび/または
プラズマ清掃を、TiAlNの蒸着の前に実行するのが
好ましい。
【0061】図3bについて説明すると、コンデンサ誘
電体層306は、ステップ208において形成される。
好適には、層306(126)は、100ナノメートル
より短い(より好適には、50ナノメートル)有機金属
コントローラCVD(MOCVD)により形成されるP
ZTからできていることが好ましい。しかし、化学溶液
蒸着(ゾル−ゲルまたは金属有機分解)のような他の技
術も使用することができる。さらに、良好な強誘電切換
え特性(大きな切換え分極、および比較的正方形に近い
ヒステリシス・ループ)を入手するための好適なZr/
Ti組成は約20/80である。別の方法としては、切
換え分極を最低限度まで低減し、コンデンサの特性を均
等にするには、Zr/Ti組成を約65/35にするこ
とが好ましい。さらに、好適には、約0.5〜1%のド
ナー・ドーピング剤を含むドナーでドーピングしたPZ
Tを持つことが好ましい。ドナー・ドーピング剤は、点
欠陥集中を制御するのを助けて、PZTの信頼性を向上
させる。MOCVDプロセス条件は、好適には、約60
0℃以下の温度(さらに好適には、550℃以下の温度
で)実行するのが好ましい。PZTの蒸着速度は、10
0〜200ナノメートル/分に設定される。フィルム組
成の再現性のある制御を入手するために、MOCVDプ
ロセスは、液状に保つために、溶媒と一緒に混合される
有機金属前駆物質の、二つまたはたった一つのカクテル
を使用することができる。MOCVDリアクタは、一つ
または二つの記号気化器により液体を気化し、前駆物質
が分解または凝縮するのを防止するために、リアクタの
壁部温度を正確に制御するように設計されている。好適
には、前駆物質を、酸化剤(O2、N2Oまたは好適に
は、O2を含むH2O)と混合されるリアクタ・チャンバ
に流すために、ArまたはHeキャリヤ・ガスを使用す
ることが好ましい。
電体層306は、ステップ208において形成される。
好適には、層306(126)は、100ナノメートル
より短い(より好適には、50ナノメートル)有機金属
コントローラCVD(MOCVD)により形成されるP
ZTからできていることが好ましい。しかし、化学溶液
蒸着(ゾル−ゲルまたは金属有機分解)のような他の技
術も使用することができる。さらに、良好な強誘電切換
え特性(大きな切換え分極、および比較的正方形に近い
ヒステリシス・ループ)を入手するための好適なZr/
Ti組成は約20/80である。別の方法としては、切
換え分極を最低限度まで低減し、コンデンサの特性を均
等にするには、Zr/Ti組成を約65/35にするこ
とが好ましい。さらに、好適には、約0.5〜1%のド
ナー・ドーピング剤を含むドナーでドーピングしたPZ
Tを持つことが好ましい。ドナー・ドーピング剤は、点
欠陥集中を制御するのを助けて、PZTの信頼性を向上
させる。MOCVDプロセス条件は、好適には、約60
0℃以下の温度(さらに好適には、550℃以下の温度
で)実行するのが好ましい。PZTの蒸着速度は、10
0〜200ナノメートル/分に設定される。フィルム組
成の再現性のある制御を入手するために、MOCVDプ
ロセスは、液状に保つために、溶媒と一緒に混合される
有機金属前駆物質の、二つまたはたった一つのカクテル
を使用することができる。MOCVDリアクタは、一つ
または二つの記号気化器により液体を気化し、前駆物質
が分解または凝縮するのを防止するために、リアクタの
壁部温度を正確に制御するように設計されている。好適
には、前駆物質を、酸化剤(O2、N2Oまたは好適に
は、O2を含むH2O)と混合されるリアクタ・チャンバ
に流すために、ArまたはHeキャリヤ・ガスを使用す
ることが好ましい。
【0062】ステップ210においては、頂部電極30
8/310(128/130)が形成される。PZTコ
ンデンサ誘電体の場合には、好適な頂部電極スタック
は、PZTコンデンサ誘電体の頂部上に形成される、A
rおよびO2内での反応性PVDにより蒸着された約2
0ナノメートルのIrOx上に、Ar内でPVDにより
蒸着された約10ナノメートルのイリジウムからできて
いる。好適には、比較的小さなスパッタ電力、すなわ
ち、遅い蒸着速度(好適には、約20ナノメートル/
分)で、残りの部分が酸素である50〜80%のガス混
合物内で、400℃以下の温度で蒸着するのが好まし
い。また、好適には、コストおよび設備投資を低減する
ために、同じチャンバ内でIrおよびIrOx蒸着する
のが好ましい。
8/310(128/130)が形成される。PZTコ
ンデンサ誘電体の場合には、好適な頂部電極スタック
は、PZTコンデンサ誘電体の頂部上に形成される、A
rおよびO2内での反応性PVDにより蒸着された約2
0ナノメートルのIrOx上に、Ar内でPVDにより
蒸着された約10ナノメートルのイリジウムからできて
いる。好適には、比較的小さなスパッタ電力、すなわ
ち、遅い蒸着速度(好適には、約20ナノメートル/
分)で、残りの部分が酸素である50〜80%のガス混
合物内で、400℃以下の温度で蒸着するのが好まし
い。また、好適には、コストおよび設備投資を低減する
ために、同じチャンバ内でIrおよびIrOx蒸着する
のが好ましい。
【0063】ステップ212においては、ハードマスク
312(132)を形成するために、ハードマスク層が
形成され、パターン形成され、エッチングされる。好適
には、ハードマスクは、コンデンサ・スタックの以降の
エッチング中に、目でみて分かる程度エッチングされる
材料からできていることが好ましい。また、ハードマス
ク材料が導電性であれば有利である。何故なら、導電性
であれば、頂部電極への電気的接続を容易に行うことが
できるからである。好適には、ハードマスクは、200
ナノメートルのスパッタ蒸着されたTiAlN (40
%アルミニウム・ターゲット、Ar+N2(50/5
0)、400℃ウェーハ温度)からできていることが好
ましい。別の方法としては、ハードマスクは、50ナノ
メートルのTiAlNの上の300ナノメートルのSi
O2からできている。この場合、SiO2は、TEOS
PECVDで蒸着される。ハードマスク・スタックの他
の実施形態は、50ナノメートルのTiAlNの上に形
成された20ナノメートルのTiAlO上に形成されて
いる、120ナノメートルのTiAl上の、30ナノメ
ートルのTiAlNである。好適には、これらの層すべ
ては、窒化物に対するガス組成(Ar+N2(50/5
0)、金属に対するAr、および酸化物に対するAr+
O2(90/10)またはAr+N2+O2(85/10
/5)を変化させることにより、蒸着中フィルムの組成
が変化する同じチャンバ内でスパッタ蒸着により蒸着す
ることが好ましい。TiAlNは、好適には、約100
ナノメートル/分のTiAlN蒸着速度を達成するため
に、約400℃で蒸着することが好ましい。これらすべ
ての場合、TiAlNの代わりにTiNを使用すること
ができる。
312(132)を形成するために、ハードマスク層が
形成され、パターン形成され、エッチングされる。好適
には、ハードマスクは、コンデンサ・スタックの以降の
エッチング中に、目でみて分かる程度エッチングされる
材料からできていることが好ましい。また、ハードマス
ク材料が導電性であれば有利である。何故なら、導電性
であれば、頂部電極への電気的接続を容易に行うことが
できるからである。好適には、ハードマスクは、200
ナノメートルのスパッタ蒸着されたTiAlN (40
%アルミニウム・ターゲット、Ar+N2(50/5
0)、400℃ウェーハ温度)からできていることが好
ましい。別の方法としては、ハードマスクは、50ナノ
メートルのTiAlNの上の300ナノメートルのSi
O2からできている。この場合、SiO2は、TEOS
PECVDで蒸着される。ハードマスク・スタックの他
の実施形態は、50ナノメートルのTiAlNの上に形
成された20ナノメートルのTiAlO上に形成されて
いる、120ナノメートルのTiAl上の、30ナノメ
ートルのTiAlNである。好適には、これらの層すべ
ては、窒化物に対するガス組成(Ar+N2(50/5
0)、金属に対するAr、および酸化物に対するAr+
O2(90/10)またはAr+N2+O2(85/10
/5)を変化させることにより、蒸着中フィルムの組成
が変化する同じチャンバ内でスパッタ蒸着により蒸着す
ることが好ましい。TiAlNは、好適には、約100
ナノメートル/分のTiAlN蒸着速度を達成するため
に、約400℃で蒸着することが好ましい。これらすべ
ての場合、TiAlNの代わりにTiNを使用すること
ができる。
【0064】好適には、石版印刷ツールの汚染を防止す
るために、ウェーハの背面を清掃することが好ましい。
湿式エッチング・プロセスは、幾分、(例えば、それ
が、シリコン、二酸化シリコンまたはSi3N4である場
合)ウェーハの背面上に存在する材料に依存する。湿式
エッチングPZTは、強力な弗素酸、または(さらに、
好適には、)H2O+HF+HClまたはH2O+NH3
F+HClのような塩素および弗素エッチング薬剤との
酸の混合物を必要とする場合がある。この薬剤は、ま
た、ウェーハの背面/縁部上に存在する場合がある、低
いレベルのイリジウムを除去する。
るために、ウェーハの背面を清掃することが好ましい。
湿式エッチング・プロセスは、幾分、(例えば、それ
が、シリコン、二酸化シリコンまたはSi3N4である場
合)ウェーハの背面上に存在する材料に依存する。湿式
エッチングPZTは、強力な弗素酸、または(さらに、
好適には、)H2O+HF+HClまたはH2O+NH3
F+HClのような塩素および弗素エッチング薬剤との
酸の混合物を必要とする場合がある。この薬剤は、ま
た、ウェーハの背面/縁部上に存在する場合がある、低
いレベルのイリジウムを除去する。
【0065】任意の従来のタイプのパターン形成を使用
することができるが、ホトレジスト・マスクを使用する
のが好ましい。パターン形成マスクを形成した後で、こ
の一つのマスクで、全スタックがエッチングされる(ス
テップ214)。それ故、このエッチングは、ハードマ
スク、頂部電極、PZT、底部電極および底部電極拡張
バリヤをエッチングする必要がある。好適なエッチング
方法は二つある。
することができるが、ホトレジスト・マスクを使用する
のが好ましい。パターン形成マスクを形成した後で、こ
の一つのマスクで、全スタックがエッチングされる(ス
テップ214)。それ故、このエッチングは、ハードマ
スク、頂部電極、PZT、底部電極および底部電極拡張
バリヤをエッチングする必要がある。好適なエッチング
方法は二つある。
【0066】第一のエッチング方法は、同じチャンバ内
で下記のプロセス・シーケンスにより、これらの層すべ
てをエッチングするのに一つの高密度のプラズマ・エッ
チング・チャンバを使用する。それぞれの場合、遠隔プ
ラズマ密度は、最大電力に設定される。ハードマスク
は、最初、塩素薬剤によりエッチングされる。(SiO
2ハードマスクを使用する場合は別で、その場合には、
弗素薬剤と塩素薬剤が使用される。)一例としてのTi
AlNエッチングは、約10ミリトルの圧力下で、基板
に中程度のバイアスを掛け、Cl2およびN2(80/2
0)エッチング剤を使用して行われる。ハードマスクの
一部がTiAlOxである場合には、この層を貫通する
のに、好適には、短期高電力ステップを追加することが
好ましい。ハードマスクをエッチングした後で、約40
ミリトルの圧力下で、基板に低いバイアスを掛けた状態
で、O2およびN2(85/15)により、レジストを除
去する。Ir/IrOx頂部電極は、好適には、(約3
ミリトルの)低圧下で、高いバイアス(約100ナノメ
ートル/分のエッチング速度)を掛けた状態で、Cl 2
+N2+O2薬剤(60/20/20)によりエッチング
される。IrエッチングとTiAlNハードマスク・エ
ッチングとの間に、確実に高い選択性を維持するために
酸素が添加される。PZTは、中程度の圧力(約10ミ
リトル)下で、高いバイアス(約100ナノメートル/
分のエッチング速度)を基板に掛けた状態で、(例え
ば、Cl2+CF4+N2+O2(45/15/20/2
0)ような)、塩素と弗素を含む反応性薬剤内でエッチ
ングされる。この場合も、PZTエッチング速度と、ハ
ードマスク・エッチング速度との間に確実に良好な選択
性を維持し、PZTからの酸素の喪失を最小限度に低減
するために酸素が添加される。底部電極は、好適には、
頂部電極と同じ方法でエッチングすることが好ましい。
TiAlN底部拡散バリヤは、好適には、頂部電極と同
じ方法でエッチングすることが好ましい。エッチング剤
は、Cl2およびN2(80/20)を含む。圧力は、好
適には、約10ミリトルであることが好ましく、エッチ
ングは、(約30ナノメートルの除去)の短期高電力短
時間ステップで開始し、その後で、〜100%過度エッ
チング時間で低電力エッチング・ステップを行うことが
好ましい。
で下記のプロセス・シーケンスにより、これらの層すべ
てをエッチングするのに一つの高密度のプラズマ・エッ
チング・チャンバを使用する。それぞれの場合、遠隔プ
ラズマ密度は、最大電力に設定される。ハードマスク
は、最初、塩素薬剤によりエッチングされる。(SiO
2ハードマスクを使用する場合は別で、その場合には、
弗素薬剤と塩素薬剤が使用される。)一例としてのTi
AlNエッチングは、約10ミリトルの圧力下で、基板
に中程度のバイアスを掛け、Cl2およびN2(80/2
0)エッチング剤を使用して行われる。ハードマスクの
一部がTiAlOxである場合には、この層を貫通する
のに、好適には、短期高電力ステップを追加することが
好ましい。ハードマスクをエッチングした後で、約40
ミリトルの圧力下で、基板に低いバイアスを掛けた状態
で、O2およびN2(85/15)により、レジストを除
去する。Ir/IrOx頂部電極は、好適には、(約3
ミリトルの)低圧下で、高いバイアス(約100ナノメ
ートル/分のエッチング速度)を掛けた状態で、Cl 2
+N2+O2薬剤(60/20/20)によりエッチング
される。IrエッチングとTiAlNハードマスク・エ
ッチングとの間に、確実に高い選択性を維持するために
酸素が添加される。PZTは、中程度の圧力(約10ミ
リトル)下で、高いバイアス(約100ナノメートル/
分のエッチング速度)を基板に掛けた状態で、(例え
ば、Cl2+CF4+N2+O2(45/15/20/2
0)ような)、塩素と弗素を含む反応性薬剤内でエッチ
ングされる。この場合も、PZTエッチング速度と、ハ
ードマスク・エッチング速度との間に確実に良好な選択
性を維持し、PZTからの酸素の喪失を最小限度に低減
するために酸素が添加される。底部電極は、好適には、
頂部電極と同じ方法でエッチングすることが好ましい。
TiAlN底部拡散バリヤは、好適には、頂部電極と同
じ方法でエッチングすることが好ましい。エッチング剤
は、Cl2およびN2(80/20)を含む。圧力は、好
適には、約10ミリトルであることが好ましく、エッチ
ングは、(約30ナノメートルの除去)の短期高電力短
時間ステップで開始し、その後で、〜100%過度エッ
チング時間で低電力エッチング・ステップを行うことが
好ましい。
【0067】第二のエッチング方法は、Ir、IrOx
およびPZTのような、室温に近い揮発性の低い種類を
エッチングするのに、高温エッチング・プロセスを使用
する。それ故、このプロセス・シーケンスを以下に示
す。SiO2ハードマスクの場合には、SiO2は、最
初、標準SiO2エッチング薬剤により、(弗素薬剤だ
けの)専用SiO2エッチング・チャンバ内でエッチン
グされる。その後で、(O2+N2+H2O+オプション
としてのCF4のような)標準アッシュ・プロセスによ
りレジストが除去される。(SiO2の下の)TiAl
Nは、好適には、上記と類似の薬剤および電力で、しか
し、もっと高い圧力(15〜20ミリトル)で、Irの
前に高温エッチング・チャンバ内でエッチングされる。
TiAlNハードマスクの場合には、上記プロセス条件
に近いプロセス条件により、室温に近いエッチング・チ
ャンバが使用される。レジストは、上記チャンバまたは
専用チャンバ内で除去することができる。Ir/IrO
x頂部電極、PZT、IrOx/Ir底部電極およびTi
AlN底部電極拡散バリヤは、チャンバ圧力が10〜2
0ミリトルである点を除けば、室温で、上記と類似のエ
ッチング方法により、高温でエッチングされる。
およびPZTのような、室温に近い揮発性の低い種類を
エッチングするのに、高温エッチング・プロセスを使用
する。それ故、このプロセス・シーケンスを以下に示
す。SiO2ハードマスクの場合には、SiO2は、最
初、標準SiO2エッチング薬剤により、(弗素薬剤だ
けの)専用SiO2エッチング・チャンバ内でエッチン
グされる。その後で、(O2+N2+H2O+オプション
としてのCF4のような)標準アッシュ・プロセスによ
りレジストが除去される。(SiO2の下の)TiAl
Nは、好適には、上記と類似の薬剤および電力で、しか
し、もっと高い圧力(15〜20ミリトル)で、Irの
前に高温エッチング・チャンバ内でエッチングされる。
TiAlNハードマスクの場合には、上記プロセス条件
に近いプロセス条件により、室温に近いエッチング・チ
ャンバが使用される。レジストは、上記チャンバまたは
専用チャンバ内で除去することができる。Ir/IrO
x頂部電極、PZT、IrOx/Ir底部電極およびTi
AlN底部電極拡散バリヤは、チャンバ圧力が10〜2
0ミリトルである点を除けば、室温で、上記と類似のエ
ッチング方法により、高温でエッチングされる。
【0068】好適には、次に、5分間の間、DI H2
Oまたは(例えば、H2O+NH4F+HCl(500:
1:1のような)薄い酸のメガソニック・クリーンを含
むタンク内に浸漬することによりウェーハを洗浄し、そ
の後で、DI H2Oスピン・洗浄・乾燥を行うことが
好ましい。別の方法としては、スプレー酸(水)ツール
を使用することができる。
Oまたは(例えば、H2O+NH4F+HCl(500:
1:1のような)薄い酸のメガソニック・クリーンを含
むタンク内に浸漬することによりウェーハを洗浄し、そ
の後で、DI H2Oスピン・洗浄・乾燥を行うことが
好ましい。別の方法としては、スプレー酸(水)ツール
を使用することができる。
【0069】次のプロセスは、側壁部拡散バリヤ314
/316(118/120)蒸着を含む(ステップ21
8)。この層の利点は、この層が、誘電体材料からでき
ている場合で、頂部電極と接触するように形成されてい
る接点が若干ズレている場合でも、この絶縁拡散バリヤ
層がない場合には、コンデンサの二つの電極をショート
することができることである。本発明のこの実施形態の
場合には、拡散バリヤは酸化アルミニウムの層316
(118)、および窒化シリコンの層314(120)
からできている。他のバイアス層も使用することができ
るが、層のこの組合せは、以降のコンデンサ・スタック
または必要な焼き鈍しステップに悪影響を与えないで、
最高の拡散バリヤ特性を供給するように思われる。この
好適な方法は、(15〜50ナノメートル、より好適に
は、PVDによる30ナノメートルまたはMOCVDに
よる20ナノメートルの)AlOxを蒸着するためのも
のである。AlOxのスパッタ蒸着は、好適には、(1
5ナノメートル/分より遅い)遅い蒸着速度で、300
℃のウェーハ温度で、Ar+O2(92/8)により、
脈動直流電源により、純粋なアルミニウム・ターゲット
を使用して実行することが好ましい。
/316(118/120)蒸着を含む(ステップ21
8)。この層の利点は、この層が、誘電体材料からでき
ている場合で、頂部電極と接触するように形成されてい
る接点が若干ズレている場合でも、この絶縁拡散バリヤ
層がない場合には、コンデンサの二つの電極をショート
することができることである。本発明のこの実施形態の
場合には、拡散バリヤは酸化アルミニウムの層316
(118)、および窒化シリコンの層314(120)
からできている。他のバイアス層も使用することができ
るが、層のこの組合せは、以降のコンデンサ・スタック
または必要な焼き鈍しステップに悪影響を与えないで、
最高の拡散バリヤ特性を供給するように思われる。この
好適な方法は、(15〜50ナノメートル、より好適に
は、PVDによる30ナノメートルまたはMOCVDに
よる20ナノメートルの)AlOxを蒸着するためのも
のである。AlOxのスパッタ蒸着は、好適には、(1
5ナノメートル/分より遅い)遅い蒸着速度で、300
℃のウェーハ温度で、Ar+O2(92/8)により、
脈動直流電源により、純粋なアルミニウム・ターゲット
を使用して実行することが好ましい。
【0070】好適には、強誘電コンデンサ・エッチング
・ツール、湿式浴、スピン洗浄乾燥および側壁部拡散ツ
ールは、相互汚染を避けるために、強誘電メモリ・プロ
セス・モジュール専用のものとして共有にしないことが
好ましい。好適には、装置を、強誘電メモリ構造体だけ
を製造する際に使用するだけの専用装置としないことが
好ましい。そのツールが共有できないことを確認するた
めに、エッチング・ツールを除いてすべてのツールに対
して、汚染試験を実行することを勧める。
・ツール、湿式浴、スピン洗浄乾燥および側壁部拡散ツ
ールは、相互汚染を避けるために、強誘電メモリ・プロ
セス・モジュール専用のものとして共有にしないことが
好ましい。好適には、装置を、強誘電メモリ構造体だけ
を製造する際に使用するだけの専用装置としないことが
好ましい。そのツールが共有できないことを確認するた
めに、エッチング・ツールを除いてすべてのツールに対
して、汚染試験を実行することを勧める。
【0071】好適には、以降の誘電体蒸着ツールの汚染
を防止するために、ウェーハの背面を清掃することが好
ましい。湿式エッチング・プロセスは、(例えば、S
i、SiO2またはSi3N4である場合)、ウェーハの
背面上に存在する材料に若干依存する。PZTの湿式エ
ッチングは、通常、強力な弗酸、より好適には、H2O
+HF+HClまたはH2O+NH3F+HClのよう
な、塩素および弗素エッチング薬剤を含む酸混合物を必
要とする。この薬剤は、また、ウェーハの背面/縁部上
に存在する場合がある、低いレベルのイリジウムを除去
する。
を防止するために、ウェーハの背面を清掃することが好
ましい。湿式エッチング・プロセスは、(例えば、S
i、SiO2またはSi3N4である場合)、ウェーハの
背面上に存在する材料に若干依存する。PZTの湿式エ
ッチングは、通常、強力な弗酸、より好適には、H2O
+HF+HClまたはH2O+NH3F+HClのよう
な、塩素および弗素エッチング薬剤を含む酸混合物を必
要とする。この薬剤は、また、ウェーハの背面/縁部上
に存在する場合がある、低いレベルのイリジウムを除去
する。
【0072】次の好適なステップは、(1〜100の流
量の)SiH4+N2の好適なプロセスにより、またPE
CVDにより、(約15〜50ナノメートル、より好適
には、20ナノメートルの)、薄いSi3N4エッチング
停止層を蒸着するステップである。
量の)SiH4+N2の好適なプロセスにより、またPE
CVDにより、(約15〜50ナノメートル、より好適
には、20ナノメートルの)、薄いSi3N4エッチング
停止層を蒸着するステップである。
【0073】多くの種類の層間誘電体(ILD)をコン
デンサ上に蒸着することができる。強誘電メモリ・プロ
セス・モジュールの目標は、この選択を制限することで
はなく、プロセスの流れが、(例えば、論理セクション
のような)デバイス残りの部分に対して最適なものを使
用することができるようにすることである。しかし、P
ZTを使用する場合には、このことは、(PZT蒸着後
の)熱収支を約600℃以下に制限する。そうでない場
合には、何を選択しても同じである。
デンサ上に蒸着することができる。強誘電メモリ・プロ
セス・モジュールの目標は、この選択を制限することで
はなく、プロセスの流れが、(例えば、論理セクション
のような)デバイス残りの部分に対して最適なものを使
用することができるようにすることである。しかし、P
ZTを使用する場合には、このことは、(PZT蒸着後
の)熱収支を約600℃以下に制限する。そうでない場
合には、何を選択しても同じである。
【0074】ILD蒸着後の最大熱収支が、600℃よ
り小さい場合には、(できれば、RTAにより、60秒
間O2内で600〜650℃での)AlOx蒸着後で、焼
き鈍しを行うことが好ましい。ILD蒸着後に、好適に
は、CMPによりサンプルを平面化することが好まし
い。
り小さい場合には、(できれば、RTAにより、60秒
間O2内で600〜650℃での)AlOx蒸着後で、焼
き鈍しを行うことが好ましい。ILD蒸着後に、好適に
は、CMPによりサンプルを平面化することが好まし
い。
【0075】バックエンド金属被覆には、多くの選択肢
がある。この場合も、強誘電メモリ・プロセス・モジュ
ールの目標は、この判断を制限することではなく、プロ
セスの流れが、論理部分のようなデバイスの残りの部分
に対して最善のものを使用できるようにすることであ
る。バイア・エッチングの後、およびバイア・エッチン
グ・プロセス自身により、熱収支が影響を受ける場合に
は、上記選択は、強誘電メモリ・プロセス・モジュール
に影響を与える。二つのバックエンド金属被覆戦略につ
いて説明する。二つの選択は、アルミニウム金属被覆に
よるタングステン・バイアを含み、第二のものは、低K
値誘電体(低熱収支)による銅二重波形文様プロセスを
含む。
がある。この場合も、強誘電メモリ・プロセス・モジュ
ールの目標は、この判断を制限することではなく、プロ
セスの流れが、論理部分のようなデバイスの残りの部分
に対して最善のものを使用できるようにすることであ
る。バイア・エッチングの後、およびバイア・エッチン
グ・プロセス自身により、熱収支が影響を受ける場合に
は、上記選択は、強誘電メモリ・プロセス・モジュール
に影響を与える。二つのバックエンド金属被覆戦略につ
いて説明する。二つの選択は、アルミニウム金属被覆に
よるタングステン・バイアを含み、第二のものは、低K
値誘電体(低熱収支)による銅二重波形文様プロセスを
含む。
【0076】タングステン・バイアおよびアルミニウム
金属被覆の場合には、コンデンサ上のILDが、600
℃以上の熱収支に耐えることができることが好ましい。
金属被覆の場合には、コンデンサ上のILDが、600
℃以上の熱収支に耐えることができることが好ましい。
【0077】CMPによる平面処理を行った後で、バイ
アをパターン形成するために、石版印刷が行われる。そ
の後で、四つのステップ(反射防止コーティング・エッ
チング、ILDエッチング、Si3N4エッチング、およ
びAlOxエッチング)により、バイアのエッチングが
行われる。AlOxエッチングを除けば、これらのステ
ップは、標準バイア・エッチング・プロセスである。好
適なAlOxエッチング・プロセスは、(〜5ミリトル
の)低圧力下で、高い直流バイアスをバイアスを掛けた
状態で高密度プラズマを使用する。AlOxエッチング
・プロセス、およびSi3N4エッチング・プロセスは、
ウェーハ上に均一で繰り返し行うことができるエッチン
グを達成できるように調整される。こうすることによ
り、必要な過度エッチングの量を最低限度に低減するこ
とができる。この影響が、ハードマスク312/132
の頂面のところで停止すること、またはハードマスク3
12/132の一部だけをエッチングすることは重要な
ことである。好適には、エッチング・ステップの終点を
検出することが好ましい。バイア・エッチングを行った
後で、通常は、溶媒清掃の後で、DIスピン/洗浄/乾
燥が行われる標準バイア清掃プロセスによりウェーハの
清掃が行われる。
アをパターン形成するために、石版印刷が行われる。そ
の後で、四つのステップ(反射防止コーティング・エッ
チング、ILDエッチング、Si3N4エッチング、およ
びAlOxエッチング)により、バイアのエッチングが
行われる。AlOxエッチングを除けば、これらのステ
ップは、標準バイア・エッチング・プロセスである。好
適なAlOxエッチング・プロセスは、(〜5ミリトル
の)低圧力下で、高い直流バイアスをバイアスを掛けた
状態で高密度プラズマを使用する。AlOxエッチング
・プロセス、およびSi3N4エッチング・プロセスは、
ウェーハ上に均一で繰り返し行うことができるエッチン
グを達成できるように調整される。こうすることによ
り、必要な過度エッチングの量を最低限度に低減するこ
とができる。この影響が、ハードマスク312/132
の頂面のところで停止すること、またはハードマスク3
12/132の一部だけをエッチングすることは重要な
ことである。好適には、エッチング・ステップの終点を
検出することが好ましい。バイア・エッチングを行った
後で、通常は、溶媒清掃の後で、DIスピン/洗浄/乾
燥が行われる標準バイア清掃プロセスによりウェーハの
清掃が行われる。
【0078】導体132およびライナー138が形成さ
れる前のステップ222においては、コンデンサの誘電
体への(強誘電材料エッチング、カプセル封入、および
接触エッチングのような)コンデンサ・スタック処理に
よる損傷を除去し、これらの機能の電気的特性を改善す
るために、本発明の焼き鈍しが行われる。この時点で上
記焼き鈍しを行わなかった場合には、(すなわち、焼き
鈍しが、側壁部上の露出したPZTスタックに対して行
われた場合には)、各コンデンサの周囲の鉛が喪失す
る。PZTフィルム内のこのような鉛の喪失は、コンデ
ンサを集した後で、小型コンデンサ(周囲:面積比の大
きなコンデンサ)の電気的特性を劣化する。本発明の焼
き鈍しは、好適には、レベル間誘電体が形成され、バイ
ア孔部がパターン形成され、エッチングされた後であっ
て、導電性材料でバイアが充填される前に、実行するこ
とが好ましい。焼き鈍し条件は、ArおよびN2のよう
な不活性雰囲気内、または真空内で、約30秒から5分
(より好適には、約1〜4分、最も好適には、約2分)
の間、約400〜800℃(より好適には、約500〜
700℃、最も好適には、約600℃)で焼き鈍しを実
行することである。ILDの熱収支によりそれができな
い場合には、RTAにより使用できる最高の熱収支によ
り、焼き鈍しを行うことが好ましい。
れる前のステップ222においては、コンデンサの誘電
体への(強誘電材料エッチング、カプセル封入、および
接触エッチングのような)コンデンサ・スタック処理に
よる損傷を除去し、これらの機能の電気的特性を改善す
るために、本発明の焼き鈍しが行われる。この時点で上
記焼き鈍しを行わなかった場合には、(すなわち、焼き
鈍しが、側壁部上の露出したPZTスタックに対して行
われた場合には)、各コンデンサの周囲の鉛が喪失す
る。PZTフィルム内のこのような鉛の喪失は、コンデ
ンサを集した後で、小型コンデンサ(周囲:面積比の大
きなコンデンサ)の電気的特性を劣化する。本発明の焼
き鈍しは、好適には、レベル間誘電体が形成され、バイ
ア孔部がパターン形成され、エッチングされた後であっ
て、導電性材料でバイアが充填される前に、実行するこ
とが好ましい。焼き鈍し条件は、ArおよびN2のよう
な不活性雰囲気内、または真空内で、約30秒から5分
(より好適には、約1〜4分、最も好適には、約2分)
の間、約400〜800℃(より好適には、約500〜
700℃、最も好適には、約600℃)で焼き鈍しを実
行することである。ILDの熱収支によりそれができな
い場合には、RTAにより使用できる最高の熱収支によ
り、焼き鈍しを行うことが好ましい。
【0079】その後で、拡散バリヤ・ライナーは、Ar
またはAr+H2により、バイアをスパッタ清掃した後
で、Ti上のTiNのスパッタ蒸着により蒸着される。
好適には、これらのツールのすべてが専用ツールでない
ことが好ましい。汚染試験により、これらのツールで処
理したクリーンなウェーハ上に、強誘電メモリ汚染が認
められた場合には、汚染されている接触エッチング後の
すべてのツールを専用ツールにして、プロセスの流れの
この時点で、強誘電メモリ汚染を除去するために、ウェ
ーハの背面清掃を実行する必要がある。
またはAr+H2により、バイアをスパッタ清掃した後
で、Ti上のTiNのスパッタ蒸着により蒸着される。
好適には、これらのツールのすべてが専用ツールでない
ことが好ましい。汚染試験により、これらのツールで処
理したクリーンなウェーハ上に、強誘電メモリ汚染が認
められた場合には、汚染されている接触エッチング後の
すべてのツールを専用ツールにして、プロセスの流れの
この時点で、強誘電メモリ汚染を除去するために、ウェ
ーハの背面清掃を実行する必要がある。
【0080】使用した場合には、バイアを充填するため
に、CVDタングステンを蒸着し、頂面からタングステ
ンを除去するために、CMPまたはエッチング・バック
が使用される。その後で、金属被覆が蒸着される。好適
には、このステップが、Ti上に位置するTiN上に存
在する(銅でドーピングされた)アルミニウム上のTi
Nのスタックからなることが好ましい。その後で、アル
ミニウムがパターン形成され、エッチングされる。以降
のプロセスは、強誘電メモリ・プロセス・モジュールに
より影響を受けない。より詳細に説明すると、好適に
は、形成ガス焼き鈍しを金属被覆プロセス・ステップ中
に、またはプロセスの流れの終点で使用することが好ま
しい。何故なら、この焼き鈍しは、通常、500℃以下
で行われるからである。
に、CVDタングステンを蒸着し、頂面からタングステ
ンを除去するために、CMPまたはエッチング・バック
が使用される。その後で、金属被覆が蒸着される。好適
には、このステップが、Ti上に位置するTiN上に存
在する(銅でドーピングされた)アルミニウム上のTi
Nのスタックからなることが好ましい。その後で、アル
ミニウムがパターン形成され、エッチングされる。以降
のプロセスは、強誘電メモリ・プロセス・モジュールに
より影響を受けない。より詳細に説明すると、好適に
は、形成ガス焼き鈍しを金属被覆プロセス・ステップ中
に、またはプロセスの流れの終点で使用することが好ま
しい。何故なら、この焼き鈍しは、通常、500℃以下
で行われるからである。
【0081】K値が低い誘電体(低熱収支)を含む銅の
二重波形文様の特定の例の場合には、コンデンサ上にI
LDを蒸着した後での、好適な最大熱収支は450℃で
ある。好適には、コンデンサのエッチングによる損傷を
除去するために、側壁部バリヤの蒸着後で、焼き鈍しを
上記のように実行することが好ましい。
二重波形文様の特定の例の場合には、コンデンサ上にI
LDを蒸着した後での、好適な最大熱収支は450℃で
ある。好適には、コンデンサのエッチングによる損傷を
除去するために、側壁部バリヤの蒸着後で、焼き鈍しを
上記のように実行することが好ましい。
【0082】CMPを行った後で、SiCONの薄いエ
ッチング停止層(15ナノメートル)がCVDにより蒸
着され、その後で、K値が低く、熱収支が低いIMDが
蒸着され、その後で、もう一つの薄い(15ナノメート
ル)エッチング停止層が蒸着される。その後で、バイア
をパターン形成するために、石版印刷が使用される。そ
の後で、バイア・エッチングを下記の層、(存在する場
合には)反射防止コーティング、SiCON、IMD、
SiCON、ILD、Si3N4およびAlOxを貫通し
て実行しなければならない。その後で、レジストは除去
され、(好適には、湿式プロセスにより)バイアが清掃
される。次に、金属機能をパターン形成するために、石
版印刷が使用される。その後で、好適には、金属エッチ
ングにより、(存在する場合には)反射防止コーティン
グ、SiCONおよびIMDだけを貫通してエッチング
が行われ、エッチングは、下のSiCON層のところで
停止する。その後で、レジストが除去され、金属および
バイアが清掃される。好適には、N2または好適な不活
性ガス内でのバイア・エッチング清掃後、または金属エ
ッチング清掃後に入手することができる、最大熱収支に
より焼き鈍しを実行することが好ましい。次のステップ
は、プラズマ清掃、その後でのTaNxシード層、銅シ
ード層の蒸着、およびその後のバイアを充填するため
の、銅の蒸着からなる金属蒸着ステップである。銅およ
びTaNは、CMPにより、上記IMD上から除去され
る。
ッチング停止層(15ナノメートル)がCVDにより蒸
着され、その後で、K値が低く、熱収支が低いIMDが
蒸着され、その後で、もう一つの薄い(15ナノメート
ル)エッチング停止層が蒸着される。その後で、バイア
をパターン形成するために、石版印刷が使用される。そ
の後で、バイア・エッチングを下記の層、(存在する場
合には)反射防止コーティング、SiCON、IMD、
SiCON、ILD、Si3N4およびAlOxを貫通し
て実行しなければならない。その後で、レジストは除去
され、(好適には、湿式プロセスにより)バイアが清掃
される。次に、金属機能をパターン形成するために、石
版印刷が使用される。その後で、好適には、金属エッチ
ングにより、(存在する場合には)反射防止コーティン
グ、SiCONおよびIMDだけを貫通してエッチング
が行われ、エッチングは、下のSiCON層のところで
停止する。その後で、レジストが除去され、金属および
バイアが清掃される。好適には、N2または好適な不活
性ガス内でのバイア・エッチング清掃後、または金属エ
ッチング清掃後に入手することができる、最大熱収支に
より焼き鈍しを実行することが好ましい。次のステップ
は、プラズマ清掃、その後でのTaNxシード層、銅シ
ード層の蒸着、およびその後のバイアを充填するため
の、銅の蒸着からなる金属蒸着ステップである。銅およ
びTaNは、CMPにより、上記IMD上から除去され
る。
【0083】好適には、これらツールのすべてが専用ツ
ールでないことが好ましい。しかし、汚染試験により、
これらツールで処理したクリーンなウェーハ上に、強誘
電メモリ汚染が認められた場合には、汚染されている接
触エッチング後のすべてのツールを専用ツールにして、
プロセスの流れのこの時点で、強誘電メモリ汚染を除去
するために、ウェーハの背面清掃を実行する必要があ
る。
ールでないことが好ましい。しかし、汚染試験により、
これらツールで処理したクリーンなウェーハ上に、強誘
電メモリ汚染が認められた場合には、汚染されている接
触エッチング後のすべてのツールを専用ツールにして、
プロセスの流れのこの時点で、強誘電メモリ汚染を除去
するために、ウェーハの背面清掃を実行する必要があ
る。
【0084】本発明の特定の実施形態について説明して
きたが、これら実施形態は本発明の範囲を制限するもの
と解釈すべきでない。本明細書の方法を読めば、当業者
であれば本発明の多くの実施形態を容易に思いつくこと
ができるだろう。本発明の範囲は、添付の特許請求の範
囲によってのみ制限される。
きたが、これら実施形態は本発明の範囲を制限するもの
と解釈すべきでない。本明細書の方法を読めば、当業者
であれば本発明の多くの実施形態を容易に思いつくこと
ができるだろう。本発明の範囲は、添付の特許請求の範
囲によってのみ制限される。
【0085】以上の説明に関して更に以下の項を開示す
る。 (1)ある構造体上に位置する強誘電コンデンサの製造
方法であって、前記構造体上に一つの頂面と複数の側面
とを持つ底部電極を形成するステップと、前記底部電極
上に、強誘電材料からなり、一つの頂面と複数の側面と
を持つコンデンサ誘電体を形成するステップと、前記コ
ンデンサ誘電体の上に、前記底部電極と、前記コンデン
サ誘電体と、前記頂部電極からなり、一つの頂面と複数
の側面とを持つ頂部電極を形成するステップと、前記底
部電極の前記側面上、前記コンデンサ誘電体の前記側面
上 および前記頂部電極の前記側面上にバリヤ層を形成
するステップと、前記バリヤ層および前記構造体の上
に、一つの頂面と一つの底面とを持つ誘電体の層を形成
するステップと、ある時間中、アルゴン、窒素およびそ
の組合せからなるグループから選択したガスからなる雰
囲気内で、400〜900℃の温度で、前記バリヤ層の
形成ステップの実行後に、加熱ステップを実行するステ
ップとを含む方法。
る。 (1)ある構造体上に位置する強誘電コンデンサの製造
方法であって、前記構造体上に一つの頂面と複数の側面
とを持つ底部電極を形成するステップと、前記底部電極
上に、強誘電材料からなり、一つの頂面と複数の側面と
を持つコンデンサ誘電体を形成するステップと、前記コ
ンデンサ誘電体の上に、前記底部電極と、前記コンデン
サ誘電体と、前記頂部電極からなり、一つの頂面と複数
の側面とを持つ頂部電極を形成するステップと、前記底
部電極の前記側面上、前記コンデンサ誘電体の前記側面
上 および前記頂部電極の前記側面上にバリヤ層を形成
するステップと、前記バリヤ層および前記構造体の上
に、一つの頂面と一つの底面とを持つ誘電体の層を形成
するステップと、ある時間中、アルゴン、窒素およびそ
の組合せからなるグループから選択したガスからなる雰
囲気内で、400〜900℃の温度で、前記バリヤ層の
形成ステップの実行後に、加熱ステップを実行するステ
ップとを含む方法。
【0086】(2)第1項記載の方法において、さら
に、前記誘電体層内に、前記誘電体層の前記頂面から前
記底面に延びる開口部を形成するステップと、前記誘電
体層の前記開口部を前記頂部電極と電気的な接続を行う
導電性材料で充填するステップとを含む方法。
に、前記誘電体層内に、前記誘電体層の前記頂面から前
記底面に延びる開口部を形成するステップと、前記誘電
体層の前記開口部を前記頂部電極と電気的な接続を行う
導電性材料で充填するステップとを含む方法。
【0087】(3)第2項記載の方法であって、加熱ス
テップを実行するステップが、前記誘電体層内に複数の
開口部を形成する前記ステップの後であるが、前記誘電
体層内の前記開口部を導電性材料で充填するステップの
前に実行する方法。
テップを実行するステップが、前記誘電体層内に複数の
開口部を形成する前記ステップの後であるが、前記誘電
体層内の前記開口部を導電性材料で充填するステップの
前に実行する方法。
【0088】(4)第2項記載の方法において、さら
に、前記頂部電極上に導電性のハードマスクを形成する
ステップと、前記誘電体層内に、前記導電性のハードマ
スクまで、または前記頂部電極まで下に向かって延びる
開口部を形成するステップとを含む方法。
に、前記頂部電極上に導電性のハードマスクを形成する
ステップと、前記誘電体層内に、前記導電性のハードマ
スクまで、または前記頂部電極まで下に向かって延びる
開口部を形成するステップとを含む方法。
【0089】(5)第1項記載の方法において、前記温
度が500〜700℃である方法。
度が500〜700℃である方法。
【0090】(6)第1項記載の方法において、前記温
度が500〜650℃であり、前記加熱ステップの持続
時間が約15〜120分である方法。
度が500〜650℃であり、前記加熱ステップの持続
時間が約15〜120分である方法。
【0091】(7)第1項記載の方法において、前記温
度が550〜700℃であり、前記加熱ステップの持続
時間が約10〜60秒である方法。
度が550〜700℃であり、前記加熱ステップの持続
時間が約10〜60秒である方法。
【0092】(8)第1項記載の方法において、前記構
造体が、その内部に形成された導電性接点を含む誘電体
層であり、前記導電性接点が、前記底部電極に対して電
気的な接続を行う方法。
造体が、その内部に形成された導電性接点を含む誘電体
層であり、前記導電性接点が、前記底部電極に対して電
気的な接続を行う方法。
【0093】(9)第1項記載の方法において、前記コ
ンデンサの誘電体がPZTを含む方法。
ンデンサの誘電体がPZTを含む方法。
【0094】(10)第1項記載の方法において、前記
底部電極が、イリジウム、酸化イリジウムまたはそのス
タックからなるグループから選択した材料からできてい
る方法。
底部電極が、イリジウム、酸化イリジウムまたはそのス
タックからなるグループから選択した材料からできてい
る方法。
【0095】(11)第1項記載の方法において、前記
頂部電極が、イリジウム、酸化イリジウムまたはそのス
タックからなる材料からできている方法。
頂部電極が、イリジウム、酸化イリジウムまたはそのス
タックからなる材料からできている方法。
【0096】(12)第1項記載の方法において、前記
コンデンサの誘電体が、以降のプロセス中に損傷を受
け、前記加熱ステップを実行するステップが、前記コン
デンサの誘電体への損傷を除去する方法。
コンデンサの誘電体が、以降のプロセス中に損傷を受
け、前記加熱ステップを実行するステップが、前記コン
デンサの誘電体への損傷を除去する方法。
【0097】(13)第1項記載の方法において、前記
バリヤ層が、前記底部電極の側面上、前記コンデンサの
誘電体の側面上、前記頂部電極の側面上、および前記頂
部電極上に形成される方法。
バリヤ層が、前記底部電極の側面上、前記コンデンサの
誘電体の側面上、前記頂部電極の側面上、および前記頂
部電極上に形成される方法。
【0098】(14)第4項記載の方法において、前記
バリヤ層が、前記底部電極の側面上、前記コンデンサの
誘電体の側面上、前記頂部電極の側面上、および前記ハ
ードマスク上に形成される方法。
バリヤ層が、前記底部電極の側面上、前記コンデンサの
誘電体の側面上、前記頂部電極の側面上、および前記ハ
ードマスク上に形成される方法。
【0099】(15)半導体基板上に位置する、誘電体
層を貫通して形成されている導電性接点上に形成されて
いる強誘電コンデンサを含む電子デバイスの製造方法で
あって、前記導電性接点上に一つの頂面と複数の側面を
持つ底部電極を形成するステップと、前記底部電極の上
に、強誘電材料からできていて、一つの頂面と複数の側
面を持つコンデンサの誘電体を形成するステップと、前
記コンデンサの誘電体上に、一つの頂面と複数の側面を
持つ頂部電極を形成するステップであって、前記強誘電
コンデンサが、前記底部電極、前記コンデンサ誘電体、
および前記頂部電極を備えるステップと、前記底部電極
の前記側面上、前記コンデンサの誘電体の前記側面の
上、および前記頂部電極の前記側面の上にバリヤ層を形
成するステップと、前記バリヤ層および前記構造体上
に、一つの頂面と一つの底面を持つ誘電体層を形成する
ステップと、ある時間中、アルゴン、窒素およびその組
合せからなるガスからなる雰囲気内で、400〜900
℃の温度で、前記バリヤ層の形成ステップの実行後に、
加熱ステップを実行するステップとを含む方法。
層を貫通して形成されている導電性接点上に形成されて
いる強誘電コンデンサを含む電子デバイスの製造方法で
あって、前記導電性接点上に一つの頂面と複数の側面を
持つ底部電極を形成するステップと、前記底部電極の上
に、強誘電材料からできていて、一つの頂面と複数の側
面を持つコンデンサの誘電体を形成するステップと、前
記コンデンサの誘電体上に、一つの頂面と複数の側面を
持つ頂部電極を形成するステップであって、前記強誘電
コンデンサが、前記底部電極、前記コンデンサ誘電体、
および前記頂部電極を備えるステップと、前記底部電極
の前記側面上、前記コンデンサの誘電体の前記側面の
上、および前記頂部電極の前記側面の上にバリヤ層を形
成するステップと、前記バリヤ層および前記構造体上
に、一つの頂面と一つの底面を持つ誘電体層を形成する
ステップと、ある時間中、アルゴン、窒素およびその組
合せからなるガスからなる雰囲気内で、400〜900
℃の温度で、前記バリヤ層の形成ステップの実行後に、
加熱ステップを実行するステップとを含む方法。
【0100】(16)第15項記載の方法において、さ
らに、前記誘電体層内に、前記誘電体層の前記頂面から
前記誘電体層の前記底面に延びる開口部を形成するステ
ップと、前記誘電体層の前記開口部を前記頂部電極と電
気的な接続を行う前記導電性材料で充填するステップと
を含む方法。
らに、前記誘電体層内に、前記誘電体層の前記頂面から
前記誘電体層の前記底面に延びる開口部を形成するステ
ップと、前記誘電体層の前記開口部を前記頂部電極と電
気的な接続を行う前記導電性材料で充填するステップと
を含む方法。
【0101】(17)第16項記載の方法であって、加
熱ステップを実行するステップが、前記誘電体層内に複
数の開口部を形成する前記ステップの後であるが、前記
誘電体層内の前記開口部を導電性材料で充填するステッ
プの前に実行する方法。
熱ステップを実行するステップが、前記誘電体層内に複
数の開口部を形成する前記ステップの後であるが、前記
誘電体層内の前記開口部を導電性材料で充填するステッ
プの前に実行する方法。
【0102】(18)第16項記載の方法において、導
電性ハードマスクが、前記頂部電極上に形成され、前記
誘電体層内の開口部が、前記導電性ハードマスクまで、
または前記頂部電極まで下に向かって延びる方法。
電性ハードマスクが、前記頂部電極上に形成され、前記
誘電体層内の開口部が、前記導電性ハードマスクまで、
または前記頂部電極まで下に向かって延びる方法。
【0103】(19)第15項記載の方法において、前
記温度が500〜700℃である方法。
記温度が500〜700℃である方法。
【0104】(20)第15項記載の方法において、前
記温度が500〜650℃であり、前記加熱ステップの
持続時間が約15〜120分である方法。
記温度が500〜650℃であり、前記加熱ステップの
持続時間が約15〜120分である方法。
【0105】(21)第15項記載の方法において、前
記温度が550〜700℃であり、前記加熱ステップの
持続時間が約10〜60秒である方法。
記温度が550〜700℃であり、前記加熱ステップの
持続時間が約10〜60秒である方法。
【0106】(22)ある構造体上に位置する強誘電コ
ンデンサの製造方法であって、該方法は、前記構造体上
に一つの頂面と複数の側面とを持つ底部電極を形成する
ステップと;前記底部電極上に、強誘電材料からなり、
一つの頂面と複数の側面とを持つコンデンサ誘電体を形
成するステップと;前記コンデンサ誘電体の上に、前記
底部電極と、前記コンデンサ誘電体と、前記頂部電極か
らなり、一つの頂面と複数の側面とを持つ頂部電極を形
成するステップと;前記底部電極の前記側面上、前記コ
ンデンサ誘電体の前記側面上および前記頂部電極の前記
側面上にバリヤ層を形成するステップと;前記バリヤ層
および前記構造体の上に、一つの頂面と一つの底面とを
持つ誘電体の層を形成するステップと;ある時間中、ア
ルゴン、窒素およびその組合せからなるグループから選
択したガスからなる雰囲気内で、400〜900℃の温
度で、前記バリヤ層の形成ステップの実行後に、加熱ス
テップを実行するステップとを含む方法。
ンデンサの製造方法であって、該方法は、前記構造体上
に一つの頂面と複数の側面とを持つ底部電極を形成する
ステップと;前記底部電極上に、強誘電材料からなり、
一つの頂面と複数の側面とを持つコンデンサ誘電体を形
成するステップと;前記コンデンサ誘電体の上に、前記
底部電極と、前記コンデンサ誘電体と、前記頂部電極か
らなり、一つの頂面と複数の側面とを持つ頂部電極を形
成するステップと;前記底部電極の前記側面上、前記コ
ンデンサ誘電体の前記側面上および前記頂部電極の前記
側面上にバリヤ層を形成するステップと;前記バリヤ層
および前記構造体の上に、一つの頂面と一つの底面とを
持つ誘電体の層を形成するステップと;ある時間中、ア
ルゴン、窒素およびその組合せからなるグループから選
択したガスからなる雰囲気内で、400〜900℃の温
度で、前記バリヤ層の形成ステップの実行後に、加熱ス
テップを実行するステップとを含む方法。
【0107】<関連特許/関連出願との相互参照>下記
の共通譲渡特許/特許出願を、引用によって本明細書の
記載に援用する。 特許番号/出願番号 出願日 TIケース番号 60/171,159 1999年12月22日 TI−29966 60/171,754 1999年12月22日 TI−29968 60/171,794 1999年12月22日 TI−29969 60/171,755 1999年12月22日 TI−29972 60/171,772 1999年12月22日 TI−30077 60/171,711 1999年12月22日 TI−30137 09/392,988 1999年9月9日 TI−26586 09/105,738 1998年6月26日 TI−25297 09/238,211 1999年1月27日 TI−26778
の共通譲渡特許/特許出願を、引用によって本明細書の
記載に援用する。 特許番号/出願番号 出願日 TIケース番号 60/171,159 1999年12月22日 TI−29966 60/171,754 1999年12月22日 TI−29968 60/171,794 1999年12月22日 TI−29969 60/171,755 1999年12月22日 TI−29972 60/171,772 1999年12月22日 TI−30077 60/171,711 1999年12月22日 TI−30137 09/392,988 1999年9月9日 TI−26586 09/105,738 1998年6月26日 TI−25297 09/238,211 1999年1月27日 TI−26778
【図1】本発明のある実施形態の方法により、その一部
が製造されたデバイスの断面図である。
が製造されたデバイスの断面図である。
【図2】本発明のある実施形態のプロセスの流れを示す
フローチャートである。
フローチャートである。
【図3a】図2に示すように、本発明のある実施形態の
方法により、その一部が製造された強誘電メモリ・デバ
イスの断面図である。
方法により、その一部が製造された強誘電メモリ・デバ
イスの断面図である。
【図3b】図2に示すように、本発明のある実施形態の
方法により、その一部が製造された強誘電メモリ・デバ
イスの断面図である。
方法により、その一部が製造された強誘電メモリ・デバ
イスの断面図である。
【図3c】図2に示すように、本発明のある実施形態の
方法により、その一部が製造された強誘電メモリ・デバ
イスの断面図である。
方法により、その一部が製造された強誘電メモリ・デバ
イスの断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グオジアン シン アメリカ合衆国 テキサス、プラノ、ガー デニア ウェイ 4609 (72)発明者 ルイジ コロンボ アメリカ合衆国 テキサス、ダラス、イエ ロー ロック トレイル 6144 (72)発明者 トモユキ サコダ アメリカ合衆国 カリフォルニア、サノウ ゼ、サラトガ アベニュー 816 (72)発明者 スチーブン アール、ギルバート アメリカ合衆国 カリフォルニア、サンフ ランシスコ、フレドリック ストリート 166、ナンバー 33 (72)発明者 アルビン ローク シンガポール国 アレクサンドラ ロード 396、ナンバー 13−00ビーピーティ (72)発明者 ショーミン マー アメリカ合衆国 カリフォルニア、サニー ベール、ガビラン アベニュー 244 (72)発明者 ラヒム カバリ アメリカ合衆国 カリフォルニア、キャン プベル、アカプルコ ドライブ 3789 (72)発明者 ローラ ウィリス − ミルカリミ アメリカ合衆国 カリフォルニア、サノー ル、キルケア ロード 2155 (72)発明者 ジュン アマノ アメリカ合衆国 カリフォルニア、ヒルズ バラ、エンドフィールド ウェイ 740
Claims (1)
- 【請求項1】 ある構造体上に位置する強誘電コンデン
サの製造方法であって、 前記構造体上に一つの頂面と複数の側面とを持つ底部電
極を形成するステップと、 前記底部電極上に、強誘電材料からなり、一つの頂面と
複数の側面とを持つコンデンサ誘電体を形成するステッ
プと、 前記コンデンサ誘電体の上に、前記底部電極と、前記コ
ンデンサ誘電体と、前記頂部電極からなり、一つの頂面
と複数の側面とを持つ頂部電極を形成するステップと、 前記底部電極の前記側面上、前記コンデンサ誘電体の前
記側面上 および前記頂部電極の前記側面上にバリヤ層
を形成するステップと、 前記バリヤ層および前記構造体の上に、一つの頂面と一
つの底面とを持つ誘電体の層を形成するステップと、 ある時間中、アルゴン、窒素およびその組合せからなる
グループから選択したガスからなる雰囲気内で、400
〜900℃の温度で、前記バリヤ層の形成ステップの実
行後に、加熱ステップを実行するステップとを含む方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US17180099P | 1999-12-22 | 1999-12-22 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001244426A true JP2001244426A (ja) | 2001-09-07 |
Family
ID=22625189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2000389018A Abandoned JP2001244426A (ja) | 1999-12-22 | 2000-12-21 | 強誘電メモリ・セルの製造方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071218 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20081210 |