KR100907232B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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마츠키히로히사
이가와오사무
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이쿠모마사미츠
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/8312—Aligning
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    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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Abstract

반도체 장치에서는, 재배열 배선을 형성하는 공정을 단순화하기 위해서 반도체 칩을 옆으로 나란히 배열하는 경우 복수의 반도체 칩 각각의 회로 형성면을 동일 레벨에 용이하게 배치시킬 수 있다. 2차원 배열의 접착제층을 통해 반도체 칩이 기판 위에 탑재된다. 수지층은 기판 위에 형성되고 반도체 소자 주위에 배치된다. 이 수지는 반도체 소자의 두께와 동일한 두께를 갖는다. 수지층의 표면과 반도체 소자의 회로 형성면 위에 유기 절연층이 형성된다. 유기 절연층과 반도체 칩의 전극 위에 재배열 배선층이 형성된다. 재배열 배선층의 배선을 통해서 반도체 소자의 회로 형성면에 외부 접속 단자가 전기적으로 접속된다.
반도체 장치, 더미 칩, 재배열 배선층, 회로 형성면

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도.
도 2는 도 1에 나타낸 반도체 장치를 변형한 반도체 장치의 단면도.
도 3은 도 1에 나타낸 반도체 장치를 달리 변형한 반도체 장치의 단면도.
도 4는 더미 칩을 갖는 반도체 장치의 단면도.
도 5는 더미 칩과 인접 반도체 칩의 평면도.
도 6은 재배열 배선층에 형성된 커패시터를 갖는 반도체 장치의 일부 단면도.
도 7의 (a)는 재배열 배선층에 형성된 인덕터를 갖는 반도체 장치의 일부 단면도.
도 7의 (b)는 도 7의 (a)에 나타낸 인덕터의 평면도.
도 8은 수지층에 형성된 커패시터를 갖는 반도체 장치의 일부 단면도.
도 9는 기판과 반도체 칩 사이에 형성된 커패시터를 갖는 반도체 장치의 일부 단면도.
도 10은 반도체 칩의 탑재 공정을 나타낸 설명도.
도 11은 상이한 두께를 갖는 반도체 칩의 탑재 공정을 나타낸 반도체 장치의 단면도.
도 12는 반도체 칩을 위치 맞춤하기 위한 정렬 패턴을 갖는 반도체 칩의 단면도.
도 13은 다이싱 선을 인식하기 위한 정렬 패턴을 갖는 기판 위에 형성된 반도체 장치의 단면도.
도 14는 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도.
도 15는 도 14에 나타낸 반도 장치를 변형한 반도체 장치의 단면도.
도 16은 도 14에 나타낸 반도체 장치를 달리 변형한 반도체 장치의 단면도.
도 17은 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도.
도 18은 도 1에 나타낸 반도체 장치를 패키지로 통합한 반도체 장치의 단면도.
도 19의 (a)는 제조 공정 중에 있는 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도.
도 19의 (b)는 수지층을 유동화하여 갭을 채운 상태에 있는 도 19의 (a)에 나타낸 반도체 장치의 단면도.
도 20의 (a) 및 (b)는 수지층의 형성 예를 설명하는 단면도.
도 21의 (a) 및 (b)는 수지층의 다른 형성 예를 설명하는 단면도.
도 22는 수지층과 반도체 소자의 두께 사이의 관계를 설명하는 단면도.
도 23의 (a) 내지 (d)는 본 발명의 제 5 실시예에 따른 제조 공정을 설명하는 단면도.
도 24는 본 발명의 제 6 실시예에 따른 반도체 장치의 단면도.
도 25의 (a) 및 (b)는 본 발명의 제 7 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도.
도 26의 (a) 내지 (c)는 반도체 소자에 접착제를 도포하고 접착제를 반경화 상태로 하는 공정을 나타낸 도면.
도 27의 (a) 및 (b)는 수지층의 상면과 반도체 소자의 상면을 실질적으로 동일한 평면에 설치하는 방법을 설명하는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10, 20, 60, 70, 80 : 반도체 장치
11 : 기판
12 : 논리 칩
13 : 메모리 칩
14 : 수지층
15 : 접착제층
16 : 유기 절연층
17 : 재배열 배선층
18 : 입출력 단자
21 : 땜납 볼
32 : 절연층
33 : 비어
35 : 더미 칩
35a, 36A, 36B : 배선
37 : 커패시터
38 : 유전체층
39 : 인덕터
50, 51 : 정렬 패턴
61A ~ 61D : 수지층
62A ~ 62D : 접착제층
63A ~ 63D : 반도체 칩
64A ~ 64D : 절연층
65A ~ 65D : 도전층
71 : 반도체 칩
72 : 절연층
본 발명은 반도체 장치에 관한 것으로, 특히 표면 실장가능하게 구성된 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 칩의 고밀도화가 현저하게 진행되고 있고 반도체 칩의 크기가 축소되고 있다. 이에 수반하여, 반도체 장치의 고밀도화와 고기능화가 진행되고 있고, 하나의 반도체 장치 내에 복수의 반도체 칩을 일체화하여 탑재하는 기술이 개발되어 왔다. 예를 들면, 복수의 다른 종류나 기능의 반도체 칩이 서로 접속되고 외부 접속 전극이 설치된 반도체 장치가 있다.
하나의 패키지에 복수의 반도체 칩을 수용하는 하나의 예로서 멀티 칩 모듈(MCM)이 있지만, 이러한 종래의 MCM은 최근 개발된 미세 구조를 갖는 반도체 칩과 동일한 정도의 미세 구조는 아니다.
일본국 특허 공개 공보 제2001-217381호에는 복수의 반도체 칩을 하나의 패키지에 수용하는 기술의 일례가 개시되어 있다. 이 특허 문헌에 개시된 기술에서는, 복수의 반도체 칩을 탑재 지그 위에 배열하고, 각 반도체 칩의 전극 위에 구리 포스트(post)를 형성한다. 그후, 구리 포스트와 함께 반도체 칩을 트랜스퍼 몰드(transfer mold)를 사용하는 밀봉 수지로 밀봉하고 밀봉 수지의 표면을 연마하여 구리 포스트를 노출시킨다. 구리 포스트가 노출된 밀봉 수지의 표면 상에 배선(재배열 배선)을 형성한 후에, 재배열 배선 위에 외부 접속 전극을 형성한다.
일본국 특허 공개 공보 제2001-332643호에는 상술한 특허 문헌에 개시된 것과 같은 기술이 개시되어 있다. 이 특허 문헌에는 각 반도체 칩의 배면 상에 보호막을 형성한 것이 개시되어 있다.
또, 일본국 특개평 제7-86502호에는 기판에 형성된 오목부에 복수의 반도체 칩을 수용하고, 반도체 칩 위에 재배열 배선을 형성하고, 그후 재배열 배선 위에 외부 접속 단자를 형성하는 기술이 개시되어 있다. 이 기술에서, 각 반도체 칩의 회로 형성면을 기판의 표면과 정렬시킬 수 있도록 오목부의 깊이가 형성된다.
또한, 일본국 특허 공개 공보 제2002-110714호에 개시된 기술에서는, 복수의 반도체 칩의 회로를 그 형성면이 아래로 향하도록 배열하고, 반도체 칩의 배면 및 측면을 덮음으로써 반도체 칩의 회로 형성면이 평탄면이 되도록 하면서 반도체 칩을 수지로 충전한다. 그후, 회로 형성면의 측면 위에 재배열 배선을 형성하여 외부 접속 단자를 형성한다.
또한, 일본국 특개평 제5-206368호에는 복수의 반도체 칩을 열전도성 기판 위에 탑재하고 칩 사이에 절연성 수지를 충전하고 회로 형성면 상에 알루미늄으로 재배열 배선을 형성하는 기술이 개시되어 있다.
상술한 종래 기술은 복수의 반도체 칩을 옆으로 배열하여 탑재하는 구성이지만, 복수의 반도체 칩이 적층된 각종 적층형 반도체 장치가 개발되고 있다.
적층형 반도체 장치를 개시한 특허 문헌의 예로서는 일본국 특허 공개 공보 제2001-298149호 및 제2001-320015호가 있다.
일본국 특허 공개 공보 제2001-298149호에 개시되는 기술에서는, 상측 반도체 칩이 적층된 하측 반도체 칩의 패드 영역(주변 배열 전극) 내에 상측 반도체 칩이 탑재된다. 또한, 일본국 특허 공개 공보 제2001-320015호에 개시된 기술에서는, 각각의 적층된 반도체 칩 위의 배선층 위에 도전성 필러(칼럼형 금속 부재 : column-shaped metal member)를 설치한다.
상술한 일본국 특허 공개 공보 제2001-217381호 및 제2001-332643호에 개시된 기술에서는, 트랜스퍼 몰딩을 사용하는 밀봉 수지에 의해서 반도체 칩을 밀봉하 기 때문에, 트랜스퍼 몰딩 시 인가되는 압력이 반도체 칩에 악영향을 미칠 수 있다. 또한, 몰딩 후에 밀봉 수지 표면의 연마 시에도 반도체 칩 상에 큰 힘이 작용한다. 또한, 반도체 칩을 적층하는 경우, 탑재 기판(실리콘 웨이퍼) 상의 밀봉 수지를 경화시킬 때의 수축으로 휨이 생긴다. 이러한 휨은 반도체 칩을 적층하는 경우 악영향을 끼칠 수도 있다.
일본국 특개평 제7-86502호에 개시된 기술에서는, 반도체 칩을 수용하는 오목부를 형성하는 경우 오목부의 깊이에 고정밀도가 요구된다. 특히, 반도체 칩이 얇아지면 오목부의 깊이에는 더욱 높은 정밀도가 요구되지만 이를 성취하는 데는 어려움이 있다.
또한, 일본국 특허 공보 제2002-110714호에 개시된 기술에는, 반도체 칩의 배면에 수지가 설치되기 때문에 반도체 칩의 방열 특성이 열화되는 문제가 생긴다. 또한, 반도체 칩의 배면의 수지가 경화되기 때문에 반도체 장치에 휨이 생길 수도 있다.
또한, 일본국 공개 특허 공보 제2002-110714호 및 특개평 제5-206368호에 개시된 기술에 따르면, 소정의 위치에 반도체 칩을 배열한 후에 반도체 칩 사이에 수지를 충전하기 때문에, 반도체 칩을 탑재하거나 수지를 충전할 때 반도체 칩이 위치 이탈하는 경우가 있을 수 있다. 이 기술에서는 위치가 벗어난 칩을 제거할 수 없다.
또한, 적층형 반도체 장치에 관련하여, 일본국 특허 공개 공보 제2001-298149호에 개시된 기술에서는, 상측 반도체 칩이 적층되는 하측 반도체 칩의 패드 영역(주변 배열 전극) 내에 상측 반도체 칩을 탑재하기 때문에, 동일한 크기를 갖는 반도체 칩을 적층할 수 없다. 또, 일본국 공개 특허 공보 제2001-320015호에 개시된 기술에서는, 도전성 필러를 형성하기 때문에 반도체 장치의 제조 비용이 증가한다.
반도체 칩을 적층하여 형성되는 반도체 장치는 통상적으로 반도체 칩의 둘레를 덮어 기판에 반도체 칩이 확실하게 고정된다. 또한, 멀티 칩 모듈과 같은 기판 위에 복수의 반도체 칩을 탑재하는 경우에, 일본국 특허 공개 공보 제2002-100714호에 개시된 바와 같이 반도체 칩 사이에 수지를 충전한다. 이러한 충전된 수지층으로 각 반도체 칩을 기판에 확실하게 고정시킬 수 있고 반도체 칩이 서로 절연된다.
기판에 반도체 칩을 탑재하기에 앞서 충전 수지층을 미리 형성해두거나 또는 기판에 반도체 칩을 탑재한 후에 수지를 충전할 수도 있다.
반도체 칩을 탑재하기에 앞서 상술한 충전 수지층을 형성하는 경우, 기판 위에 형성된 충전 수지층의 일부를 제거하여 기판의 표면을 노출시키는 개구를 형성하고, 그 개구 내에 위치시켜 반도체 칩을 탑재한다. 따라서, 반도체 칩의 외부 구성보다 약간 크게 개구를 형성한다.
또, 반도체 칩을 탑재한 후에 충전 수지층을 형성하는 방법으로서, 반도체 칩을 탑재하여 마스크한 기판에 수지를 도포한 후에 수지 경화하는 방법이 있다. 또한, 이 경우에도, 반도체 칩의 측면과 충전 수지층을 밀착시키는 것은 곤란하며, 반도체 칩의 측면과 충전 수지층 사이에 갭이 형성될 수도 있다.
반도체 칩의 측면과 충전 수지층 사이에 이러한 갭이 형성되면, 충전 수지층에 의한 반도체 칩에 대한 충분한 고정 효과를 얻을 수 없다. 따라서, 이러한 갭은 충전 수지층과 반도체 칩 상의 배선 형성에 장애가 될 수 있다. 충전 수지층과 반도체 칩 위에 절연 수지층을 형성하는 경우, 절연 수지층을 형성하는 단계에서 절연 수지가 갭에 들어가 갭에 절연 수지를 충전시킨다. 그러나, 갭 전체가 절연 수지로 충전될 수 없다.
본 발명의 통상적인 목적은 상술한 문제를 제거한 향상된 유용한 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 재배열 배선을 형성하는 공정을 단순화시키기 위해서 반도체 칩을 옆으로 나란히 배열하는 경우 복수의 반도체 칩의 각각의 회로 형성면을 평탄한 레벨로 용이하게 배치시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 동일한 크기를 갖는 반도체 칩을 그 사이에 형성된 박막 배선층과 용이하게 적층시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 반도체 칩의 측면과 충전 수지층을 밀착시킨 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위해서, 본 발명의 한 형태에 따르면, 2차원 배열로 접착제층을 통하여 기판 위에 탑재되는 복수의 반도체 소자와, 기판 위에 형성되고 상기 반도체 소자 주위에 배치되고 상기 반도체 소자의 두께와 거의 동일한 두께를 갖는 수지층과, 상기 수지층의 표면과 상기 반도체 소자의 회로 형성면 위에 형성된 유기 절연층과, 상기 유기 전극층과 반도체 칩의 전극 위에 형성된 재배열 배선과, 상기 재배열 배선층에서 배선을 통해서 반도체 소자의 회로 형성면에 전기적으로 접속되는 외부 접속 단자를 포함하는 반도체 장치가 제공되어 있다.
본 발명의 다른 형태에 따르면, 복수의 반도체 소자를 패키지하는 반도체 장치의 제조 방법으로서, 탑재될 반도체 소자의 두께와 동일한 두께를 갖는 수지층을 형성하는 단계와, 수지층을 부분적으로 제거함으로써 수지층에 개구를 형성하는 단계와, 각 개구 내에 반도체 소자를 회로 형성면이 위를 향하도록 배치하는 단계와, 반도체 소자의 회로 형성면과 수지층의 표면 위에 유기 절연층을 형성하는 단계와, 반도체 소자의 전극과 유기 절연층 위에 재배열 배선을 형성하는 단계와, 상기 재배열 배선층에서 배선을 통해서 반도체 소자의 전극에 접속되는 외부 접속 단자를 상기 재배열 배선 위에 형성하는 단계를 포함하는 방법이 제공된다.
상술한 발명에 따르면, 반도체 소자를 둘러싸는 수지층의 두께가 반도체 소자의 두께와 거의 동일하기 때문에 수지층의 표면과 반도체 소자의 회로 형성면은 실질적으로 동일 평면에(실질적으로 동일한 레벨로) 배치한다. 따라서, 반도체 소자 위에 재배열 배선층을 용이하게 형성할 수 있다.
또한, 본 발명의 다른 형태에 따르면, 다른 하나에 적층된 복수의 층 구조를 구성하는 적층 반도체 장치로서, 접착제층을 통해 기판 위에 배열된 반도체 소자와, 기판 위에 형성되어 상기 반도체 소자를 둘러싸는 상기 반도체 소자의 두께와 거의 동일한 두께를 갖는 수지층과, 상기 반도체 소자의 회로 형성면과 수지층의 표면 위에 형성된 유기 절연층과, 반도체 소자의 전극과 반도체 소자 위에 형성된 재배열 배선층을 포함하는 반도체 소자가 제공되어 있다.
또한, 본 발명의 다른 형태에 따르면, 적층 반도체 장치의 제조 방법으로서, 탑재될 제 1 반도체 소자의 두께와 거의 동일한 두께를 갖고, 상기 제 1 반도체 소자를 둘러싸는 제 1 수지층을 기판 위에 형성하는 단계와, 상기 제 1 수지층 내에 상기 제 1 반도체 소자를 제 1 개구 내에 배치하도록 제 1 개구를 형성하는 단계와, 상기 제 1 개구에 상기 제 1 반도체 소자를 배치하는 단계와, 상기 제 1 반도체 소자의 회로 형성면과 상기 제 1 수지층의 표면 위에 제 1 유기 절연층을 형성하는 단계와, 상기 제 1 반도체 소자의 전극과 상기 제 1 유기 절연층 위에 제 1 재배열 배선을 형성하는 단계와, 탑재될 제 2 반도체 소자의 두께와 거의 동일한 두께를 갖고 상기 제 2 반도체 소자를 둘러싸는 제 2 수지층을 상기 제 1 재배열 배선층 위에 형성하는 단계와, 상기 제 2 수지층에 상기 제 2 개구 내에 상기 제 2 반도체 소자를 배치하도록 제 2 개구를 형성하는 단계와, 상기 제 2 개구 내에 상기 제 2 반도체 소자를 배치하는 단계와, 상기 제 2 반도체 소자의 회로 형성면과 제 2 수지층의 표면 위에 제 2 유기 절연층을 형성하는 단계와, 상기 제 2 유기 절연층 위에 제 2 재배열 배선층을 형성하는 단계와, 상기 제 1 재배열 배선층과 제 2 재배열 배선층 사이에 상기 제 2 수지층을 통하여 연장하는 도전성 접속부를 형성함으로써 상기 제 2 재배열 배선층에 상기 제 1 재배열 배선을 전기적으로 접속하는 단계를 포함하는 방법이 제공되어 있다.
상술한 본 발명에 따르면, 상기 반도체 소자를 둘러싸는 상기 수지층의 두께는 상기 반도체 소자의 두께와 거의 동일하기 때문에, 상기 수지층의 표면과 상기 반도체 소자의 회로 형성면은 실질적으로 동일한 평면에(실질적으로 동일한 레벨로) 배치한다. 따라서, 상기 반도체 소자 위에 상기 재배열 배선층을 용이하게 형성할 수 있다. 또한, 상기 재배열 배선층을 상기 수지층의 표면에 연장하기 때문에, 비어와 같은 도전성 접속부에 의해서 재배열 배선층 사이의 전기적인 접속을 용이하게 성취할 수 있다.
또한, 본 발명의 다른 형태에 따르면, 기판과, 상기 기판 위에 탑재된 반도체 소자와, 상기 반도체 소자의 주위에 설치되어 상기 반도체 소자의 상면과 실질적으로 동일한 레벨의 상면을 갖는 수지층을 포함하는 반도체 장치에 있어서, 상기 수지층은 반경화 상태로 가열될 때 수지가 연화되어 유동화하는 특성을 갖는 반경화성 수지이고, 반도체 소자의 측면과 밀착되어 그 사이에 갭이 형성되지 않는 반도체 장치가 제공된다.
또한, 본 발명의 다른 형태에 따르면, 반도체 장치의 제조 방법으로서, 반경화성 수지로 이루어진 반경화 상태의 수지층을 기판 위에 형성하여 반도체 소자를 상기 수지층 내에 배치하는 단계, 상기 반경화 상태의 수지층을 가열하여 유동화시키는 단계, 상기 반도체 소자와 수지층 사이의 갭에 상기 유동화된 수지층을 채움으로써 갭을 제거하는 단계, 수지층을 가열하여 완전히 경화시키는 단계를 포함하는 방법이 제공된다.
상술한 본 발명에 따르면, 상기 수지층의 재료로서 상기 반경화성 수지를 사 용함으로써, 상기 수지층과 상기 반도체 소자 사이의 갭을 연화하여 유동화된 수지층으로 채울 수 있다. 따라서, 상기 반도체 소자와 상기 수지층 사이에 갭이 없는 반도체 장치를 용이하게 제조할 수 있다.
또한, 본 발명의 다른 형태에 따르면, 반도체 장치의 제조 방법으로서, 기판 위에 개구를 갖는 수지층을 형성하고 반경화성 수지로 이루어진 접착제가 설치된 반도체 소자를 준비하는 단계와, 상기 개구 내에 상기 반도체 소자를 배치하는 단계와, 상기 반경화 상태의 접착제를 가열하여 유동화시키면서 접착제를 통해 기판에 반도체 소자를 가압하는 단계와, 상기 수지층의 상면이 놓인 면과 실질적으로 동일한 평면에 상기 반도체 소자의 상면이 놓인 위치에 상기 반도체 소자를 유지하면서 가열하여 상기 접착제를 경화시키는 단계를 포함하는 방법이 제공된다.
또한, 본 발명의 다른 형태에 따르면, 반도체 장치의 제조 방법으로서, 기판 위에 개구를 갖는 수지층을 형성하고 접착제가 설치된 반도체 소자를 준비하는 단계와, 본딩 기구의 바닥면에 의해서 상기 반도체 소자의 상면을 지지함으로써 상기 개구 내에 상기 반도체 소자를 배치하는 단계와, 상기 수지층의 상면과 상기 본딩 기구의 바닥면이 접촉되는 상태에서 상기 접착제를 경화하는 단계를 포함하는 방법이 제공된다.
상술한 본 발명에 따르면, 상기 반도체 소자와 상기 수지층 사이의 갭을 상기 접착제로 채울 수 있고, 상기 반도체 소자의 상면과 상기 수지층의 상면을 실질적으로 동일한 평면에 정확하게 설치할 수 있다. 또한, 적절한 양의 접착제를 도포하고 상기 반도체 소자에 의해서 가압함으로써 상기 갭을 상기 수지로 채운다. 따라서, 상기 접착제를 상기 기판과 밀착시킬 수 있고 상기 접착제가 습기가 부족하거나 기어올라가는(climbing up) 현상을 방지할 수 있다.
본 발명의 다른 목적이나 특성 및 이점은 첨부된 도면을 참조하여 이하 상세한 설명을 숙독하면 더 명백해질 것이다.
이하, 본 발명의 제 1 실시예를 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치(10)의 단면도이다. 반도체 장치(10)는 실리콘 웨이퍼와 같은 기판(11) 위에 복수의 반도체 칩(또는 반도체 소자)을 탑재하고 반도체 칩 위에 설치된 배선 위에 입출력 단자(18)(외부 접속 단자)를 형성한 구조를 갖는다.
기판(11)은 반도체 웨이퍼에 한정되지 않고, 반도체 칩의 방열을 촉진하기 위해서 방열판으로서 역할을 하는 양호한 열도전성 재료로 이루어진 기판을 사용할 수도 있다.
비록 기판(11) 위에 탑재될 반도체 칩이 도 1에 나타낸 예에서는 논리 칩(12)과 메모리 칩(13)을 포함한 것이지만, 각종 기능을 갖는 임의의 수의 반도체 칩을 기판(11) 위에 탑재할 수 있다. 그러나, 탑재될 반도체 칩은 50㎛ 이하의 두께를 갖는 박형의 반도체 칩인 것이 바람직하다.
논리 칩(12) 및 메모리 칩(13)(이하, 간략히 반도체 칩(12 및 13)이라 할 수도 있음)은 수지층(14) 내에 배치된 상태로 접착제층(15)을 통해서 기판(11) 위에 탑재된다. 여기서, 본 실시예에서 논리 칩(12)과 메모리 칩(13)은 수지층(14)을 형성한 후에, 수지층(14)에 형성된 개구 내에 배치함으로써 수지층(14) 위에 탑재 한다.
즉, 먼저 기판(11) 위에 접착제층(15)을 형성하고, 그 후 접착제층(15) 위에 수지층(14)을 형성한다. 이 수지층(14)은 탑재될 반도체 칩(12 및 13)의 두께와 동일한 두께를 갖도록 형성된다. 수지층(14)이 감광성 수지로 이루어지고, 포토 에칭 기술을 사용하여 반도체 칩(12 및 13)을 수용하기 위한 개구(14a)가 형성된다. 개구(14a)는 수지층(14)을 관통하는 깊이를 갖고, 개구(14a)의 바닥에 접착제층(15)의 표면이 노출된다. 또한, 개구(14a) 각각은 반도체 칩(12 및 13)의 각각과 정확하게 맞물리는 크기로 형성된다.
이렇게 하여 형성된 수지층(14)의 개구(14a) 내에 회로 형성면을 위로 향하도록 반도체 칩(12 및 13)을 배열한다. 개구(14a) 내에 반도체 칩(12 및 13)을 배치한 후에, 반도체 칩(12 및 13)의 배면을 접착제층(15)에 본딩하여 반도체 칩(12 및 13)을 개구(14a) 내에 고정시킨다. 이 상태에서, 반도체 칩(12 및 13)의 회로 형성면은 수지층(14)의 표면과 정렬된 상태에 있게 된다. 즉, 반도체 칩(12 및 13)의 회로 형성면과 수지층(14)의 표면이 평탄화된다.
본 실시예에서, 각 반도체 칩(12 및 13)의 두께는 50㎛ 이하로 설정된다. 반도체 칩의 두께는 통상 10% 정도의 허용 오차를 포함하고 있지만, 50㎛의 10%는 단지 5㎛이기 때문에 이 정도의 고저차(즉, 평탄도)이면, 다음 공정에서의 재배열 배선층의 형성에 영향을 끼치지 않는다. 따라서 본 발명에서는 탑재될 반도체 칩을 박형화하는 것이 중요하다.
반도체 칩(12 및 13)을 탑재한 후, 평탄화된 회로 형성면과 수지층(14)의 표 면 위에 폴리이미드나 에폭시와 같은 유기 절연층(16)을 형성하고, 그 위에 재배열 배선층(17)을 형성한다. 재배열 배선층(17)은 도전층과 절연층을 교대로 적층하여 도전층 사이를 비어 등으로 전기적으로 접속하여 형성되고, 이 분야에서 주지의 기술에 의해 형성되기 때문에 그 설명은 생략한다.
따라서, 재배열 배선층(17)에 의해 논리 칩(12)과 메모리 칩을 접속하여, 예를 들면, 논리 칩(12)이 메모리 칩(13)의 데이터를 사용하여 연산을 하고 그 결과를 메모리 칩(13)에 저장하게 하는 하나의 기능을 완수하는 반도체 장치를 구성할 수 있다. 재배열 배선층(17)의 표면 위에 외부 접속용 단자로서 입출력 단자(18)를 형성한 후에, 도 1에 나타낸 반도체 장치가 완성된다.
본 실시예에 따른 반도체 장치(10)에서, 박형 반도체 칩을 반도체 칩의 두께와 동일한 두께를 갖는 수지층(14) 내에 배치하기 때문에, 회로 형성면 및 수지층의 표면의 평탄화 공정을 별도로 수행할 필요가 없어, 수지층(14)의 개구(14a) 내에 반도체 칩(12 및 13)을 배치하는 것만으로 재배열 배선층(17)의 형성에 요구되는 평탄도를 얻을 수 있다.
또한, 수지층(14)을 포토 에칭에 의해 가공하여 개구(14a)를 형성하기 때문에 개구(14a)의 위치 및 치수를 고정밀도로 제어할 수 있다. 따라서, 반도체 칩(12 및 13)을 정밀도 좋게 위치 결정할 수 있다. 또한, 수지층(14)은 반도체 칩(12, 13)을 탑재하기 전에 형성되기 때문에, 수지의 경화시의 수축에 의해 반도체 칩(12 및 13)의 탑재 후 위치가 이동되지 않는다.
본 실시예에 따른 반도체 장치(10)의 기판(11)으로서 실리콘 웨이퍼를 사용 하여 복수의 반도체 장치(10)를 실리콘 웨이퍼 위에 형성하는 경우, 반도체 장치(10)를 실리콘 웨이퍼 위에 형성한 후에 실리콘 웨이퍼를 다이싱에 의해 절단하여 반도체 장치(10)를 개편화 한다. 이 경우, 실리콘 웨이퍼의 배면에 다이싱 테이프를 붙이고 실리콘 웨이퍼의 정면 측으로부터 다이싱을 행한다.
따라서, 본 실시예에서는 다이싱 톱으로 실리콘 웨이퍼만을 절단하면 좋도록 접착제층(15)으로부터 수지층(14)으로 상측 부분에서의 다이싱 라인에 상당하는 부분, 즉 다이싱 톱이 통과하는 부분을 형성하지 않거나 미리 제거하여 둔다. 또, 접착제층(15) 위에 순차 적층하여 형성하는 수지층(14), 유기 절연층(16), 재배열 배선층(17)의 각 층의 단부가 직하의 층의 단부보다 내측에 위치하도록 하여(도 1의 반도체 장치(10)의 좌우의 면이 계단형으로 내측으로 들어가 있음), 이들 층이 다이싱 톱에 접촉하지 않도록 하고 있다. 이에 의해 효율적인 다이싱을 행할 수 있다.
도 2는 도 1에 나타낸 반도체 장치(10)를 변형한 반도체 장치(20)의 단면도이다. 반도체 장치(20)가 반도체 장치(10)와 유사한 구성을 갖고 있지만, 기판(11) 및 접착제층(15)이 제거되어 있고, 입출력 단자(18) 위에 외부 접속용 단자로서 땜납 볼(21)이 형성되어 있다.
기판(11)을 제거하는 경우에, 연마에 의해 얇게 하고 에칭 등에 의해 기판(11)과 접착제층(15)을 녹임으로써 효율적으로 기판(11)을 제거할 수 있다. 또, 기판(11)을 제거한 후에 방열판을 반도체 칩(12 및 13)의 배면에 설치할 수도 있다.
도 3은 도 1에 나타낸 반도체 장치(10)를 변형한 반도체 장치(30)의 단면도이다. 반도체 장치(30)는 반도체 장치(10)와 유사한 구성을 갖고 있지만, 기판(11) 대신에 반도체 칩(LSI)(31)이 사용되고 있다.
즉, LSI(31) 위에 절연층(32)을 형성하고 절연층(32) 위에 접착제층(15)을 형성한다. 그 후는 상술한 반도체 장치(10)와 같은 방식으로 형성한다. 또, 반도체 칩(12 및 13)의 회로 형성면 위의 전극과 LSI(31)의 전극은 수지층(14) 및 접착제층(15)을 관통하여 형성된 비어(33)에 의해 서로 전기적으로 접속된다.
반도체 장치(30)에 따르면, 복수의 반도체 칩을 보다 고밀도로 반도체 장치에 탑재할 수 있어 보다 고기능의 반도체 장치를 달성할 수 있다.
상술한 실시예에서, 반도체 칩들 간의 간격이 넓은 경우는 반도체 칩(12, 13)들 간의 수지층(14)의 길이가 길어진다. 이러한 경우, 수지층과 반도체 칩 및 기판(11) 사이의 열팽창율의 차에 기인하여 반도체 장치 내에 응력이 발생하는 경향이 있다. 이 때, 이러한 경우에 반도체 칩 사이의 넓은 공간에 더미 칩(35)을 배열함으로써 수지층(14)의 길이를 짧게 하여 응력의 완화를 도모할 수 있다(도 4 참조).
또, 도 5에 나타낸 바와 같이, 더미 칩 내에 배선을 설치함으로써 재배열 배선층(17)의 배선 구조를 간략화할 수 있다. 도 5에 나타낸 예에서는 서로 교차하는 인접 배선(36A 및 36B)이 더미 칩(35) 내의 배선(35a)에 의해 서로 교차하고 있다.
본 발명에서는, 커패시터나 인덕터와 같은 수동 소자를 재배열 배선층(17) 내에 형성할 수도 있다. 도 6은 재배열 배선층(17) 내에 커패시터를 형성한 예를 나타낸 단면도이다. 도 7의 (a)는 재배열 배선층(17) 내에 인덕터를 형성한 예를 나타낸 단면도이고, 도 7의 (b)는 인덕터의 평면을 나타낸 도면이다.
도 6에 나타낸 바와 같이, 커패시터(37)는 재배열 배선층(17) 내의 도전층 사이에 유전체층(38)을 설치함으로써 형성될 수 있다. 또한, 도 7의 (b)에 나타낸 바와 같이, 인덕터(39)는 재배열 배선층(17) 내의 도전층을 나선형으로 함으로써 형성될 수 있다. 따라서, 재배열 배선층(17) 내에 커패시터 및 인덕터를 설치함으로써 반도체 장치 내부에 들어오는 잡음을 억제할 수 있다.
또한, 본 발명에서는, 도 8에 나타낸 바와 같이, 커패시터(27)를 수지층(14) 내에 설치할 수 있다. 이 경우, 수지층(14) 내에 형성된 개구에 유전성 부재(38)를 충전하고, 재배열 배선층(17)의 양측에 도전층(40)을 형성한다.
또한, 도 9에 나타낸 바와 같이, 기판(11)과 반도체 칩(12 및 13) 사이에 커패시터를 형성할 수 있다. 이 경우에, 기판(11) 위에 절연층(11A)을 우선 형성하고, 커패시터(27)를 형성하는 위치에서 절연층(11A) 위에 도전층(41)을 형성한다. 그 다음, 도전층(41) 위에 유전체층(42)을 형성하고, 도전층(41)과 유전체층(42)을 절연층(43) 내에 매립한다. 다음에, 도전층(44)을 유전체층(42) 위에 형성하고, 도전층(44)을 절연층(45) 내에 매립한다. 이에 의해서, 유전체층(42)은 도전층(41)과 도전층(44) 사이에 개재되어 커패시터(27)가 형성된다. 그 후, 절연층(45) 위에 접착제층(15)을 형성하고, 상술한 반도체 장치(10)와 같은 방식으로 반도체 칩(12 및 13)을 탑재하여 재배열 배선층(17)을 형성한다.
이하, 반도체 칩(12 및 13)의 탑재 공정에 대해서 도 10을 참조하여 상세하게 설명한다. 도 10은 반도체 칩(12 및 13)의 탑재 공정을 나타내는 설명도이다.
우선, 실리콘 웨이퍼와 같은 기판(11) 위에 접착제층(15)을 형성한다. 접착제층(15)은 표면에 접착성을 갖는 수지로 형성된다. 다음에, 접착제층(15) 위에 수지층(14)을 형성한다. 수지층(14)은 감광성 수지로 이루어지고, 접착제층(15)의 거의 전체 면에 걸쳐서 형성된다. 그러나, 상술한 바와 같이, 수지층(14)은 그 단부가 그 아래에 위치한 접착제층의 단부보다 내측에 위치하도록 형성된다. 또한 수지층의 두께는 반도체 칩의 두께와 거의 동일한 두께로 설정된다.
그후, 수지층(14)을 포토 에칭에 의해서 수지층(14)에 개구(14a)를 형성한다. 그 다음, 개구(14a) 내에 반도체 칩(12 및 13)을 배열한다. 이에 의해 반도체 칩(12 및 13)의 회로 형성면과 수지층(14)의 표면이 거의 동일 평면인 상태에서 반도체 칩(12 및 13)이 기판(11)에 탑재된다.
여기서, 반도체 칩(12)과 반도체 칩(13)의 두께의 차가 큰 경우에는, 우선 두께의 차에 상당하는 두께를 갖는 수지층(14A)을 기판(11) 위에 형성하고, 그 다음 그 위에 접착제층(15A)을 도포한다. 그 후, 접착제층(15A) 위에 수지층(14B)을 더 형성한다. 그후, 보다 두꺼운 두께를 갖는 반도체 칩이 배열된 개구(14a)를 기판(11)이 노출하도록 형성한다. 또한, 보다 두꺼운 두께를 갖는 반도체 칩이 배열된 개구(14a) 내에 접착제층(15B)을 형성한다. 이에 의해, 회로 형성면이 실질적으로 동일한 레벨에 있도록 기판(11) 위에 상이한 두께를 갖는 반도체 칩을 탑재할 수 있다.
본 실시예에서는, 수지층(14)의 개구(14a) 내에 충분한 정확도를 갖고 반도체 칩(12 및 13)을 배치시킬 필요가 있다. 도 12에 나타낸 바와 같이, 이러한 위치 결정을 용이하게 하기 위해서는 기판(11) 위에 반도체 칩을 위치 결정하는 정렬 패턴(50)을 형성하는 것이 바람직하다.
정렬 패턴(50)은 실리콘과의 접착성이 좋은 티타늄(Ti)이나 크롬(Cr)을 스퍼터법에 의해 기판(11) 위에 퇴적시켜서 형성할 수 있다. 수지층(14)의 개구(14a)의 위치는 정렬 패턴(50)을 기준으로 결정된다. 그 후, 반도체 칩(12 및 13)을 기판(11)에 탑재하는 경우에 정렬 패턴(50)을 화상 인식하여 개구(14a)의 위치를 정확하게 검출하고 그 검출 위치에 반도체 칩(12 및 13)을 위치시킨다.
또, 도 13에 나타낸 바와 같이, 반도체 칩의 위치 결정용 정렬 패턴 이외에 다이싱용의 정렬 패턴(51)을 형성하는 것이 바람직하다. 즉, 정렬 패턴(50)과 동일한 방법에 의해 다이싱 라인을 따라 정렬 패턴(51)을 형성하고, 다이싱을 행할 때에 정렬 패턴(51)의 화상을 인식하여 다이싱 라인을 결정한다. 또한, 기판(11) 위에 형성되는 수지층(14)이나 재배열 배선층(17)을 포함하는 각 층의 위치 결정 및 공정을 정렬 패턴(51)을 기준으로 행할 수 있다.
이하, 본 발명의 제 2 실시예에 대해서 도 14를 참조하면서 설명한다. 도 14는 본 발명의 제 2 실시예에 따른 반도체 장치(60)의 단면도이다. 도 14에 나타낸 반도체 장치(60)는 복수의 반도체 칩을 적층하여 탑재한 소위 적층형 반도체 장치이다.
먼저, 실리콘 웨이퍼와 같은 기판(11) 위에 수지층(61A)을 형성하고 수지층(61A)에 개구를 형성한다. 수지층(61A)은 상술한 제 1 실시예에서의 수지층(14)과 동일한 재료로 형성되고, 개구도 상술한 개구(14a)와 동일한 방법으로 형성한다. 개구를 형성한 후에, 그 개구 내에 절연 접착제층(62A)을 형성하고 반도체 칩(63A)을 그 개구 내에 배열한다.
이 상태에서, 반도체 칩(63A)은 절연 접착제층(62A)에 의해 고정되고, 반도체 칩(63A)의 회로 형성면은 수지층(61A)의 표면과 정렬된다. 상술한 제 1 실시예와 마찬가지로, 반도체 칩(63A)의 두께는 50㎛인 것이 바람직하다. 다음에, 반도체 칩의 회로 형성면과 수지층(61A)의 표면에 유기 절연막(층)(64A)을 형성하고, 이 유기 절연층(64A) 위에 도전층(65A)을 형성한다. 도전층(65A)은 재배열 배선층으로서 기능을 하고 반도체 칩(63A)의 전극을 반도체 칩(63A)의 외측으로 인출하도록 형성된다.
다음에, 도전층(65A) 및 수지층(61A) 위에 수지층(61B)을 형성한다. 수지층(61B)도 상술한 수지층(14)과 동일한 재료로 형성하고 마찬가지로 개구를 형성한다. 반도체 칩(63A) 위의 도전층(65A)은 그 개구 내에서 노출되므로, 그 개구 내에 절연 접착제층(62B)을 형성한다. 다음에 수지층(61B)의 개구 내에 반도체 칩(63B)을 배열한다. 반도체 칩(63B)은 절연 접착제층(62B)에 의해 고정되고 반도체 칩(63B)과 수지층(61B)의 표면은 거의 일치한 상태로 된다.
다음에, 반도체 칩의 회로 형성면 및 수지층(61B)의 표면에 유기 절연층(64B)을 형성하고, 이 유기 절연층(64B) 위에 도전층(65B)을 형성한다. 도전층(65B)은 재배열 배선층으로서 기능을 하고 반도체 칩(63B)의 전극을 반도체 칩(63B)의 외측으로 인출하도록 형성된다. 또, 수지층(61B)에 관통홀을 형성하여, 도전층(65B)을 형성할 때에 관통홀 내에 도전층을 형성하여(소위 비어의 형성), 도전층(65B)을 도전층(65A)에 전기적으로 접속한다.
상술한 방법과 마찬가지로, 수지층(61C) 및 절연 접착제층(62C)을 형성하고, 개구에 반도체 칩(63C)을 배열하고, 반도체 칩(63C) 위에 유기 절연층(64C) 및 도전층(65C)을 형성한다. 도전층(65C)은 도전층(65B)의 소정의 부분에 전기적으로 접속된다.
또한, 동일한 방법으로 수지층(61D)을 형성하고, 개구 내에 절연 접착제층(62D)을 형성하고 나서 반도체 칩(63D)을 적층 상태로 탑재한다. 여기서, 도 14에 나타낸 예에서는, 반도체 칩(63A, 63B, 63C)은 같은 크기이고, 반도체 칩(63D)은 반도체 칩(63A, 63B, 63C)보다 소형이다. 각 반도체 칩(63A ~ 63D)의 두께는 50㎛ 이하인 것이 바람직하다.
반도체 칩(63D) 위에 유기 절연층(64D) 및 도전층(65D)을 형성한다. 도전층(65D) 위에는 외부 접속용 단자로서 입출력 단자를 형성한다. 입출력 단자 위에 땜납 볼과 같은 범프를 형성할 수도 있고, 또는 와이어를 본딩하여 외부 회로와 입출력 단자를 접속할 수 있다.
상술한 구성을 갖는 반도체 장치(60)에서는, 유기 절연층(64A ~ 64D), 도전층(65A ~ 65D), 절연 접착제층(62A ~ 62D)을 개재하여 반도체 칩(63A ~ 63D)을 적층한다. 이러한 구조에서는, 금속 필러(pillar)와 같은 기둥 모양 도전부재를 반도체 칩 사이에 형성할 필요가 없어, 반도체 칩 사이의 거리를 짧게 할 수 있다. 따라서 두께를 저감시킨 적층형 반도체 장치를 용이하게 형성할 수 있다. 또한, 반도체 칩 위의 전극을 도전층(65A ~ 65D)에 의해 반도체 칩을 외측으로 인출하여 비어를 통해서 도전층을 전기적으로 접속하기 때문에, 전극이 배열된 영역 위에도 반도체 칩을 적층할 수 있다. 즉, 같은 크기의 반도체 칩을 적층할 수 있다.
도 14에 나타낸 예에서는, 같은 크기의 반도체 칩(63A, 63B, 63C)과 그보다 작은 크기의 반도체 칩(63D)을 적층하고 있지만, 적층될 반도체 칩의 수는 이에 한정하지 않고 임의의 수의 반도체 칩을 적층할 수 있다. 또한, 반도체 칩의 크기를 특별히 한정하는 것이 아니며, 같은 크기이어도 다른 크기이어도 반도체 칩을 적층할 수 있다.
도 15는 도 14에 나타낸 반도체 장치(60)를 변형한 반도체 장치(70)의 단면도이다. 도 15에서 도 14에 나타낸 부분과 동일한 부분에는 동일한 참조 번호를 부여하고 그 설명은 생략한다. 도 15에 나타낸 반도체 장치(70)는 기본적으로 반도체 장치(60)와 같은 구성이지만 기판(11)이 반도체 칩(71)으로 치환되어 있다.
즉, 반도체 칩(71) 위에 유기 절연막(층)(72)을 형성하고 그 유기 절연층(72) 위에 상측 수지층(61A)을 형성하여 반도체 칩(63A)을 적층한다. 반도체 칩(71)은 반도체 칩(63A)보다 크기가 크고, 반도체 칩(63D)은 반도체 칩(71)의 전극 배열 영역의 내측에 배치된다. 다음에, 반도체 칩(63A) 위에 형성된 도전층(65A)과 반도체 칩(71) 위의 전극은, 수지층(61A)과, 유기 절연층(72)을 통하여 연장된 비어에 의해서 전기적으로 접속된다.
상술한 바와 같이, 도 15에 나타낸 반도체 장치(70)에 따르면, 반도체 장치)(60)보다 한층 더 고밀도로 반도체 칩을 탑재할 수 있다.
도 16은 도 14에 나타낸 반도체 장치(60)를 달리 변형한 반도체 장치(75)의 단면도이다. 도 16에서 반도체 장치(75)는 기본적으로 반도체 장치(60)와 같은 구성이지만, 반도체 칩(63B)이 페이스다운 상태로 반도체 칩(63A)에 접속되는 점이 다르다. 반도체 장치(75)에 따르면, 재배열 배선층의 한 층의 형성을 생략할 수 있어 또한 동일한 크기의 칩을 더 탑재할 수 있다.
이하, 도 17을 참조하여, 본 발명의 제 3 실시예에 따른 반도체 장치에 대하여 설명한다. 도 17은 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도이다. 도 17에 나타낸 반도체 장치(80)는 복수의 반도체 칩이 적층된 상태로 탑재되는 소위 적층형 반도체 장치이고, 하부 스테이지의 반도체 칩(81A, 81B)이 나란히 기판(11) 상에 탑재되고, 상부 스테이지의 반도체 칩(82)이 반도체 칩(81A, 81B) 상에 적층된다.
즉, 반도체 장치에서는, 도 10에 나타낸 반도체 장치와 마찬가지로, 반도체 칩(81A, 81B)이 접착제층(15)을 통하여 기판(11) 상에 탑재되고, 반도체 칩(81A, 81B) 주위에 페놀 노볼락계 수지층(14)이 설치된다. 페놀 노볼락계 절연막(유기 절연층)(83)이 반도체 칩(81A, 81B)의 회로 형성면과 수지층(14)의 상면 상에 설치된다. 반도체 칩(81A, 81B)의 전극에 접속된 패턴 배선을 형성하는 도전층(84)이 유기 절연층(83) 상에 형성된다.
반도체 칩(82)은 접착제층(85)을 통하여 도전층 및 유기 절연층 상에 탑재되고, 반도체 칩(82) 주위에 페놀 노볼락계 수지층(86)이 설치된다. 그 후, 페놀 노 볼락계 유기 절연층(87)이 반도체 칩(82)의 회로 형성면과 수지층(86)의 상면 상에 설치되고, 유기 절연층(87) 상에 재배열 배선층(17)이 형성된다. 재배열 배선층(17) 및 도전층(84)은 수지층(86)을 통하여 연장되는 비어(88)에 의해 전기적으로 접속된다. 또한, 볼 그리드 어레이(BGA)형 반도체 장치를 형성하기 위해서 도 2에 나타낸 바와 같이 재배열 배선층(17) 상에 형성된 입출력 단자(18) 상에 땜납 볼을 형성할 수도 있다. 본 실시예에서는 페놀 노볼락계 수지 및 유기 절연층을 사용했지만, 본 발명은 페놀 노볼락계 재료의 사용에 한정되지 않고, 예를 들면 에폭시 또는 폴리이미드계 재료를 사용할 수도 있다.
상술한 제 1 내지 제 3 실시예 중의 하나에 따른 반도체 장치는 패키지로 통합하기 위해서 반도체 칩으로서 간주될 수 있다. 도 18은 도 1에 나타낸 반도체 장치(10)와 유사한 구성을 패키지로 통합하여 형성되는 반도체 장치(90)의 단면도이다.
도 18에서는, 반도체 장치(110)의 입출력 단자(18)가 반도체 장치(110)의 상면 주위에 배열된다. 반도체 장치(110)는 접착제층(15)을 통하여 기판(91) 상에 탑재되고, 반도체 장치(110)의 입력 단자(18) 및 기판(91)의 단자(도시하지 않음)가 본딩 와이어(92)에 의해 서로 전기적으로 접속된다. 반도체 장치(110) 및 본딩 와이어(92)는 밀봉 수지(93)에 의해 기판(91) 상에 캡슐화된다. 외부 접속 단자로서의 땜납 볼(94)이 기판(91)의 배면 상에 설치된다.
상술한 제 1 내지 제 3 실시예에서는, 반도체 칩의 회로 형성면 상에 형성된 절연층이 유기 절연막(16, 64A∼64D, 72, 83, 87)이다. 무기 절연막 대신에 유기 절연막을 사용하는 이점은 다음과 같다.
1) 유기 절연층의 표면이 쉽게 평탄하게 된다.
무기 절연층을 회로 형성면 상에 형성한 경우, 막의 등방성 성장을 제공하는 증착법으로 무기 절연층을 형성하기 때문에, 회로 형성면 상의 패턴 배선의 존재로 인한 불균일이 무기 절연층의 표면에 반영된다. 따라서, 무기 절연층을 사용할 때에는 평탄면을 얻는 것이 어렵다. 한편, 유기 절연층은 회로 형성면 상의 재료의 성장에 의해 형성되지 않으므로 평탄면을 갖는 유기 절연층을 형성하는 것이 용이하다.
2) 공정수가 감소될 수 있다.
무기 절연막의 형성은 패터닝용 에칭 공정을 필요로 한다. 이러한 에칭 공정은 감광성 유기 절연막을 사용하는 포토리소그래피에 의한 패터닝에 의해 생략될 수 있다.
3) 유기 절연막은 응력 완화의 기능을 갖는다.
무기 절연막은 일반적으로 부서지기 쉽기 때문에, 무기 절연막을 사용하여 적층형 반도체 장치를 형성할 때에는, 응력 완화 효과를 기대할 수 없다. 한편, 유기 절연막은 일반적으로 어느 정도의 가요성을 가지므로, 반도체 칩 간에 유기 절연막을 샌드위치한 상태에서 응력 완화 효과를 제공한다.
이하, 반도체 칩을 둘러싸는 수지층의 높이와 실질적으로 동일한 반도체 칩의 높이를 설정하는 구체적인 방법을 설명한다.
이하, 본 발명의 제 4 실시예에 대하여 도 19의 (a) 및 (b)를 참조하여 상세 하게 설명한다.
도 19의 (a) 및 (b)는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 공정을 설명하기 위한 도면이다. 도 19의 (a)는 수지층과 반도체 소자 사이에 갭을 형성하는 제조 공정의 도중을 나타낸 단면도이다. 도 19의 (b)는 수지층을 유동화하여 갭을 채운 상태에 있는 반도체 장치의 단면도이다.
도 19의 (b)에 나타낸 바와 같이, 본 발명의 제 4 실시예에 따른 반도체 장치는 기판(101) 위에 반도체 소자(102)를 탑재한 구성을 갖는다. 반도체 소자(102)는 접착제(103)에 의해 기판(101)에 고정된다. 반도체 소자(102) 주위에 수지층(104)을 형성한다. 반도체 소자(102)의 측면을 수지층(104)과 밀착시킴으로써 그 사이에 갭이 형성되지 않는다.
도 19의 (a)에 나타낸 바와 같이, 수지층(104)을 형성하고 기판(101) 위에 반도체 소자(102)를 탑재한 상태에서는, 반도체 소자(102)의 측면(102a)과 수지층(104) 사이에 갭이 형성된다. 본 실시예에서는 이 갭을 채우기 위해서, 수지층(104)을 형성하는 수지로서 소위 B 스테이지 수지를 사용한다. B 스테이지 수지는 일반적으로 에폭시 수지이고 액화된 수지로부터 완전히 경화되는 상태로 진행하는 도중에 수지의 경화를 멈출 수 있다. B 스테이지 수지는 반경화성 수지라 하고 도중에 멈춘 경화를 반경화 상태라 한다. 반경화 상태에 있는 경화율은 약 50%이다.
B 스테이지 수지가 반경화 상태에 있는 고체 상태이지만, 가열하면 연화하여 유동성이 나타난다. 즉, B 스테이지 수지는 반경화 상태에서 가열하면 수지가 연 화하여 유동성이 증가하는 특성을 갖는다. 또한, B 스테이지 수지는 반경화 상태에서 가열하면 유동성이 증가하고 더욱 가열하여 완전히 경화시킬 수 있다.
본 실시예에서는 상술한 B 스테이지 수지를 수지층(104)을 형성하는 재료로 사용하고 있다. 반경화 상태의 수지층(104)을 기판(101) 위에 형성하고, 반도체 소자(102)를 기판(101) 위에 탑재한 상태(도 19의 (a)에 나타낸 상태)에서, 도 19의 (b)에 나타낸 바와 같이 수지층(104)을 가열하여 유동시킴으로써 반도체 소자(102)의 측면(102a)과 수지층(104) 사이의 갭에 수지층(104)이 흘러 들어가 갭이 충전된다. 그 후, 더욱 수지층(104)을 가열함으로써 수지층(104)을 완전히 경화시킨다. 따라서, 수지층(104)은 반도체 소자(102)의 측면과 밀착하여 반도체 소자(102)를 측면으로부터 지지하여 반도체 소자(102)의 고정을 보다 확실하게 할 수 있다.
여기서, 수지층(104)은 도 20의 (a) 및 (b)에 나타낸 바와 같이 수지층(104)을 기판(101) 위에 탑재한 후에 반경화 상태로 형성하거나, 또는 도 21에 나타낸 바와 같이 반경화 상태로 형성된 수지층(104)을 기판(101) 위에 미리 형성해 두고, 도 21의 (a) 및 (b)에 나타낸 바와 같이 개구(104a) 내에 반도체 소자(102)를 배치하여 기판(101) 위에 반도체 소자(102)를 탑재할 수도 있다. 또한, 반경화 상태의 수지층(104)을 주지의 인쇄법을 사용하여 기판(101)에 전사할 수도 있다.
반경화 상태의 수지층(104)의 유동성이 가열에 의해서 증가해도 액체와 같이 자유롭게 움직일 수는 없다. 따라서, 갭의 폭(G)이 반도체 소자(102)의 두께(칩 두께 Tc)보다 커지면, 수지층(104)이 유동화되어도 갭을 완전히 채울 수 없게 된 다. 반경화 상태의 수지층(104)을 유동화하여 반도체 소자(102) 사이의 갭을 완전히 제거하기 위해서는, 도 22에 나타낸 바와 같이, 반도체 소자(102)의 두께(칩 두께 Tc)가 갭 폭(G)보다 크게 하는 것, 즉 Tc > G 으로 하는 것이 바람직하다.
수지층(104)을 형성하는 B 스테이지 수지로서는, 반경화 상태에서 유동성이 나타나는 온도(연화점)가 60℃ 이상인 것이 바람직하다. 이는 연화점이 60℃보다 낮으면 실온 또는 제조 공정 중의 온도에서 수지층(104)이 유동될 가능성이 있기 때문이다.
반도체 소자(102)를 고정하기 위해 기판 사이에 설치되는 접착제(103)의 두께를 고려하고, 또한 완전히 경화된 후의 수지층(104)의 높이와 반도체 소자(102)의 높이를 거의 같은 높이로 하기 위해서, 반경화 상태의 수지층(104)의 두께는 반도체 소자(102)의 두께 보다 5㎛ ~ 20㎛ 더 두꺼운 것이 바람직하다.
상술한 실시예에서는 수지층으로서 B 스테이지 에폭시 수지를 사용했지만, 마찬가지의 특성을 나타내는 수지라면 예를 들면 노볼락이나 페놀 수지 등도 사용할 수 있다.
이하, 본 발명의 제 5 실시예에 따른 반도체 장치를 도 23의 (a) 내지 (d)를 참조하면서 상세하게 설명한다. 도 23의 (a) 내지 (d)는 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 공정을 설명하기 위한 단면도이다. 본 발명의 제 5 실시예에 따른 반도체 장치에서는, 수지층(104)의 상면(104b)과 반도체 소자(102)의 상면(102b)이 실질적으로 동일한 평면에 놓인다.
먼저, 상술한 제 4 실시예와 마찬가지로, 기판(101) 위에 반경화 상태의 수 지층(104)을 형성하고, 기판(101) 위에 반도체 소자(102)를 탑재한다. 여기서, 반경화 상태의 수지층(104)에는 후공정에서 사용하는 비어홀과 같은 관통홀(104c)이 형성되어 있다. 다음에, 도 23의 (a)에 나타낸 바와 같이, 수지층(104)과 반도체 소자(102) 위에 감광성 필름(105)을 도포한다. 본 실시예에서는 수지층(104)에 관통홀(104c)를 형성하기 위해, 관통홀(104c)이 형성된 부분에서는 수지층(104)이 유동되지 않는 것이 바람직하다. 따라서, 도 23의 (b)에 나타낸 바와 같이, 관통홀(104c)을 덮고 있는 감광성 필름(105)의 부분을 광에 노출시켜 제거한다. 즉, 수지층(104)의 유동화되지 않는 부분은 감광성 필름(105)에 의해 덮이지 않게 된다.
다음에, 도 23의 (c)에 나타낸 바와 같이, 반경화 상태의 수지층(104)을 가열하여 유동화시킨다. 따라서, 감광성 필름(105)에 의해 덮여 있는 갭은 유동화된 수지층(104)에 의해서 채워져서 갭이 제거된다. 한편, 감광성 필름(105)에 의해 덮여있지 않은 관통홀(104c)의 부분에서는 수지층(104)이 거의 유동하지 않아, 도 14에 나타낸 도전층(65B, 65C)을 접속하는 관통홀 등의 관통홀(104c)이 막히지 않는다. 즉, 수지층(104)을 테이프나 필름으로 덮음으로써 수지층(104)의 유동화를 촉진할 수 있다.
그 후, 도 23의 (d)에 나타낸 바와 같이, 수지층(104)을 완전히 경화시킨 후 감광성 필름(105)을 박리하여 제거한다. 이 상태에서는 반도체 소자(102)와 수지층(104) 사이의 갭이 없으며, 또한 반도체 소자(102)의 상면(102b)과 수지층(104)의 상면(104b)은 동일 평면 상에 놓이게 된다. 또한 수지층(104)에는 반경화 상태 에서 형성된 관통홀(104c)이 그 대로 남아 있다.
또한, 감광성 필름(105)에 의해서 덮여있지 않은 부분에 수지층(104)이 유동되지 않는 것은 실험을 통해서 명백하게 된 것으로, 그 상세한 이유에 대해서는 밝혀지지 않았다. 그러나, 이 현상은 충분히 재현성이 있고, 아무런 문제없이 실질적으로 실시할 수 있다.
또한, 상술한 실시예에서 수지층이 유동화될 필요가 없는 부분에 대응하는 위치(관통홀(104c))에 개구를 설치하기 위해 감광성 필름(105)을 사용했지만, 이럴 필요가 없는 경우에는 감광성 필름 이외의 필름 또는 테이프를 사용할 수 있다. 예를 들면, 다이싱 테이프를 수지층(104)에 부착할 수도 있다.
이하, 본 발명의 제 6 실시예에 따른 반도체 장치를 도 24를 참조하여 설명한다. 도 24는 본 발명의 제 6 실시예에 따른 반도체 장치의 단면도이다.
본 발명의 제 6 실시예에 따른 반도체 장치는 복수의 반도체 소자(도 24에서는 2개의 반도체 소자(102A 및 102B)가 도시되어 있음)를 갖는 멀티 칩 모듈이다. 반도체 소자(102A 및 102B)의 각각은 회로 형성면을 위로 향하게 한 상태에서 접착제(103)에 의해 기판(101) 위에 탑재되어 있다.
반도체 소자(102A 및 102B)의 주위 및 이들 사이에는 수지층(104)이 설치되고, 수지층(104)의 상면과 각 반도체 소자(102A 및 102B)의 상면(회로 형성면)은 거의 동일 평면에 놓이게 된다. 수지층(104)은 상술한 제 3 실시예와 마찬가지의 재료로 형성되고, 각 반도체 소자(102A 및 102B)의 측면과 밀착되어 있다. 또한, 반도체 소자(102A 및 102B)의 회로 형성면과 수지층(104)의 상면에, 절연층 및 도 전층을 적층한 배선층(106)이 형성되고, 배선층(106)의 상면에 외부 접속 단자로서 땜납 볼(107)이 설치되어 있다. 각 반도체 소자(102A 및 102B)의 회로 형성면에 설치된 전극은 배선층(106) 내의 배선을 통하여 대응하는 땜납 볼(107)에 전기적으로 접속되어 있다. 또한, 배선층의 형성은 주지의 반도체 제조 기술을 사용함으로써 가능한 것을 알 수 있으며 그 설명은 생략한다.
반도체 소자(102A 및 102B)의 두께는 약 50㎛이고, 접착제(103)의 두께는 약 5㎛ 내지 약 20㎛이다. 따라서, 수지층(104)을 두께가 50㎛ + (5 ~ 20)㎛가 되도록 형성함으로써 반도체 소자(102A 및 102B)의 상면(회로 형성면)과 수지층(104)의 상면을 실질적으로 동일한 평면이 되게 할 수 있다. 접착제(103)의 두께는 반도체 소자의 두께에 의존하지 않기 때문에, 수지층(104)의 두께를 (반도체 소자의 두께) + (5 내지 20㎛)가 되도록 설정함으로써, 반도체 소자의 상면(회로 형성면)과 수지층(104)의 상면을 실질적으로 동일한 평면(실질적으로 동일한 레벨)에 놓을 수 있다.
또한, 상술한 실시예에서는 접착제(103)는 반도체 소자(102A 및 102B)의 배면을 고정하기 위한 것이고, 회로 형성면에 도포되는 것은 아니다. 이 때문에, 접착제(103)는 특별한 특성을 가질 필요가 없고, 수지층(104)과 동일한 재료로 이루어질 수 있다. 이 경우, 수지층(104)을 유동화하는 공정에서 접착제(103)도 유동시킬 수 있고, 접착제(103)와 수지층(104) 사이의 밀착성을 보다 향상시킬 수 있다.
이하, 본 발명의 제 7 실시예에 따른 반도체 장치를 도 25의 (a) 및 (b)를 참조하여 설명한다. 본 발명의 제 7 실시예에 따른 반도체 장치는 반도체 소자를 기판에 고정시키기 위한 접착제로서 상술한 제 5 실시예와 동일한 반경화 특성을 갖는 수지를 사용한다.
먼저, 도 25의 (a)에 나타낸 바와 같이, 기판(101) 위에 형성된 수지층(108)에 개구(108a)를 형성하고, 반도체 소자(102)를 개구(108a) 내에 배치한다. 상술한 실시예와는 달리, 수지층(108)은 완전히 경화된 상태이다. 반도체 소자(102)의 배면에 상술한 수지층(104)과 동일한 재료의 접착제(103A)가 미리 도포되어, 반경화 상태로 설치된다.
다음에, 도 25의 (b)에 나타낸 바와 같이 접착제(103A)를 가열하여 유동화시키면서 본딩 기구(110)를 하강시킨다. 이러한 환경 하에서, 접착제(103A)는 반도체 소자(102)에 의해 가압되고 유동되어 반도체 소자(102)와 수지층(108)의 측면(108b) 사이로 들어간다. 유동화된 수지층(108)은 기판(101)에 대한 접착성이 증가되기 때문에 반도체 소자(102)를 기판(101)에 접착할 수 있다. 다음에, 본딩 기구(110)의 하면이 수지층(108)의 상면(108c)에 접촉한 위치에서 본딩 기구(110)의 하강을 멈추고, 이 상태에서 접착제(103A)를 200℃ 이상으로 가열하여 거의 완전히(90% 이상) 경화시킨다.
이상의 방법에 따르면, 반도체 소자(102)와 수지층(108) 사이의 갭을 접착제(103A)에 의해 충전할 수 있고, 또한, 반도체 소자(102)의 상면과 수지층(108)의 상면(108C)을 실질적으로 동일한 평면에 정확하게 배치할 수 있다.
또한, 본딩 기구(110)의 하면이 수지층(108)의 상면과 밀착하여 수지층(108) 을 가압하고 있기 때문에 접착제(103A)의 경화시의 수축에 기인하여 반도체 소자(102)가 변형되는 것을 방지할 수 있다. 또한, 접착제 (103A)는 갭을 충전할 수 있는 양으로 도포되고, 반도체 소자(102)에 의한 가압력에 의해 갭을 충전하고 있기 때문에 접착제(103A)는 기판(101)과 완전히 밀착하여, 접착제에 의한 불충분한 습윤성이나 접착제에 의한 기어올라가는 현상이 방지될 수 있다.
이하, 도 25의 (a) 및 (b)에 나타낸 반도체 소자(102)에 접착제(103A)를 도포하여 접착제를 반경화 상태로 하는 공정에 대해서 도 26의 (a) 내지 (c)를 참조하여 설명한다.
먼저, 도 26의 (a)에 나타낸 바와 같이 웨이퍼(109) 위에 회로를 형성하여 웨이퍼(109) 위에 복수의 반도체 소자를 형성한다. 다음에, 도 26의 (b)에 나타낸 바와 같이, 웨이퍼(109)의 회로 형성면과는 반대측의 배면에 접착제(103A)를 도포하고, 100℃ 이하의 온도로 경화시켜 접착제(103A)를 반경화 상태로 한다. 접착제(103A)를 100℃ 이하의 온도로 경화시킴으로써 약 50㎛의 두께의 박형 웨이퍼를 사용한 반도체 소자에 대해서도 본 실시예에 따른 방법을 적용할 수 있다. 다음에, 도 26의 (c)에 나타낸 바와 같이, 웨이퍼(109)를 개편화하여, 접착제(103A)가 배면에 설치된 반도체 소자(102)로 분리한다. 이 상태는 도 25의 (a)에 나타낸 본딩 기구(110)에 의해 지지된 반도체 소자(102)에 상당한다.
또한, 상술한 바와 같이, 본딩 기구(110)의 하면을 수지층(108)의 상면(108C)에 접촉하면서 접착제를 경화시키는 방법은 반경화 상태의 접착제가 아닌 경우에도 적용할 수 있다. 즉, 반도체 소자(102)를 기판(101)에 고정시키기 위 한 접착제가 B 스테이지 수지가 아니라 통상의 접착제인 경우에도, 반도체 소자(102)의 상면과 수지층(108)의 상면(108c)을 실질적으로 동일한 평면에 정확하게 배치할 수 있는 효과를 얻을 수 있다.
먼저, 기판(101) 위에 형성된 수지층(108)에 개구(108a)를 형성하고, 반도체 소자(102)를 개구(108a) 내에 배열한다. 수지층(108)은 완전히 경화된 상태에 있다. 반도체 소자(102)의 배면에는 통상의 접착제(103B)가 미리 도포되어 있다. 다음에, 도 27의 (a)에 나타낸 바와 같이, 본딩 기구(110)를 하강시켜, 본딩 기구(110)의 하면이 수지층(108)의 상면(108c)에 접촉한 위치에서 본딩 기구(110)의 하강을 멈춘다. 이 상태에서 접착제(103B)를 가열하여 완전히 경화시킨다. 접착제(103B)가 경화된 후 본딩 기구(110)를 수지층(108)의 상면(108c)으로부터 분리하는 경우, 도 27의 (b)에 나타낸 바와 같이 수지층(108)의 상면(108c)과 반도체 소자(102)의 상면을 실질적으로 동일한 평면(실질적으로 동일한 레벨)에 배치할 수 있다.
본 발명은 특정 개시된 실시예에 한정되는 것은 아니며, 각종 변형 및 수정이 본 발명의 범주로부터 벗어나지 않고 이루어질 수 있다.
이상에서 설명한 바에 따르면, 본 발명은 재배열 배선을 형성하는 공정을 단순화시키기 위해서 반도체 칩을 옆으로 나란히 배열하는 경우 복수의 반도체 칩의 각각의 회로 형성면을 평탄한 레벨로 용이하게 배치시킬 수 있고, 동일한 크기를 갖는 반도체 칩을 그 사이에 형성된 박막 배선층과 용이하게 적층시킬 수 있고, 반 도체 칩의 측면과 수지층을 밀착시킨 반도체 장치 및 그 제조 방법을 제공하는 효과가 있다.

Claims (61)

  1. 기판 위에 접착제층을 통하여 평면적으로 배치된 복수의 반도체 소자와,
    상기 기판 위에 형성되고, 상기 반도체 소자의 두께와 실질적으로 동일한 두께를 갖고 상기 반도체 소자의 주위에 위치하는 수지층과,
    상기 수지층의 표면과 상기 반도체 소자의 회로 형성면에 걸쳐 형성된 유기 절연층과,
    상기 유기 절연층 위 및 상기 반도체 소자의 전극 위에 형성된 재배열 배선층과,
    상기 재배열 배선층 내의 배선에 의해 상기 반도체 소자의 회로 형성면 위의 전극에 전기적으로 접속된 외부 접속용 단자를 갖고,
    상기 기판 위에 적층되는 각 층의 단부가 상기 기판의 각 측면으로부터 순차적으로 내측으로 오프셋(offset)되어서, 오로지 상기 층들 중 하나는 상기 층들 중 하나가 형성되는 다른 층의 영역 내에 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 소자의 두께는 50㎛ 이하인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 수지층은 감광성 수지 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 소자와 반도체 소자 사이에, 상기 반도체 소자의 두께와 거의 같은 두께로 동일한 재질의 더미 칩이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판은 웨이퍼를 개편화(個片化)하여 형성된 것이고, 상기 기판 위에 적층 상태로 설치되는 각층의 단부(端部)는 상기 기판의 측면으로부터 순차적으로 내측으로 들어가 있는 것을 특징으로 하는 반도체 장치.
  6. 복수의 반도체 소자를 패키지한 반도체 장치의 제조 방법으로서,
    탑재하는 반도체 소자의 두께와 동일한 두께의 수지층을 기판 위에 형성하고,
    상기 수지층을 부분적으로 제거하여 개구부를 형성하고,
    상기 개구부 내에 회로 형성면을 위로 하여 반도체 소자를 배치하고,
    상기 수지층의 표면과 상기 반도체 소자의 회로 형성면에 걸쳐 유기 절연층을 형성하고,
    상기 유기 절연층 위 및 상기 반도체 소자의 전극 위에 재배열 배선층을 형성하며,
    상기 재배열 배선층 중의 배선을 통해 상기 반도체 소자의 전극에 전기적으로 접속된 외부 접속용 단자를 상기 재배열 배선층 위에 형성하며,
    상기 기판 위에 적층되는 각 층의 단부를 상기 기판의 각 측면으로부터 순차적으로 내측으로 오프셋(offset)하여, 오로지 상기 층들 중 하나를 상기 층들 중 하나가 형성되는 다른 층의 영역 내에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 기판 위에 접착제층을 통하여 배치된 반도체 소자와,
    상기 기판 위에 형성되고, 상기 반도체 소자의 두께와 실질적으로 동일한 두께를 갖고 상기 반도체 소자의 주위에 위치하는 수지층과,
    상기 수지층의 표면과 상기 반도체 소자의 회로 형성면에 걸쳐 형성된 유기 절연층과,
    상기 반도체 소자 위 및 상기 반도체 소자의 전극 위에 형성된 재배열 배선층을 갖는 구성을 적어도 하나 이상 적층한 구조를 갖고,
    상기 기판 위에 적층되는 각 층의 단부가 상기 기판의 각 측면으로부터 순차적으로 내측으로 오프셋(offset)되어서, 오로지 상기 층들 중 하나는 상기 층들 중 하나가 형성되는 다른 층의 영역 내에 형성되는 것을 특징으로 하는 적층형 반도체 장치.
  8. 제 7 항에 있어서,
    상기 반도체 소자의 두께는 50㎛ 이하인 것을 특징으로 하는 적층형 반도체 장치.
  9. 탑재될 제 1 반도체 소자의 두께와 실질적으로 동일한 두께를 갖고, 상기 제 1 반도체 소자의 주위에 위치하는 제 1 수지층을 기판 위에 형성하고,
    상기 제 1 수지층에 상기 제 1 반도체 소자가 배치되는 제 1 개구부를 형성하고,
    상기 제 1 개구부 내에 상기 제 1 반도체 소자를 배치하고,
    상기 제 1 수지층의 표면과 상기 제 1 반도체 소자의 회로 형성면에 걸쳐 제 1 유기 절연층을 형성하고,
    상기 제 1 유기 절연층 위 및 상기 제 1 반도체 소자의 전극 위에 제 1 재배열 배선층을 형성하고,
    탑재될 제 2 반도체 소자의 두께와 실질적으로 동일한 두께를 갖고, 상기 제 2 반도체 소자의 주위에 위치하는 제 2 수지층을 상기 제 1 유기 절연층 및 제 1 재배열 배선층 위에 형성하고,
    상기 제 2 수지층에 상기 제 2 반도체 소자가 배치되는 제 2 개구부를 형성하고,
    상기 제 2 개구부 내에 상기 제 2 반도체 소자를 배치하고,
    상기 제 2 수지층의 표면과 상기 제 2 반도체 소자의 회로 형성면에 걸쳐 제 2 유기 절연층을 형성하고,
    상기 제 2 유기 절연층의 위에 제 2 재배열 배선층을 형성하며,
    상기 제 1 재배열 배선층과 상기 제 2 재배열 배선층 사이의 상기 제 2 수지층을 관통하는 도전 접속부를 형성하여, 상기 제 1 재배열 배선층과 상기 제 2 재배열 배선층을 전기적으로 접속하며,
    상기 기판 위에 적층되는 각 층의 단부를 상기 기판의 각 측면으로부터 순차적으로 내측으로 오프셋(offset)하여, 오로지 상기 층들 중 하나를 상기 층들 중 하나가 형성되는 다른 층의 영역 내에 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 2 반도체 소자와 동일한 방법으로 임의의 수의 반도체 소자를 적층하여 탑재하고,
    최상부의 재배열 배선층 위에 외부 접속용 단자를 형성하는 것을 특징으로 하는 적층형 반도체 장치의 제조 방법.
  11. 삭제
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  15. 삭제
  16. 반경화 상태의 충전 수지층의 측면과 반도체 소자의 측면 사이의 거리가 상기 반도체 소자의 두께보다 작아지도록, 상기 반도체 소자가 사이에 배치된 상기 반경화 상태의 충전 수지층을 기판 위에 형성하고,
    상기 반경화 상태의 충전 수지층을 가열하여 유동화시키고, 반도체 소자와 상기 충전 수지층 사이의 간극(間隙)에 상기 충전 수지층을 유동시켜서 간극을 없애고,
    상기 충전 수지층을 가열하여 완전히 경화시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 반도체 소자가 사이에 배치된 반경화 상태의 충전 수지층을 기판 위에 형성하고,
    상기 반경화 상태의 충전 수지층을 가열하여 유동화시키고, 반도체 소자와 상기 충전 수지층 사이의 간극에 상기 충전 수지층을 유동시켜서 간극을 없애고,
    상기 충전 수지층을 가열하여 완전히 경화시키고,
    상기 반경화 상태의 충전 수지층을 가열하여 유동화시키기 전에, 상기 충전 수지층과 상기 반도체 소자에 걸쳐 필름을 부착하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 반경화 상태의 충전 수지층에서 유동화시키지 않는 부분의 상기 필름 부분을 제거하여 두는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 개구를 갖는 충전 수지층을 기판 위에 형성하고, 또한 반경화성 수지로 이루어지는 접착제가 설치된 반도체 소자를 준비하고,
    상기 개구에 상기 반도체 소자를 배치하고,
    반경화 상태에서의 상기 접착제를 가열하여 유동화시키면서 상기 반도체 소자를 상기 접착제를 통하여 상기 기판에 대해 압압하고,
    상기 반도체 소자의 상면이 상기 충전 수지층의 상면과 동일면이 되는 위치에 상기 반도체 소자를 유지시키면서 상기 접착제를 가열하여 경화시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 반도체 소자의 상면을 본딩 기구의 하면으로 지지하고, 상기 본딩 기구의 하면이 상기 충전 수지층의 상면에 맞닿은 상태에서 상기 접착제를 경화시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
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