JP2005190626A - 半導体読み出し回路 - Google Patents
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Abstract
【課題】 ビット線の容量、抵抗が大きい場合においても効果的にメモリセルデータの高速な読み出し動作が可能な半導体読み出し回路を提供する。
【解決手段】 メモリセルに記憶された情報を読み出す前に、メモリセルに接続したビット線BLを所定のプリチャージ電圧に充電するプリチャージ回路5と、ビット線BLの電圧を所定電圧となるように制御する帰還型バイアス回路2と、帰還型バイアス回路2の転送ゲート20を介してビット線BLに接続する読み出し入力ノードN1の電圧変化を増幅検知するセンスアンプ4と、読み出し入力ノードN1を充電する負荷回路3とを備えてなり、負荷回路3が、プリチャージ回路5が活性化しているプリチャージ期間の少なくとも終了直前の一定期間の間、非活性化され、プリチャージ期間の終了後に活性化される。
【選択図】 図1
【解決手段】 メモリセルに記憶された情報を読み出す前に、メモリセルに接続したビット線BLを所定のプリチャージ電圧に充電するプリチャージ回路5と、ビット線BLの電圧を所定電圧となるように制御する帰還型バイアス回路2と、帰還型バイアス回路2の転送ゲート20を介してビット線BLに接続する読み出し入力ノードN1の電圧変化を増幅検知するセンスアンプ4と、読み出し入力ノードN1を充電する負荷回路3とを備えてなり、負荷回路3が、プリチャージ回路5が活性化しているプリチャージ期間の少なくとも終了直前の一定期間の間、非活性化され、プリチャージ期間の終了後に活性化される。
【選択図】 図1
Description
本発明は、半導体装置、特に、半導体記憶装置に関し、更に詳細には、半導体装置のメモリセル内のデータを高速に読み出し可能な半導体読み出し回路に関する。
従来、電気的書き換え可能な不揮発性メモリとして、EEPROMやフラッシュEEPROM(以下、フラッシュメモリと称す。)や、メモリセルが制御ゲートの側方に電荷保持領域を備えたSWメモリ(サイドウォールメモリ)等の様々な不揮発性メモリが存在、提案されている。これら不揮発性メモリはメモリセルにデータを記憶させて読み出すという点で相互に共通している。メモリセルの構成は様々であるが、例えば、フラッシュメモリでは浮遊ゲートを備えるMOSFETをメモリセルとしている。フラッシュメモリは、このメモリセルの浮遊ゲートの電荷の蓄積状態に応じてトランジスタの閾値電圧が変化し、この閾値電圧の大小をデータとして記憶させている。メモリセルからのデータの読み出しには、メモリセルの制御ゲートに接続するワード線と、メモリセルのドレインに接続するビット線によって選択されたメモリセルのドレインへビット線を通じて所定の読み出し電圧を印加して、メモリセルトランジスタの閾値電圧の大小の差によるメモリセル電流の変化、つまりメモリセルに接続されているビット線電流変化をセンスアンプ等の回路で検出増幅して、データの読み出しを行っている。
図15に、従来のメモリセル読み出し回路100を示す。図15の回路では、メモリセルがアレイ状に配列されてなるメモリアレイ104から読み出し対象のメモリセルを選択するに、ビット線選択トランジスタ105とメモリアレイ104に入力されるワード線WLを使用して選択する。図15の回路では、読み出し回路100は、メモリアレイ104に対して、帰還型バイアス回路101、負荷回路102、コンパレータ回路103を備えて構成される。
図15で示される読み出し回路100の動作を簡単に説明する。今、メモリアレイ104がフラッシュメモリセルで構成された場合、ワード線WLとビット線BLによって、メモリアレイ104内の読み出し対象メモリセルが選択される。この選択動作に先立ち、ビット線電圧はGNDレベル(接地電圧)にあるとする。尚、図15では、簡略的にワード線WLとビット線BLは各1本のみを示している。
読み出し対象メモリセルのワード線WLが選択され、ビット線選択トランジスタ105により読み出し対象メモリセルのビット線BLが選択されると、選択されたビット線BLの充電が、負荷回路102によりノードN2の充電を介して開始される。ある電圧までビット線BLの充電が行われると、帰還型バイアス回路101により、ビット線電圧が所定電圧に保持されるので、メモリセルの流れる電流と負荷回路102の電圧・電流特性に応じて読み出し入力ノードN1の電圧が決定する。読み出し入力ノードN1は、負荷回路102が同じであるとメモリセルの流れる電流に応じて電圧が変化する。メモリセルを流れる電流はフラッシュメモリの場合、閾値電圧により変化するため、フラッシュメモリの閾値電圧により読み出し入力ノードN1の電圧が変化することになる。
コンパレータ回路103の入力の内、読み出し入力ノードN1の電圧に対するリファレンス電圧Vrefは、読み出し入力ノードN1の電圧変化がコンパレータ回路103で判別可能な電圧を準備する。例えば、読み出し入力ノードN1の電圧で、メモリセルの閾値電圧が高い場合と低い場合の各電圧の中間電圧をリファレンス電圧Vrefとする。
閾値電圧が低くメモリセル電流が流れる場合、読み出し入力ノードN1はリファレンス電圧Vrefより低い電圧を出力し、閾値電圧が高くメモリセル電流が流れない場合、読み出し入力ノードN1はリファレンス電圧Vrefより高い電圧を出力する。この結果、コンパレータ回路103により、読み出し入力ノードN1の電圧がリファレンス電圧Vrefより電圧が高いか低いかを判別し、メモリセルの閾値電圧の大小判別を行う。
上記のような読み出し入力ノードN1の動作を考える中で、メモリセル電流、即ちビット線電流に対して負荷回路101の電流供給能力が大きいと、メモリセル電流が大きい場合と小さい場合で、読み出し入力ノードN1に出力される電圧差が小さくなり、高速読み出しが困難になる。
従って、負荷回路の電流供給能力はあまり大きくできない。このことは、ビット線容量が大きいと読み出しに良好なビット線電圧になるまで時間を要することを意味し、メモリセル読み出し時間が増大する結果となる。しかしながら、半導体記憶装置の大容量化と製造コストの制約からメモリアレイのビット線方向での分割を抑えることでビット線が長くなり、これに応じてビット線容量は大きくなるので、ビット線容量が大きい場合でも、高速にメモリセル読み出し動作が行える読み出し回路が求められている。この問題の解決のため、ビット線充電回路(以下、プリチャージ回路と称す。)が提案されている。
図16に、下記特許文献1(特開2000−311493号公報)に開示されているプリチャージ回路を含むメモリセル読み出し回路の一例を示す。図16において、メモリセル読み出し回路110は、帰還型バイアス回路111、負荷回路112、プリチャージ回路113を備えて構成される。尚、説明の簡略のため、メモリアレイ中のメモリセル115を1つだけ示す。
メモリセル読み出し回路110の動作原理は、負荷回路112の電流供給能力より十分大きい電流供給能力をもつプリチャージ回路113により高速にビット線BLの充電を行い、ある電圧まで充電されたところでプリチャージ回路113の動作を停止し、負荷回路112と帰還型バイアス回路111を用いて、メモリセル電流の変化を、読み出し入力ノードN1における電圧変化に変換し、コンパレータ回路114で、リファレンス電圧Vrefと比較して読み出し動作を行うというものである。図16の回路例では、アドレス遷移検知回路等で生成されるタイミング信号を元に生成されるパルス信号(ATDP信号)によりプリチャージ回路113の活性化期間(プリチャージ期間)を決定するとともに、帰還型バイアス回路111によりビット線BLの保持電圧を決定している。図17にATDP信号を生成する回路例を示す。
図18に、図16と同様のコンセプトの読み出し回路の一例を示す。図18の読み出し回路120は、図15の読み出し回路100に対して、所定のプリチャージ期間だけ動作するプリチャージ回路121を備えた回路構成である。図16の読み出し回路110との違いは、帰還型バイアス回路101の回路特性が異なり、N型MOSFETで構成される転送ゲート106のゲート電圧のノードN2の電圧に対する出力変化率が、図18の帰還型バイアス回路101の方が大きい点である。従って、図16の読み出し回路110におけるノードN2の電圧に対する転送ゲート117の振る舞いが、図18の読み出し回路120では、ノードN2の電圧に対する転送ゲート106の振る舞いになる。図18の読み出し回路120も、図16の読み出し回路110と同様に、帰還型バイアス回路101によって決定されるビット線保持電圧まで、プリチャージ回路121のプリチャージ信号PRCが“H”(高)レベルの間(プリチャージ期間)、充電動作を行う。
今、図18を参照して、帰還型バイアス回路101の転送ゲート106のN型MOSFETの動作を考える。プリチャージ回路121により、ビット線保持電圧まで充電された状態を考える。プリチャージ回路121によりビット線保持電圧まで充電された後、プリチャージ信号PRCが“H”レベルを維持し続けた場合、プリチャージ回路121はビット線BLの充電動作を行わない。何故なら、ビット線BLと同電位のノードN2がビット線保持電圧まで充電されると、帰還型バイアス回路101のノードN3の電圧があるレベルになり、そのレベルはプリチャージ回路121のN型MOSFET122をオフ状態にする電圧となる。この結果、プリチャージ信号PRCが“H”レベルでありながら、プリチャージ回路121によるビット線BLの充電動作が停止し、ビット線BLがビット線保持電圧以上に充電されない。ノードN3は、転送ゲート106のゲート電極に接続されているため、転送ゲート106もオフとなる。厳密には、プリチャージ回路121の充電経路には、プリチャージ信号PRCがゲートに入力されているN型MOSFET123のオン抵抗分が存在するので、プリチャージ回路121のN型MOSFET122のゲート−ソース間電圧と、帰還型バイアス回路101の転送ゲート106のゲート−ソース間電圧が異なるため、N型MOSFET122のオフ状態と転送ゲート106のオフ状態では微妙に条件が異なるが、転送ゲート106はオフ状態である。
この状態は、ビット線BLの充電が完了した状態であり、プリチャージ回路121の動作を停止させると、ビット線選択トランジスタ105で選択されているメモリセルの閾値電圧が低い場合で、そのメモリセルに接続されているワード線が選択状態の場合、ビット線BLの充電レベルをメモリセル電流によって下げる動きをする。つまり、ノードN2の電圧が低下する。ノードN2の電圧が下がると、転送ゲート106のゲート入力であるノードN3の電圧が上昇し、転送ゲート106がオフ状態からオン状態へと遷移する。この結果、読み出し入力ノードN1は、転送ゲート106がオン状態になって流れる電流と、負荷回路102が流す負荷電流で決定される電圧へと変化する。負荷回路102の一例として、図19に示すように、所定のバイアス電圧をゲート電圧とするP型MOSFETを利用した負荷回路がある。
次に、図20を参照して、読み出し入力ノードN1の電圧が、メモリセルの閾値電圧の違いによって変化するセル電流と負荷回路102の負荷電流で決定されることを説明する。図20中、P型MOSFETを利用した負荷回路の電流−電圧特性を(a)、転送ゲート106がオン状態(メモリセルの閾値電圧が低く、セル電流が大の状態)の電流−電圧特性を(b)、転送ゲート106が略オフ状態(メモリセルの閾値電圧が高く、セル電流が小の状態)の電流−電圧特性を(c)に夫々示す。特性(a)と特性(b)で決定されるメモリセルの閾値電圧が低い場合の読み出し入力ノードN1のDC的な電圧VN1Lは、特性(a)と特性(b)の交点での電圧値で与えられる。従って、選択されたメモリセルの閾値電圧が低い場合は、読み出し入力ノードN1はビット線BLのプリチャージ完了時のレベルから、電圧VN1Lへ遷移する。
一方、選択されたメモリセルの閾値電圧が高い場合は、ビット線BLからメモリセルへ流れる電流は少なく、ノードN2の電圧レベルは殆ど下がらず、転送ゲート106は殆どオフ状態(或いは、僅かにオン状態)となる。特性(a)と特性(c)で決定されるメモリセルの閾値電圧が高い場合の読み出し入力ノードN1のDC的な電圧VN1Hは、特性(a)と特性(c)の交点での電圧値で与えられる。従って、選択されたメモリセルの閾値電圧が高い場合は、読み出し入力ノードN1はビット線BLのプリチャージ完了時のレベルから、電圧VN1Hへ遷移する。以上、図20に示すように、負荷回路102の電流−電圧特性を、図20中の(a)で示すような特性にすると、読み出し入力ノードN1はメモリセルの閾値電圧に応じて適切に変化する。
特開2000−311493号公報
図19に例示するようなP型MOSFETを利用したDC的な負荷回路の場合、ビット線充電が完了した状態で、プリチャージ回路121の動作を続けると、ビット線BLの電圧はビット線保持電圧に保持されるが、帰還型バイアス回路101の転送ゲート106が略オフ状態のため、読み出し入力ノードN1は負荷回路により充電され、ビット線充電完了時より更に電圧が上昇する。プリチャージ回路121が動作して、ビット線充電が完了してからの、転送ゲート106のオフ状態が長いと、読み出し入力ノードN1の電圧は最大電源電圧まで上昇する。勿論、その後、プリチャージ回路の動作を停止させて、選択されたメモリセルの閾値電圧が低い場合にビット線電流がメモリセルの状態に応じて流れ出すと、電圧VN1Lへと変化する。しかしながら、一旦電源電圧付近まで読み出し入力ノードN1の電圧が上昇してしまうと、読み出し入力ノードN1は電圧VN1Lへと急速に変化しない場合がある。例えば、大容量メモリではチップサイズを小さくするため、ビット線長が長く、結果、ビット線抵抗とビット線容量が大きい。このため、転送ゲート106がオン状態になっても、ビット線抵抗とビット線容量が大きいため、電圧VN1Lへの遷移に時間がかかる。
図21、図22にコンパレータ回路103の一例を示す。図21はN型MOSFETを入力デバイスとして用いた差動増幅器、図22はP型MOSFETを入力デバイスとして用いた差動増幅器をコンパレータ回路としている。図21、図22のコンパレータとも、入力電圧が電源電圧近くの電圧で入力されてしまうと、たとえリファレンス電圧Vrefと読み出し入力ノードN1の電圧に電圧差があっても、高速には出力されない。例えば、図21の場合、入力段のN型MOSFETのゲート−ソース間電圧が大きすぎるため、増幅率が落ちる。また、図22の場合だと、入力段のP型MOSFETの閾値電圧以下となり、P型MOSFETがオフ状態になるためである。尚、図21、図22中のバイアスは、電圧値が必ずしも同じではなく、また、図19の負荷回路のバイアスの電圧値とも異なる。
図18に示すコンパレータ回路103の出力を高速にするには、コンパレータ回路103の入力電圧を、夫々のコンパレータ回路で高速に動作する最適電圧にする必要がある。しかしながら、図18の読み出し回路120では、ビット線BLの充電が完了した後、コンパレータ回路103の動作を続けると、読み出し入力ノードN1は負荷回路102により電圧上昇してしまう。読み出し入力ノードN1をコンパレータ回路103にとって最適な電圧にするには、ビット線充電完了後、読み出し入力ノードN1が最適電圧になったところで、プリチャージ回路121の動作を停止することが考えられるが、例えば、図17に示すようなアドレス遷移検知回路等で生成される信号を元にインバータ遅延回路等を使用して生成したパルス信号ATDPでプリチャージ回路121の動作タイミングを停止させる方式の場合、動作電圧範囲、動作温度範囲、及び、製造プロセスのばらつきを考えた場合、適正なタイミングの実現が困難であった。何故ならば、読み出し入力ノードN1の電圧上昇と図17に示すようなインバータ遅延回路によるパルス信号ATDPは、相互に因果関係がなく、該パルス信号ATDPは読み出し入力ノードN1が所望の電圧になったからといってプリチャージ回路121の動作を停止させる信号ではないからである。
特許文献1の図3に、上記問題を解決する一方法が開示されている。図23にその回路を示す。図23に示すメモリセル読み出し回路130は、図16のメモリセル読み出し回路110に対して、読み出し入力ノードN1と帰還型バイアス回路111の転送ゲート117のゲートノードN3の間をショートさせるN型MOSFETからなる第2の転送ゲート131を備える。ビット線充電完了後、読み出し入力ノードN1の電圧が上昇を始めた場合でも、EQL信号が“H”レベルの間、転送ゲート117のゲートノードN3の電圧を第2の転送ゲート131により強制的に上昇させ、転送ゲート117をオン状態にすることで、読み出し入力ノードN1の不必要な電圧上昇を防止している。しかしながら、このEQL信号を用いた方法は、EQL信号のパルス幅があまり短いと、配線等の抵抗及び容量によりパルスそのものが消えてしまう場合も考えられるし、パルス幅が長いと読み出し時間がそれに応じて長くなる可能性もある。
従って、本発明は、上記問題点に鑑みてなされたもので、ビット線の容量、抵抗が大きい場合においても効果的にメモリセルデータの高速な読み出し動作が可能な半導体読み出し回路を提供することを目的とする。
上記目的を達成するための本発明に係る半導体読み出し回路は、メモリセルに記憶された情報を読み出す前に、前記メモリセルに接続したビット線を所定のプリチャージ電圧に充電するプリチャージ回路と、前記ビット線の電圧を所定電圧となるように制御する帰還型バイアス回路と、前記帰還型バイアス回路の転送ゲートを介して前記ビット線に接続する読み出し入力ノードの電圧変化を増幅検知するセンスアンプと、前記読み出し入力ノードを充電する負荷回路とを備えてなり、前記負荷回路が、前記プリチャージ回路が活性化しているプリチャージ期間の少なくとも終了直前の一定期間の間、非活性化され、前記プリチャージ期間の終了後に活性化されることを第1の特徴とする。
ここで、前記プリチャージ回路及び前記帰還型バイアス回路は直接ビット線に接続している必要はない。例えば、前記プリチャージ回路及び前記帰還型バイアス回路と直接に接続するノードが複数のビット線の中から1つのビット線を選択するためのビット線選択用の複数のMOSFETを介して該複数のビット線と接続する構成において、前記プリチャージ回路が該ノード及びビット線選択用MOSFETを介して前記ビット線を充電し、前記帰還型バイアス回路が該ノード及びビット線選択用MOSFETを介して前記ビット線の電圧を制御することも第1の特徴の回路構成に含まれる。従って、第1の特徴の回路構成には、前記帰還型バイアス回路の転送ゲートの一方端が、前記読み出し入力ノードで、他方端が、前記プリチャージ回路が直接充電するノードであり、当該ノードが前記ビット線選択用のMOSFETを介してビット線に接続する構成も当然に含まれる。
上記第1の特徴の本発明に係る半導体読み出し回路によれば、プリチャージ期間がビット線の充電完了後も引き続きその終了が遅れた場合でも、負荷回路が非活性化されている期間の開始を、遅くともビット線の充電完了時またはその近傍に設定することにより、読み出し入力ノードがビット線の充電完了時のレベルから不必要に高い電圧へ充電されるのを防止でき、ワード線が読み出し対象のメモリセルを選択して選択されたビット線を介して該メモリセルのセル電流、つまり、ビット線電流が流れ出すタイミングに前後してプリチャージ期間が終了すれば、同じタイミングで負荷回路が活性化されるので、メモリセルの記憶状態に対応するセル電流の大小に応じた読み出し入力ノードの電圧への遷移が高速に行える。
更に、上記特徴の半導体読み出し回路は、前記センスアンプが、前記読み出し入力ノードの電圧と所定のリファレンス電圧を差動入力とするコンパレータ回路で構成され、更に、前記リファレンス電圧を発生するリファレンス電圧発生回路を備え、前記リファレンス電圧発生回路が、前記負荷回路と同じ回路構成のリファレンス負荷回路と、前記プリチャージ回路と同じ回路構成のリファレンスプリチャージ回路と、前記帰還型バイアス回路と同じ回路構成のリファレンス帰還型バイアス回路と、前記メモリセルと同じ素子構造のリファレンスセルと、を備えて構成されていることを第2の特徴とする。
この第2の特徴によれば、リファレンスセルの設定をメモリセルのセル電流の変動範囲の中間的な設定をすることで、リファレンス電圧を読み出し入力ノードの電圧の変動範囲の中間的な電圧値に設定でき、該リファレンス電圧と読み出し入力ノードの電圧を差動入力としてコンパレータ回路で比較することで、メモリセルのセル電流の大小に対応するメモリセルデータの読み出しが確実且つ高速に実行できる。特に、リファレンス電圧発生回路の構成を充電回路からメモリセルまでの読み出し系統の各回路構成と同じにすることで、動作電圧、動作温度、製造プロセスのばらつき等の変動に対してリファレンス電圧と読み出し入力ノードの電圧が同じように変動するため、動作マージンを広く維持することができる。
更に具体的には、上記第2の特徴の半導体読み出し回路において、前記リファレンス電圧発生回路が、前記リファレンスセルのセル電流が、前記メモリセルの1つの記憶状態に対応するセル電流に設定されている第1リファレンス電圧発生回路と、前記リファレンスセルのセル電流が、前記メモリセルの他の記憶状態に対応するセル電流に設定されている第2リファレンス電圧発生回路の1対で構成され、前記第1リファレンス電圧発生回路の発生する第1リファレンス電圧と、前記第2リファレンス電圧発生回路の発生する第2リファレンス電圧が、前記コンパレータ回路の前記差動入力の一方側に並列に入力されるように構成されているのが好ましい。この構成によれば、第1リファレンス電圧と第2リファレンス電圧が、メモリセルの記憶状態に対応した2つの電圧値を反映するので、両リファレンス電圧を並列にコンパレータ回路の差動入力の一方側に入力することで、実質的にリファレンスセルの設定をメモリセルのセル電流の変動範囲の中間的な設定とすることができ、上記第2の特徴における作用効果を奏することができる。また、2つのリファレンスセルのセル電流を夫々メモリセルの各セル電流と同様に設定できるため、リファレンスセルの設定条件を通常のメモリセルの書き込み条件等と同じにでき、特別な設定条件を設ける必要がない。
また、上記何れかの特徴の半導体読み出し回路において、少なくとも前記負荷回路が非活性化されている期間中、前記読み出し入力ノードの電圧を所定の保持電圧に保持するホールド回路を備えることを第3の特徴とする。この第3の構成によれば、ビット線の充電完了後、ビット線電流が流れ出しメモリセルの読み出しが開始するまでの読み出し入力ノードの電圧を、その後段のセンスアンプの動作に最適なレベルに設定することができるので、ビット線電流が流れ出した後、セル電流の大小に応じた読み出し入力ノードの電圧変化に対して、センスアンプが高速に出力できる。
また、上記第3の特徴の本発明に係る半導体読み出し回路において、前記ホールド回路が、ソースが前記読み出し入力ノードに、ドレインが電源電圧に、ゲートが前記保持電圧を決定する所定の中間電圧に接続されてなるN型MOSFETを備えて構成されるのが好ましい。更に、前記中間電圧が、前記帰還型バイアス回路内の内部ノードから提供されること、或いは、前記中間電圧が、前記帰還型バイアス回路内の内部ノードから前記転送ゲートのゲート電圧と前記電源電圧の中間の電圧として、前記帰還型バイアス回路内の回路定数によって定まることが好ましい。この構成によれば、該中間電圧を調整して読み出し入力ノードの保持電圧を調整することができる。
更に、上記何れかの特徴の半導体読み出し回路は、前記負荷回路が、前記負荷回路が供給する電流量をゲートに入力されるバイアス電圧によって制御可能なP型MOSFETを用いて構成され、前記メモリセルの前記記憶された情報に応じて変化するメモリセル電流の範囲内に前記P型MOSFETの電流量が入るように前記バイアス電圧が調整されていることを第4の特徴とする。
この第4の構成によれば、P型MOSFETの電流量がメモリセル電流の範囲内に入っているので、ビット線電流が流れ、負荷回路が活性化されている状態において、負荷回路の負荷電流が、メモリセル電流に対して過度に大きくも小さくもならずに、読み出し入力ノードの電圧が、メモリセル電流の大小に応じた電圧値へ速やかに遷移することができ、センスアンプの高速読み出し動作に貢献する。
ここで、上記第4の特徴の本発明に係る半導体読み出し回路において、前記バイアス電圧を発生するバイアス電圧発生回路を備え、前記バイアス電圧発生回路が、バイアス電圧発生用リファレンスセルと、前記バイアス電圧発生用リファレンスセルのセル電流と同じ負荷電流量を流し、該負荷電流量に応じて前記負荷回路の負荷電流量を制御可能な第2負荷回路とを備え、前記バイアス電圧発生用リファレンスセルのセル電流が、前記メモリセルの2つの記憶状態に対応する2つのセル電流の中間に設定されて構成されているのが好ましい。この構成によれば、前記メモリセルの前記記憶された情報に応じて変化するメモリセル電流の範囲内に前記P型MOSFETの電流量が入るように前記バイアス電圧が調整され、上記第4の特徴の作用効果を具体的に奏することができる。
更に、上記何れかの特徴の半導体読み出し回路は、前記プリチャージ回路を活性化させるプリチャージ信号を発生するプリチャージ信号発生回路を備え、前記プリチャージ信号発生回路が、前記ビット線を模擬するダミービット線と、前記ダミービット線を前記プリチャージ回路と同じ充電電流で同じ充電電圧まで充電可能なダミープリチャージ回路と、前記ダミービット線の電圧を所定電圧となるように制御する前記帰還型バイアス回路と同じ回路構成のダミー帰還型バイアス回路と、前記ダミー帰還型バイアス回路の転送ゲートを介して前記ダミービット線に接続するダミー読み出し入力ノードを前記負荷回路と同じ充電電流で充電可能なダミー負荷回路と、を備えてなり、前記ダミー読み出し入力ノードの電圧に基づいて、前記ダミービット線の充電状態を検知して、前記プリチャージ信号の発生を停止することを第5の特徴とする。
この第5の構成によれば、ダミービット線をビット線の寄生容量や寄生抵抗を適正に模擬して構成することで、ダミービット線の電圧変化によりビット線充電をモニターできるので、プリチャージ回路が活性化されているプリチャージ期間の終了を、ビット線の充電完了タイミングに合わせて自動的に設定できるので、ビット線の充電完了から速やかにメモリセルの読み出し動作に移行できるので、センスアンプによる読み出し入力ノードの電圧の高速読み出し動作が促進される。尚、ダミービット線は、ビット線の寄生容量や寄生抵抗と等価なものを用意するのが基本であるが、プリチャージ期間のタイミング調整が必要な場合は、ダミービット線の寄生容量や寄生抵抗を、つまり、ダミービット線の長さや接続するダミーメモリセル数を調整することで、当該タイミング調整が可能となる。
本発明に係る半導体読み出し回路(以下、適宜「本発明回路」という。)の一実施の形態につき、図面に基づいて説明する。
図1は、本発明回路1の回路構成を示す回路図である。本発明回路1は、帰還型バイアス回路2、負荷回路3、コンパレータ回路4、プリチャージ回路5、読み出し入力ノードN1のホールド回路6を備えて構成される。本実施形態では、メモリアレイ7はフラッシュメモリセルをアレイ状に配列して構成されているものとする。但し、図1において、簡略的にメモリアレイ7内の読み出し対象メモリセルを選択するためのワード線WLとビット線BLは各1本のみを示している。従って、本発明回路1は、メモリアレイ7内のメモリセルがフラッシュメモリセルであるフラッシュメモリに適用可能で、本発明回路1を含む半導体装置としてフラッシュメモリを想定する。
以下、各回路の構成及び機能について説明する。
帰還型バイアス回路2は、N型MOSFET(以下、NMOSと略称する。)からなるビット線選択トランジスタ8を介してビット線BLに接続するノードN2を所定電圧となるように制御して、間接的に選択されたビット線BLの電圧を該所定電圧となるように制御するように構成されている。具体的には、ドレインがコンパレータ回路4の差動入力の一方側に接続する読み出し入力ノードN1に、ソースがノードN2に、ゲートが内部ノードN3に夫々接続するNMOSからなる転送ゲート20と、電源電圧(電源線)と内部ノードN3の間に2つのP型MOSFET(以下、PMOSと略称する。)21,22の直列回路と、内部ノードN3とGND電圧(接地線)の間に2つのNMOS23,24の直列回路とを備えて構成されている。PMOS21は、ソースが電源電圧、ドレインが他方のPMOS22のソース、ゲートがノードN2に夫々接続し、PMOS22は、ソースがPMOS21のドレイン、ドレインが内部ノードN3、ゲートが制御信号FBBOFFに接続し、NMOS23は、ドレインが内部ノードN3、ソースが他方のNMOS24のドレイン、ゲートが制御信号SAENに夫々接続し、他方のNMOS24は、ドレインがNMOS23のソース、ソースがGND電圧(接地線)、ゲートがノードN2に接続している。更に、内部ノードN3を帰還型バイアス回路2のオフ時にGND電圧に固定するためのゲートが制御信号FBBOFFに接続するNMOS25が設けられている。
負荷回路3は、読み出し入力ノードN1を所定の負荷電流(充電電流)で充電する回路で、電源電圧(電源線)と読み出し入力ノードN1の間に2つのPMOS31,32の直列回路を備えて構成される。一方のPMOS31は、ソースが電源電圧(電源線)、ドレインが他方のPMOS32のソース、ゲートが後述するプリチャージ信号PRCに接続し、他方のPMOS32は、ソースがPMOS31のドレイン、ドレインが読み出し入力ノードN1、ゲートが所定のバイアス電圧VBIASに接続している。
コンパレータ回路4は、読み出し入力ノードN1の電圧を、所定のリファレンス電圧Vrefと比較して、読み出し入力ノードN1の電圧変化を増幅検知するセンスアンプとして機能する。具体的な回路構成は、例えば、図21、図22等に示す既知の回路構成のものが使用可能である。
プリチャージ回路5は、ビット線選択トランジスタ8を介してビット線BLに接続するノードN2を所定電圧となるように制御して、間接的に選択されたビット線BLの電圧を該所定電圧となるように制御するように構成されている。具体的には、電源電圧(電源線)とノードN2の間に2つのNMOS51,52の直列回路が設けられ、一方のNMOS51はドレインが電源電圧、ソースが他方のNMOS52のドレイン、ゲートが帰還型バイアス回路2の内部ノードN3に夫々接続し、他方のNMOS52は、ドレインがNMOS51のソース、ソースがノードN2、ゲートがプリチャージ信号PRCに接続して構成されている。
ホールド回路6は、負荷回路3がプリチャージ信号PRCによって非活性化されている期間中、読み出し入力ノードN1の電圧を所定の保持電圧に保持する回路で、2つのNMOS61,62と1つのPMOS63で構成されている。NMOS61は、ドレインが電源電圧、ソースが読み出し入力ノードN1、ゲートが内部ノードN4に夫々接続し、他方のNMOS62は、ドレインが内部ノードN4、ソースがGND電圧(接地線)、ゲートがプリチャージ信号PRCのレベル反転した制御信号PRCBに夫々接続し、PMOS63は、ソースが帰還型バイアス回路2の内部ノードN5(PMOS21のドレインとPMOS22のソースの接続点)、ドレインが内部ノードN4、ゲートが上記制御信号PRCBに夫々接続している。
以下、図1に示す本発明回路1の回路動作を詳細に説明する。読み出し対象メモリセルの選択は、図16、図18等に示す従来の読み出し回路例と同様に、ワード線WLとビット線BLによって行われ、選択されたビット線BLをプリチャージ回路5により充電する動作も、従来の回路例と同じであり、充電開始前にはビット線BLはGNDレベルにあるとする。
プリチャージ回路5によるビット線BLの充電は、プリチャージ信号PRCの立ち上がりにより開始される。プリチャージ回路5が活性化される期間であるプリチャージ期間は、プリチャージ信号PRCの“H”レベル期間で決定される。プリチャージ信号PRCは、図16の従来例におけるATDP信号と同様であり、アドレス遷移検知回路等で生成される信号を元に生成されるパルス信号、例えば、図17に示すATDP信号と同様の信号である。プリチャージ信号PRCと他の入力信号との関係は、図2に示すタイミング図の関係を想定する。帰還型バイアス回路2の入力信号FBBOFFが“L”レベルで、他の入力信号SAENが“H”レベル期間中に、帰還型バイアス回路2が活性化され、メモリセルの読み出し、つまり、メモリセルの記憶状態の対応した閾値電圧の大小判定を行う。
ビット線BLの充電開始前は、ビット線BLがGNDレベルであるので、電圧レベルがビット線に追従して変化するノードN2の電圧も同様にGNDレベルである。従って、帰還型バイアス回路2の内部ノードN3は“H”レベルとなっている。その結果、プリチャージ回路5のNMOS51はオン状態である。プリチャージ信号PRCが“L”レベルから“H”レベルへと変化すると同時に、図2に示す各制御信号も変化する。プリチャージ回路5のNMOS52がオン状態になり、ビット線BLの充電が開始される。充電開始時には帰還型バイアス回路2の転送ゲート20もオン状態である。負荷回路3は非活性化状態であるので、負荷回路3からの読み出し入力ノードN1への充電は行われない。読み出し入力ノードN1は、ノードN5の電圧が高く、ホールド回路6からの充電が行われるが、読み出し入力ノードN1よりノードN2の方が低電圧である期間は、転送ゲート20がオン状態であるため、ホールド回路6からの読み出し入力ノードN1への充電の影響はなく、読み出し入力ノードN1が不必要に電圧上昇することはない。
次に、ビット線BLが充電完了している状態を考える。プリチャージ回路5により、ビット線BLの急速充電が行われ、メモリセルの読み出しに必要な電圧レベルにビット線BLが充電された時で、プリチャージ信号PRCの“H”レベルが続いた場合、プリチャージ回路5は活性化状態を続ける。しかし、帰還型バイアス回路2により、メモリセル読み出しに必要な電圧レベルにビット線BLの充電がなされると、ノードN3のレベルが下がり、転送ゲート20とNMOS51がオフ状態となり、プリチャージ回路5が活性化状態でもビット線BLの充電は行われない。一方、読み出し入力ノードN1は、ノードN2の上昇に伴って、ノードN5の電圧が充電開始時より下がり、その結果、ホールド回路6のノードN4の電圧とNMOS61で決定される電圧へと保持される。これは、NMOS61がNMOSで、ノードN4の電圧がゲート入力されることで、これらの関係から決定する電圧以上にホールド回路6による充電は行われない。また、負荷回路3はプリチャージ信号PRCが“H”レベルの間、非活性状態であるので、読み出し入力ノードN1への負荷回路3による充電は行われない。この結果、読み出し入力ノードN1はホールド回路6で決定される電圧へと保持される。この状態は、ビット線の充電が完了した後、プリチャージ信号PRCが“H”レベルを維持していても変化ない。
次に、プリチャージ信号PRCが“H”レベルから“L”レベルへと変化した場合を考える。この時、ホールド回路6は制御信号PRCBが“L”レベルから“H”レベルへと変化するため、非活性状態となり、読み出し入力ノードN1への充電を停止する。同時に、プリチャージ回路5も非活性状態となる。一方、帰還型バイアス回路2は活性化状態を維持し、負荷回路3が活性化状態となり、読み出し入力ノードN1への充電を開始する。
読み出し対象の選択されたメモリセルの閾値電圧が低い場合、メモリセルによりビット線BLの充電レベルを下げる動きをし、その結果、ノードN2の電圧レベルが低下し、帰還型バイアス回路2の回路特性から、ノードN3の電圧が上昇し、転送ゲート20がオフ状態からオン状態へと遷移し、電流が流れる。読み出し入力ノードN1の電圧レベルは、負荷回路3からの電流と転送ゲート20に流れる電流とで決定される電圧へと遷移を開始する。一方、メモリセルの閾値電圧が高い場合、メモリセルが流すセル電流も少なく、また、ビット線の容量及び抵抗も大きいことより、ノードN2の電圧レベルは、充電完了レベルから殆ど変化しない。その結果、ノードN3の電圧上昇は殆ど発生せず、転送ゲート20はオフ状態のままとなり、転送ゲート20は電流を殆ど流さない。これにより、負荷回路3からの電流は、専ら読み出し入力ノードN1への充電電流となり、負荷回路3がPMOSで構成されており、また、読み出し入力ノードN1はビット線BLと比較してその配線容量及び抵抗も小さいので、読み出し入力ノードN1は急速に電源電圧付近まで電圧上昇する。このメモリセルの閾値電圧が高い場合と、閾値電圧が低い場合で、読み出し入力ノードN1の振る舞いは変化するが、その変化の開始点は、ホールド回路6で決定される保持電圧になる。読み出し入力ノードN1は、このホールド回路で決定される保持電圧から、閾値電圧によって変化するセル電流と、負荷回路3が流す負荷電流によって決定される電圧へと時間経過ともに変化していく。読み出し入力ノードN1のホールド回路6で設定される保持電圧を、コンパレータ回路4が最も安定で高速動作する入力電圧レベルに合わせることにより、たとえビット線BLの充電完了後にプリチャージ信号PRCが“H”レベルを維持したとしても、プリチャージ信号PRCが“L”レベルへと変化するとコンパレータ回路が安定で高速動作することが可能となり、コンパレータ回路4による読み出し速度の向上が可能となる。読み出し入力ノードN1の電圧変化を、プリチャージ信号PRC及びノードN2の電圧変化とともに、図3のタイミング波形図に示す。ところで、読み出し入力ノードN1のホールド回路6で設定される保持電圧は、帰還型バイアス回路2のPMOS21,22の特性(チャネル幅やチャネル長)を調整して両PMOSのオン抵抗比を変更することで調整可能である。
図4に、本発明回路1の別実施形態の回路構成を示す。図4は、図1の回路構成に対して、ホールド回路6を省いた回路構成になっている。図4に示す別実施形態の回路動作としては、ホールド回路6による読み出し入力ノードN1のコンパレータ回路4の適正入力電圧への充電が行われない以外は同じ動作である。つまり、読み出し入力ノードN1はビット線充電期間(プリチャージ期間)中、ノードN2の電圧より上昇することはなく、ビット線充電完了後、プリチャージ信号PRCが“H”レベルを維持していたとしても、ノードN2の電圧はノードN2の電圧より上昇することはない。図1の回路構成と比較して、読み出し入力ノードN1を任意の電圧レベルにすることはできないが、例えば、図21に例示するようなNMOS入力段のコンパレータ回路であれば、ノードN2の電圧次第で高速動作が可能である。図4の回路構成であっても、ビット線充電完了後プリチャージ信号PRCが“H”レベルを維持しても、図18に示す従来の読み出し回路のようなコンパレータ回路4の高速動作を妨げるコンパレータ回路4の入力電圧の不必要な電圧上昇は発生しない。
尚、図1及び図4に示す本発明回路1では、負荷回路3は、一例として、ゲート入力をバイアス電圧VBIASとするPMOS32を用いて構成しているが、図5、図6に示すように、PMOS32に代えて、NMOSまたは抵抗素子等で構成してもよい。
次に、本発明回路1のコンパレータ回路4に入力するリファレンス電圧Vrefを発生するリファレンス電圧発生回路について説明する。図7に、リファレンス電圧発生回路70の回路構成例を示す。リファレンス電圧発生回路70として、図1の回路構成と同様の回路構成を2つ以上(図7では2つ)準備し、夫々、第1リファレンス電圧発生回路70a、第2リファレンス電圧発生回路70bとする。各リファレンス電圧発生回路70a、70bは、図1の帰還型バイアス回路2と同じ回路構成のリファレンス帰還型バイアス回路2a,2bと、図1の負荷回路3と同じ回路構成のリファレンス負荷回路3a,3bと、図1のプリチャージ回路5と同じ回路構成のリファレンスプリチャージ回路5a,5bと、図1のホールド回路6と同じ回路構成のリファレンスホールド回路6a,6bと、メモリアレイ7内のメモリセルと同じ素子構造のリファレンスセル7a,7bと、ビット線選択トランジスタ8と同じNMOS8a,8bを、夫々備えて、図1に示す回路構成と同じように構成されている。また、図7に示すように、各回路への入力信号も、図1の各回路への入力信号と同じものを使用する。
ここで、第1リファレンス電圧発生回路70aと第2リファレンス電圧発生回路70bの違いは、一方のリファレンスセル7aの閾値電圧を、メモリセルの閾値電圧の高い方に合わせて設定し、他方のリファレンスセル7bの閾値電圧を、メモリセルの閾値電圧の低い方に合わせて設定している点である。従って、第1リファレンス電圧発生回路70aが発生する第1リファレンス電圧Vref1は、図1または図4の読み出し回路において、メモリセルの閾値電圧が高い場合の読み出し入力ノードN1の電圧に、また、第2リファレンス電圧発生回路70bが発生する第2リファレンス電圧Vref2は、図1または図4の読み出し回路において、メモリセルの閾値電圧が低い場合の読み出し入力ノードN1の電圧に、夫々同じようなタイミングで等しくなる。
コンパレータ回路4は、図7に示すように、差動入力の各入力段のNMOSを、夫々2つのNMOSの並列回路として構成し、一方の差動入力の各NMOSのゲートに、第1リファレンス電圧Vref1と第2リファレンス電圧Vref2を各別に入力し、他方の差動入力の各NMOSのゲートに、読み出し入力ノードN1の電圧を入力する。更に、リファレンス電圧側は、メモリセル(読み出し入力ノードN1)側とゲート容量を合わせるため、各リファレンス電圧のノードにダミーMOSFETを追加するか、別のコンパレータ回路4のリファレンス電圧入力も兼ねるようにする。
図1の回路構成における回路動作のポイントとして、転送ゲート20のオン状態とオフ状態を説明したが、これと同様の動作を実現するために読み出し対象メモリセルに接続される回路と同様な回路をリファレンス電圧発生回路70として準備することにより、動作電圧、動作温度が変動した場合でも、読み出し対象メモリセルと同様な動作がリファレンス側でも実現されることとなり、安定して高速に読み出すことが可能となる。
次に、本発明回路1におけるプリチャージ回路5の活性化期間(プリチャージ期間)を決めるプリチャージ信号発生回路80について説明する。図8に、プリチャージ信号発生回路80の一回路構成例を示す。プリチャージ信号発生回路80は、図1のメモリアレイ7に接続するビット線BLと寄生容量や寄生抵抗が等価なダミービット線DBLと、ダミービット線DBLを図1のプリチャージ回路5と同じ充電電流で同じ充電電圧まで充電可能なダミープリチャージ回路5cと、ダミービット線DBLの電圧を所定電圧となるように制御する図1の帰還型バイアス回路2と同じ回路構成のダミー帰還型バイアス回路2cと、ダミー帰還型バイアス回路2cの転送ゲート20cを介してダミービット線DBLに接続するダミー読み出し入力ノードDN1を図1の負荷回路3と同じ充電電流で充電可能なダミー負荷回路3cと、ダミー読み出し入力ノードDN1の電圧変化からプリチャージ信号PRCを生成する論理回路部81を備えて構成される。ここで、ダミー読み出し入力ノードDN1は、図1の本発明回路1における読み出し入力ノードN1に対応し、ダミー読み出し入力ノードDN1の電圧変化を検知することで、本発明回路1におけるビット線BLの充電完了タイミングを検知する構成となっている。尚、ダミー負荷回路3cは、図1の負荷回路3と異なり、電源電圧側のPMOS31cのゲートにGND電圧が入力されているため、本発明回路1のプリチャージ期間中も常時オン状態で、ダミービット線DBLの電圧上昇に伴ってダミー読み出し入力ノードDN1の電圧も上昇する。
図9に、ダミープリチャージ回路5cと論理回路部81に入力される制御信号PRCINと、プリチャージ信号発生回路80が出力するプリチャージ信号PRCと、ダミー読み出し入力ノードDN1と、論理回路部81の内部ノードN6の電圧波形を示す。制御信号PRCINはアドレス遷移検知回路等で生成される信号を元にインバータ遅延回路等を用いて生成される信号であり、“H”レベル期間がプリチャージ期間に対して十分長い信号である。この制御信号PRCINの立ち上がりを用いて、プリチャージ信号PRCの立ち上がりを決定し、プリチャージ信号PRCの立下り、つまり、本発明回路1のプリチャージ期間を決めるタイミングは、ダミー読み出し入力ノードDN1の電圧変化で決定する。これにより、本発明回路1のプリチャージ期間は、動作電圧や動作温度等が変化しても、必要十分な期間がプリチャージ信号PRCによって確保される。
図10に、制御信号PRCIN、アドレス遷移検知回路で生成される信号、及び、本発明回路1を備えた半導体装置に入力されるアドレス信号のタイミング関係を示す。図10に例示するタイミングでは、アドレス遷移検知信号ATDPの立下りを受けて、制御信号PRCINが立ち上がる例を示している。また、プリチャージ信号PRCの立下りタイミングの調整のために、例えば、論理回路部81インバータ遅延回路を追加してもよいし、ダミービット線DBLの長さを、メモリセルアレイ7に接続するビット線BLと異なる長さにして、ダミービット線DBLの寄生容量、寄生抵抗を調整してもよい。
次に、本発明回路1の帰還型バイアス回路2の別実施形態について説明する。図11に、別実施形態に係る帰還型バイアス回路26の回路例を示す。図11の帰還型バイアス回路26は、図1の帰還型バイアス回路2と同じ転送ゲート20と、基準電圧VrとノードN2の電圧を入力とするコンパレータ回路27で構成されている。内部ノードN3は、基準電圧VrよりノードN2の電圧が低い場合、“H”レベルに遷移し、ノードN2の電圧が高い場合、“L”レベルに遷移する。これにより、メモリセルの閾値電圧が高い場合と低い場合で、転送ゲート20のオン/オフ動作に差が生じ、読み出し入力ノードN1の電圧変化がより高速になる。この結果、安定した高速読み出しの実現が可能となる。
次に、本発明回路1の負荷回路3のPMOS32のゲートに入力されるバイアス電圧VBIASを発生するバイアス電圧発生回路について説明する。図12に、バイアス電圧発生回路90の一回路構成例を示す。
図12に示すように、バイアス電圧発生回路90は、図1の帰還型バイアス回路2と同じ回路構成のリファレンス帰還型バイアス回路92と、図1の負荷回路3と同様に2つのPMOSの直列回路で形成されたリファレンス負荷回路93と、ビット線選択トランジスタ8と同じ特性のNMOS94と、例えばメモリアレイ7内のメモリセルと同じ素子構造のバイアス電圧発生用リファレンスセル91とを備えて構成される。バイアス電圧VBIASは、リファレンス負荷回路93とバイアス電圧発生用リファレンスセル91の電流によって決まる所定の電圧であり、負荷回路3のPMOS32のゲート入力となる。バイアス電圧VBIASは、バイアス電圧発生用リファレンスセル91の閾値電圧により自由に調整できる。また、リファレンス負荷回路93の電流供給能力、例えば、PMOS31,32のゲート幅またはゲート長を調整することにより自由に調整できる。また、バイアス電圧発生回路90の内部ノードN7はメモリアレイ7内のメモリセルに接続するビット線BLと異なり、非常に短い配線であり、また、バイアス電圧発生用リファレンスセル91に入力されるゲート電圧は、メモリセルに接続するワード線電圧を入力してもよい。内部ノードN7には、メモリアレイ7内のメモリセルのように多くのメモリセルが接続しないため、バイアス電圧発生用リファレンスセル91のゲート電圧も高速に遷移させることができる。従って、非常に短時間で、バイアス電圧VBIASとして上記所定の電圧を出力することが可能であり、負荷回路3がバイアス電圧VBIASを必要とする時間に対して、問題なく上記所定の電圧の発生が可能である。リファレンス帰還型バイアス回路92は、バイアス電圧発生用リファレンスセル91のドレイン電圧(ノードN7の電圧)を固定するための回路であり、当該電圧の変動による、負荷回路3のPMOS32のゲートに入力されるバイアス電圧VBIAS特性への影響が問題なければ、必ずしも設ける必要はない。
図13に、バイアス電圧発生回路の他の回路構成例を示す。図13に示す回路構成例は、バイアス電圧VBIASを複数の本発明回路1の負荷回路3に共通に供給する場合、バイアス電圧VBIASが駆動する負荷容量が大きくなるため、が所定の出力電圧に安定するのに時間がかかる場合に対応する構成である。図13に示すように、図12のバイアス電圧発生回路90の出力VBIASを、増幅回路95のノードVBIAS1に接続し、増幅回路95のノードVBIAS2を、負荷回路2のPMOS32のゲート入力とする。バイアス電圧発生回路90のノードN7を流れる電流が、増幅回路95で増幅され、ノードVBIAS2の出力電圧が安定するまでの時間が短縮される。
上記実施形態では、本発明回路1の負荷回路3のPMOS31のゲートに、プリチャージ回路5に入力されるプリチャージ信号PRCを入力する構成を説明したが、負荷回路3のPMOS31のゲート入力は、必ずしもプリチャージ信号PRCでなくても構わない。例えば、図14に示すように、プリチャージ信号PRCの後半部、少なくとも、ビット線BLの充電完了タイミングの直前からプリチャージ期間終了までの間に、“H”レベルとなる制御信号であればよい。かかる制御信号をゲート入力とすることで、ビット線BLの充電完了後に負荷回路3によって読み出し入力ノードN1の電圧が不必要に充電されるのを防止できる。また、PMOS31のゲート入力は、プリチャージ期間の開始前から“H”レベルであっても構わない。
尚、本発明回路1は、上記実施形態のようにメモリアレイ7内のメモリセルがフラッシュメモリセルであるフラッシュメモリに適用可能であるが、フラッシュメモリアレイ以外にも、メモリセル電流の大小でデータを記憶するメモリ素子で構成されたメモリアレイの場合にも適用可能である。例えば、電荷保持領域を制御ゲートの側方に備えたサイドウォール型不揮発性メモリセル(サイドウォールメモリと呼ばれているメモリ素子)で構成されたメモリアレイを備えた半導体記憶装置に対しても適用可能である。
以上、詳細に説明したように、本発明回路の採用により、メモリセル読み出し動作を高速に行い、半導体記憶装置の性能向上が実現できる。また、ビット線容量や抵抗が大きい場合においても効果的で高速な読み出し動作が可能となり、ビット線長を長くしてメモリアレイのブロック分割を少なくすることでチップサイズ縮小を実現でき、製造コストの低減にも寄与する。
1: 本発明に係る半導体読み出し回路
2: 帰還型バイアス回路
2a,2b: リファレンス帰還型バイアス回路
2c: ダミー帰還型バイアス回路
3: 負荷回路
3a,3b: リファレンス負荷回路
3c: ダミー負荷回路
4: コンパレータ回路
5: プリチャージ回路
5a,5b: リファレンスプリチャージ回路
5c: ダミープリチャージ回路
6: ホールド回路
6a,6b: リファレンスホールド回路
7: メモリアレイ
7a,7b: リファレンスセル
8: ビット線選択トランジスタ
20,20c: 転送ゲート
21,22,31,31c,32,63: P型MOSFET
8a,8b,23,24,25,51,52,52c,61,62,94: N型MOSFET
70: リファレンス電圧発生回路
70a: 第1リファレンス電圧発生回路
70b: 第2リファレンス電圧発生回路
80: プリチャージ信号発生回路
81: 論理回路部
90: バイアス電圧発生回路
91: バイアス電圧発生用リファレンスセル
92: リファレンス帰還型バイアス回路
93: リファレンス負荷回路
95: 増幅回路
100,110,120,130: 従来の読み出し回路
101,111: 帰還型バイアス回路
102,112: 従来の負荷回路
103,114: コンパレータ回路
104: メモリアレイ
105,116: ビット線選択トランジスタ105
106,117: 転送ゲート
113,121: プリチャージ回路
115: メモリセル
121,122,131: N型MOSFET
ATDP: アドレス遷移検知信号
BL: ビット線
DBL: ダミービット線
DN1: ダミー読み出し入力ノード
EQL: 制御信号
FBBOFF: 制御信号
N1: 読み出し入力ノード
N2,N3,N4,N5,N6: ノード
PRC: プリチャージ信号
PRCIN: 制御信号
PE: 制御信号(リファレンス電圧初期化用)
SAEN: 制御信号
SE: イコライズ信号
Vr: 基準電圧
VBIAS: バイアス電圧
VN1L,VN1H: 読み出し入力ノード電圧
Vref: リファレンス電圧
Vref1: 第1リファレンス電圧
Vref2: 第2リファレンス電圧
WL: ワード線
2: 帰還型バイアス回路
2a,2b: リファレンス帰還型バイアス回路
2c: ダミー帰還型バイアス回路
3: 負荷回路
3a,3b: リファレンス負荷回路
3c: ダミー負荷回路
4: コンパレータ回路
5: プリチャージ回路
5a,5b: リファレンスプリチャージ回路
5c: ダミープリチャージ回路
6: ホールド回路
6a,6b: リファレンスホールド回路
7: メモリアレイ
7a,7b: リファレンスセル
8: ビット線選択トランジスタ
20,20c: 転送ゲート
21,22,31,31c,32,63: P型MOSFET
8a,8b,23,24,25,51,52,52c,61,62,94: N型MOSFET
70: リファレンス電圧発生回路
70a: 第1リファレンス電圧発生回路
70b: 第2リファレンス電圧発生回路
80: プリチャージ信号発生回路
81: 論理回路部
90: バイアス電圧発生回路
91: バイアス電圧発生用リファレンスセル
92: リファレンス帰還型バイアス回路
93: リファレンス負荷回路
95: 増幅回路
100,110,120,130: 従来の読み出し回路
101,111: 帰還型バイアス回路
102,112: 従来の負荷回路
103,114: コンパレータ回路
104: メモリアレイ
105,116: ビット線選択トランジスタ105
106,117: 転送ゲート
113,121: プリチャージ回路
115: メモリセル
121,122,131: N型MOSFET
ATDP: アドレス遷移検知信号
BL: ビット線
DBL: ダミービット線
DN1: ダミー読み出し入力ノード
EQL: 制御信号
FBBOFF: 制御信号
N1: 読み出し入力ノード
N2,N3,N4,N5,N6: ノード
PRC: プリチャージ信号
PRCIN: 制御信号
PE: 制御信号(リファレンス電圧初期化用)
SAEN: 制御信号
SE: イコライズ信号
Vr: 基準電圧
VBIAS: バイアス電圧
VN1L,VN1H: 読み出し入力ノード電圧
Vref: リファレンス電圧
Vref1: 第1リファレンス電圧
Vref2: 第2リファレンス電圧
WL: ワード線
Claims (15)
- メモリセルに記憶された情報を読み出す前に、前記メモリセルに接続したビット線を所定のプリチャージ電圧に充電するプリチャージ回路と、
前記ビット線の電圧を所定電圧となるように制御する帰還型バイアス回路と、
前記帰還型バイアス回路の転送ゲートを介して前記ビット線に接続する読み出し入力ノードの電圧変化を増幅検知するセンスアンプと、
前記読み出し入力ノードを充電する負荷回路と、を備えてなり、
前記負荷回路は、前記プリチャージ回路が活性化しているプリチャージ期間の少なくとも終了直前の一定期間の間、非活性化され、前記プリチャージ期間の終了後に活性化されることを特徴とする半導体読み出し回路。 - 前記センスアンプが、前記読み出し入力ノードの電圧と所定のリファレンス電圧を差動入力とするコンパレータ回路で構成されていることを特徴とする請求項1に記載の半導体読み出し回路。
- 前記リファレンス電圧を発生するリファレンス電圧発生回路を備え、
前記リファレンス電圧発生回路が、
前記負荷回路と同じ回路構成のリファレンス負荷回路と、
前記プリチャージ回路と同じ回路構成のリファレンスプリチャージ回路と、
前記帰還型バイアス回路と同じ回路構成のリファレンス帰還型バイアス回路と、
前記メモリセルと同じ素子構造のリファレンスセルと、を備えて構成されていることを特徴とする請求項2に記載の半導体読み出し回路。 - 前記リファレンス電圧発生回路が、前記リファレンスセルのセル電流が、前記メモリセルの1つの記憶状態に対応するセル電流に設定されている第1リファレンス電圧発生回路と、前記リファレンスセルのセル電流が、前記メモリセルの他の記憶状態に対応するセル電流に設定されている第2リファレンス電圧発生回路の1対で構成され、
前記第1リファレンス電圧発生回路の発生する第1リファレンス電圧と、前記第2リファレンス電圧発生回路の発生する第2リファレンス電圧が、前記コンパレータ回路の前記差動入力の一方側に並列に入力されていることを特徴とする請求項3に記載の半導体読み出し回路。 - 少なくとも前記負荷回路が非活性化されている期間中、前記読み出し入力ノードの電圧を所定の保持電圧に保持するホールド回路を備えることを特徴とする請求項1〜4の何れか1項に記載の半導体読み出し回路。
- 前記ホールド回路が、ソースが前記読み出し入力ノードに、ドレインが電源電圧に、ゲートが前記保持電圧を決定する所定の中間電圧に接続されてなるN型MOSFETを備えて構成されることを特徴とする請求項5に記載の半導体読み出し回路。
- 前記中間電圧が、前記帰還型バイアス回路内の内部ノードから提供されることを特徴とする請求項6に記載の半導体読み出し回路。
- 前記中間電圧が、前記帰還型バイアス回路内の内部ノードから前記転送ゲートのゲート電圧と前記電源電圧の中間の電圧として、前記帰還型バイアス回路内の回路定数によって定まることを特徴とする請求項7に記載の半導体読み出し回路。
- 前記負荷回路が、前記負荷回路が供給する電流量をゲートに入力されるバイアス電圧によって制御可能なP型MOSFETを用いて構成され、
前記メモリセルの前記記憶された情報に応じて変化するメモリセル電流の範囲内に前記P型MOSFETの電流量が入るように前記バイアス電圧が調整されていることを特徴とする請求項1〜8の何れか1項に記載の半導体読み出し回路。 - 前記バイアス電圧を発生するバイアス電圧発生回路を備え、
前記バイアス電圧発生回路が、
バイアス電圧発生用リファレンスセルと、
前記バイアス電圧発生用リファレンスセルのセル電流と同じ負荷電流量を流し、該負荷電流量に応じて前記負荷回路の負荷電流量を制御可能な第2負荷回路とを備え、
前記バイアス電圧発生用リファレンスセルのセル電流が、前記メモリセルの2つの記憶状態に対応する2つのセル電流の中間に設定されていることを特徴とする請求項9に記載の半導体読み出し回路。 - 前記プリチャージ回路を活性化させるプリチャージ信号を発生するプリチャージ信号発生回路を備え、
前記プリチャージ信号発生回路が、
前記ビット線を模擬するダミービット線と、
前記ダミービット線を前記プリチャージ回路と同じ充電電流で同じ充電電圧まで充電可能なダミープリチャージ回路と、
前記ダミービット線の電圧を所定電圧となるように制御する前記帰還型バイアス回路と同じ回路構成のダミー帰還型バイアス回路と、
前記ダミー帰還型バイアス回路の転送ゲートを介して前記ダミービット線に接続するダミー読み出し入力ノードを前記負荷回路と同じ充電電流で充電可能なダミー負荷回路と、を備えてなり、
前記ダミー読み出し入力ノードの電圧に基づいて、前記ダミービット線の充電状態を検知して、前記プリチャージ信号の発生を停止することを特徴とする請求項1〜10の何れか1項に記載の半導体読み出し回路。 - 前記帰還型バイアス回路が、所定の基準電圧と前記ビット線の電圧を差動入力とするコンパレータ回路を備え、当該コンパレータ回路の出力が前記転送ゲートのゲート入力として構成されることを特徴とする請求項1〜11の何れか1項に記載の半導体読み出し回路。
- 請求項1〜12の何れか1項に記載の半導体読み出し回路を備えてなる半導体記憶装置。
- 前記半導体読み出し回路における前記メモリセルが浮遊ゲート構造の不揮発性メモリセルである請求項13に記載の半導体記憶装置。
- 前記半導体読み出し回路における前記メモリセルが、電荷保持領域を制御ゲートの側方に備えたサイドウォール型不揮発性メモリセルである請求項13に記載の半導体記憶装置。
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