KR100867954B1 - 전자소자 내장 인쇄회로기판 및 그 제조방법 - Google Patents

Abstract

전자소자 내장 인쇄회로기판 및 그 제조방법이 개시된다. 제1 절연층의 일면에 전자소자의 일부를 압입하는 단계 및 제2 절연층의 일면에 전자소자의 나머지 일부가 압입되도록, 제1 절연층에 제2 절연층을 적층하고 가압하는 단계를 포함하는 전자소자 내장 인쇄회로기판 제조방법은, 전자소자를 인쇄회로기판에 내장하는데 있어 캐비티의 천공 공정 및 점착테이프의 사용 공정이 생략되어 제조공정을 단순화할 수 있고, 이를 통해 제품의 불량률 및 제조 비용을 감소할 수 있다.

전자소자, 내장, 절연층, 연화, 압입

Description

전자소자 내장 인쇄회로기판 및 그 제조방법{Printed circuit board having embedded electronic components and method for manufacturing the same}

본 발명은 전자소자 내장 인쇄회로기판 및 그 제조방법에 관한 것이다.

IC(integrated Circuit)의 발전은 소형화와 동시에 고집적화하여 다기능, 고성능을 가능하게 하였다. 이러한 고집적 IC를 실장하여 또 다른 소자와의 전기적 연결을 목적으로 하는 인터포저, 패키지, 인쇄회로기판 등은 이에 따라 고집적화를 지향해야 한다.

종래의 다층기판은 내부 회로를 구성하고 기판 상층부에 모든 부품을 실장하였으나, 최근 다수 또는 일부 부품들을 다층기판 내부에 내장함으로써 집적도를 더 높이고 소형화 고성능화를 달성하는 전자소장 내장 인쇄회로기판의 개발요구가 강해지고 있다.

전자소자 내장 인쇄회로기판은 이러한 다기능성, 소형화의 장점과 더불어 고주파 특성의 향상이라는 측면도 고려되는데 이는 100MHz이상의 고주파에서 배선거 리를 최소화할 수 있을 뿐만 아니라, 경우에 따라서는 FC(flip chip assembly)나 BGA(ball grid array)에서 사용되는 와이어 본딩(wire bonding)이나 솔더 볼(solder ball)을 이용한 부품의 연결에서 오는 신뢰성의 문제를 개선할 수 있는 방편을 제공하기 때문이다.

도 1 내지 도 4는 종래 기술에 따른 전자소자 내장 인쇄회로기판의 제조방법을 나타낸 흐름도이다. 도 1 내지 도 4를 참조하여, 종래 기술에 따라 전자소자 내장 인쇄회로기판을 제조하는 방법을 살펴 보면, 먼저, 도 1에 도시된 바와 같이, 층간 전기적 연결을 위한 비아 및 회로패턴이 형성된 회로기판(102)에 전자소자(106)가 내장될 위치에 캐비티(103)(cavity)를 천공하고, 천공된 캐비티(103)의 하면에 점착테이프(104)를 부착한다. 다음에, 도 2에 도시된 바와 같이, 캐비티(103)를 통하여 점착테이프(104) 상에 전자소자(106)를 삽입하여 고정한다. 다음에, 도 3에 도시된 바와 같이, 회로기판(102)에 절연층(110)을 적층하고 전자소자(106)를 고정하고, 그 위에 회로패턴을 위한 도체층(108)을 적층하게 된다. 다음에, 도 4에 도시된 바와 같이, 점착테이프(104)를 제거하고 다시 절연층(114)과 도체층(112)을 적층한다. 다음에, 회로기판(102)의 외측에 형성되는 도체층(108, 112)을 선택적으로 식각하여 회로패턴을 형성하게 된다.

그러나, 종래 기술에 따라 전자소자가 내장되는 인쇄회로기판을 제조하는 경우 캐비티 천공, 점착테이프의 사용 등으로 전자소자에 파손이 발생할 우려가 있고, 그 제조과정이 매우 복잡하다는 문제점이 있다.

또한, 전자소자가 실장되는 회로기판의 절연층 및 회로기판에 적층되는 절연 층은 열경화성 수지로 이루어지는데, 이러한 열경화성 수지의 열적특성으로 인해 공정상 불량이 발생하는 경우 고가의 전자소자의 재생이 어렵다는 문제점이 있다.

본 발명은 두 개의 절연층 사이에 전자소자를 압입시켜 내장시킴으로써 캐비티의 천공 공정 및 점착테이프의 사용하는 공정이 생략되어 제조공정을 단순화할 수 있는 전자소자 내장 인쇄회로기판 및 그 제조방법을 제공한다.

또한, 두 개의 절연층 사이에 전자소자를 내장시킴으로써 고가의 전자소자를 재활용할 수 있는 전자소자 내장 인쇄회로기판 및 그 제조방법을 제공한다.

본 발명의 일 측면에 따르면, 제1 절연층의 일면에 전자소자의 일부를 압입하는 단계 및 제2 절연층의 일면에 전자소자의 나머지 일부가 압입되도록, 제1 절연층에 제2 절연층을 적층하고 가압하는 단계를 포함하는 전자소자 내장 인쇄회로기판 제조방법이 제공된다.

압입하는 단계는, 제1 절연층을 연화온도이상으로 가열하는 단계, 전자소자를 제1 절연층에 두고 가압하는 단계 및 제1 절연층을 냉각하는 단계를 포함할 수 있다.

가압하는 단계는, 제2 절연층을 연화온도이상으로 가열하는 단계 및 제2 절 연층을 냉각하는 단계를 포함할 수 있다.

제1 절연층은 열경화성 수지를 포함하여 이루어지며, 제2 절연층은 열가소성 수지를 포함하여 이루어질 수 있다.

제1 절연층의 타면에는 도체층이 형성될 수 있으며, 이 경우 도체층을 선택적으로 식각하여 회로패턴을 형성하는 단계를 더 포함할 수 있다.

전자소자에는 접속단자가 구비되는 경우, 접속단자가 노출되도록 제1 절연층 또는 제2 절연층에 블라인드 비아홀(blind via hole)을 천공하는 단계 및 블라인드 비아홀을 도금하여 제1 블라인드 비아(blind via)를 형성하는 단계를 더 포함할 수 있다. 또한, 제1 블라인드 비아가 형성되는 제1 절연층 또는 제2 절연층에 빌드업 층을 적층하고, 빌드업 층을 천공하여 제1 블라인드 비아와 전기적으로 연결되는 제2 블라인드 비아를 형성하는 단계를 더 포함할 수 있다.

빌드업 층은 복수로 적층될 수 있으며, 제2 블라인드 비아는 복수의 빌드업 층에 각각 형성될 수 있다.

제1 절연층의 타면 및 제2 절연층의 타면에는 각각 도체층이 형성될 수 있으며, 한 쌍의 도체층을 전기적으로 연결하는 관통비아를 형성하는 단계 및 도체층을 선택적으로 식각하여 회로패턴을 형성하는 단계를 더 포함할 수 있다.

전자소자의 일면에는 접속단자가 구비될 수 있고, 제1 절연층의 타면에는 방열층이 적층될 수 있으며, 이 경우 압입하는 단계에서, 전자소자의 타면이 방열층에 접하도록 압입할 수 있다.

접속단자가 노출되도록 제2 절연층을 천공하여 블라인드 비아홀을 형성하는 단계 및 블라인드 비아홀을 도금하여 제3 블라인드 비아를 형성하는 단계를 더 포함할 수 있다.

제2 절연층에 빌드업 층을 적층할 수 있으며, 빌드업 층을 천공하여 제3 블라인드 비아와 전기적으로 연결되는 제4 블라인드 비아를 형성할 수 있다.

빌드업 층은 복수로 적층될 수 있으며, 제4 블라인드 비아는 복수의 빌드업 층에 각각 형성될 수 있다.

제4 블라인드 비아를 형성하는 단계 이후에, 빌드업 층의 표면에 제4 블라인드 비아와 전기적으로 연결되는 도전성 범프(bump)를 형성하는 단계를 더 포함할 수 있다.

또한, 본 발명의 다른 측면에 따르면, 제1 절연층과, 제1 절연층의 일면에 일부가 압입되는 전자소자와, 전자소자의 나머지 일부가 압입되며, 제1 절연층에 적층되는 제2 절연층 및 제1 절연층의 타면에 적층되는 도체층을 포함하는 전자소자 내장 인쇄회로기판이 제공된다.

또한, 도체층을 선택적으로 식각하여 형성되는 회로패턴을 더 포함할 수 있다.

전자소자의 일면에는 접속단자가 구비될 수 있으며, 도체층은 방열층일 수 있으며, 전자소자의 타면이 방열층에 접하도록 할 수 있다.

제2 절연층을 관통하여 접속단자와 전기적으로 연결되는 제1 블라인드 비아를 더 포함할 수 있다.

또한, 제2 절연층에 적층되는 빌드업 층 및 빌드업 층을 관통하여 블라인드 비아와 전기적으로 연결되는 제2 블라인드 비아를 더 포함할 수 있다.

빌드업 층은 복수로 적층될 수 있고, 제2 블라인드 비아는 복수의 빌드업 층에 각각 가공되어 서로 전기적으로 연결되도록 복수로 형성될 수 있다.

빌드업 층의 표면에 형성되어 제2 블라인드 비아와 전기적으로 연결되는 도전성 범프를 더 포함할 수 있다.

전자소자를 인쇄회로기판에 내장하는데 있어 캐비티의 천공공정 및 점착테이프를 사용하는 공정이 생략되어 제조공정을 단순화할 수 있고, 이를 통해 제품의 불량률 및 제조 비용을 감소할 수 있다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 본 발명에 따른 전자소자 내장 인쇄회로기판 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 5는 본 발명의 제1 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 순서도이고, 도 6 내지 도 10은 본 발명의 제1 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 흐름도이다. 도 6 내지 도 10을 참조하면, 제1 절연층(12), 도체층(14), 전자소자(16), 접속단자(18), 제2 절연층(20), 블라인드 비아홀(22), 관통비아(23), 제1 블라인드 비아(24), 빌드업 층(25), 회로패턴(26), 제2 블라인드 비아(27)가 도시되어 있다.

본 실시예의 따른 전자소자 내장 인쇄회로기판 제조방법은, 제1 절연층(12) 의 일면에 전자소자(16)의 일부를 압입하는 단계 및 제2 절연층(20)의 일면에 전자소자(16)의 나머지 일부가 압입되도록, 제1 절연층(12)에 제2 절연층(20)을 적층하고 가압하는 단계를 포함하여, 전자소자(16)를 인쇄회로기판에 내장하는데 있어 캐비티의 천공 공정 및 점착테이프의 사용 공정이 생략되어 제조공정을 단순화할 수 있고, 이를 통해 제품의 불량률 및 제조 비용을 감소할 수 있다.

본 실시예에 따라 전자소자 내장 인쇄회로기판을 제조하는 방법을 살펴 보면, 도 6에 도시된 바와 같이, 제1 절연층(12)의 일면에 전자소자(16)의 일부를 압입한다(S100). 회로기판에 캐비티를 천공하고 캐비티의 일측에 점착시트로 막고, 캐비티를 통해 전자소자를 점착시트에 고정하는 종래의 기술과 달리, 제1 절연층(12)에 전자소자(16)의 일부를 압입시키고, 이후 공정에서 다시 제2 절연층(20)을 적층하고 가압하여 전자소자(16)의 나머지 일부를 제2 절연층(20)에 압입시켜 전자소자(16)를 제1 절연층(12) 및 제2 절연층(20)의 대향하는 면에 실장시킴으로써 캐비티를 천공하는 공정과 점착시트를 사용하는 공정을 생략하여 제조공정을 단축화할 수 있다. 또한, 점착시트의 제거 시 발생할 수 있는 전자소자의 파손을 방지할 수 있고, 점착시트의 접착성분의 잔류로 인한 절연층과 전자소자의 부착 불량을 원천적으로 방지할 수 있다.

제1 절연층(12)의 일면에 전자소자(16)를 압입하는 방법은, 먼저, 제1 절연층(12)을 연화온도이상으로 가열하여 제1 절연층(12)을 연화상태로 만든 후, 전자소자(16)를 연화상태의 제1 절연층(12)에 두고 전자소자(16)의 일부가 압입되도록 가압한다. 전자소자(16)가 제1 절연층(12)에 압입되면 제1 절연층(12)의 냉각과정 을 거쳐 전자소자(16)를 제1 절연층(12)에 고정한다.

또 다른 방법으로 제1 절연층(12)에 전자소자(16)를 안착하고 전자소자(16)에 제1 절연층(12)의 연화온도 이상으로 열을 가해 전자소자(16)와 접하는 제1 절연층(12)에 열을 전달하여 제1 절연층(12)을 연화상태로 만들어 전자소자(16)를 압입하는 것도 가능하다.

전자소자(16)의 일부가 압입되기 위해서는 제1 절연층(12)의 두께를 전자소자(16)의 두께보다 작게 한다.

전자소자(16)의 일면에 접속단자(18)가 구비된 경우, 제1 절연층(12)에 전자소자(16)를 압입하는 방법은, 도 6에 도시된 바와 같이 전자소자(16)의 타면이 제1 절연층(12)의 일면을 향하도록 하여 접속단자(18)가 위로 향하도록 하는 페이스 업(face up) 방법과, 이와 반대로 접속단자(18)가 구비된 전자소자(16)의 일면이 제1 절연층(12)의 일면을 향하도록 하여 접속단자(18)가 아래로 향하도록 하는 페이스 다운(down) 방법이 있다. 본 실시예에서는 페이스 업 방법으로 전자소자(16)를 제1 절연층(12)에 압입하는 방법을 제시한다.

한편, 도 6에 도시된 바와 같이, 타면에 도체층(14)이 형성된 제1 절연층(12)을 사용하는 것도 가능하다. 도체층(14)로 인해 강도가 증가되어 제1 절연층(12)의 변형이 방지되어 제조공정 상의 파손을 방지할 수 있다. 또한, 이러한 도체층(14)을 선택적으로 식각하여 회로패턴(26)을 형성하는 것도 가능하다.

전자소자(16)는 반도체칩 등의 능동소자와 캐패시터, 인덕턴스, 저항과 같은 수동소자를 포함하는 개념으로, 본 실시예의 인쇄회로기판에는 수동소자나 능동소 자가 내장될 수 있다.

다음에, 도 7에 도시된 바와 같이, 제2 절연층(20)의 일면에 전자소자(16)의 나머지 일부가 압입되도록 제1 절연층(12)에 제2 절연층(20)을 적층하고 가압한다(S200). 전자소자(16)를 절연층에 내장시키기 위해 전자소자(16)의 일부가 압입된 제1 절연층(12)의 일면에 제2 절연층(20)을 적층하고 가압하여 전자소자(16)의 나머지 일부가 제2 절연층(20)에 압입되도록 한다.

제2 절연층(20)의 일면에 전자소자(16)의 나머지 일부를 압입하는 방법은, 먼저, 제2 절연층(20)의 일면과 제1 절연층(12)의 일면이 대향하도록 제1 절연층(12)에 제2 절연층(20)을 적층하고, 제2 절연층(20)을 연화온도이상으로 가열하여 연화상태로 만든 후, 제1 절연층(12)과 제2 절연층(20)을 서로 가압하여 전자소자(16)의 나머지 일부가 제2 절연층(20)에 압입되도록 한다. 그리고, 제2 절연층(20)을 냉각하면 전자소자(16)가 제1 절연층(12)과 제2 절연층(20)의 대향하는 면에 내장된다.

또 다른 방법으로 제2 절연층(20)에 연화온도이상으로 열을 가해 연화상태로 만든 후 이를 제1 절연층(12)에 적층하여 가압하는 것도 가능하다.

한편, 열경화성 수지는 열가소성 수지보다 연화온도가 높다. 따라서, 제1 절연층(12)이 열경화성 수지를 포함하여 이루어진 경우, 제1 절연층(12)에 전자소자(16)가 압입되어 고정되면 연화온도로 가열된 열가소성 수지를 포함하여 이루어진 제2 절연층(20)을 적층하더라도 제1 절연층(12)이 연화상태로 되지 않아 제2 절연층(20)의 적층과정에서 전자소자(16)가 안정되게 제1 절연층(12)에 고정된다. 그 러나, 제조공정상의 문제가 없다면 제1 절연층(12)과 제2 절연층(20)을 동일한 재료로 사용하는 것도 가능하다.

한편, 타면에 도체층이 형성된 제2 절연층(20)을 사용하는 것도 가능하다. 도체층으로 인해 강도가 증가되어 제조공정 상의 제2 절연층(20)의 파손을 방지할 수 있다. 또한, 이러한 도체층을 선택적으로 식각하여 회로패턴을 형성하는 것도 가능하다.

다음에, 도 8에 도시된 바와 같이, 전자소자(16)의 접속단자(18)가 노출되도록 제1 절연층(12) 또는 제2 절연층(20)에 블라인드 비아홀(22)을 천공한다(S300). 전자소자(16)와 인쇄회로기판 간의 전기적 연결을 위해 전자소자(16)의 접속단자(18)가 노출되도록 제1 절연층(12) 또는 제2 절연층(20)에 블라인드 비아홀(22)을 형성한다.

상술한 바와 같이, 전자소자(16)를 제1 절연층(12)에 전자소자(16)를 압입하는 방법은 페이스 업 방법과 페이스 다운 방법이 있는데, 페이스 업 방법으로 전자소자(16)를 제1 절연층(12)에 압입한 경우에는 제1 절연층(12)에 적층되는 제2 절연층(20)에 블라인드 비아홀(22)(blind via hole)을 천공하여 전자소자(16)의 접속단자(18)를 노출시키고, 페이스 다운 방법으로 전자소자(16)를 압입한 경우에는 제1 절연층(12)에 블라인드 비아홀(22)을 천공하여 전자소자(16)의 접속단자(18)를 노출시킨다.

본 실시예에서는 페이스 업 방법에 의해 전자소자(16)를 압입한 경우를 제시하고 있다. 따라서, 전자소자(16)의 접속단자(18) 노출되도록 제2 절연층(20)에 블 라인드 비아홀(22)을 천공한다.

다음에, 도 9에 도시된 바와 같이, 블라인드 비아홀(22)을 도금하여 제1 블라인드 비아홀(22)을 형성하고(S400), 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 회로패턴(26)을 형성한다(S500). 또한, 제1 절연층(12)의 타면과 제2 절연층(20)의 타면에 형성되는 회로패턴(26) 간의 전기적 연결을 위하여 제1 절연층(12) 및 제2 절연층(20)을 관통하는 관통홀을 형성할 수 있다.

블라인드 비아홀(22)과 관통홀이 형성되면 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 도금 공정을 진행하여 제1 블라인드 비아(24) 및 관통비아(23)를 형성한다. 그리고, 금속성의 전도성 물질을 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 증착한 후 이를 선택적으로 식각하여 회로패턴(26)을 형성하거나, 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 형성하고자 하는 회로패턴(26)에 상응하게 선택적으로 금속성의 전도성 물질을 증착하여 회로패턴(26)을 형성할 수 있다.

한편, 상술한 바와 같이, 타면에 도체층(14)이 형성된 제2 절연층(20)을 사용하는 경우, 도체층(14)과 제2 절연층(20)을 천공하여 블라인드 비아홀(22)을 형성하고, 도금을 진행하여 제1 블라인드 비아(24)를 형성할 수 있다. 다른 한편으로, 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 도체층(14)이 형성된 경우에는 도체층(14)을 선택적으로 식각하여 제1 절연층(12)의 타면 및 제2 절연층(20)의 타면에 회로패턴(26)을 형성할 수 있다.

본 실시예에서는 도 6에 도시된 바와 같이 제1 절연층(12)으로서 강도를 증 가시키기 위해 타면에 도체층(14)이 형성된 절연재를 사용하였으며, 제1 절연층(12)의 타면에는 도체층(14)을 선택적으로 식각하여 회로패턴(26)을 형성하고, 제2 절연층(20)의 타면에는 금속성의 전도성 물질을 선택적으로 도금하여 회로패턴(26)을 형성하는 방법을 제시하고 있다.

다음에, 도 10에 도시된 바와 같이, 제2 절연층(20)에 빌드업 층(25)을 적층하고, 빌드업 층(25)을 천공하여 제1 블라인드 비아(24)와 전기적으로 연결되는 제2 블라인드 비아(27)를 형성한다(S600). 빌드업 층(25)의 적층 횟수 및 제2 블라인드 비아(27)의 가공은 인쇄회로기판의 설계에 따라 달라질 수 있다.

도 10에서는 1개의 빌드업 층(25)이 적층된 사례를 도시하고 있다. 빌드업 층(25)은 절연성 재질로 이루어지며, 액상의 PI를 도포하여 경화시키거나, PI 필름을 적층하여 구현할 수 있다.

빌드업 층(25)이 적층되면, 블라인드 비아홀(22)을 가공하여 제1 블라인드 비아(24)와 전기적으로 연결되는 제2 블라인드 비아(27)를 형성한다. 제2 블라인드 비아(27)를 형성하는 공정은 상술한 제1 블라인드 비아(24)를 형성하는 공정과 동일하다. 즉, 제1 블라인드 비아(24)의 일부가 노출되도록 빌드업 층(25)을 천공하여 블라인드 비아홀(22)을 천공하고 블라인드 비아홀(22)의 내면을 도금하여 제1 블라인드 비아(24)와 제2 블라인드 비아(27)를 전기적으로 연결하게 된다.

복수의 빌드업 층(25)을 적층하는 경우에는 상술한 빌드업 공정을 반복한다. 전술한 바와 같이 빌드업 공정은 전자소자 내장 인쇄회로기판의 설계에 따라 필요한 횟수만큼 복수로 진행하며, 이에 따라 빌드업 층(25)이 복수로 적층되고 각 빌 드업 층(25)에 제2 블라인드 비아(27)를 가공하여 전기적 연결 통로를 구현한다.

도 11 내지 도 15는 본 발명의 제2 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 흐름도이다. 도 11 내지 도 15를 참조하면, 제1 절연층(12), 전자소자(16), 접속단자(18), 제2 절연층(20), 블라인드 비아홀(22), 회로패턴(26), 방열층(28), 제3 블라인드 비아(30), 제4 블라인드 비아(32), 범프패드(33), 도전성 범프(34)가 도시되어 있다.

본 실시예는 반도체칩과 같은 전자소자(16)가 내장된 인쇄회로기판으로서 범프리스 패키지(bumpless package)의 제조방법에 관한 것이다. 본 실시예를 설명함에 있어 상술한 제1 실시예와 중복되는 사항에 대해서는 상세한 설명을 생략하기로 한다.

본 실시예에 따른 전자소자 내장 인쇄회로기판을 제조하는 방법을 살펴 보면, 도 11에 도시된 바와 같이, 제1 절연층(12)의 일면에 전자소자(16)의 일부를 압입한다. 제1 절연층(12)의 타면에는 방열층(28)이 적층되어 있으며, 전자소자(16)의 일면에는 접속단자(18)가 구비되어 있다. 본 단계에서는 전자소자(16)의 접속단자(18)가 위로 향하는 페이스 업 방법으로 전자소자(16)를 압입한다. 이 경우 접속단자(18)가 형성되지 않은 전자소자(16)의 타면이 방열층(28)에 접하도록 압입한다. 이와 같이 전자소자(16)가 방열층(28)에 접하도록 함으로써 사용시 전자소자(16)에서 발생하는 열을 방열층(28)을 통해 외부로 방열할 수 있도록 한다.

다음에, 도 12에 도시된 바와 같이, 제2 절연층(20)의 일면에 전자소자(16)의 나머지 일부가 압입되도록, 제1 절연층(12)에 제2 절연층(20)을 적층하고 가압 한다. 이로써 전자소자(16)는 제1 절연층(12)과 제2 절연층(20) 사이에 내장된다.

다음에, 도 13에 도시된 바와 같이, 전자소자(16)의 접속단자(18)가 노출되도록 제2 절연층(20)을 천공하여 블라인드 비아홀(22)을 형성한다. 상술한 제1 실시예와 달리 제1 절연층(12)의 타면에 방열층(28)이 형성되어 있어 전자소자(16)의 접속단자(18)를 노출시키기 위해 제2 절연층(20)을 천공한다.

다음에, 도 14에 도시된 바와 같이, 블라인드 비아홀(22)을 도금하여 제3 블라인드 비아(30)를 형성한다. 제3 블라인드 비아(30)는 전자소자(16)와 인쇄회로기판의 전기적 연결을 구현하다.

다음에, 도 15에 도시된 바와 같이, 제2 절연층(20)에 빌드업 층(25)을 적층하고, 빌드업 층(25)을 천공하여 제3 블라인드 비아(30)와 전기적으로 연결되는 제4 블라인드 비아(32)를 형성한다. 상술한 바와 같이, 빌드업 층(25)의 적층 횟수 및 제4 블라인드 비아(32)의 가공은 인쇄회로기판의 설계에 따라 달라질 수 있다. 도 15에서는 1개의 빌드업 층(25)이 적층된 사례를 도시하고 있다. 빌드업 공정은 전자소자 내장 인쇄회로기판의 설계에 따라 필요한 횟수만큼 복수로 진행하며, 이에 따라 빌드업 층(25)이 복수로 적층되고 각 빌드업 층(25)에 제4 블라인드 비아(32)를 가공하여 전기적 연결 통로를 구현한다.

다음에, 도 15에 도시된 바와 같이, 빌드업 층(25)의 표면에 제4 블라인드 비아(32)와 전기적으로 연결되는 도전성 범프(34)(bump)를 형성한다. 도전성 범프(34)는 전자소자 내장 인쇄회로기판과 외부장치와의 전기적 접속을 위한 것으로서, 제4 블라인드 비아(32)와 전기적으로 연결되는 범프패드(33)에 솔더 볼 등의 도전성 범프(34)를 접착시킴으로써 형성될 수 있다.

도 16은 본 발명의 제3 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도이다. 도 16을 참조하면, 제1 절연층(12), 전자소자(16), 접속단자(18), 제2 절연층(20), 회로패턴(26), 방열층(28), 제1 블라인드 비아(24), 제2 블라인드 비아(27), 도전성 범프(34)가 도시되어 있다.

본 실시예는 전자소자(16)가 내장되는 인쇄회로기판으로서, 제1 절연층(12)과, 제1 절연층(12)의 일면에 일부가 압입되는 전자소자(16)와, 전자소자(16)의 나머지 일부가 압입되며, 제1 절연층(12)에 적층되는 제2 절연층(20) 및 제1 절연층(12)의 타면에 적층되는 도체층을 구성요소로 하여, 전자소자(16)가 두 개의 절연층 사이에 내장되어 고가의 전자소자(16)를 재활용할 수 있다. 또한, 전자소자(16)가 도체층에 접착되어 있어 사용시 전자소자(16)로부터 방출되는 열을 효과적으로 방열할 수 있다.

열경화성 수지는 열가소성 수지보다 연화온도가 높다. 따라서, 제1 절연층(12)이 열경화성 수지로 이루어진 경우, 제1 절연층(12)에 전자소자(16)가 압입되어 고정되면 연화온도로 가열된 열가소성 수지로 이루어진 제2 절연층(20)을 적층하더라도 제1 절연층(12)이 연화상태로 되지 않아 전자소자(16)가 안정되게 제1 절연층(12)에 고정된다. 따라서, 제조공정 과정에서 전자소자(16)의 이동이 없어 보다 정밀하게 전자소자 내장 인쇄회로기판의 제조가 가능하다.

그러나, 제조공정상의 문제가 없다면 제1 절연층(12)과 제2 절연층(20)을 동일한 재료로 사용하는 것도 가능하다.

전자소자(16)는 반도체칩 등의 능동소자와 캐패시터, 인덕턴스, 저항과 같은 수동소자를 포함하는 개념으로, 본 실시예의 인쇄회로기판에는 수동소자와 능동소자가 내장될 수 있다.

본 실시예는 반도체칩과 같은 전자소자(16)가 내장된 인쇄회로기판으로서 범프리스 패키지(bumpless package)를 제시한다.

도체층은 금속성의 전도성 물질로 이루어지며, 제조공정상 제1 절연층(12)의 강도를 증진시켜 변형을 방지하는 지지체의 역할을 수행한다. 한편, 도체층을 선택적으로 식각하여 회로패턴(26)을 형성할 수 있다.

한편, 도체층으로서 방열층(28)을 이용할 수 있다. 전자소자(16)의 일면에 접속단자(18)가 구비된 경우 접속단자(18)가 형성되지 않은 전자소자(16)의 타면이 방열층(28)에 접하도록 하여 사용시 전자소자(16)에서 발생하는 열을 효과적으로 방열되도록 할 수 있다.

제2 절연층(20)을 천공하여 블라인드 비아홀(22)을 형성하고, 블라인드 비아홀(22)을 도금하여 제1 블라인드 비아(24)를 형성할 수 있다. 제1 블라인드 비아(24)는 전자소자(16)와 인쇄회로기판 간의 전기적 연결을 구현한다.

제2 절연층(20)에 빌드업 층(25)을 적층하고, 빌드업 층(25)을 관통하여 제1 블라인드 비아(24)와 전기적으로 연결되는 제2 블라인드 비아(27)를 형성할 수 있다. 인쇄회로기판의 설계에 따라, 빌드업 층(25)은 복수로 적층될 수 있고, 제2 블라인드 비아(27)는 복수의 빌드업 층(25)에 각각 가공되어 서로 전기적으로 연결되도록 복수로 형성될 수 있다. 빌드업 층(25)의 적층 횟수 및 제2 블라인드 비 아(27)의 가공은 인쇄회로기판의 설계에 따라 달라질 수 있다. 도 16에서는 1개의 빌드업 층(25)이 적층된 사례를 도시하고 있다. 빌드업 층(25)은 절연성 재질로 이루어지며, 액상의 PI를 도포하여 경화시키거나, PI 필름을 적층하여 구현할 수 있다.

도전성 범프(34)는 빌드업 층(25)의 표면에 형성되어 제2 블라인드 비아(27)와 전기적으로 연결된다. 도전성 범프(34)는 전자소자 내장 인쇄회로기판과 외부장치와의 전기적 접속을 위한 것으로서, 제2 블라인드 비아(27)와 전기적으로 연결되는 범프패드(33)에 솔더 볼 등의 도전성 범프(34)를 접착시킴으로써 형성될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1 내지 도 4는 종래 기술에 따른 전자소자 내장 인쇄회로기판의 제조방법을 나타낸 흐름도.

도 5는 본 발명의 제1 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 순서도.

도 6 내지 도 10은 본 발명의 제1 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 흐름도.

도 11 내지 도 15는 본 발명의 제2 실시예에 따른 전자소자 내장 인쇄회로기판 제조방법을 나타낸 흐름도.

도 16은 본 발명의 제3 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도.

<도면의 주요부분에 대한 부호의 설명>

12, 20 : 절연층

16 : 전자소자

18 : 접속단자

24, 27, 30, 32 : 블라인드 비아

26 : 회로패턴

28 : 방열층

34 : 도전성 범프

Claims (21)

1. 제1 절연층의 일면에 전자소자의 일부를 압입하는 단계; 및

   제2 절연층의 일면에 상기 전자소자의 나머지 일부가 압입되도록, 상기 제1 절연층에 상기 제2 절연층을 적층하고 가압하는 단계를 포함하는 전자소자 내장 인쇄회로기판 제조방법.
2. 제1항에 있어서,

   상기 압입하는 단계는,

   상기 제1 절연층을 연화온도이상으로 가열하는 단계;

   상기 전자소자를 상기 제1 절연층에 두고 가압하는 단계; 및

   상기 제1 절연층을 냉각하는 단계를 포함하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
3. 제1항에 있어서,

   상기 가압하는 단계는,

   상기 제2 절연층을 연화온도이상으로 가열하는 단계; 및

   상기 제2 절연층을 냉각하는 단계를 포함하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
4. 제1항에 있어서,

   제1 절연층은 열경화성 수지를 포함하여 이루어지며, 상기 제2 절연층은 열가소성 수지를 포함하여 이루어지는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
5. 제1항에 있어서,

   상기 제1 절연층의 타면에는 도체층이 형성되며,

   상기 도체층을 선택적으로 식각하여 회로패턴을 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판 제조방법.
6. 제1항에 있어서,

   상기 전자소자에는 접속단자가 구비되고

   상기 접속단자가 노출되도록 상기 제1 절연층 또는 상기 제2 절연층에 블라인드 비아홀(blind via hole)을 천공하는 단계; 및

   상기 블라인드 비아홀을 도금하여 제1 블라인드 비아(blind via)를 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판 제조방법.
7. 제6항에 있어서,

   상기 제1 블라인드 비아가 형성되는 상기 제1 절연층 또는 상기 제2 절연층에 빌드업 층을 적층하고, 상기 빌드업 층을 천공하여 상기 제1 블라인드 비아와 전기적으로 연결되는 제2 블라인드 비아를 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판 제조방법.
8. 제7항에 있어서,

   상기 빌드업 층은 복수로 적층되며, 상기 제2 블라인드 비아는 복수의 상기 빌드업 층에 각각 형성되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
9. 제1항에 있어서,

   상기 제1 절연층의 타면 및 상기 제2 절연층의 타면에는 각각 도체층이 형성되며,

   상기 한 쌍의 도체층을 전기적으로 연결하는 관통비아를 형성하는 단계; 및

   상기 도체층을 선택적으로 식각하여 회로패턴을 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판 제조방법.
10. 제1항에 있어서,

    상기 전자소자의 일면에는 접속단자가 구비되고, 상기 제1 절연층의 타면에는 방열층이 적층되며,

    상기 압입하는 단계는,

    상기 전자소자의 타면이 상기 방열층에 접하도록 압입하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
11. 제10항에 있어서,

    상기 접속단자가 노출되도록 상기 제2 절연층을 천공하여 블라인드 비아홀을 형성하는 단계; 및

    상기 블라인드 비아홀을 도금하여 제3 블라인드 비아를 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판 제조방법.
12. 제11항에 있어서,

    상기 제2 절연층에 빌드업 층을 적층하고, 상기 빌드업 층을 천공하여 상기 제3 블라인드 비아와 전기적으로 연결되는 제4 블라인드 비아를 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판 제조방법.
13. 제12항에 있어서,

    상기 빌드업 층은 복수로 적층되며, 상기 제4 블라인드 비아는 복수의 상기 빌드업 층에 각각 형성되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
14. 제12항에 있어서,

    상기 제4 블라인드 비아를 형성하는 단계 이후에,

    상기 빌드업 층의 표면에 상기 제4 블라인드 비아와 전기적으로 연결되는 도전성 범프(bump)를 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판 제조방법.
15. 제1 절연층과;

    상기 제1 절연층의 일면에 일부가 압입되는 전자소자와;

    상기 전자소자의 나머지 일부가 압입되며, 상기 제1 절연층에 적층되는 제2 절연층; 및

    상기 제1 절연층의 타면에 적층되는 도체층을 포함하는 전자소자 내장 인쇄회로기판.
16. 제15항에 있어서,

    상기 도체층을 선택적으로 식각하여 형성되는 회로패턴을 더 포함하는 전자소자 내장 인쇄회로기판.
17. 제15항에 있어서,

    상기 전자소자의 일면에는 접속단자가 구비되고, 상기 도체층은 방열층이며,

    상기 전자소자의 타면이 상기 방열층에 접하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
18. 제17항에 있어서,

    상기 제2 절연층을 관통하여 상기 접속단자와 전기적으로 연결되는 제1 블라인드 비아를 더 포함하는 전자소자 내장 인쇄회로기판.
19. 제18항에 있어서,

    상기 제2 절연층에 적층되는 빌드업 층; 및

    상기 빌드업 층을 관통하여 상기 제1 블라인드 비아와 전기적으로 연결되는 제2 블라인드 비아를 더 포함하는 전자소자 내장 인쇄회로기판.
20. 제19항에 있어서,

    상기 빌드업 층은 복수로 적층되고, 상기 제2 블라인드 비아는 상기 복수의 빌드업 층에 각각 가공되어 서로 전기적으로 연결되도록 복수로 형성되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
21. 제19항에 있어서,

    상기 빌드업 층의 표면에 형성되어 상기 제2 블라인드 비아와 전기적으로 연결되는 도전성 범프를 더 포함하는 전자소자 내장 인쇄회로기판.

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