KR100858386B1 - 반도체소자 형성용 기판 및 반도체소자의 제조방법 - Google Patents

반도체소자 형성용 기판 및 반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자 형성용 기판 및 반도체소자의 제조방법에 관한 것으로서, 반도체소자 형성영역(1A) 및 해당 반도체소자 형성영역(1A)과 같은 평면사이즈의 얼라이먼트마크 형성영역(21A)을 구비한 웨이퍼 상태의 실리콘 기판(2)에 대해서 전해도금에 의해 포스트전극을 형성할 때, 반도체소자 형성영역(1A)에 복수의 포스트전극(10)을 형성하고, 얼라이먼트마크 형성영역(21A)에 얼라이먼트용 포스트전극(22, 23) 및 복수의 더미 포스트전극(24)을 형성한다. 이 경우, 더미 포스트전극(24)의 형성에 의해, 도금전류가 국소적으로 집중하여 증대하지 않도록 할 수 있는 것을 특징으로 한다.
Figure R1020070015267
반도체소자, 실리콘 기판, 접속패드, 절연막, 보호막

Description

반도체소자 형성용 기판 및 반도체소자의 제조방법{SUBSTRATE FOR FORMING SEMICONDUCTOR ELEMENT AND MANUFACTURING METHOD OF THE SEMICONDUCTOR ELEMENT}
도 1a는 이 발명의 제조방법에 의해 제조된 반도체소자의 일례의 평면도.
도 1b는 그 ⅠB-ⅠB선을 따르는 단면도.
도 2a는 도 1에 나타내는 반도체소자를 제조했을 때에 동시에 얻어지는 얼라이먼트마크 부착 소자의 일례의 평면도.
도 2b는 그 ⅡB-ⅡB선을 따르는 단면도.
도 3은 도 1에 나타내는 반도체소자의 제조시에, 당초 준비한 웨이퍼 상태의 실리콘 기판의 평면도.
도 4는 도 3의 IV-IV선을 따르는 단면도.
도 5는 도 4에 계속되는 공정의 단면도.
도 6은 도 5에 계속되는 공정의 단면도.
도 7은 도 6에 계속되는 공정의 단면도.
도 8은 도 7에 계속되는 공정의 단면도.
도 9는 도 8에 계속되는 공정의 단면도.
도 10은 도 9에 계속되는 공정의 단면도.
도 11은 도 10에 계속되는 공정의 단면도.
도 12은 도 11에 계속되는 공정의 단면도이다.
※도면의 주요부분에 대한 부호의 설명
1: 반도체소자 2: 실리콘 기판
3: 접속패드 4: 절연막
6: 보호막 8, 8a, 8b, 8c: 밑바탕 금속층
9: 배선 9a, 9b, 9c: 더미배선
10: 포스트전극 11: 밀봉막
12: 땜납 볼 21: 얼라이먼트마크 부착 소자
22: 가얼라이먼트용 포스트전극 23: 본얼라이먼트용 포스트전극
24: 더미 포스트전극 1A: 반도체소자 형성영역
21A: 얼라이먼트마크 형성영역
본 발명은 반도체소자 형성용 기판 및 반도체소자의 제조방법에 관한 것이다.
반도체소자 형성용 기판의 제조방법에는 웨이퍼 상태의 반도체 기판상의 전체면에 포스트전극을 형성하고, 웨이퍼 상태의 반도체 기판상의 전체면에 밀봉막을 포스트전극의 주위를 덮도록 형성하며, 이후, 다이싱에 의해 각 반도체소자로 분리하여 소위 웨이퍼 레벨 패키지(WLP)를 얻도록 한 방법이 있다. 이 경우, 웨이퍼 상태의 반도체 기판상의 전체면에 밀봉막을 포스트전극의 주위를 덮도록 형성한 후에, 즉, 포스트전극을 형성한 후에, 포스트전극의 상면에 땜납 볼을 형성하거나, 웨이퍼 상태의 반도체 기판의 이면에 마크(날인)를 형성하거나, 다이싱하거나 할 때, 얼라이먼트를 실시할 필요가 있다.
그래서 종래의 반도체소자의 제조방법에는, 포스트전극 형성 후에 있어서 얼라이먼트마크를 확실하게 인식할 수 있도록 하기 위해서, 복수의 반도체소자 형성영역 및 해당 반도체소자 형성영역과 같은 평면사이즈의 얼라이먼트마크 형성영역을 구비한 반도체 기판에 대해 전해도금에 의해 포스트전극을 형성할 때, 각 반도체소자 형성영역에 각각 복수의 포스트전극을 형성하고, 얼라이먼트마크 형성영역에 얼라이먼트용 포스트전극을 형성하도록 한 방법이 있다(예를 들면, 특허문헌 1 참조).
[특허문헌 1] 특개 2005-93461호 공보
그런데, 상기 특허문헌 1에 기재한 반도체소자의 제조방법에서는, 각 반도체소자 형성영역의 대략 전체면에 복수의 포스트전극을 매트릭스상으로 형성하고, 반도체소자 형성영역과 같은 평면사이즈의 얼라이먼트마크 형성영역의 중앙부에 얼라이먼트용 포스트전극을 형성하고 있으므로, 얼라이먼트마크 형성영역의 주변부가 포스트전극을 형성하지 않는 공백영역으로 되어 있다.
이 결과, 포스트전극 및 얼라이먼트용 포스트전극을 전해도금에 의해 형성할 때, 도금전류밀도가 일정하기 때문에, 얼라이먼트마크 형성영역의 주변부의 공백영 역에 인접하는 반도체소자 형성영역에 있어서 도금전류가 집중하여 증대하고, 해당 반도체소자 형성영역에 형성되는 포스트전극의 도금성장이 이상하게 빨라지며, 해당 포스트전극이 비뚤어진 형상으로 되어 버리는 일이 있다. 또, 얼라이먼트용 포스트전극의 도금성장도 이상하게 빨라지고, 얼라이먼트용 포스트전극이 비뚤어진 형상으로 되어 버리는 일이 있다. 이와 같은 것은 웨이퍼 상태의 반도체 기판의 사이즈가 커지는 만큼 현저하고, 또 도금 속도가 고속이 되는 만큼 현저하다.
그래서 이 발명은, 포스트전극 및 얼라이먼트용 포스트전극이 비뚤어진 형상으로 되지 않도록 할 수 있는 반도체소자용 기판 및 반도체소자의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 이 발명에 관련되는 반도체소자용 기판은, 각각, 복수의 접속패드(3)를 포함하는 복수의 반도체소자 형성영역(1A)과, 상기 반도체소자 형성영역(1A)과 같은 평면사이즈를 갖는 얼라이먼트마크 형성영역(21A)을 갖는 반도체 기판(2)과, 상기 각 반도체소자 형성영역(1A) 내에 형성된, 적어도 상기 접속패드(3)의 어느 한쪽에 전기적으로 접속된 복수의 포스트전극(10)과, 상기 얼라이먼트마크 형성영역(21A)에 형성되고, 상기 각 반도체소자 형성영역(1A)에 형성된 상기 포스트전극(10)보다 적은 개수의 얼라이먼트용 포스트전극(22, 23) 및 상기 접속패드(3)에는 전기적으로 접속되어 있지 않은 더미 포스트전극(24)을 구비하고 있는 것을 특징으로 하는 반도체소자 형성용 기판을 구비하고 있는 것을 특징으로 하는 것이다.
또, 이 발명에 관련되는 반도체소자의 제조방법은, 각각, 복수의 접속패 드(3)를 포함하는 복수의 반도체소자 형성영역(1A) 및 해당 반도체소자 형성영역(1A)과 같은 평면사이즈의 얼라이먼트마크 형성영역(21A)을 구비한 반도체 기판(2)을 준비하고, 상기 각 반도체소자 형성영역(1A)에, 각각, 상기 접속패드(3)의 어느 한쪽에 전기적으로 접속된 복수의 포스트전극(10)을 형성하며, 또한, 상기 얼라이먼트마크 형성영역(21A)에, 상기 접속패드(3)의 어느 쪽에도 전기적으로 접속되지 않은 얼라이먼트용 포스트전극(22, 23) 및 복수의 더미 포스트전극(24)을 형성하는 것을 특징으로 하는 것이다.
도 1a는 이 발명의 제조방법에 의해 제조된 반도체소자의 일례의 평면도를 나타내고, 도 1b는 도 1a의 ⅠB-ⅠB선을 따르는 단면도를 나타낸다. 이 반도체소자(1)는 CSP(chip size package)로 불려지는 것이며, 평면 정사각형상의 실리콘 기판(2)을 구비하고 있다. 실리콘 기판(2)의 상면에는 소정 기능의 집적회로(도시하지 않음)가 설치되고, 상면 주변부에는 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(3)가 집적회로에 접속되어서 설치되어 있다.
접속패드(3)의 중앙부를 제외하는 실리콘 기판(2)의 상면에는 산화실리콘이나 질화실리콘 등으로 이루어지는 절연막(4)이 설치되고, 접속패드(3)의 중앙부는 절연막(4)에 설치된 개구부(5)를 통하여 노출되어 있다. 절연막(4)의 상면에는 에폭시계 수지나 폴리이미드계 수지 등으로 이루어지는 보호막(6)이 설치되어 있다. 절연막(4)의 개구부(5)에 대응하는 부분에 있어서의 보호막(6)에는 개구부(7)가 설치되어 있다.
보호막(6)의 상면에는 동 등으로 이루어지는 밑바탕 금속층(8)이 설치되어 있다. 밑바탕 금속층(8)의 상면 전체에는 동으로 이루어지는 배선(9)이 설치되어 있다. 밑바탕 금속층(8)을 포함하는 배선(9)의 일단부는 절연막(4) 및 보호막(6)의 개구부(5, 7)를 통하여 접속패드(3)에 접속되어 있다. 배선(9)의 접속패드부 상면에는 동으로 이루어지는 포스트전극(10)이 설치되어 있다.
배선(9)을 포함하는 보호막(6)의 상면에는 에폭시계 수지나 폴리이미드계 수지 등으로 이루어지는 밀봉막(11)이 그 상면이 포스트전극(10)의 상면과 면일치하게 되도록 설치되어 있다. 따라서, 포스트전극(10)의 상면은 노출되어 있다. 이 경우, 포스트전극(10)의 평면형상은 원형상으로 되어 있다. 그리고, 포스트전극(10)의 노출된 상면에는 땜납 볼(12)이 설치되어 있다.
다음으로, 도 2a는 도 1에 나타내는 반도체소자(1)를 제조했을 때에 동시에 얻어지는 얼라이먼트마크 부착 소자의 일례의 평면도를 나타내고, 도 2b는 도 2a의 ⅡB-ⅡB선을 따르는 단면도를 나타낸다. 이 얼라이먼트마크 부착 소자(21)의 일부의 구조는 반도체소자(1)의 일부의 구조와 같게 되어 있다.
즉, 얼라이먼트마크 부착 소자(21)의 일부에서는 반도체소자(1)의 실리콘 기판(2)의 평면사이즈와 같은 평면사이즈를 갖는 실리콘 기판(2)의 상면에 소정의 기능의 집적회로(도시하지 않음)가 설치되고, 상면 주변부에는 복수의 접속패드(3)가 집적회로에 접속되어 설치되며, 접속패드(3)의 중앙부를 제외하는 실리콘 기판(2)의 상면에 절연막(4)이 설치되고, 접속패드(3)의 중앙부가 절연막(4)에 설치된 개구부(5)를 통하여 노출되어 있다.
그리고, 얼라이먼트마크 부착 소자(21)의 타부(他部)에서는 개구부(5)를 통하여 노출된 접속패드(3)의 상면을 포함하는 절연막(4)의 상면에 보호막(6)이 설치되어 있다. 이 경우, 절연막(4)의 개구부(5)에 대응하는 부분에 있어서의 보호막(6)에는 개구부는 형성되어 있지 않다.
보호막(6)의 상면 중앙부 및 상면의 소정의 1개소에는 밑바탕 금속층(8a, 8b)이 설치되고, 상면 주변부에는 복수의 밑바탕 금속층(8c)이 설치되어 있다. 밑바탕 금속층(8a, 8b, 8c)의 상면 전체에는 더미배선(9a, 9b, 9c)이 설치되어 있다. 이 경우, 밑바탕 금속층(8a, 8b, 8c)을 포함하는 더미배선(9a, 9b, 9c)은 접속패드부만으로 이루어지며, 전기적으로는 어디도 접속되어 있지 않다.
더미배선(9a, 9b, 9c)의 상면에는 가(假)얼라이먼트용 포스트전극(22), 본(本)얼라이먼트용 포스트전극(23) 및 더미 포스트전극(24)이 설치되어 있다. 보호막(6)의 상면에는 밀봉막(11)이 그 상면이 가얼라이먼트용 포스트전극(22), 본얼라이먼트용 포스트전극(23) 및 더미 포스트전극(24)의 상면과 면일치하게 되도록 설치되어 있다.
이 경우, 가얼라이먼트용 포스트전극(22)의 평면형상은 원형상으로 되어 있다. 본얼라이먼트용 포스트전극(23)의 평면형상은 가얼라이먼트용 포스트전극(22)의 평면형상인 원형상과 달리, 대략 십자형상으로 되어 있다. 더미 포스트전극(24)의 평면형상은 원형상으로 되어 있다.
여기에서, 치수의 일례에 대해 설명한다. 더미 포스트전극(24)은 포스트전극(10)과 평면형상 및 배치 피치가 동일하다. 즉, 더미 포스트전극(24) 및 포스트 전극(10)의 직경은 0. 2 mm이며, 배치 피치는 0. 4 mm이다. 또한 도 1 및 도 2에서는, 더미 포스트전극(24) 및 포스트전극(10)은 도시의 형편상, 19개 및 25개로서 도시하고 있지만, 실제의 개수는 모두 수백개이다.
가얼라이먼트용 포스트전극(22)은 후술하는 웨이퍼 상태의 실리콘 기판의 가위치결정을 실시하기 위한 것이며, 비교적 크게 형성되어 예를 들면, 직경 0. 75 mm이다. 본얼라이먼트용 포스트전극(23)은 후술하는 웨이퍼 상태의 실리콘 기판의 본위치결정을 실시하기 위한 것이며, 비교적 작게 형성되어 예를 들면, 한변의 길이가 0. 45 mm의 정사각형상의 영역내에 선폭 0. 15 mm로 대략 십자형상으로 형성되어 있다.
다음으로, 상기 구성의 반도체소자(1)의 제조방법의 일례에 대해 설명한다. 우선, 도 3에 나타내는 바와 같이, 웨이퍼 상태의 실리콘 기판(반도체 기판)(2)을 준비한다. 여기에서, 도 3에 있어서, 종선과 횡선으로 둘러싸여진 정사각형상으로 무인(無印)의 영역은 반도체소자 형성영역(1A)이며, ×표의 영역은 얼라이먼트마크 형성영역(21A)이다. 이 경우, 얼라이먼트마크 형성영역(21A)은 반도체소자 형성영역(1A)과 같은 평면사이즈를 갖고, 웨이퍼 상태의 실리콘 기판(2)의 왼쪽 위, 오른쪽 위, 왼쪽 아래 및 오른쪽 아래의 4개소에 설치되어 있다.
다음으로, 도 4는 도 3의 IV-IV선을 따르는 단면도를 나타낸다. 이 상태에서는 반도체소자 형성영역(1A)과 얼라이먼트마크 형성영역(21A)은 같은 구조로 되어 있다. 즉, 웨이퍼 상태의 실리콘 기판(2)의 각 형성영역(1A, 21A)에 있어서의 상면에는 집적회로(도시하지 않음)가 형성되고, 상면 주변부에는 알루미늄계 금속 등으로 이루어지는 접속패드(3)가 집적회로에 접속되어 형성되어 있다.
접속패드(3)의 중앙부를 제외하는 실리콘 기판(2)의 상면에는 산화실리콘 등으로 이루어지는 절연막(4)이 형성되고, 접속패드(3)의 중앙부는 절연막(4)에 형성된 개구부(5)를 통하여 노출되어 있다. 또한 얼라이먼트마크 형성영역(21A)과 반도체소자 형성영역(1A)의 사이에는 다이싱라인(31)이 설치되어 있다.
다음으로, 도 5에 나타내는 바와 같이, 개구부(5)를 통하여 노출된 접속패드(3)의 상면을 포함하는 절연막(4)의 상면 전체에, 플라즈마 CVD법에 의해 에폭시계 수지 등으로 이루어지는 보호막(6)을 형성한다. 다음으로, 포토리소그래피법에 의해 반도체소자 형성영역(1A)에 있어서의 절연막(4)의 개구부(5)에 대응하는 부분에 있어서의 보호막(6)에 개구부(7)를 형성한다. 이 경우, 얼라이먼트마크 형성영역(21A)에 있어서는 절연막(4)의 개구부(5)에 대응하는 부분에 있어서의 보호막(6)에는 개구부는 형성하지 않는다.
다음으로, 도 6에 나타내는 바와 같이, 반도체소자 형성영역(1A)에 있어서의 절연막(4) 및 보호막(6)의 개구부(5, 7)를 통하여 노출된 접속패드(3)의 상면을 포함하는 보호막(6)의 상면 전체에 밑바탕 금속층(8)을 형성한다. 이 경우, 밑바탕 금속층(8)은 무전해도금에 의해 형성된 동층만이어도 좋고, 또 스퍼터에 의해 형성된 동층만이어도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층상에 스퍼터에 의해 동층을 형성한 것이어도 좋다.
다음으로, 밑바탕 금속층(8)의 상면에 도금레지스트막(32)을 패턴 형성한다. 이 경우, 배선(9, 9a, 9b, 9c)형성영역에 대응하는 부분에 있어서의 도금레지스트 막(32)에는 개구부(33, 33a, 33b, 33c)가 형성되어 있다. 다음으로, 밑바탕 금속층(8)을 도금전류로로 한 동의 전해도금을 실시함으로써, 도금레지스트막(32)의 개구부(33, 33a, 33b, 33c)내의 밑바탕 금속층(8)의 상면에 배선(9, 9a, 9b, 9c)을 형성한다. 다음으로, 도금레지스트막(32)을 박리한다.
다음으로, 도 7에 나타내는 바와 같이, 배선(9, 9a, 9b, 9c)을 포함하는 밑바탕 금속층(8)의 상면에 도금레지스트막(34)을 패턴 형성한다. 이 경우, 포스트전극(10) 형성영역, 가얼라이먼트용 포스트전극(22) 형성영역, 본얼라이먼트용 포스트전극(23) 형성영역 및 더미 포스트전극(24) 형성영역에 대응하는 부분에 있어서의 레지스트막(34)에 개구부(35, 36, 37, 38)가 형성되어 있다.
다음으로, 밑바탕 금속층(8)을 도금전류로로 한 동의 전해도금을 실시함으로써, 반도체소자 형성영역(1A)에서는 도금레지스트막(34)의 개구부(35)내의 배선(9)의 접속패드부 상면에 포스트전극(10)을 형성하고, 얼라이먼트마크 형성영역(21A)에서는 도금레지스트막(34)의 개구부(36, 37, 38) 내의 더미배선(9a, 9b, 9c)의 상면에 가얼라이먼트용 포스트전극(22), 본얼라이먼트용 포스트전극(23) 및 더미 포스트전극(24)을 형성한다.
이와 같이, 얼라이먼트마크 형성영역(21A)에 얼라이먼트용 포스트전극(22, 23)외에 복수의 더미 포스트전극(24)을 형성하고 있으므로, 도금전류가 국소적으로 집중하여 증대하지 않도록 할 수 있고, 나아가서는 포스트전극(10), 얼라이먼트용 포스트전극(22, 23) 및 더미 포스트전극(24)이 비뚤어진 형상으로 되지 않도록 할 수 있다.
다음으로, 도금레지스트막(34)을 박리한다. 다음으로, 반도체소자 형성영역(1A)에서는 배선(9)을 마스크로 하고, 얼라이먼트마크 형성영역(21A)에서는 각 포스트전극(22, 23, 24)을 마스크로서 밑바탕 금속층(8)의 불필요한 부분을 에칭 하여 제거하면, 도 8에 나타내는 바와 같이, 배선(9, 9a, 9b, 9c) 아래에만 밑바탕 금속층(8, 8a, 8b, 8c)이 잔존된다.
다음으로, 도 9에 나타내는 바와 같이, 스크린 인쇄법, 스핀 코트법 등에 의해, 배선(9) 및 각 포스트전극(10, 22, 23, 24)을 포함하는 보호막(6)의 상면 전체에 에폭시계 수지 등으로 이루어지는 밀봉막(11)을 그 두께가 각 포스트전극(10, 22, 23, 24)의 높이보다도 약간 두꺼워지도록 형성한다. 따라서, 이 상태에서는 각 포스트전극(10, 22, 23, 24)의 상면은 밀봉막(11)에 의해서 덮여져 있다.
다음으로, 밀봉막(11) 및 각 포스트전극(10, 22, 23, 24)의 상면측을 적절하게 연마하여 제거함으로써, 도 10에 나타내는 바와 같이, 각 포스트전극(10, 22, 23, 24)의 상면을 노출시키는 동시에, 이 노출된 각 포스트전극(10, 22, 23, 24)의 상면을 포함하는 밀봉막(11)의 상면을 평탄화한다.
다음으로, 도 11에 나타내는 바와 같이, 반도체소자 형성영역(1A)에 있어서의 포스트전극(10)의 상면에 땜납 볼(12)을 형성한다. 다음으로, 웨이퍼 상태의 실리콘 기판(2)의 하면에 있어서 각 반도체소자 형성영역(1A)에 대응하는 영역의 소정의 개소에 소정의 마크(날인)를 형성한다. 이와 같이 하여 반도체소자 형성용 기판(100)이 구성된다. 다음으로, 도 12에 나타내는 바와 같이, 반도체소자 형성용 기판(100)을 다이싱라인(31)으로 절단하면, 도 1a, b에 나타내는 반도체소자(1) 가 복수개 얻어지고, 또 도 2a, b에 나타내는 얼라이먼트마크 부착 소자(21)가 4개 얻어진다.
그런데, 포스트전극(10) 형성공정 후에 있어서의 땜납 볼(12) 형성공정, 마크(날인) 형성공정 및 다이싱 공정에서는, 웨이퍼 상태의 실리콘 기판(2)의 위치맞춤을 실시할 필요가 있다. 또, 각 포스트전극(10)의 상면에 땜납 볼(12)을 형성하기 전에, 각 포스트전극(10)의 상면에 땜납층을 인쇄하는 경우가 있고, 이 경우에도 위치맞춤이 필요하다. 또한 마크(날인) 형성공정 후에서 다이싱 공정 전에 전기적 컨택트 검사공정을 실시하는 경우도 웨이퍼 상태의 실리콘 기판(2)의 위치맞춤을 실시할 필요가 있다.
이와 같은 경우에는, 얼라이먼트마크 형성영역(21A)에 형성된 얼라이먼트용 포스트전극(22, 23)을 얼라이먼트마크로서 사용한다. 이 경우, 가얼라이먼트용 포스트전극(22)은 그 평면형상이 원형상으로, 포스트전극(10)의 평면형상과 같지만, 그 직경이 0. 75 mm로 포스트전극(10)의 직경 0. 2 mm보다도 상당히 큰데다가, 얼라이먼트마크 형성영역(21A)에 형성되어 있기 때문에, 포스트전극(10)으로 오인식 되는 일은 없다.
그런데, 가얼라이먼트용 포스트전극(23)은 웨이퍼 상태의 실리콘 기판(2)의 가위치결정을 실시하기 위한 것이며, 본얼라이먼트용 포스트전극(23)은 웨이퍼 상태의 실리콘 기판(2)의 본위치결정을 실시하기 위한 것이다. 그래서 예를 들면, 다이싱 장치에 가위치결정용 카메라 및 본위치결정용 카메라를 구비하게 한다. 이 경우, 가위치결정용 카메라는 시야 범위가 비교적 넓고, 렌즈 배율이 비교적 낮은 것이며, 본위치결정용 카메라는 시야 범위가 비교적 좁고, 렌즈 배율이 비교적 높은 것이다.
그리고 가위치결정은 웨이퍼 상태의 실리콘 기판(2)상의 본얼라이먼트용 포스트전극(23)을 본위치결정용 카메라의 시야 범위내에 넣기 위해서 실시한다. 본위치결정은 다이싱장치의 경우, 웨이퍼 상태의 실리콘 기판(2)의 다이싱라인(31)을 다이싱소(dicing saw)가 정확하게 절단하도록 하기 위해서 실시하는 것이며, 가위치결정 후의 위치결정이기 때문에, 고정밀도의 위치결정을 실시할 수 있다.
또한, 이 경우, 본얼라이먼트용 포스트전극(23)의 평면형상을 가얼라이먼트용 포스트전극(22)의 평면형상인 원형상과 달리, 대략 십자형상으로 하고 있으므로, 양 얼라이먼트용 포스트전극(22, 23)을 혼동하는 일이 없고, 얼라이먼트마크 오인식의 발생을 확실하게 방지할 수 있다.
또한 가얼라이먼트용 포스트전극(22)의 평면형상은 원형상에 한정하지 않고, 예를 들면, 정사각형상으로 해도 좋다. 또, 본얼라이먼트용 포스트전극(23)의 평면형상은 대략 십자형상에 한정하지 않고, 예를 들면, 대략 L자형상으로 해도 좋다.
이 발명에 따르면, 얼라이먼트마크 형성영역에 얼라이먼트용 포스트전극 외에 복수의 더미 포스트전극을 형성하도록 하고 있으므로, 도금전류가 국소적으로 집중하여 증대하지 않도록 할 수 있고, 나아가서는 포스트전극, 얼라이먼트용 포스트전극 및 더미 포스트전극이 비뚤어진 형상으로 되지 않도록 할 수 있다.

Claims (17)

  1. 각각, 복수의 접속패드를 포함하는 복수의 반도체소자 형성영역과, 상기 반도체소자 형성영역과 같은 평면사이즈를 갖는 얼라이먼트마크 형성영역을 갖는 반도체 기판과,
    상기 각 반도체소자 형성영역내에 형성된, 적어도 상기 접속패드의 어느 한쪽에 전기적으로 접속된 복수의 포스트전극과,
    상기 얼라이먼트마크 형성영역에 형성되고, 상기 각 반도체소자 형성영역에 형성된 상기 포스트전극보다 적은 개수의 얼라이먼트용 포스트전극 및 상기 접속패드에는 전기적으로 접속되어 있지 않은 더미 포스트전극을 구비하고 있는 것을 특징으로 하는 반도체소자 형성용 기판.
  2. 제 1 항에 있어서,
    상기 더미 포스트전극은 적어도 상기 각 얼라이먼트마크 형성영역의 둘레가장자리부에 배치되어 있는 것을 특징으로 하는 반도체소자 형성용 기판.
  3. 제 2 항에 있어서,
    상기 더미 포스트전극은 상기 포스트전극과 평면형상이 동일한 것을 특징으로 하는 반도체소자 형성용 기판.
  4. 제 3 항에 있어서,
    상기 더미 포스트전극은 상기 포스트전극과 배치 피치가 동일한 것을 특징으로 하는 반도체소자 형성용 기판.
  5. 제 1 항에 있어서,
    상기 얼라이먼트용 포스트전극은 서로 다른 형상이며, 가위치결정을 실시하기 위한 가얼라이먼트용 포스트전극과 본위치결정을 실시하기 위한 본얼라이먼트용 포스트전극으로 이루어지는 것을 특징으로 하는 반도체소자 형성용 기판.
  6. 제 5 항에 있어서,
    상기 가얼라이먼트용 포스트전극의 평면형상은 원형상 또는 정사각형상이며, 상기 본얼라이먼트용 포스트전극의 평면형상은 십자형상 또는 L자형상인 것을 특징으로 하는 반도체소자 형성용 기판.
  7. 제 1 항에 있어서,
    상기 얼라이먼트용 포스트전극은 가위치결정을 실시하기 위한 가얼라이먼트용 포스트전극과 본위치결정을 실시하기 위한 본얼라이먼트용 포스트전극을 포함하고, 가얼라이먼트용 포스트전극 상면의 사이즈는 상기 본얼라이먼트용 포스트전극 상면의 사이즈보다 큰 것을 특징으로 하는 반도체소자 형성용 기판.
  8. 제 1 항에 있어서,
    상기 반도체 기판 위에, 상기 접속패드를 노출하는 개구부를 갖는 보호막을 가지며, 상기 포스트전극, 상기 얼라이먼트용 포스트전극, 더미 포스트전극은 상기 보호막 위에 형성되어 있는 것을 특징으로 하는 반도체소자 형성용 기판.
  9. 제 8 항에 있어서,
    상기 접속패드는 상기 각 반도체소자 형성영역내에도 형성되어 있는 것을 특징으로 하는 반도체소자 형성용 기판.
  10. 각각, 복수의 접속패드를 포함하는 복수의 반도체소자 형성영역 및 해당 반도체소자 형성영역과 같은 평면사이즈의 얼라이먼트마크 형성영역을 구비한 반도체 기판을 준비하고,
    상기 각 반도체소자 형성영역에, 각각, 상기 접속패드의 어느 한쪽에 전기적으로 접속된 복수의 포스트전극을 형성하며, 또한, 상기 얼라이먼트마크 형성영역에, 상기 접속패드의 어느 쪽에도 전기적으로 접속되지 않은 얼라이먼트용 포스트전극 및 복수의 더미 포스트전극을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    각 반도체소자 형성영역의 상기 포스트전극 및 상기 얼라이먼트마크 형성영 역의 상기 얼라이먼트용 포스트전극 및 상기 더미 포스트전극은 동시에 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 더미 포스트전극은 적어도 상기 각 얼라이먼트마크 형성영역의 둘레가장자리부에 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 얼라이먼트용 포스트전극은 서로 다른 형상이며, 가위치결정을 실시하기 위한 가얼라이먼트용 포스트전극과 본위치결정을 실시하기 위한 본얼라이먼트용 포스트전극으로 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 가얼라이먼트용 포스트전극의 평면형상은 원형상 또는 정사각형상이며, 상기 본얼라이먼트용 포스트전극의 평면형상은 십자형상 또는 L자형상인 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 10 항에 있어서,
    상기 얼라이먼트용 포스트전극은 가위치결정을 실시하기 위한 가얼라이먼트용 포스트전극과 본위치결정을 실시하기 위한 본얼라이먼트용 포스트전극을 포함하 고, 가얼라이먼트용 포스트전극 상면의 사이즈는 상기 본얼라이먼트용 포스트전극 상면의 사이즈보다 큰 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 포스트전극, 가얼라이먼트용 포스트전극 및 상기 본얼라이먼트용 포스트전극을 형성한 후, 추가로 상기 가얼라이먼트용 포스트전극을 가얼라이먼트마크로서 사용하고, 이어서, 상기 본얼라이먼트용 포스트전극을 본얼라이먼트마크로서 사용하여 상기 반도체 기판의 위치맞춤을 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 반도체 기판의 위치맞춤을 실시하는 공정으로서, 땜납 볼 형성, 마크 형성, 다이싱 중 어느 하나가 포함되는 것을 특징으로 하는 반도체소자의 제조방법.
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