KR100610555B1 - 반도체소자 및 그 제조방법 - Google Patents

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요코야마시게루
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가시오게산키 가부시키가이샤
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Abstract

본 발명은 포스트전극형성 후에 있어서, 얼라인먼트마크를 확실하게 인식하여 얼라인먼트를 효율적으로 실시할 수 있는 반도체소자 및 그 제조방법에 관한 것으로서,
포스트전극(10)을 형성하기 위한 도금레지스트막(23)의 노광을 실시할 때 우선 포스트전극형성용의 제 1 노광마스크(24)를 이용하여 반도체소자형성영역(21) 및 얼라인먼트마크형성영역(22)에 대해서 스텝노광을 실시하고, 다음으로 얼라인먼트용 포스트전극형성용의 제 2 노광마스크(25)를 이용하여 얼라인먼트마크형성영역(22)만에 대해서 노광을 실시하며, 이에 따라 반도체소자형성영역(21)에 포스트전극(10)만이 형성되고, 얼라인먼트마크형성영역(22)에 얼라인먼트용 포스트전극(10a)만이 형성되는 것을 특징으로 한다.
포스트전극, 도금레지스트막, 반도체소자형성영역, 얼라인먼트마크형성영역

Description

반도체소자 및 그 제조방법{SEMICONDUCTOR ELEMENT AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제 1 실시형태로서의 반도체소자의 평면도.
도 2는 도 1의 Ⅱ-Ⅱ선을 따르는 확대단면도.
도 3은 도 1 및 도 2에 나타내는 반도체소자를 제조했을 때에 동시에 얻어지는 얼라인먼트마크소자의 한 예의 평면도.
도 4는 도 3의 Ⅳ-Ⅳ선을 따르는 확대단면도.
도 5는 상기 제 1 실시형태에 있어서의 반도체소자의 제조시에 당초 준비한 웨이퍼상태의 실리콘기판의 평면도.
도 6은 도 5에 나타내는 반도체소자형성영역부분의 확대단면도.
도 7은 도 5에 나타내는 얼라인먼트마크형성영역부분의 확대단면도.
도 8은 도 6에 이어지는 공정에서 반도체소자형성영역부분을 나타내는 확대단면도.
도 9는 제 1 노광마스크의 평면도.
도 10은 제 2 노광마스크의 평면도.
도 11은 반도체소자형성영역부분에 있어서의 도금레지스트막의 노광상태를 설명하기 위해 나타내는 평면도.
도 12는 얼라인먼트마크형성영역부분에 있어서의 도금레지스트막의 노광상태를 설명하기 위해 나타내는 평면도.
도 13은 도 8에 이어지는 공정에 있어서의 반도체소자형성영역부분을 나타내는 확대단면도.
도 14는 도 13과 동일한 공정에 있어서의 얼라인먼트마크형성영역부분을 나타내는 확대단면도.
도 15는 도 13에 이어지는 공정에 있어서의 반도체소자형성영역부분을 나타내는 확대단면도.
도 16은 도 15와 동일한 공정에 있어서의 얼라인먼트마크형성영역부분을 나타내는 확대단면도.
도 17은 도 15에 이어지는 공정에 있어서의 반도체소자형성영역부분을 나타내는 확대단면도.
도 18은 도 17에 이어지는 공정에 있어서의 반도체소자형성영역부분을 나타내는 확대단면도.
도 19는 도 18에 이어지는 공정에서 반도체소자형성영역부분을 나타내는 확대단면도.
도 20은 본 발명의 제 2 실시형태를 설명하기 위해 나타내는 웨이퍼상태의 실리콘기판의 평면도.
도 21은 제 3 노광마스크의 평면도.
도 22는 제 2 노광마스크의 변형예 1을 나타내는 평면도.
도 23은 도 22에 나타내는 제 2 노광마스크의 변형예 1을 이용한 경우의 얼라인먼트마크형성영역부분에 있어서의 도금레지스트막의 노광상태를 설명하기 위해 나타내는 평면도.
도 24는 제 2 노광마스크의 변형예 2를 나타내는 평면도.
도 25는 도 24에 나타내는 제 2 노광마스크의 변형예 2를 이용한 경우의 얼라인먼트마크형성영역부분에 있어서의 도금레지스트막의 노광상태를 설명하기 위해 나타내는 평면도.
도 26은 본 발명의 제 3 실시형태를 설명하기 위한 도면이며, 도 1의 Ⅱ-Ⅱ선을 따르는 확대단면도.
도 27은 도 1 및 도 26에 나타내는 반도체소자를 제조했을 때에 동시에 얻어지는 얼라인먼트마크부착소자의 한 예의 평면도.
도 28은 도 27의 ⅩⅩⅧ-ⅩⅩⅧ선을 따르는 확대단면도.
도 29는 도 26에 도시된 반도체소자의 제조시에 당초 준비한 웨이퍼상태의 실리콘기판의 평면도.
도 30은 도 29의 ⅩⅩⅩ-ⅩⅩⅩ선을 따르는 단면도.
도 31은 도 26에 도시된 반도체소자를 형성할 때에 이용하는 제 1 노광마스크의 평면도.
도 32는 도 26에 도시된 반도체소자를 형성할 때에 이용하는 제 1 노광마스크의 평면도.
도 33은 도 30에 이어지는 공정을 설명하기 위한 확대단면도.
도 34는 도 33에 이어지는 공정을 설명하기 위한 확대단면도.
도 35는 도 34에 이어지는 공정을 설명하기 위한 확대단면도.
도 36은 도 35에 이어지는 공정을 설명하기 위한 확대단면도.
도 37은 도 36에 이어지는 공정을 설명하기 위한 확대단면도.
도 38은 도 37에 이어지는 공정을 설명하기 위한 확대단면도.
도 39는 도 38에 이어지는 공정을 설명하기 위한 확대단면도.
도 40은 도 39에 이어지는 공정을 설명하기 위한 확대단면도.
도 41은 도 40에 이어지는 공정을 설명하기 위한 확대단면도.
도 42는 노광마스크의 다른 예를 나타내는 평면도.
도 43은 도 42에 나타내는 노광마스크의 변형예 1을 나타내는 평면도.
도 44는 도 42에 나타내는 노광마스크의 변형예 2를 나타내는 평면도이다.
※도면의 주요부분에 대한 부호의 설명
1: 반도체소자 2: 실리콘기판(반도체기판)
3: 접속패드 4: 절연막
5, 7, 32, 33, 86, 87, 88: 개구부
6: 보호막 8: 하지금속층
9: 배선 10: 포스트전극
10a: 얼라인먼트마크용 포스트전극
10b: 가얼라인먼트마크용 포스트전극
10c: 본얼라인먼트마크용 포스트전극
11: 밀봉막 21: 반도체소자형성영역
22: 얼라인먼트마크형성영역 23, 85: 도금레지스트막
24, 62: 제 1 노광마스크 25, 71: 제 2 노광마스크
26, 29, 43: 유리판 27, 30, 45: 차광부
41: 비반도체소자형성영역 42: 제 3 노광마스크
44: 투과부 51: 얼라인먼트마크부착소자
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 얼라인먼트용 포스트전극을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
종래 반도체집적회로웨이퍼에 형성된 접속패드에 외부접속용의 포스트전극을 형성할 때 포토마스크의 얼라인먼트는 웨이퍼의 오리엔테이션플랫을 사용한 경우에는 오차가 커지기 때문에 접속패드의 둘레가장자리부를 피복하는 절연막의 개구부를 기준으로 하여 실시하도록 하고 있었다. 그러나 포스트전극의 수가 증대하거나, 그 배열피치가 미소화하는 데 동반하여 절연막의 개구부를 기준으로 하는 얼라인먼트에서도 정밀도를 유지할 수 없게 되어 오고 있다. 이 때문에 접속패드에 직접 얼라인먼트마크를 형성하도록 개선한 것이 있다(예를 들면 특허문헌 1 참조).
특허문헌 1에 기재된 방법은 접속패드의 둘레가장자리 또는 둘레가장자리부 근처에 금속박막의 결락부분에 의해 형성한 얼라인먼트마크를 설치하고, 이 얼라인 먼트마크를 웨이퍼의 대각선상에 설치하여 웨이퍼 전체의 세팅을 실시하는 것이다.
[특허문헌 1]
특개평11-195667호 공보
그런데 근래 반도체집적회로웨이퍼 전체면에 포스트전극을 형성한 후 반도체집적회로웨이퍼상의 전체면에 밀봉재를 형성하고, 전체포스트전극을 이 밀봉재로 충전하여 패키징을 실시하며, 이 후 다이싱에 의해 각 반도체집적회로소자로 분리하는, 이른바 웨이퍼레벨패키지(WLP)가 개발되어 있다. 이 웨이퍼레벨패키지에서는 반도체집적회로웨이퍼상에 밀봉재를 성막하고, 포스트전극의 상면노출 및 밀봉재의 평탄화를 위한 연마를 한 후 각 포스트전극 상면으로의 땜납인쇄, 땜납볼탑재, 패키지이면으로의 날인 등 포스트전극형성 후에 얼라인먼트가 필요한 공정이 있다.
그런데 상기 특허문헌 1에 기재된 방법에서는 얼라인먼트마크형성 후 실제로는 반도체집적회로웨이퍼의 전체면에 하지(下地)금속층을 형성하여 모든 접속패드상을 덮기 때문에 이 하지금속층상에 포스트전극을 형성한 후에는 얼라인먼트마크로서의 기능은 소실되어 버린다.
이 때문에 포스트전극형성 후의 각 공정에 있어서의 얼라인먼트는 밀봉재로부터 노출된 포스트전극 상면의 형상을 얼라인먼트마크로 하여 실시하고 있는데, 이와 같이 하면 얼라인먼트마크로서의 포스트전극과 그렇지 않은 포스트전극의 식별이 곤란하게 되어 오인식률이 높은 것으로 되고 있었다.
그래서 본 발명은 포스트전극형성 후에 있어서, 얼라인먼트마크를 확실하게 인식하여 얼라인먼트를 효율적으로 실시할 수 있는 반도체소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따르면, 복수의 반도체소자형성영역(21)과, 상기 반도체소자형성영역과 같은 평면사이즈를 갖는 얼라인먼트마크형성영역(22)을 갖는 반도체기판(2)과, 상기 각 반도체소자형성영역(21)내에 형성된 복수의 포스트전극(10) 및 상기 얼라인먼트마크형성영역(22)에 형성되고, 상기 각 반도체소자형성영역(21)에 형성된 포스트전극(10)보다 적은 갯수의 얼라인먼트용 포스트전극(10a, 10b, 10c)을 구비하고 있는 것을 특징으로 하는 반도체소자가 제공된다.
또 본 발명에 따르면, 각각에 복수의 포스트전극(10)이 형성되는 복수의 반도체소자형성영역(21)과, 상기 반도체소자형성영역(21)과 같은 평면사이즈를 갖고, 얼라인먼트용 포스트전극(10a, 10b, 10c)이 형성되는 얼라인먼트마크형성영역(22)을 갖는 반도체기판(2)을 준비하고, 상기 반도체기판(2)의 상기 복수의 반도체소자형성영역(21)상 및 상기 얼라인먼트마크형성영역(22)상에 도금레지스트막(23)을 형성하고, 포스트전극형성용의 제 1 마스크(24)를 이용하여 상기 반도체기판(2)의 상기 복수의 반도체소자형성영역(21)상 및 상기 얼라인먼트마크형성영역(22)상에 형성된 도금레지스트막(23)을 노광하고, 얼라인먼트용 포스트전극형성용의 제 2 마스크(25)를 이용하여 상기 얼라인먼트마크형성영역(22)상에 형성된 도금레지스트막(23)을 노광하고, 상기 도금용 레지스트막(23)의 현상을 실시하고, 상기 각 반도체소자형성영역(21)에 있어서의 상기 각 포스트전극(10)이 형성되는 부분 및 얼라인먼트마크형성영역(22)에 있어서의 얼라인먼트용 포스트전극(10a, 10b, 10c)이 형성되는 부분에 개구부(32, 33, 86, 87, 88)를 형성하는 것 및 상기 포스트전극(10)이 형성되는 개구부(32, 86)내에 포스트전극(10)을 형성하고, 상기 얼라인먼트용 포스트전극(10a, 10b, 10c)이 형성되는 개구부(33, 87, 88)내에 얼라인먼트용 포스트전극(10a, 10b, 10c)을 형성하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법이 제공된다.
또한 본 발명에 따르면, 복수의 반도체소자형성영역(21)과, 상기 반도체소자형성영역(21)과 같은 평면사이즈를 갖는 얼라인먼트마크형성영역(22)을 갖는 반도체기판(22)을 준비하고, 상기 각 반도체소자형성영역(21)내에 복수의 포스트전극(10)을 형성하며, 또한 상기 얼라인먼트마크형성영역(22)에, 상기 각 반도체소자형성영역(21)에 형성된 포스트전극(10)보다 적은 갯수의 얼라인먼트용 포스트전극(10a, 10b, 10c)을 형성하는 것 및 상기 얼라인먼트용 포스트전극(10a, 10b, 10c)을 검출하여 상기 반도체기판(2)의 위치맞춤을 실시하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법이 제공된다.
(제 1 실시형태)
도 1은 본 발명의 한 실시형태로서의 반도체소자(1)의 평면도를 나타내고, 도 2는 도 1의 Ⅱ-Ⅱ선을 따르는 단면도를 나타낸다. 이 반도체소자(1)는 CSP(chip size package)라 불리우는 것으로, 평면정사각형상의 실리콘기판(2)을 구비하고 있다. 실리콘기판(2)의 상면중앙부에는 집적회로(도시하지 않음)가 설치되 고, 상면주변부에는 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(3)가 집적회로에 접속되어 설치되어 있다.
접속패드(3)의 중앙부를 제외한 실리콘기판(2)의 상면에는 산화실리콘이나 질화실리콘 등으로 이루어지는 절연막(4) 및 폴리이미드 등으로 이루어지는 보호막(6)이 설치되어 있다. 접속패드(3)의 중앙부는 절연막(4)에 설치된 개구부(5) 및 보호막(6)에 설치된 개구부(7)를 통하여 노출되어 있다.
개구부(6, 7)를 통하여 노출된 접속패드(3)의 상면으로부터 보호막(6)의 상면의 소정 장소에 걸쳐서 하지금속층(8)이 설치되어 있다. 하지금속층(8)의 상면에는 동으로 이루어지는 배선(9)이 설치되어 있다. 배선(9)의 접속패드부 상면에는 동으로 이루어지는 포스트전극(10)이 설치되어 있다.
배선(9)을 포함하는 보호막(6)의 상면에는 에폭시계 수지 등으로 이루어지는 밀봉막(11)이, 그 상면이 포스트전극(10)의 상면과 면일치하게 되도록 설치되어 있다. 따라서 포스트전극(10)의 상면은 노출되어 있다. 이 경우 포스트전극(10)의 평면형상은 원형상으로 되어 있다. 그리고 포스트전극(10)의 노출된 상면에는 땜납볼(12)이 설치되어 있다.
다음으로 도 3은 도 1 및 도 2에 나타내는 반도체소자를 제조했을 때에 동시에 얻어지는 얼라인먼트마크부착소자의 한 예의 평면도를 나타내고, 도 4는 도 3의 Ⅳ-Ⅳ선을 따르는 단면도를 나타낸다. 이 얼라인먼트마크부착소자에서는 평면정사각형상의 실리콘기판(2)의 상면에 절연막(4) 및 보호막(6)이 설치되고, 보호막(6)의 상면중앙부에 하지금속층(8) 및 얼라인먼트용 포스트전극(10a)이 설치되며, 보 호막(6)의 상면에 밀봉막(11)이, 그 상면이 얼라인먼트용 포스트전극(10a)의 상면과 면일치하게 되도록 설치되어 있다. 얼라인먼트마크용 포스트전극(10a)은 상기 반도체기판의 상면과 평행한 면으로 절단한 단면형상이 한결같은 기둥상이며, 이 경우 얼라인먼트용 포스트전극(10a)의 평면형상은 포스트전극(10)의 평면형상인 원형상과 달리 대략 십자형상으로 되어 있다.
다음으로 상기 구성의 반도체소자의 제조방법의 한 예에 대하여 설명한다. 우선 도 5에 나타내는 바와 같이, 웨이퍼상태의 실리콘기판(반도체기판)(2)을 준비한다. 여기에서 도 5에 있어서, 세로선과 가로선으로 둘러싸인 정사각형상으로, 표시가 없는 영역은 각각 반도체집적회로가 형성된 반도체소자형성영역(21)이고, ×표시의 영역은 얼라인먼트마크형성영역(22)이다. 이 경우 얼라인먼트마크형성영역(22)은 반도체소자형성영역(21)과 마찬가지로 반도체집적회로가 형성되고, 또 그 평면사이즈도 반도체소자형성영역(21)과 같은 평면사이즈를 가지며, 실리콘기판(2)의 오른쪽 위, 오른쪽 아래, 왼쪽 위 및 왼쪽 아래의 4군데에 설치되어 있다.
또 도 6에 나타내는 바와 같이, 실리콘기판(2)의 반도체소자형성영역(21)의 상면주변부에는 알루미늄계 금속 등으로 이루어지는 접속패드(3)가 형성되고, 그 상면의 접속패드(3)의 중앙부를 제외한 영역에는 산화실리콘 등으로 이루어지는 절연막(4) 및 폴리이미드 등으로 이루어지는 보호막(6)이 형성되며, 절연막(4) 및 보호막(6)에 형성된 개구부(5, 7)를 통하여 노출된 접속패드(3)의 상면을 포함하는 보호막(6)의 상면 전체에는 하지금속층(8)이 형성되고, 하지금속층(8)의 상면의 소정 장소에는 동으로 이루어지는 배선(9)이 형성되어 있다. 또 도 7에 나타내는 바 와 같이, 실리콘기판(2)의 얼라인먼트마크형성영역(22)의 상면에는 절연막(4), 보호막(6) 및 하지금속층(8)이 형성되어 있다.
다음으로 도 8에 나타내는 바와 같이, 배선(9)을 포함하는 하지금속층(8)의 상면 전체에 네가티브형의 포토레지스트로 이루어지는 도금레지스트막(23)을 형성한다. 다음으로 노광을 실시하는데, 이 경우 노광마스크로서 도 9 및도 10에 각각 나타내는 제 1 및 제 2 노광마스크(24, 25)를 준비한다. 도 9에 나타내는 제 1 노광마스크(24)는 포스트전극형성용이며, 사각형상의 유리판(26)의 소정 영역에서 3행 3열의 합계 9개의 반도체소자형성영역(21)에 각각 대응하는 영역(21a)에 있어서 포스트전극(10)형성영역에 대응하는 부분에 원형상의 차광부(27)가 형성되고, 또한 해당 영역의 주위 전체에 차광부(28)가 형성된 것으로 이루어져 있다.
도 10에 나타내는 제 2 노광마스크(25)는 얼라인먼트용 포스트전극형성용이며, 사각형상의 유리판(29)의 소정 영역에서 얼라인먼트마크형성영역(22)에 대응하는 영역(22a)에 있어서 얼라인먼트용 포스트전극(10a)형성영역에 대응하는 부분에 십자형상의 차광부(30)가 형성되고, 또한 해당 영역의 주위 전체에 차광부(31)가 형성된 것으로 이루어져 있다. 이 경우 십자형상의 차광부(30)의 십자를 구성하는 2개의 선의 길이는 제 1 노광마스크(24)의 원형상의 차광부(27)의 직경보다도 커져 있으며, 동 2개의 선의 폭은 동 원형상의 차광부(27)의 직경보다도 작아져 있다.
한 예로서 제 1 노광마스크(24)의 원형상의 차광부(27)의 직경이 250㎛이며, 그 피치가 500㎛인 경우에는 십자형상의 차광부(30)의 십자를 구성하는 2개의 선의 길이는 500㎛로 하고, 동 2개의 선의 폭은 125㎛로 한다. 십자형상의 차광부(30) 의 십자를 구성하는 2개의 선의 길이를 제 1 노광마스크(24)의 원형상의 차광부(27)의 직경보다도 크게 하고 있는 이유는 후술한다. 또한 도 9 및 도 10에 나타내는 제 1 및 제 2 노광마스크(24, 25)는 스텝노광용의 것이다.
그리고 우선 도 9에 나타내는 제 1 노광마스크(24)를 이용하여 도 5에 나타내는 반도체소자형성영역(21) 및 얼라인먼트마크형성영역(22)에 대해서 스텝노광을 실시한다. 그러면 도 11에 있어서 원으로 나타내는 바와 같이, 반도체소자형성영역(21)에서는 도금레지스트막(23)의 포스트전극(10)형성영역에 대응하는 부분이 비노광부(23a)로 된다. 또 얼라인먼트마크형성영역(22)에 있어서의 도금레지스트막(23)도 도 11에 나타내는 반도체소자형성영역(21)에 있어서의 도금레지스트막(23)의 경우와 똑같이 노광된다. 이 노광을 쇼트단위마다 주사하면서 실리콘기판(2) 전체면에 걸쳐서 차례 차례 스텝노광한다.
다음으로 도 10에 나타내는 제 2 노광마스크(25)를 이용하여 도 5에 나타내는 얼라인먼트마크형성영역(22)만에 대하여 노광을 실시한다. 그러면 도 12에 있어서 흰 도형의 대략 십자로 나타내는 바와 같이, 얼라인먼트마크형성영역(22)에서는 도금레지스트막(23)의 얼라인먼트용 포스트전극(10a)형성영역에 대응하는 부분만이 비노광부(23b)로 된다. 즉 얼라인먼트마크형성영역(22)에 있어서의 도금레지스트막(23)은 제 1 및 제 2 노광마스크(24, 25)를 이용하여 2회 노광되기 때문에 그 중심부의 대략 십자형상의 부분만이 비노광부(23b)로 된다.
여기에서 얼라인먼트마크형성영역(22)은 직경이 250㎛인 원형의 차광부(27)를 갖는 제 1 노광마스크(24)를 이용하여 노광되어 있으며, 2회째의 노광에 이용하 는 제 2 노광마스크(25)는 각각 500㎛의 길이의 선을 갖는 십자형상의 차광부(30)를 갖고 있기 때문에 2회째의 노광시의 마스크(25)의 위치맞춤에는 ±120㎛의 허용공차가 얻어진다. 즉 차광부(30)의 얼라인먼트마크형상의 십자의 선단은 비노광부(23a)에 대한 위치어긋남이 ±120㎛ 이내이면 비노광부(23a)보다 외측에 위치하기 때문에 2회째의 노광에 의하여 도 12에 도시하는 비노광부(23b)의 십자부의 직경이 250㎛ 이하로 되는 일은 없다. 십자형상의 차광부(30)의 십자를 구성하는 2개의 선의 길이를 제 1 노광마스크(24)의 원형상의 차광부(27)의 직경보다도 크게 하고 있는 이유는 이 때문이다. 이 제 2 노광마스크(25)를 이용한 노광은 각 얼라인먼트마크형성영역(22)에 대하여 실시하는 것으로, 합계 4회 실시한다.
다음으로 현상을 실시하면 도 13에 나타내는 바와 같이, 반도체소자형성영역(21)에서는 배선(9)의 접속패드부, 즉 포스트전극(10)형성영역에 대응하는 영역에 있어서의 도금레지스트막(23)에 개구부(32)가 형성된다. 또 도 14에 나타내는 바와 같이, 얼라인먼트마크형성영역(22)에서는 얼라인먼트용 포스트전극(10a)형성영역에 대응하는 영역에 있어서의 도금레지스트막(23)에 개구부(33)가 형성된다.
다음으로 하지금속층(8)을 도금전류로로 하여 동의 전해도금을 실시하면 도 13에 나타내는 바와 같이, 반도체소자형성영역(21)에서는 도금레지스트막(23)의 개구부(32)내에 있어서의 배선(9)의 접속패드부 상면에 포스트전극(10)이 형성된다. 또 도 14에 나타내는 바와 같이, 얼라인먼트마크형성영역(22)에서는 도금레지스트막(23)의 개구부(33)내에 있어서의 하지금속층(8)의 상면에 얼라인먼트용 포스트전 극(10a)이 형성된다. 다음으로 도금레지스트막(23)을 박리한다.
다음으로 배선(9) 및 얼라인먼트용 포스트전극(10a)을 마스크로 하여 하지금속층(8)의 불필요한 부분을 에칭해서 제거하면 도 15에 나타내는 바와 같이, 반도체소자형성영역(21)에서는 배선(9)하에만 하지금속층(8)이 잔존되고, 또 도 16에 나타내는 바와 같이, 얼라인먼트마크형성영역(22)에서는 얼라인먼트용 포스트전극(10a)하에만 하지금속층(8)이 잔존된다.
다음으로 도 17에 나타내는 바와 같이, 포스트전극(10) 및 배선(9)(및 얼라인먼트용 포스트전극(10a))을 포함하는 보호막(6)의 상면 전체에 에폭시계 수지 등으로 이루어지는 밀봉막(11)을 그 두께가 포스트전극(10)(및 얼라인먼트용 포스트전극(10a))의 높이보다도 약간 두꺼워지도록 형성한다. 따라서 이 상태에서는 포스트전극(10)(및 얼라인먼트용 포스트전극(10a))의 상면은 밀봉막(11)에 의하여 덮여져 있다.
다음으로 밀봉막(11) 및 포스트전극(10)(및 얼라인먼트용 포스트전극(10a))의 상면측을 적절히 연마하여 제거함으로써 도 18에 나타내는 바와 같이, 포스트전극(10)(및 얼라인먼트용 포스트전극(10a))의 상면을 노출시키는 동시에, 이 노출된 포스트전극(10)(및 얼라인먼트용 포스트전극(10a))의 상면을 밀봉막(11)의 상면과 면일치하게 한다.
다음으로 도 19에 나타내는 바와 같이, 포스트전극(10)의 상면에 땜납볼(12)을 형성한다. 다음으로 실리콘기판(2)의 하면에 있어서 각 반도체소자형성영역(21)에 대응하는 영역의 소정 장소에 소정의 마크(날인)를 형성 한다. 다음으로 다이싱공정을 거치면 도 1 및 도 2에 나타내는 반도체소자가 복수개 얻어지고, 또 도 3 및 도 4에 나타내는 얼라인먼트마크부착소자가 4개 얻어진다.
그런데 포스트전극(10)형성공정 후에 있어서의 땜납볼(12)형성공정, 마크(날인)형성공정 및 다이싱공정에서는 웨이퍼상태의 실리콘기판(2)의 위치맞춤을 실시할 필요가 있다. 또 각 포스트전극(10)의 상면에 땜납볼(12)을 형성하기 전에 각 포스트전극(10)의 상면에 땜납층을 인쇄하는 경우가 있으며, 이 경우에도 위치맞춤이 필요하다. 또한 마크(날인)형성공정 후에서 다이싱공정 전에 전기적 콘택트검사공정을 실시하는 경우도 웨이퍼상태의 실리콘기판(2)의 위치맞춤을 실시할 필요가 있다. 이와 같은 경우에는 얼라인먼트마크형성영역(22)에 형성된 얼라인먼트용 포스트전극(10a)을 얼라인먼트마크로서 사용한다.
즉 포스트전극(10)이 형성된 반도체소자형성영역(21)과 같은 평면사이즈를 갖는 얼라인먼트마크형성영역(22)에 얼라인먼트용 포스트전극(10a)을 형성하고 있기 때문에 스텝노광방식을 채용해도 웨이퍼상태의 실리콘기판(2)의 위치맞춤을 실시할 때 얼라인먼트마크형성영역(22)에 형성된 얼라인먼트용 포스트전극(10a)을 얼라인먼트마크로서 용이하게 인식할 수 있어서 얼라인먼트마크오인식의 발생을 방지할 수 있다.
또한 이 경우 얼라인먼트용 포스트전극(10a)의 평면형상을 포스트전극(10)의 평면형상인 원형상과 달리 대략 십자형상으로 하고 있기 때문에 얼라인먼트용 포스트전극(10a)과 포스트전극(10)을 혼동하는 일이 없어서 얼라인먼트마크오인식의 발 생을 방지할 수 있다.
(제 2 실시형태)
또한 예를 들면 도 20에 나타내는 본 발명의 제 2 실시형태와 같이, 얼라인먼트마크형성영역(22)의 주위에 있어서의 ○표시의 영역을, 반도체소자형성영역(21)과 같은 평면사이즈를 갖고, 포스트전극을 갖지 않는 비반도체소자형성영역(41)으로 해도 좋다. 이와 같이 한 경우에는 얼라인먼트마크형성영역(22)과 반도체소자형성영역(21)의 사이에 포스트전극을 갖지 않는 비반도체소자형성영역(41)이 개재됨으로써 얼라인먼트마크오인식의 발생을 더한층 확실하게 방지할 수 있다.
다음으로 도 20에 나타내는 비반도체소자형성영역(41)의 형성방법에 대하여 설명한다. 이 경우에는 미리 제 1, 제 2 노광마스크(24, 25) 외에 도 21에 나타내는 제 3 노광마스크(42)를 준비한다. 이 제 3 노광마스크(42)에서는 사각형상의 유리판(43)의 소정 영역에서 비반도체소자형성영역(41)에 대응하는 영역의 모두가 투과부(44)로 되어 있으며, 이 투과부(44)의 주위 전체에 차광부(45)가 형성되어 있다.
우선 제 1 노광마스크(24)를 이용하여 실리콘기판(2) 전체면의 반도체소자형성영역(21) 및 얼라인먼트마크형성영역(22)에 대해서 스텝노광을 실시한다. 다음으로 제 2 노광마스크(25)를 이용하여 4군데의 얼라인먼트마크형성영역(22)에 대한 노광을 실시한다. 이에 따라 제 1 실시형태에서 설명한 바와 같이, 각 얼라인먼트마크형성영역(22)은 도 12에 나타내는 비노광부(23b)를 제외한 모든 영역이 노광된 다.
그리고 이 후 제 3 노광마스크(42)를 이용하여 해당 제 3 노광마스크(42)의 투과부(44)의 가장자리부를 비반도체소자형성영역(41)의 가장자리부에 위치맞춤하여 노광을 실시한다. 제 3 노광마스크(42)에 의한 위치맞춤 및 노광은 차례 차례 각 비반도체소자형성영역(41)에 대하여 이동해서 그 전체에 대하여 실시한다. 이 노광에 의해 비반도체소자형성영역(41)에 있어서의 도금레지스트막 전체가 노광부로 되고, 현상을 실시해도 해당 영역에 있어서의 도금레지스트막에 개구부는 형성되지 않는다. 따라서 전해도금을 실시해도 해당 영역에는 포스트전극은 형성되지 않고, 비반도체소자형성영역(41)으로 된다. 이 경우 비반도체소자형성영역(41)에서는 보호막의 상면 전체에는 당초 하지금속층이 형성되어 있는데, 하지금속층의 상면에는 재배선은 형성되어 있지 않고, 또 상기와 같이 포스트전극도 형성되지 않기 때문에 보호막의 상면 전체에 당초 형성되어 있던 하지금속층은 모두 제거된다.
또한 제 2 노광마스크(25)의 변형예 1로서 예를 들면 도 22에 나타내는 바와 같이, 제 1 노광마스크(24)의 원형상의 차광부(27)와 동일직경 또는 그보다도 약간 대직경의 원형상의 차광부(30)가 형성된 것을 이용한 경우에는 도 23에 있어서 원으로 나타내는 바와 같이, 얼라인먼트마크형성영역(22)에서는 도금레지스트막(23)의 얼라인먼트용 포스트전극형성영역에 대응하는 부분만이 비노광부(23c)로 되며, 이에 대응하는 평면형상, 즉 포스트전극(10)의 평면형상과 모두 같은 평면형상인 원형상의 얼라인먼트용 포스트전극(10a)이 형성되게 된다. 다만 이 경우도 얼라인먼트용 포스트전극(10a)은 얼라인먼트마크형성영역(22)에 형성되기 때문에 얼라인 먼트마크로서 용이하게 인식할 수 있어서 얼라인먼트마크오인식의 발생을 방지할 수 있다. 또 얼라인먼트용 포스트전극의 평면형상은 삼각형상, 사각형상, 그 밖의 형상 등으로 해도 좋다.
또 제 2 노광마스크(25)의 변형예 2로서 예를 들면 도 24에 나타내는 바와 같이, 4개의 정사각형상의 차광부(30)간에 십자형상의 투과부가 형성된 것을 이용한 경우에는 도 25에 있어서 4개의 1/4원으로 나타내는 바와 같이, 얼라인먼트마크형성영역(22)에서는 도금레지스트막(23)의 얼라인먼트용 포스트전극형성영역에 대응하는 부분만이 비노광부(23d)로 되고, 이에 대응하는 평면형상의 얼라인먼트용 포스트전극이 형성되게 된다.
또한 노광마스크로서는, 제 1 노광마스크(24)와 제 2 노광마스크(25)를 1장의 유리판에 형성한 것을 이용해도 좋고, 또 제 1 노광마스크(24)와, 제 2 노광마스크(25)와, 제 3 노광마스크(42)를 1장의 유리판에 형성한 것을 이용해도 좋다.
(제 3 실시형태)
도 26도 도 1의 Ⅱ-Ⅱ선을 따르는 단면도를 나타낸다. 이 반도체소자(1)는 CSP(chip size package)라 불리우는 것으로, 평면정사각형상의 실리콘기판(2)을 구비하고 있다. 실리콘기판(2)의 상면중앙부에는 소정 기능의 반도체집적회로(도시하지 않음)가 설치되고, 상면주변부에는 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(3)가 반도체집적회로에 접속되어 설치되어 있다.
접속패드(3)의 중앙부를 제외한 실리콘기판(2)의 상면에는 산화실리콘이나 질화실리콘 등으로 이루어지는 절연막(4)이 설치되고, 접속패드(3)의 중앙부는 절 연막(4)에 설치된 개구부(5)를 통하여 노출되어 있다. 절연막(4)의 상면에는 에폭시계 수지나 폴리이미드계 수지 등으로 이루어지는 보호막(절연막)(6)이 설치되어 있다. 이 경우 절연막(4)의 개구부(5)에 대응하는 부분에 있어서의 보호막(6)에는 개구부(7)가 설치되어 있다.
양 개구부(5, 7)를 통하여 노출된 접속패드(3)의 상면으로부터 보호막(6)의 상면의 소정 장소에 걸쳐서 동 등으로 이루어지는 하지금속층(8)이 설치되어 있다. 하지금속층(8)의 상면에는 동으로 이루어지는 배선(9)이 설치되어 있다. 배선(9)의 접속패드부 상면에는 동으로 이루어지는 포스트전극(10)이 설치되어 있다.
배선(9)을 포함하는 보호막(6)의 상면에는 에폭시계 수지나 폴리이미드계 수지 등으로 이루어지는 밀봉막(11)이, 그 상면이 포스트전극(10)의 상면과 면일치하게 되도록 설치되어 있다. 따라서 포스트전극(10)의 상면은 노출되어 있다. 이 경우 포스트전극(10)의 평면형상은 원형상으로 되어 있다. 그리고 포스트전극(10)의 노출된 상면에는 땜납볼(12)이 설치되어 있다.
다음으로 도 27은 도 1 및 도 26에 나타내는 반도체소자(1)를 제조했을 때에 동시에 얻어지는 얼라인먼트마크부착소자의 한 예의 평면도를 나타내고, 도 28은 도 27의 ⅩⅩⅧ-ⅩⅩⅧ선을 따르는 단면도를 나타낸다. 이 얼라인먼트마크부착소자(51)의 일부의 구조는 반도체소자(1)의 일부의 구조와 같게 되어 있다.
즉 얼라인먼트마크부착소자(51)의 일부에서는 반도체소자(1)의 실리콘기판(2)의 평면사이즈와 같은 평면사이즈를 갖는 실리콘기판(2)의 상면중앙부에 소정 기능의 반도체집적회로(도시하지 않음)가 설치되고, 상면주변부에는 복 수의 접속패드(3)가 반도체집적회로에 접속되어 설치되며, 접속패드(3)의 중앙부를 제외한 실리콘기판(2)의 상면에 절연막(4)이 설치되고, 접속패드(3)의 중앙부가 절연막(4)에 설치된 개구부(5)를 통하여 노출되어 있다.
그리고 얼라인먼트마크부착소자(51)의 타부에서는 개구부(5)를 통하여 노출된 접속패드(3)의 상면을 포함하는 절연막(4)의 상면에 보호막(6)이 설치되어 있다. 이 경우 절연막(4)의 개구부(5)에 대응하는 부분에 있어서의 보호막(6)에는 개구부는 형성되어 있지 않다. 보호막(6)의 상면중앙부 및 오른쪽 아래에는 하지금속층(8)이 설치되어 있다. 각 하지금속층(8)의 상면에는 가얼라인먼트용 포스트전극(10b) 및 본얼라인먼트용 포스트전극(10c)이 설치되어 있다. 보호막(6)의 상면에는 밀봉막(11)이, 그 상면이 양 얼라인먼트용 포스트전극(10b, 10c)의 상면과 면일치하게 되도록 설치되어 있다.
이 경우 가얼라인먼트용 포스트전극(10b)의 평면형상은 원형상으로 되어 있다. 본얼라인먼트용 포스트전극(10c)의 평면형상은 가얼라인먼트용 포스트전극(10b)의 평면형상인 원형상과 달리 대략 L자형상으로 되어 있다. 그리고 가얼라인먼트용 포스트전극(10b)은 후술하는 웨이퍼상태의 실리콘기판의 가위치결정을 실시하기 위한 것으로, 비교적 크게 형성되고, 예를 들면 직경 1mm이다. 본 얼라인먼트용 포스트전극(10c)은 후술하는 웨이퍼상태의 실리콘기판의 본위치결정을 실시하기 위한 것으로, 비교적 작게 형성되고, 예를 들면 일변의 길이 0. 45mm, 폭 0. 15mm이다.
다음으로 상기 구성의 반도체소자(1)의 제조방법의 한 예에 대하여 설명한 다. 우선 도 29에 나타내는 바와 같이, 웨이퍼상태의 실리콘기판(반도체기판)(2)을 준비한다. 여기에서 도 29에 있어서, 세로선과 가로선으로 둘러싸인 정사각형상으로, 표시가 없는 영역은 반도체소자형성영역(21)이며, ×표시의 영역은 얼라인먼트마크형성영역(22)이다. 이 경우 얼라인먼트마크형성영역(22)은 반도체소자형성영역(21)과 같은 평면사이즈를 갖고, 실리콘기판(2)의 왼쪽 위, 오른쪽 위, 왼쪽 아래 및 오른쪽 아래의 4군데에 설치되어 있다.
다음으로 도 30은 도 29의 ⅩⅩⅩ-ⅩⅩⅩ선을 따르는 단면도를 나타낸다. 이 상태에서는 반도체소자형성영역(21)과 얼라인먼트마크형성영역(22)은 같은 구조로 되어 있다. 즉 웨이퍼상태의 실리콘기판(2)의 각 영역(21, 22)에 있어서의 상면중앙부에는 반도체집적회로(도시하지 않음)가 형성되고, 상면주변부에는 알루미늄계 금속 등으로 이루어지는 접속패드(3)가 반도체집적회로에 접속되어 형성되어 있다.
접속패드(3)의 중앙부를 제외한 실리콘기판(2)의 상면에는 산화실리콘 등으로 이루어지는 절연막(4)이 형성되고, 접속패드(3)의 중앙부는 절연막(4)에 형성된 개구부(5)를 통하여 노출되어 있다. 또한 얼라인먼트마크형성영역(22)과 반도체소자형성영역(21)의 사이에는 다이싱라인(52)이 설치되어 있다.
다음으로 이 제조방법에서 사용하는 노광마스크에 대하여 도 31 및 도 32를 참조해서 설명한다. 도 31에 나타내는 제 1 노광마스크(62)는 제 1∼제 4 필드(63∼66)를 갖고 있다. 제 1 필드(63)에는 2행 2열의 4개의 반도체소자형성영역(21)에 대응하여 보호막(절연막)형성용 노광마스크(63A)가 2행 2열로 형성되어 있다. 이 경우 보호막형성용 노광마스크(63A)에서는 도시하고 있지 않지만, 보호막(6)을 패턴형성하기 위한 포토레지스트가 포지티브형인 경우에는 보호막(6)의 개구부(7)형성영역 이외의 영역에 차광부가 형성되어 있다.
제 2 필드(64)에는 2행 2열의 4개의 반도체소자형성영역(21)에 대응하여 재배선형성용 노광마스크(64A)가 2행 2열로 형성되어 있다. 이 경우 재배선형성용 노광마스크(64A)에서는 도시하고 있지 않지만, 배선(9)을 전해도금에 의해 형성하기 위한 포토레지스트가 포지티브형인 경우에는 배선(9)형성영역 이외의 영역에 차광부가 형성되어 있다.
제 3 필드(65)에는 2행 2열의 4개의 반도체소자형성영역(21)에 대응하여 포스트전극형성용 노광마스크(65A)가 2행 2열로 형성되어 있다. 이 경우 포스트전극형성용 노광마스크(65A)에서는 포스트전극(10)을 전해도금에 의해 형성하기 위한 포토레지스트가 네가티브형인 경우에는 포스트전극(10)형성영역에 대응하는 부분에 원형상의 차광부(65a)가 형성되어 있다.
제 4 필드(66)는 비어 있는 필드로 되어 있다. 제 1 노광마스크(62)에 비어 있는 필드로서의 제 4 필드(66)를 설치하고 있는 이유는 후술하는 바와 같이, 도 32에 나타내는 제 2 노광마스크(71)가 유효한 필드로서 제 1∼제 4 필드(72∼75)를 갖기 때문에 필드수를 제 2 노광마스크(71)에 맞추기 위함이다.
도 32에 나타내는 제 2 노광마스크(71)는 제 1∼제 4 필드(72∼75)를 갖고 있다. 제 1 필드(72)에는 도 29에서 왼쪽 위의 얼라인먼트마크형성영역(22)에 대응하여 1개의 얼라인먼트용 포스트전극형성용 노광마스크(72A)가 형성되어 있다. 이 경우 얼라인먼트용 포스트전극형성용 노광마스크(72A)에서는 중앙부에 원형상의 차광부(72a)가 형성되고, 오른쪽 아래에 대략 L자형상의 차광부(72b)가 해당 노광마스크의 오른쪽 아래 각부를 따라서 형성되어 있다.
제 2 필드(73)에는 도 29에서 오른쪽 위의 얼라인먼트마크형성영역(22)에 대응하여 1개의 얼라인먼트용 포스트전극형성용 노광마스크(73A)가 형성되어 있다. 이 경우 얼라인먼트용 포스트전극형성용 노광마스크(73A)에서는 중앙부에 원형상의 차광부(47a)가 형성되고, 왼쪽 아래에 대략 L자형상의 차광부(73b)가 해당 노광마스크의 왼쪽 아래 각부를 따라서 형성되어 있다.
제 3 필드(74)에는 도 29에서 왼쪽 아래의 얼라인먼트마크형성영역(22)에 대응하여 1개의 얼라인먼트용 포스트전극형성용 노광마스크(74A)가 형성되어 있다. 이 경우 얼라인먼트용 포스트전극형성용 노광마스크(74A)에서는 중앙부에 원형상의 차광부(74a)가 형성되고, 오른쪽 위에 대략 L자형상의 차광부(74b)가 해당 노광마스크의 오른쪽 위 각부를 따라서 형성되어 있다.
제 4 필드(75)에는 도 29에서 오른쪽 아래의 얼라인먼트마크형성영역(22)에 대응하여 1개의 얼라인먼트용 포스트전극형성용 노광마스크(75A)가 형성되어 있다. 이 경우 얼라인먼트용 포스트전극형성용 노광마스크(75A)에서는 중앙부에 원형상의 차광부(75a)가 형성되고, 왼쪽 위에 대략 L자형상의 차광부(75b)가 해당 노광마스크의 왼쪽 위 각부를 따라서 형성되어 있다.
그런데 도 30에 나타내는 것을 준비했다면 다음으로 도 33에 나타내는 바와 같이, 개구부(5)를 통하여 노출된 접속패드(3)를 포함하는 절연막(4)의 상면 전체 에 에폭시계 수지 등으로 이루어지는 보호막(6)을 형성한다. 다음으로 보호막(6)의 상면에 포지티브형의 레지스트막(32)을 패턴형성하는데, 이 경우 보호막(60의 상면 전체에 포지티브형의 레지스트막(81)을 형성하고, 이어서 노광을 실시한다.
즉 도 31에 나타내는 제 1 노광마스크(62)의 제 1 필드(63)에 2행 2열로 형성된 보호막형성용 노광마스크(63A)를 이용하여 도 29에 나타내는 반도체소자형성영역(21)에 대해서 2행 2열마다 스텝노광을 실시한다. 그러면 반도체소자형성영역(21)에 있어서의 레지스트막(81)의 절연막(4)의 개구부(5)에 대응하는 부분이 노광된다.
다음으로 현상을 실시하면 절연막(4)의 개구부(5)에 대응하는 부분에 있어서의 레지스트막(81)에 개구부(82)가 형성된다. 다음으로 도 34에 나타내는 바와 같이, 레지스트막(81)을 마스크로 하여 보호막(6)을 에칭하면 레지스트막(81)의 개구부(82)하에 있어서의 보호막(6)에 개구부(7)가 형성된다. 한편 얼라인먼트마크형성영역(22)에 있어서는, 레지스트막(81)은 노광되지 않기 때문에 레지스트막(81)에 개구부는 형성되지 않고, 따라서 절연막(4)의 개구부(5)에 대응하는 부분에 있어서의 보호막(6)에도 개구부는 형성되지 않는다. 다음으로 레지스트막(51)을 박리한다.
다음으로 도 35에 나타내는 바와 같이, 양 개구부(5, 7)를 통하여 노출된 접속패드(3)를 포함하는 보호막(6)의 상면 전체에 하지금속층(8)을 형성한다. 이 경우 하지금속층(8)은 무전해도금에 의해 형성된 동층만이어도 좋고, 또 스퍼터에 의해 형성된 동층만이어도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층상에 스퍼터에 의해 동층을 형성한 것이어도 좋다.
다음으로 하지금속층(8)의 상면에 포지티브형의 레지스트막(83)을 패턴형성하는데, 이 경우 하지금속층(8)의 상면 전체에 포지티브형의 레지스트막(83)을 형성하고, 이어서 노광을 실시한다. 즉 도 31에 나타내는 제 1 노광마스크(62)의 제 2 필드(64)에 2행 2열로 형성된 재배선형성용 노광마스크(64A)를 이용하여 도 29에 나타내는 반도체소자형성영역(21)에 대해서 2행 2열마다 스텝노광을 실시한다. 그러면 반도체소자형성영역(21)에 있어서의 레지스트막(83)의 배선(9)형성영역에 대응하는 부분이 노광된다.
다음으로 현상을 실시하면 배선(9)형성영역에 대응하는 부분에 있어서의 레지스트막(83)에 개구부(84)가 형성된다. 다음으로 하지금속층(8)을 도금전류로로 하여 동의 전해도금을 실시하면 레지스트막(83)의 개구부(84)내에 있어서의 하지금속층(8)의 상면에 배선(9)이 형성된다. 한편 얼라인먼트마크형성영역(22)에 있어서는, 레지스트막(83)은 노광되지 않기 때문에 레지스트막(83)에 개구부는 형성되지 않고, 따라서 하지금속층(8)의 상면에 재배선도 형성되지 않는다. 다음으로 레지스트막(83)을 박리한다.
다음으로 도 36에 나타내는 바와 같이, 배선(9)을 포함하는 하지금속층(8)의 상면에 네가티브형의 도금레지스트막(85)을 패턴형성하는데, 이 경우 배선(9)을 포함하는 하지금속층(8)의 상면 전체에 네가티브형의 도금레지스트막(85)을 형성하고, 이어서 노광을 실시한다. 즉 도 31에 나타내는 제 1 노광마스크(62)의 제 3 필드(65)에 2행 2열로 형성된 포스트전극형성용 노광마스크(65A)를 이용하여 도 29 에 나타내는 반도체소자형성영역(21)에 대해서 2행 2열마다 스텝노광을 실시한다. 그러면 반도체소자형성영역(21)에 있어서의 레지스트막(85)의 포스트전극(10)형성영역에 대응하는 부분 이외가 노광된다.
또 도 32에 나타내는 제 2 노광마스크(71)의 제 1 필드(72)에 형성된 1개의 얼라인먼트용 포스트전극형성용 노광마스크(72A)를 이용하여 도 29에서 왼쪽 위의 얼라인먼트마크형성영역(22)에 대해서 노광을 실시한다. 그러면 도 29에서 왼쪽 위의 얼라인먼트마크형성영역(22)에 있어서의 레지스트막(85)의 양 얼라인먼트용 포스트전극(10b, 10c)형성영역에 대응하는 부분 이외가 노광된다.
또 도 32에 나타내는 제 2 노광마스크(71)의 제 2∼제 4 필드(73∼75)에 형성된 얼라인먼트용 포스트전극형성용 노광마스크(73A∼75A)를 이용하여 도 29에서 남은 3개의 얼라인먼트마크형성영역(22)에 대해서 노광을 실시한다. 그러면 도 29에서 남은 3개의 얼라인먼트마크형성영역(22)에 있어서의 레지스트막(85)의 양 얼라인먼트용 포스트전극(10b, 10c)형성영역에 대응하는 부분 이외가 노광된다.
다음으로 현상을 실시하면 반도체소자형성영역(21)에서는 배선(9)의 접속패드부, 즉 포스트전극(10)형성영역에 대응하는 영역에 있어서의 레지스트막(85)에 개구부(86)가 형성된다. 또 얼라인먼트마크형성영역(22)에서는 양 얼라인먼트용 포스트전극(10b, 10c)형성영역에 대응하는 영역에 있어서의 레지스트막(85)에 개구부(87, 88)가 형성된다.
다음으로 하지금속층(8)을 도금전류로로 하여 동의 전해도금을 실시하면 반도체소자형성영역(21)에서는 레지스트막(85)의 개구부(86)내에 있어서의 배선(9)의 접속패드부 상면에 포스트전극(10)이 형성된다. 또 얼라인먼트마크형성영역(22)에서는 레지스트막(85)의 개구부(87, 88)내에 있어서의 하지금속층(8)의 상면에 가얼라인먼트용 포스트전극(10b) 및 본얼라인먼트용 포스트전극(10c)이 형성된다. 다음으로 레지스트막(85)을 박리한다.
다음으로 도 37에 나타내는 바와 같이, 배선(9) 및 양 얼라인먼트용 포스트전극(10b, 10c)을 마스크로 하여 하지금속층(8)의 불필요한 부분을 에칭해서 제거하면 반도체소자형성영역(21)에서는 배선(9)하에만 하지금속층(8)이 잔존되고, 얼라인먼트마크형성영역(22)에서는 양 얼라인먼트용 포스트전극(10b, 10c)하에만 하지금속층(8)이 잔존된다.
다음으로 도 38에 나타내는 바와 같이, 포스트전극(10), 배선(9) 및 양 얼라인먼트용 포스트전극(10b, 10c)을 포함하는 보호막(6)의 상면 전체에 에폭시계 수지 등으로 이루어지는 밀봉막(11)을 그 두께가 포스트전극(10) 및 양 얼라인먼트용 포스트전극(10b, 10c)의 높이보다도 약간 두꺼워지도록 형성한다. 따라서 이 상태에서는 포스트전극(10) 및 양 얼라인먼트용 포스트전극(10b, 10c)의 상면은 밀봉막(11)에 의하여 덮여져 있다.
다음으로 밀봉막(11), 포스트전극(10) 및 양 얼라인먼트용 포스트전극(10b, 10c)의 상면측을 적절히 연마하여 제거함으로써 도 39에 나타내는 바와 같이, 포스트전극(10) 및 양 얼라인먼트용 포스트전극(10b, 10c)의 상면을 노출시키는 동시에, 이 노출된 포스트전극(10) 및 양 얼라인먼트용 포스트전극(10b, 10c)의 상면을 포함하는 밀봉재(11)의 상면을 평탄화한다.
다음으로 도 40에 나타내는 바와 같이, 포스트전극(10)의 상면에 땜납볼(12)을 형성한다. 다음으로 실리콘기판(2)의 하면에 있어서 각 반도체소자형성영역(21)에 대응하는 영역의 소정 장소에 소정의 마크(날인)를 형성한다. 다음으로 도 41에 나타내는 바와 같이, 다이싱라인(52)으로 절단하면 도 1 및 도 26에 나타내는 반도체소자(1)가 복수개 얻어지고, 또 도 27 및 도 28에 나타내는 얼라인먼트마크부착소자(51)가 4개 얻어진다.
그런데 포스트전극(10)형성공정 후에 있어서의 땜납볼(12)형성공정, 마크(날인)형성공정 및 다이싱공정에서는 웨이퍼상태의 실리콘기판(2)의 위치맞춤을 실시할 필요가 있다. 또 각 포스트전극(10)의 상면에 땜납볼(12)을 형성하기 전에 각 포스트전극(10)의 상면에 땜납층을 인쇄하는 경우가 있으며, 이 경우에도 위치맞춤이 필요하다. 또한 마크(날인)형성공정 후에서 다이싱공정 전에 전기적 콘택트검사공정을 실시하는 경우도 웨이퍼상태의 실리콘기판(2)의 위치맞춤을 실시할 필요가 있다. 이와 같은 경우에는 얼라인먼트마크형성영역(22)에 형성된 양 얼라인먼트용 포스트전극(10b, 10c)을 얼라인먼트마크로서 사용한다.
즉 포스트전극(10)이 형성된 반도체소자형성영역(21)과 같은 평면사이즈를 갖는 얼라인먼트마크형성영역(22)에 얼라인먼트용 포스트전극(10b, 10c)을 형성하고 있기 때문에 웨이퍼상태의 실리콘기판(2)의 위치맞춤을 실시할 때 얼라인먼트마크형성영역(21)에 형성된 얼라인먼트용 포스트전극(10b, 10c)을 얼라인먼트마크로서 용이하게 인식할 수 있어서 얼라인먼트마크오인식의 발생을 방지할 수 있다.
이 경우 가얼라인먼트용 포스트전극(11b)은 그 평면형상이 원형상이고, 포스 트전극(10)의 평면형상과 같은데, 그 직경이 1mm로 포스트전극(10)의 직경(예를 들면 0. 25mm)보다도 상당히 큰 데다가 얼라인먼트마크형성영역(21)에 형성되어 있기 때문에 포스트전극(10)과 오인식되는 일은 없다.
그런데 가얼라인먼트용 포스트전극(23)은 웨이퍼상태의 실리콘기판(2)의 가위치결정을 실시하기 위한 것으로, 본얼라인먼트용 포스트전극(23)은 웨이퍼상태의 실리콘기판(2)의 본위치결정을 실시하기 위한 것이다. 예를 들면 다이싱장치에 가위치결정용 카메라 및 본위치결정용 카메라를 구비시킨다. 이 경우 가위치결정용 카메라는 시야범위가 비교적 넓고, 렌즈배율이 비교적 낮은 것이며, 본위치결정용 카메라는 시야범위가 비교적 좁고, 렌즈배율이 비교적 높은 것이다.
그리고 가위치결정은 웨이퍼상태의 실리콘기판(2)상의 본얼라인먼트용 포스트전극(10c)을 본위치결정용 카메라의 시야범위내에 거두어들이기 위해 실시한다. 본위치결정은 다이싱장치의 경우 웨이퍼상태의 실리콘기판(2)의 다이싱라인(52)을 다이싱톱이 정확히 절단하도록 하기 위해 실시하는 것으로, 가위치결정 후의 위치결정이기 때문에 고정밀도의 위치결정을 실시할 수 있다.
또한 이 경우 본얼라인먼트용 포스트전극(10c)의 평면형상을 가얼라인먼트용 포스트전극(10b)의 평면형상인 원형상과 달리 대략 L자형상으로 하고 있기 때문에 양 얼라인먼트용 포스트전극(10b, 10c)을 혼동하는 일이 없어서 얼라인먼트마크오인식의 발생을 확실하게 방지할 수 있다.
또한 상기 실시형태에서는 도 31 및 도 32에 각각 나타내는 제 1 및 제 2 노광마스크(62, 71)를 이용하고 있기 때문에 레티클이라 말해지는 스텝노광용의 노광 마스크가 2장 필요하며, 노광마스크작성비용이 많아지는 데다가 포스트전극형성공정에서 노광마스크를 교환하지 않으면 안되어서 공정시간이 길어져 버린다. 그래서 다음으로 1장의 노광마스크로 완료되는, 다른 노광마스크에 대하여 도 42를 참조해서 설명한다.
도 42에 나타내는 제 1 노광마스크(62)에 있어서, 도 31에 나타내는 경우와 다른 점은 제 4 필드(66)에, 도 32에 나타내는 4개의 얼라인먼트용 포스트전극형성용 노광마스크(72A∼75A)를 2행 2열로 형성한 점이다. 이 경우 얼라인먼트용 포스트전극형성용 노광마스크(72A)는 오른쪽 아래에 배치되고, 얼라인먼트용 포스트전극형성용 노광마스크(73A)는 왼쪽 아래에 배치되며, 얼라인먼트용 포스트전극형성용 노광마스크(74A)는 오른쪽 위에 배치되고, 얼라인먼트용 포스트전극형성용 노광마스크(75A)는 왼쪽 위에 배치되어 있다.
또한 제 1 노광마스크(62)의 제 1∼제 3 필드(63∼65)에 형성되는 노광마스크수는 2행 2열에 한정되지 않고, 예를 들면 2행 4열로 해도 좋다. 이 경우 예를 들면 도 43에 나타내는 변형예 1과 같이, 제 4 필드(66)에 8개의 얼라인먼트용 포스트전극형성용 노광마스크(81∼88)를 2행 4열로 형성하도록 해도 좋다. 다만 이 경우 얼라인먼트마크부착소자(즉 반도체소자)의 평면형상은 직사각형상이기 때문에 얼라인먼트용 포스트전극형성용 노광마스크(81∼88)도 직사각형상으로 되어 있다.
그리고 얼라인먼트용 포스트전극형성용 노광마스크(81)에서는 왼쪽 위에 대략 L자형상의 차광부(81a)가 해당 노광마스크의 왼쪽 위 각부를 따라서 형성되어 있다. 얼라인먼트용 포스트전극형성용 노광마스크(82)에서는 오른쪽 위에 대략 L 자형상의 차광부(82a)가 해당 노광마스크의 오른쪽 위 각부를 따라서 형성되어 있다. 얼라인먼트용 포스트전극형성용 노광마스크(83)에서는 좌변중앙부에 원형상의 차광부(83a)가 형성되어 있다. 얼라인먼트용 포스트전극형성용 노광마스크(84)에서는 우변중앙부에 원형상의 차광부(64a)가 형성되어 있다.
얼라인먼트용 포스트전극형성용 마스크(85)에서는 좌변중앙부에 원형상의 차광부(85a)가 형성되어 있다. 얼라인먼트용 포스트전극형성용 노광마스크(86)에서는 우변중앙부에 원형상의 차광부(86a)가 형성되어 있다. 얼라인먼트용 포스트전극형성용 노광마스크(87)에서는 왼쪽 아래에 대략 L자형상의 차광부(87a)가 해당 노광마스크의 왼쪽 아래 각부를 따라서 형성되어 있다. 얼라인먼트용 포스트전극형성용 노광마스크(88)는 오른쪽 아래에 대략 L자형상의 차광부(88a)가 해당 노광마스크의 오른쪽 아래 각부를 따라서 형성되어 있다.
또 노광마스크(6)의 제 1∼제 3 필드(63∼65)에 형성되는 노광마스크수는 예를 들면 4행 3열로 해도 좋다. 이 경우 예를 들면 도 44에 나타내는 변형예 2와 같이, 제 4 필드(66)에 12개의 얼라인먼트용 포스트전극형성용 노광마스크(91∼102)를 4행 3열로 형성하도록 해도 좋다. 다만 이 경우도 얼라인먼트마크부착소자(즉 반도체소자)의 평면형상은 직사각형상이기 때문에 얼라인먼트용 포스트전극형성용 제 2 노광마스크(71∼82)도 직사각형상으로 되어 있다. 또 표시가 없는 얼라인먼트용 포스트전극형성용 노광마스크(91, 94, 96, 97, 99, 102)는 비어 있는 마스크이고, 차광부는 형성되어 있지 않다.
그리고 얼라인먼트용 포스트전극형성용 노광마스크(92)에서는 왼쪽 위에 대 략 L자형상의 차광부(92a)가 해당 노광마스크의 왼쪽 위 각부를 따라서 형성되어 있다. 얼라인먼트용 포스트전극형성용 노광마스크(73)에서는 오른쪽 위에 대략 L자형상의 차광부(73a)가 해당 노광마스크의 오른쪽 위 각부를 따라서 형성되어 있다. 얼라인먼트용 포스트전극형성용 노광마스크(95)에서는 중앙부에 원형상의 차광부(95a)가 형성되어 있다. 얼라인먼트용 포스트전극형성용 노광마스크(98)에서는 중앙부에 원형상의 차광부(98a)가 형성되어 있다. 얼라인먼트용 포스트전극형성용 노광마스크(100)에서는 왼쪽 아래에 대략 L자형상의 차광부(100a)가 해당 노광마스크의 왼쪽 아래 각부를 따라서 형성되어 있다. 얼라인먼트용 포스트전극형성용 노광마스크(101)는 오른쪽 아래에 대략 L자형상의 차광부(101a)가 해당 노광마스크의 오른쪽 아래 각부를 따라서 형성되어 있다.
또한 가얼라인먼트용 포스트전극(10b)의 평면형상은 원형상에 한정되지 않고, 예를 들면 정사각형상으로 해도 좋다. 또 본얼라인먼트용 포스트전극(10c)의 평면형상은 대략 L자형상에 한정되지 않고, 예를 들면 대략 십자형상으로 해도 좋다.
이상 설명한 바와 같이 본 발명에 따르면, 포스트전극이 형성된 반도체소자형성영역과 같은 평면사이즈를 갖는 얼라인먼트마크형성영역에 얼라인먼트용 포스트전극을 형성하고 있기 때문에 포스트전극형성 후에 있어서 얼라인먼트마크를 확실하게 인식하여 얼라인먼트를 효율적으로 실시할 수 있다.

Claims (18)

  1. 복수의 반도체소자형성영역과, 상기 반도체소자형성영역과 같은 평면사이즈를 갖는 얼라인먼트마크형성영역을 갖는 반도체기판과,
    상기 각 반도체소자형성영역내에 형성된 복수의 포스트전극 및,
    상기 얼라인먼트마크형성영역에 형성되고, 상기 각 반도체소자형성영역에 형성된 포스트전극보다 적은 갯수의 얼라인먼트용 포스트전극을 구비하고 있는 것을 특징으로 하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 얼라인먼트용 포스트전극의 평면형상은 상기 포스트전극의 평면형상과 다른 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 얼라인먼트용 포스트전극의 평면형상은 상기 포스트전극의 평면형상과 같은 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 반도체기판은 상기 얼라인먼트마크형성영역의 주위에 상기 반도체소자형성영역과 같은 평면사이즈를 갖고, 포스트전극을 갖지 않는 복수의 비반도체소자 형성영역을 추가로 구비하고 있는 것을 특징으로 하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 얼라인먼트마크형성영역에 형성된 얼라인먼트용 포스트전극은 복수개인 것을 특징으로 하는 반도체소자.
  6. 제 5 항에 있어서,
    상기 얼라인먼트용 포스트전극은 상호 평면형상이 다른 복수종류로 이루어지는 것을 특징으로 하는 반도체소자.
  7. 제 6 항에 있어서,
    상기 얼라인먼트용 포스트전극은 가위치결정을 실시하기 위한 가얼라인먼트용 포스트전극과 본위치결정을 실시하기 위한 본얼라인먼트용 포스트전극을 갖는 것을 특징으로 하는 반도체소자.
  8. 제 1 항에 있어서,
    상기 얼라인먼트마크용 포스트전극은 상기 반도체기판의 상면과 평행한 면으로 절단한 단면형상이 한결같은 기둥상인 것을 특징으로 하는 반도체소자.
  9. 제 1 항에 있어서,
    상기 반도체기판은 적어도 한쌍의 대각선의 각부에 위치하는 2군데를 포함하는 3군데에 상기 얼라인먼트마크형성영역을 갖는 것을 특징으로 하는 반도체소자.
  10. 각각에 복수의 포스트전극이 형성되는 복수의 반도체소자형성영역과, 상기 반도체소자형성영역과 같은 평면사이즈를 갖고, 얼라인먼트용 포스트전극이 형성되는 얼라인먼트마크형성영역을 갖는 반도체기판을 준비하고,
    상기 반도체기판의 상기 복수의 반도체소자형성영역상 및 상기 얼라인먼트마크형성영역상에 도금레지스트막을 형성하고,
    포스트전극형성용의 제 1 마스크를 이용하여 상기 반도체기판의 상기 복수의 반도체소자형성영역상 및 상기 얼라인먼트마크형성영역상에 형성된 도금레지스트막을 노광하고,
    얼라인먼트용 포스트전극형성용의 제 2 마스크를 이용하여 상기 얼라인먼트마크형성영역상에 형성된 도금레지스트막을 노광하고,
    상기 도금용 레지스트막의 현상을 실시하고, 상기 각 반도체소자형성영역에 있어서의 상기 각 포스트전극이 형성되는 부분 및 얼라인먼트마크형성영역에 있어서의 얼라인먼트용 포스트전극이 형성되는 부분에 개구부를 형성하는 것 및,
    상기 포스트전극이 형성되는 개구부내에 포스트전극을 형성하고, 상기 얼라인먼트용 포스트전극이 형성되는 개구부내에 얼라인먼트용 포스트전극을 형성하는 것으로 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 얼라인먼트용 포스트전극을 그 평면형상이 상기 포스트전극의 평면형상과 다르도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 얼라인먼트용 포스트전극의 평면형상을 상기 포스트전극의 평면형상과 같게 되도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 제 1 마스크를 이용하여 상기 얼라인먼트마크형성영역상에 형성된 도금레지스트막을 노광한 후 상기 제 2 마스크를 이용하여 상기 얼라인먼트마크형성영역상에 형성된 도금레지스트막을 노광하기 전에 비반도체소자형성영역을 형성하기 위한 제 3 마스크를 이용하여 상기 얼라인먼트마크형성영역에 인접하는 영역상에 형성된 도금레지스트막을 노광하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 10 항에 있어서,
    상기 반도체기판의 상기 복수의 반도체소자형성영역상 및 상기 얼라인먼트마크형성영역상에 형성하는 도금레지스트막은 네가티브형의 포토레지스트인 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 11 항에 있어서,
    상기 제 1 마스크는 상기 포스트전극에 대응하는 평면사이즈의 차광부를 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제 2 마스크는 적어도 일방향의 사이즈가 상기 제 1 마스크에 형성된 차광부보다 큰 사이즈의 차광부를 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 복수의 반도체소자형성영역과, 상기 반도체소자형성영역과 같은 평면사이즈를 갖는 얼라인먼트마크형성영역을 갖는 반도체기판을 준비하고,
    상기 각 반도체소자형성영역내에 복수의 포스트전극을 형성하고, 또한 상기 얼라인먼트마크형성영역에, 상기 각 반도체소자형성영역에 형성된 포스트전극보다 적은 갯수의 얼라인먼트용 포스트전극을 형성하는 것 및,
    상기 얼라인먼트용 포스트전극을 검출하여 상기 반도체기판의 위치맞춤을 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 얼라인먼트용 포스트전극을 검출하여 상기 반도체기판의 위치맞춤을 실시한 후, ⅰ) 상기 각 포스트전극상에 땜납볼을 형성하고, ⅱ) 상기 반도체기판에 마크를 형성하고, ⅲ) 상기 각 포스트전극상에 땜납층을 형성하는 것의 어느 쪽인가를 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
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