JP6527269B2 - 半導体装置 - Google Patents
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Description
《1−1》第1の実施形態の製造方法
図1(a)〜(e)は、第1の実施形態に係る半導体装置の製造方法の工程を示す概略断面図(その1)であり、図2(a)〜(d)は、第1の実施形態に係る半導体装置の製造方法の工程を示す概略断面図(その2)である。図2(a)は、図1(e)に続く工程を示す。また、図3(a)及び(b)は、第1の実施形態に係る半導体装置の要部を示す概略断面図及び平面図である。また、図4は、第1の実施形態に係る半導体装置の製造方法の工程を示すフローチャートである。
図2(d)又は図3に示されるように、第1の実施形態に係る半導体装置は、半導体ウェハ101と、半導体ウェハ101上に、例えば、絶縁膜102を介して備えられた複数の配線103と、複数の配線103上に、電解メッキ処理により形成された複数の第1の電極105と、複数の第1の電極105のうちの第1の所定値H1以下の高さの位置を上面とする第1の電極105a上に、電解メッキ処理により形成された第2の電極107と、第1の電極105を封止すると共に第2の電極107の側面を封止する樹脂109とを有している。積層された第1の電極105aと第2の電極107とが、上面を樹脂109から露出させるポスト電極108を構成し、第2の電極107が積層されない第1の電極105bは樹脂109によって封止されている。
電解メッキ処理により形成される第1の電極105及び第2の電極107は半導体ウェハ101の外周側、特に、電解メッキ装置のカソード電極143が接触する場所の近傍が急激に高くなる特性を持ち、半導体ウェハ101の面内のポスト電極の高さのバラツキを大きくする。図5は、電解メッキ装置によって半導体ウェハの表面に形成された電極の高さの分布の一例を概略的に示す図である。また、図6は、第1の電極形成後、第2の電極形成後、及び第3の電極形成後のポスト電極の位置と高さの関係を示す図であり、図7(a)及び(b)は、比較例の半導体装置の製造プロセスと第1の実施形態に係る半導体装置の製造プロセスとを対比して示す概略断面図である。図5において、電界集中の小さい領域(白色)を140aで示し、電界集中が中間の領域(細線のハッチング領域)を140bで示し、電界集中が大きい領域(太線のハッチング領域)を140cで示している。図5に示されるように、電解強度の高いカソード電極143が接触する場所の近傍では、局所的に、メッキ成長速度が高いので、本発明を適用しない場合には、図6や図7(a)の比較例のように、最も高いポスト電極と最も低いポスト電極との差D0は非常に大きくなる。この場合には、最も高いポスト電極に合わせて樹脂を厚くすると、樹脂内に発生する応力が大きくなり、ウェハの反り量を増加させることとなる。一方、ウェハの反り量を抑えるために樹脂をポスト電極以下の膜厚で形成すると、例えば液状樹脂による印刷樹脂封止の場合には、スキージがポスト電極に接触しポスト電極が倒れたり、折れたりする。またモールディング樹脂による樹脂封止の場合には、金型とポスト電極の接触によりウェハ割れの不良発生の頻度が増加し、歩留りが低下する。
《2−1》第2の実施形態の製造方法
図8(a)及び(b)は、第2の実施形態に係る半導体装置の製造方法の工程を示す概略断面図であり、図9は、第2の実施形態に係る半導体装置の要部を示す概略断面図である。なお、第2の実施形態においては、第1の実施形態と共通のプロセスを示す図1(a)〜(e)及び図2(a)をも参照する。第2の実施形態を示す図8(a)は、図2(a)の次の工程である。また、第2の実施形態においては、図1(a)〜(e)及び図2(a)における領域131,132は、領域231,232と読み替える。また、図10は、第2の実施形態に係る半導体装置の製造方法の工程を示すフローチャートである。第2の実施形態は、ポスト電極208を、第1の電極105と第2の電極107と第3の電極207からなる3段の電極の積層構造としている点が、ポスト電極108を2段の電極の積層構造とする第1の実施形態と相違する。なお、本発明は、4段以上の電極の積層構造とするポスト電極の形成にも適用することができる。
図11(a)には、比較例の半導体装置の製造プロセスによって製造された複数のポスト電極の高さのばらつきの最大値(高さの差の最大値)D10が示されており、図11(b)には、第2の実施形態に係る半導体装置の製造プロセスによって製造された複数のポスト電極の高さのばらつきの最大値(高さの差の最大値)D11が示されている。図11(a)に比較例として示されるように、電解メッキ装置のカソード電極(図5の143)が接触する場所に近い領域233aにポスト電極207aを形成した場合には、図11(a)に示されるポスト電極の高さのばらつきの最大値D10は大きくなる。これに対し、第2の実施形態に係る半導体装置製造方法によれば、図11(b)に示されるように、最も高いポスト電極と最も低いポスト電極との差(複数のポスト電極の高さばらつきの最大値)D11は、領域233aにポストを形成した場合の図11(a)に示される差D10よりも、遙かに小さくなる。すなわち、電解メッキ装置のカソード電極143が接触する場所から遠い領域と比較し、電解メッキ装置のカソード電極143が接触する場所近傍でポスト電極の高さが高くなる現象が抑制されるため、ポスト電極を被覆する樹脂を薄く形成することが可能であり、樹脂内に発生する応力に起因する半導体ウェハ101の反り量を抑制し、その後の半導体ウェハ加工上の問題を生じ難くすることができる。
Claims (4)
- 基板と、
前記基板上に、電解メッキ処理により形成された複数の第1の電極と、
前記複数の第1の電極のうちの所定領域内の第1の電極上に、電解メッキ処理により形成された第2の電極と、
前記第1及び第2の電極を含む第1のポスト電極の頂面を露出するように前記第1のポスト電極を封止し、前記第1の電極で構成される第2のポスト電極の全体を封止する樹脂と
を備えたことを特徴とする半導体装置。 - 前記基板上に設けられた絶縁部材と、
前記絶縁部材上に設けられた複数の配線と、
を更に備え、
前記第1のポスト電極と前記第2のポスト電極とは、前記複数の配線上に配置された
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1のポスト電極は、前記複数の配線のうちの前記所定領域内の配線である第1の配線上に配置され、
前記第2のポスト電極は、前記複数の配線のうちの前記所定領域外の配線である第2の配線上に配置された
ことを特徴とする請求項2に記載の半導体装置。 - 前記所定領域内に配置され前記第1の配線に接続された電子部品を更に備え、
前記電子部品は前記第1のポスト電極に囲まれて配置され、
前記第1のポスト電極は前記第2のポスト電極に囲まれて配置された
ことを特徴とする請求項3に記載の半導体装置。
Priority Applications (1)
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2018079516A JP6527269B2 (ja) | 2018-04-18 | 2018-04-18 | 半導体装置 |
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Publication Number | Publication Date |
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JP2018113482A JP2018113482A (ja) | 2018-07-19 |
JP6527269B2 true JP6527269B2 (ja) | 2019-06-05 |
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ID=62911387
Family Applications (1)
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JP2018079516A Active JP6527269B2 (ja) | 2018-04-18 | 2018-04-18 | 半導体装置 |
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