KR100857165B1 - 회로기판 제조방법 - Google Patents

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KR100857165B1
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Abstract

회로기판 제조방법이 개시된다. 금속층이 적층된 캐리어의 금속층에 회로패턴에 상응하는 양각패턴을 형성하는 단계, 양각패턴이 절연층을 향하도록 캐리어를 절연층에 적층하여 압착하는 단계, 캐리어를 제거하여 금속층 및 양각패턴을 절연층에 전사하는 단계, 금속층이 전사된 절연층에 비아홀을 형성하는 단계 및 금속층이 전사된 절연층을 도금하여 비아홀을 충진하고 금속층에 도금층을 형성하는 단계를 포함하는 회로기판 제조방법은, 금속층이 적층된 캐리어(carrier)의 금속층에 양각패턴을 형성하고 이를 절연층에 전사함으로써 고밀도의 회로패턴을 형성할 수 있다.
전사, 비아홀, 비아, 랜드, 캐리어, 회로기판

Description

회로기판 제조방법{Method for manufacturing circuit board}
도 1은 종래 기술에 따른 회로기판의 층간 접속 방법을 나타낸 흐름도.
도 2는 본 발명의 일 실시예에 따른 회로기판 제조방법을 나타낸 순서도.
도 3은 본 발명의 일 실시예에 따른 회로기판 제조방법을 나타낸 흐름도.
도 4는 본 발명의 제1 실시예에 따른 회로기판을 나타낸 단면도.
도 5는 본 발명의 제2 실시예에 따른 회로기판을 나타낸 단면도.
도 6은 본 발명의 제3 실시예에 따른 회로기판을 나타낸 단면도.
도 7은 본 발명의 일 실시예에 따른 비아홀 형성방법을 나타낸 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
12 : 캐리어 14 : 금속층
16 : 도금레지스터 18 : 전도성 재료
20 : 양각패턴 21 : 회로패턴
22 : 절연층 24 : 비아홀
26 : 시드층 28 : 도금층
30 : 비아
본 발명은 회로기판 제조방법에 관한 것이다.
전자산업의 발달에 따라 휴대폰을 비롯한 전자부품의 소형화, 고기능화 되면서 인쇄회로기판의 소형화, 고밀도화에 대한 요구가 꾸준히 증가하고 있다. 이러한 전자제품의 경박단소화의 추세에 따라 인쇄회로기판 역시 미세패턴화, 소형화 및 패키지화가 동시에 진행되고 있다.
지금까지 널리 사용되고 있는 미세회로패턴의 제작기술 중의 하나는 포토리소그래피(photolithography) 방법으로서 포토레지스터 박막이 입혀진 기판 위에 패턴을 형성시키는 방법이다. 그러나 이러한 방법은 반도체 소자의 집적도가 높아질수록 미세패턴을 형성하기 위해 파장이 짧은 노광기술이 요구된다.
또한, 미세회로패턴의 고밀도화를 위한 방법으로 얇은 동막을 사용하여 이를 바탕으로 회로를 선택적으로 성장시켜 나가는 기술인 MSAP(Modified Semi Additive Process)법과 SAP(Semi Additive Process)법 등이 사용되어 있으나 회로의 바탕이 되는 얇은 동막 중 회로로 사용되지 않는 부분을 제거할 때 이미 만들어진 회로 또한 손상시켜 목표한 회로폭을 이루지 못하고, 또한 재료 및 신규설비 투자 등의 추가적인 인프라가 있어야 하기 때문에 그 적용이 쉽지 않은 문제점이 있다. 또한, 상기 방법에 따라 형성되는 회로패턴은 절연기판의 상부에 노출되어 있어 기판의 전체적인 높이가 크고, 회로패턴과 절연기판의 접합 부분에 언더 컷(under cut)이 발생하여 회로가 절연기판으로부터 박리되는 문제점이 있다.
한편, 전자부품의 고성능화, 고밀도화에 따라 SIP(System in package), 3D 패키지 등 고밀도 표면 실장 부품용 기판이 대두되고 있다. 이와 같이 기판의 고밀도화 및 박판화의 요구에 대응하기 위하여 회로패턴 층간의 고밀도 접속이 필요한 실정이다.
다층 회로패턴기판의 층간 전기적 접속을 위해서는, 도금에 의한 기술, 금속 페이스트를 인쇄하여 비아홀 내부를 전도체로 충전하는 기술, 삼각 원뿔형의 페이스트를 만들어서 층간 접속을 하는 이른바 'B2it(Buried bump interconnection technology)' 기술 등이 사용되고 있다.
도금에 의한 기술은, 다층의 회로패턴기판의 회로층을 관통하는 PTH(Plated through hole), BVH(Blind via hole)과 같은 비아홀을 가공한 후, 비아홀의 내주면을 동도금하거나 비아홀 내에 동도금층을 충진하여 층간 접속을 구현하는 방식이다.
금속 페이스트를 충전하는 기술은, 레이저를 사용하여 비아홀을 가공한 후, 비아홀 내에 구리(Cu) 페이스트 등을 충전하여 층간 접속을 구현한다. 이 기술은 층간 접속을 구현한 여러 개의 코어층을 배열하고 가열, 가압하여 일괄적으로 코어층을 접착함으로써 층간 전기적 신호가 연결되도록 할 수 있다.
'B2it' 기술은, 동박 위에 특수한 전도성 페이스트를 삼각뿔 형상으로 인쇄하고 경화시켜 페이스트 스터드(Paste Stud)를 형성한 후, 여기에 절연층을 관통시키고 열압착하여 층간 접속을 구현하는 방식이다.
그러나, 전술한 종래 기술들은 층간 고밀도 접속에는 한계가 있고, 완전한 생산 기술로 적용되지 못하고 있는 실정이다.
도 1은 종래 기술에 따른 회로기판의 층간 접속 방법을 나타낸 흐름도이다. 도 1을 참조하면, 회로패턴(106)이 매립된 절연체(104)에 비아홀(108)을 가공하고 전해도금의 전극이 되는 시드층을 형성한 후, 비아홀(108) 충진을 위한 윈도우(window)가 선택적으로 형성되도록 도금레지스터(102)를 적층한다. 이후 상기 시드층을 전극으로 전해도금을 수행하여 전도성 재료(112)를 비아홀(108)에 충진하고 도금레지스터(102)를 제거하면 절연체(104)의 양면에 형성된 회로패턴(106)의 층간 접속을 위한 비아가 형성된다. 이러한 비아의 노출면은 전자부품의 실장을 위한 랜드(land)가 되거나, 또 다른 비아 연결을 위한 랜드가 된다.
그러나, 종래 기술에 따른 인쇄회로기판의 층간 접속 방법은 비아홀(108)의 충진을 위해 레지스터를 도포한 후 노광, 현상공정을 통하여 윈도우을 형성하게 되는데, 이 경우 노광 시 노광 공차 등의 발생으로 인해 비아홀(108)의 외경보다 윈도우를 크게 개방해야 하며, 이에 따라 비아홀(108)에 전도성 재료(112)가 충진되면 비아의 랜드가 개방된 윈도우에 상응하여 넓게 형성되므로 미세회로패턴의 구현에 제약됨과 아울러 회로설계의 설계자유도를 떨어뜨리는 문제점이 있었다.
또한, 랜드가 절연체의 일면으로 일부가 돌출되어 회로기판의 전체적인 두께가 증가되어 회로기판의 박형화에 제약이 된다는 문제점이 있다.
본 발명은 금속층이 적층된 캐리어(carrier)의 금속층에 양각패턴을 형성하고 이를 절연층에 전사함으로써 고밀도의 회로패턴을 형성할 수 있는 회로기판 제조방법을 제공하는 것이다.
또한, 다층 인쇄회로기판에서 회로패턴의 층간 접속을 고밀도화함으로써 회로설계의 설계자유도를 높이고 회로의 고밀도화 및 박판화를 구현할 수 있고, 비아형성 시 노광 공정이 생략되어 랜드의 크기를 작게 할 수 있는 회로기판 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 금속층이 적층된 캐리어의 금속층에 회로패턴에 상응하는 양각패턴을 형성하는 단계, 양각패턴이 절연층을 향하도록 캐리어를 절연층에 적층하여 압착하는 단계, 캐리어를 제거하여 금속층 및 양각패턴을 절연층에 전사하는 단계, 금속층이 전사된 절연층에 비아홀을 형성하는 단계 및 금속층이 전사된 절연층을 도금하여 비아홀을 충진하고 금속층에 도금층을 형성하는 단계를 포함하는 회로기판 제조방법이 제공된다.
비아홀을 형성하는 단계 이후에, 비아홀에 시드층을 형성하는 단계를 더 포함할 수 있고, 이 경우 도금층을 형성하는 단계는 금속층과 시드층을 전극으로 전해도금함으로써 수행될 수 있다.
도금층을 형성하는 단계 이후에, 도금층을 제거하는 단계 및 금속층을 제거 하는 단계를 더 포함할 수 있다.
양각패턴을 형성하는 단계는, 금속층에 양각패턴에 상응하도록 선택적으로 도금레지스터를 형성하는 단계, 금속층을 전극으로 전해도금을 수행하는 단계 및 도금레지스터를 제거하는 단계를 포함할 수 있다.
양각패턴과 금속층은 서로 다른 재질의 금속으로 이루질 수 있다.
도금층과 금속층은 서로 다른 재질의 금속으로 이루어질 수 있다.
캐리어는 금속판일 수 있으며, 이 경우 금속층과 금속판은 서로 다른 재질의 금속으로 이루질 수 있다. 이 경우 금속판 또는 금속층은 구리(Cu), 크롬(Cr), 니켈(Ni), 은(Ag), 금(Au) 및 알루미늄(Al) 중 어느 하나로 이루어질 수 있다.
캐리어가 금속판인 경우, 전사하는 단계는 금속판을 에칭함으로써 수행될 수 있다.
비아홀을 형성하는 단계는, 금속층, 회로패턴 및 절연층의 일부를 CO2 레이저로 제거하는 단계 및 절연층의 나머지 일부를 YAG 레이저로 제거하는 단계를 포함할 수 있다.
비아홀을 형성하는 단계는 CNC(Computer Numerical Control) 드릴 또는 레이저 드릴에 의해 수행될 수 있다.
레이저는 CO2 레이저 또는 YAG 레이저 중 적어도 어느 하나를 포함할 수 있다.
양각패턴을 형성하는 단계는, 두 개의 캐리어의 금속층 각각에 양각패턴을 형성하는 단계를 포함할 수 있으며, 압착하는 단계는, 양각패턴이 서로 대향하도록 절연층의 양면에 두 개의 캐리어를 각각 적층하여 압착하는 단계를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 잇점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 회로기판 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 일 실시예에 따른 회로기판 제조방법을 나타낸 순서도이고, 도 3은 본 발명의 일 실시예에 따른 회로기판 제조방법을 나타낸 흐름도이다. 도 2 및 도 3을 참조하면, 캐리어(12), 금속층(14), 도금레지스터(16), 전도성 재료(18), 양각패턴(20), 회로패턴(21), 절연층(22), 비아홀(24), 시드층(26), 도금층(28), 비아(30)가 도시되어 있다.
본 실시예에 따른 회로기판 제조방법에는, 금속층(14)이 적층된 캐리어(12)의 금속층(14)에 양각패턴(20)을 형성하는 단계, 양각패턴(20)이 절연층(22)을 향하도록 캐리어(12)를 절연층(22)에 적층하여 압착하는 단계, 캐리어(12)를 제거하여 금속층(14) 및 양각패턴(20)을 절연층(22)에 전사하는 단계, 금속층(14)이 전사 된 절연층(22)에 비아홀(24)을 형성하는 단계 및 금속층(14)이 전사된 절연층(22)을 도금하여 비아홀(24)을 충진하고 금속층(14)에 도금층(28)을 형성하는 단계가 포함되어, 고밀도의 회로패턴(21)을 형성함과 아울러 회로설계의 설계자유도를 높이고 비아(30)의 랜드의 크기 작게 할 수 있다.
본 실시예에 있어서는 절연층(22)의 양면에 양각패턴(20)을 매립하고, 양면에 형성된 회로패턴(21) 간의 층간 접속을 위한 비아(30)의 형성과정을 중심으로 설명하기로 한다. 물론 도 6에 도시된 바와 같이 절연층(22)의 일면에는 매립된 회로패턴(21)을 형성하고, 절연층(22)의 타면에는 돌출된 회로패턴(21)을 형성하여, 절연층(22)의 양면에 형성된 회로패턴(21) 간의 층간 접속을 위한 비아(30)의 형성도 가능하다.
본 실시예에서는 절연층(22)의 양면 각각에 회로패턴(21)을 형성하기 위해 절연층(22)의 일면에 형성되는 회로패턴(21)과 상응하는 양각패턴(20)을 한 개의 캐리어(12)에 형성하고, 절연층(22)의 타면에 형성되는 회로패턴(21)과 상응하는 양각패턴(20)을 나머지 한 개의 캐리어(12)에 형성한 후, 두 개의 캐리어(12)를 절연층(22)에 대향하도록 적층, 압착하여 절연층(22)의 양면에 회로패턴(21)을 형성하게 된다.
이를 위해 먼저, 금속층(14)이 적층된 두 개의 캐리어(12)의 금속층(14) 각각에 양각패턴(20)을 형성한다. 캐리어(12)가 금속판인 경우, 캐리어(12)의 일면에 형성되는 금속층(14)은 캐리어(12)의 금속판과 다른 재질의 금속으로 이루어 질 수 있다. 금속판 또는 금속층(14)은 구리(Cu), 크롬(Cr), 니켈(Ni), 은(Ag), 금(Au) 및 알루미늄(Ai) 중 어느 하나로 이루어질 수 있다. 다만, 금속판과 금속층(14)의 재질은 서로 다른 금속이어야 한다. 예를 들면, 캐리어(12)로 동박판을 사용한 경우 구리(Cu)와 다른 재질인 니켈(Ni)을 금속층(14)으로 사용할 수 있다.
동박판으로 이루어진 캐리어(12)에 니켈(Ni)로 이루어진 금속층(14)을 적층하기 위해 동박판을 전극으로 전해도금을 수행하여 동박판의 일면에 니켈(Ni)층을 형성할 수 있다(도 3의 (a)).
한편, 캐리어(12)가 절연재로 이루어진 경우 캐리어(12)의 일면에 접착제를 도포하고 금속층(14)을 접착시켜 캐리어(12)에 접착된 금속층(14)에 양각패턴(20)을 형성하는 것도 가능하다
캐리어(12)의 금속층(14)에 회로패턴(21)에 상응하는 양각패턴(20)을 형성하는 방법은 금속층(14)에 양각패턴(20)에 상응하도록 선택적으로 도금레지스터(16)를 형성하고, 금속층(14)을 전극으로 전해도금을 수행하여 도금레지스터(16)가 형성되지 않은 영역을 충진하고, 도금레지스터(16)를 제거함으로써 캐리어(12)에 양각패턴(20)을 형성한다. 이 경우 양각패턴(20)과 금속층(14)은 서로 다른 재질의 금속으로 이루어질 수 있다. 이는 이후에 설명할 금속층(14) 제거 시 회로패턴(21)에 대해 금속층(14)을 선택적으로 제거하기 위함이다.
금속층(14)이 적층된 캐리어(12)의 금속층(14)에 양각패턴(20)의 형성을 위해 레지스터를 도포한 후 양각패턴(20)에 상응하도록 선택적으로 노광, 형상 공정 등을 수행하여 도금레지스터(16)를 형성한다(도 3의 (b)). 양각패턴(20)에 상응하는 도금레지스터(16)가 형성되면 금속층(14)을 전극으로 전해도금을 수행하여 도금 레지스터(16)가 형성되지 않은 영역에 전도성 재료(18)를 충진하고 도금레지스터(16)를 박리하면 캐리어(12)의 금속층(14) 위에 양각패턴(20)이 형성된다(도 3의 (c) 및 (d)). 한편, 도금레지스터(16)가 형성되지 않은 영역에 전도성 재료(18)를 충진하는 방법으로는 캐리어(12)와 동일 재질인 구리(Cu)를 전도성 재료(18)로 사용하여 금속층(14) 또는 동박판을 전극으로 전해도금을 수행하여 충진할 수 있다(S100).
다음으로, 상술한 공정을 거쳐 두 개의 캐리어(12)의 금속층(14)에 각각 양각패턴(20)을 형성한 후, 두 개의 캐리어(12)에 형성된 양각패턴(20)이 서로 대향하도록 절연층(22)의 양면에 적층하고 압착한다(도 3의 (e)). 이 경우 절연층(22)은 열가소성 수지 및 유리 에폭시 수지 중 적어도 어느 하나를 포함하며, 캐리어(12)의 금속층(14)에 형성된 양각패턴(20)을 절연층(22)에 전사하는 경우 절연층(22)은 연화상태에 있다. 즉, 열가소성 수지나 유리 에폭시 수지의 연화 온도 이상으로 가열하여 절연층(22)을 연화 상태로 만든 후, 캐리어(12)의 금속층(14)에 양각으로 형성된 양각패턴(20)를 연화상태의 절연층(22)에 매입되도록 적층하고 압착한다.
한편, 유리 섬유에 열경화성 수지를 침투시켜 반 경화상태로 만든 프리 플레그(Prepreg)를 절연층(22)으로 사용하는 것도 가능하다(S200).
다음으로, 양각패턴(20)이 형성된 두 개의 캐리어(12)를 양각패턴(20)이 서로 대향하도록 절연층(22)의 양면에 각각 적층하여 압착한 후 캐리어(12)를 제거하여 절연층(22)에 양각패턴(20)과 금속층(14)을 전사한다(도 3의 (f)).
캐리어(12)가 금속판으로 이루어진 경우 금속판의 재질에 상응하는 에칭액을 도포하여 캐리어(12)를 제거할 수 있다. 이 경우 금속판과 금속층(14)을 서로 다른 금속을 사용함으로써 금속판으로 이루어진 캐리어(12)를 선택적으로 제거할 수 있다.
한편, 캐리어(12)가 절연재로 이루어지고, 캐리어(12)의 일면에 열가소성 접착제를 도포하여 접착층을 형성하고 금속층(14)을 적층한 경우에는 양각패턴(20)을 절연층(22)에 매립되도록 캐리어(12)를 절연층(22)에 적층하여 압착한 후 일정 온도를 가하여 접착층의 접착력을 감소시켜 캐리어(12)를 분리하여 제거하는 것도 가능하다.
캐리어(12)가 제거되면 절연층(22)에는 양각패턴(20)이 매립되고 절연층(22)의 양면에는 금속층(14)이 남게 되어 금속층(14)과 양각패턴(20)이 절연층(22)에 전사된다. 이와 같이 양각패턴(20)이 절연층에 매립됨으로써 절연층(22)에 매립된 회로패턴(21)이 형성된다(S300).
다음으로, 양각패턴(20)과 금속층(14)이 절연층(22)에 전사되면 절연층(22)의 양면에 형성된 회로패턴(21)간의 층간 접속을 위한 비아홀(24)을 가공한다(S400, 도 3의 (g)). 비아홀(24)의 가공에 대해서는 도 7를 통해 아래에서 자세히 설명하기로 한다.
다음으로, 양각패턴(20)과 금속층(14)이 전사된 절연층(22)에 층간 접속을 위한 비아홀(24)이 가공되면, 절연층(22)의 양면에 형성된 회로패턴(21)의 층간 전기적 도통을 위해 비아홀(24)에 전도성 재료를 충진하게 된다. 이를 위해 본 실시 예에서는 전해도금을 수행한다. 전해도금을 하기 위해서는 전극이 필요로 하는 바, 절연층(22)의 전체에 대해 무전해도금을 실시하여 전해도금의 시드층(26)을 형성한다(S500, 도 3의 (h)). 이후 시드층(26)을 전극으로 절연층(22) 전체에 대해 전해도금을 실시하여 비아홀(24)을 충진하여 비아(30)(via)를 형성함과 아울러 금속층(14)의 외면에 도금층(28)을 형성한다(도 3의 (i)).
이 경우 도금층(28)은 금속층(14)과 다른 재질의 금속으로 이루어질 수 있다. 도금층(28)과 금속층(14)을 다른 재질의 금속을 사용함으로써, 이후에 설명할 도금층(28) 및 금속층(14) 제거 시 각각에 상응하는 에칭액을 도포함으로써 선택적 제거가 가능하다(S600).
다음으로, 비아홀(24)이 전도성 재료가 충진되고 금속층(14)의 외면에 도금층(28)이 형성되면, 도금층(28)을 제거한다(도 3의 (j)). 도금층(28)과 금속층(14)을 서로 다른 재질의 금속으로 사용함으로써 금속층(14)에 대해 도금층(28)을 선택적으로 제거할 수 있다. 즉, 도금층(28)에 상응하는 에칭액을 사용하여 금속층(14)의 손상없이 도금층(28)을 에칭하여 제거한다. 본 실시예에서는 상술한 바와 같이 금속층(14)으로 니켈(Ni)를 사용하고 도금층(28)으로 구리(Cu)를 사용하여 구리(Cu)에 상응하는 에칭액을 도포하여 금속층(14)에 대해 도금층(28)을 선택적으로 제거한다(S700).
다음으로, 도금층(28)이 제거되면 금속층(14)을 제거한다. 금속층(14)에 형성되는 도금층(28)을 제거하고, 금속층(14)을 제거함으로써 절연층(22)의 양면에 형성된 회로패턴(21)의 층간 접속을 위한 비아(30)가 형성된다(도 3의 (k)). 이 경 우 상술한 바와 같이 회로패턴(21)과 금속층(14)이 서로 다른 재질의 금속으로 이루진 경우 회로패턴(21)에 대해 금속층(14)을 선택적으로 제거할 수 있다. 예를 들면, 회로패턴(21)이 구리(Cu)로 이루어지고 금속층(14)이 니켈(Ni)로 이루어진 경우 니켈(Ni)에 상응하는 에칭액을 도포하여 구리(Cu)로 이루어진 회로패턴(21)의 손상없이 금속층(14)을 선택적으로 제거할 수 있다(S800).
상술한 공정을 거쳐 매립된 형태의 회로패턴(21)을 절연층(22)에 형성함으로써 고밀도의 미세회로패턴의 구현이 가능하고, 비아(30) 형성을 위해 레지스터에 의한 윈도우 개방 작업을 생략하여 비아(30)의 랜드의 크기를 작게 할 수 있어 회로설계의 설계자유도를 높일 수 있다.
도 4는 본 발명의 제1 실시예에 따른 회로기판을 나타낸 단면도이고, 도 5는 본 발명의 제2 실시예에 따른 회로기판을 나타낸 단면도이며, 도 6은 본 발명의 제3 실시예에 따른 회로기판을 나타낸 단면도이다. 도 4 내지 도 6을 참조하면, 회로패턴(21), 절연층(22), 비아(30)가 도시되어 있다.
종래 기술에 따른 회로기판의 층간 접속을 위해 비아를 형성하는 경우 비아홀의 충진을 위해 레지스터를 도포한 후 노광, 현상공정을 통하여 윈도우를 형성하게 되는데, 이 경우 노광 시 노광 공차 등의 발생으로 인해 비아홀의 외경보다 윈도우를 크게 개방해야 하며, 이에 따라 비아홀에 전도성 재료가 충진되면 비아의 랜드가 개방된 윈도우에 상응하여 넓게 형성되고, 랜드가 절연층의 일면으로 돌출되어 회로기판의 전체적인 두께가 증가된다. 이에 반해 본 실시예에는 윈도우 형성을 위한 도금레지스터의 형성작업이 생략되어 랜드의 크기를 작게 할 수 있어 설계 자유도가 높다.
또한, 금속층(14)과 도금층(28)을 다른 재질의 금속을 사용함으로써 금속층(14)을 선택적으로 제거하여 랜드가 실질적으로 절연층(22)의 외측면에 일직선 상에 형성되어 회로기판의 전체적인 두께를 줄일 수 있다.
도 4의 실시예에 따른 회로기판은 비아(30)가 아래 방향으로 점차로 좁아지는 테이퍼 형상을 갖고 있다. 이는 비아홀 가공 시 도면 상의 위 방향에서 아래 방향으로 레이저를 조사함으로써 비아홀이 아래방향으로 좁아지는 테이퍼 형상을 가지게 된 것이다. 도 5의 실시예에 따른 회로기판은 비아(30)가 원통형의 형상을 갖고 있다. 이는 CNC(Computer Numerical Control) 드릴을 사용하여 비아홀을 기계적으로 가공하는 경우 비아(30)가 전체적으로 원통형의 형상을 가지게 된 것이다. 이 경우 물론 레이저 가공에 의해서 원통형의 비아(30)를 형성하는 것도 가능하다.
도 6의 실시예에 따른 회로기판은 절연층(22)의 일면에는 매립된 형태의 회로패턴(21)이 형성되고, 절연층(22)의 타면에는 일반적인 회로패턴(21) 형성 기술에 따라 돌출된 형태의 회로패턴(21)을 형성한 경우, 절연층(22)의 일면 방향에서 타면방향으로 비아홀을 가공하여 절연층(22)의 양면에 형성된 회로패턴(21)간의 층간 도통을 위한 비아(30)를 형성한 것을 도시하고 있다. 즉, 금속층(14)이 형성된 1 개의 캐리어를 사용하여 금속층에 절연층(22)의 일면에 형성되는 회로패턴(21)에 상응하는 양각패턴을 형성한 후 이를 절연층(22)의 일면에 전사하고, 절연층(22)의 타면에 일반적인 회로패턴(21) 형성 기술에 따라 절연층(22)의 외면으로 돌출되는 회로패턴(21)을 형성한 후 상술한 방법에 따라 비아(30)를 형성한 것이다.
도 7은 본 발명의 일 실시예에 따른 비아홀 형성방법을 나타낸 흐름도이다. 도 7를 참조하면, 금속층(14), 절연층(22), 회로패턴(21), 비아홀(24)이 도시되어 있다.
상술한 바에 따라, 양각패턴과 금속층(14)이 절연층(22)에 전사되면 절연층(22)의 양면에 형성된 회로패턴(21) 간의 층간 접속을 위한 비아홀(24)을 가공하게 되는데, 비아홀(24)의 가공을 위해 CNC(Computer Numerical Control) 드릴 또는 레이저 드릴이 사용될 수 있다.
CNC 드릴을 이용하여 비아홀(24)의 가공하는 방법은 일반적인 가공방법을 따르므로 이에 대한 설명은 생략하기로 한다.
레이저 드릴을 이용하여 비아홀(24)을 가공하는 경우에 레이저는 CO2 레이저 또는 YAG 레이저 중 적어도 어느 하나를 사용할 수 있다. 즉, CO2 레이저나 YAG 레이저 하나만으로 비아홀(24)을 가공하거나 CO2 레이저와 YAG 레이저를 병행하여 비아홀(24)을 가공할 수 있다.
레이저에 의해 비아홀(24)을 가공하는 경우 가공되는 재질에 따라 드릴링의 정도가 달라 질 수 있다. 즉, 비아홀(24)의 형성을 위해 금속층(14), 회로패턴(21) 및 절연층(22)의 일부를 가공하게 되는데 금속층(14) 및 회로패턴(21)을 이루는 재질과 절연층(22)의 재질이 다르므로 사용되는 레이저의 가공정도가 상이할 수 있다. 예를 들면, YAG 레이저 드릴을 사용하여 비아홀(24)을 가공하는 경우 구리(Cu)로 이루어진 회로패턴(21)의 가공정도가 유리섬유가 함유된 절연층(22)의 가공정도 보다 좋다고 알려져 있다.
도 7의 (a)는 CO2 레이저나 YAG 레이저 하나만으로 비아홀(24)을 가공하는 방법을 도시하고 있고, 도 7의 (b)는 CO2 레이저와 YAG 레이저를 병행하여 비아홀(24)을 가공하는 방법을 도시하고 있다.
도 7의 (a)를 참조하면, 하나의 레이저를 사용하여 금속층(14), 회로패턴(21) 및 절연층(22)을 순차적으로 가공하여 비아홀(24)을 형성하게 되는데, 이 경우 각 층의 레이저 가공정도에 따라 레이저의 강도를 조절하여 소정의 비아홀(24)을 가공한다.
도 7의 (b)를 참조하면, 먼저 금속층(14), 회로패턴(21) 및 절연층(22)의 일부를 CO2 레이저로 제거하고(도 7의 (b)의 24a), 절연층(22)의 나머지 일부를 YAG 레이저로 제거한다(도 7의 (b)의 24b). CO2 레이저를 사용하여 금속층(14), 회로패턴(21) 및 절연층(22)의 일부를 제거하고, 절연층(22)의 나머지 일부를 YAG 레이저로 가공하여 하부의 회로패턴(21)의 손상을 줄일 수 있다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 금속층이 적층된 캐 리어(carrier)의 금속층에 양각패턴을 형성하고 이를 절연층에 전사함으로써 고밀도의 회로패턴을 형성할 수 있다.
또한, 다층 인쇄회로기판에서 회로패턴의 층간의 접속을 고밀도화함으로써 회로설계의 설계자유도를 높이고 회로의 고밀도화 및 박판화를 구현할 수 있다.
또한, 비아형성 시 노광공정이 생략되어 비아의 랜드의 크기를 작게 할 수 있을 뿐만 아니라, 회로기판의 제조공정을 단축할 수 있다.

Claims (13)

  1. 금속층이 적층된 캐리어의 상기 금속층에 회로패턴에 상응하는 양각패턴을 형성하는 단계;
    상기 양각패턴이 절연층을 향하도록 상기 캐리어를 상기 절연층에 적층하여 압착하는 단계;
    상기 캐리어를 제거하여 상기 금속층 및 상기 양각패턴을 상기 절연층에 전사하는 단계;
    상기 금속층이 전사된 상기 절연층에 비아홀을 형성하는 단계;
    상기 비아홀에 시드층을 형성하는 단계; 및
    상기 금속층과 상기 시드층을 전극으로 상기 금속층이 전사된 상기 절연층을 전해도금하여 상기 비아홀을 충진하고 상기 금속층에 도금층을 형성하는 단계를 포함하는 회로기판 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 도금층을 형성하는 단계 이후에,
    상기 도금층을 제거하는 단계; 및
    상기 금속층을 제거하는 단계를 더 포함하는 회로기판 제조방법.
  4. 제1항에 있어서,
    상기 양각패턴을 형성하는 단계는,
    상기 금속층에 상기 양각패턴에 상응하도록 선택적으로 도금레지스터를 형성하는 단계;
    상기 금속층을 전극으로 전해도금을 수행하는 단계; 및
    상기 도금레지스터를 제거하는 단계를 포함하는 것을 특징으로 하는 회로기판 제조방법.
  5. 제1항에 있어서,
    상기 양각패턴과 상기 금속층은 서로 다른 재질의 금속으로 이루진 것을 특징으로 하는 회로기판 제조방법.
  6. 제1항에 있어서,
    상기 도금층과 상기 금속층은 서로 다른 재질의 금속으로 이루어지는 것을 특징으로 하는 회로기판 제조방법.
  7. 제1항에 있어서,
    상기 캐리어는 금속판이며,
    상기 금속층과 상기 금속판은 서로 다른 재질의 금속으로 이루어지는 것을 특징으로 하는 회로기판 제조방법.
  8. 제7항에 있어서,
    상기 금속판 또는 상기 금속층은 구리(Cu), 크롬(Cr), 니켈(Ni), 은(Ag), 금(Au) 및 알루미늄(Al) 중 어느 하나로 이루어진 것을 특징으로 하는 회로기판 제조방법.
  9. 제1항에 있어서,
    상기 캐리어는 금속판이며,
    상기 전사하는 단계는 상기 금속판을 에칭함으로써 수행되는 것을 특징으로 하는 회로기판 제조방법.
  10. 제1항에 있어서,
    상기 비아홀을 형성하는 단계는,
    상기 금속층, 상기 회로패턴 및 상기 절연층의 일부를 CO2 레이저로 제거하는 단계 및
    상기 절연층의 나머지 일부를 YAG 레이저로 제거하는 단계를 포함하는 회로기판 제조방법.
  11. 제1항에 있어서,
    상기 비아홀을 형성하는 단계는 CNC(Computer Numerical Control) 드릴 또는 레이저 드릴에 의해 수행되는 것을 특징으로 하는 회로기판 제조방법.
  12. 제11항에 있어서,
    상기 레이저는 CO2 레이저 또는 YAG 레이저 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 회로기판 제조방법.
  13. 제1항에 있어서,
    상기 양각패턴을 형성하는 단계는,
    두 개의 캐리어의 상기 금속층 각각에 양각패턴을 형성하는 단계를 포함하고,
    상기 압착하는 단계는,
    상기 양각패턴이 서로 대향하도록 상기 절연층의 양면에 상기 두 개의 캐리어를 각각 적층하여 압착하는 단계를 포함하는 것을 특징으로 하는 회로기판 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010038559A1 (ja) * 2008-09-30 2010-04-08 イビデン株式会社 プリント配線板の製造方法及びプリント配線板
KR101086828B1 (ko) * 2009-11-30 2011-11-25 엘지이노텍 주식회사 매립형 인쇄회로기판, 다층 인쇄회로기판 및 이들의 제조방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101013992B1 (ko) * 2008-12-02 2011-02-14 삼성전기주식회사 인쇄회로기판 제조방법
KR20110037332A (ko) * 2009-10-06 2011-04-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN102196673B (zh) * 2010-03-05 2013-10-16 欣兴电子股份有限公司 线路结构的制作方法
US8716867B2 (en) 2010-05-12 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Forming interconnect structures using pre-ink-printed sheets
KR102412000B1 (ko) * 2015-05-12 2022-06-22 삼성전기주식회사 동박적층판 및 이를 이용한 인쇄회로기판의 제조방법
CN111508926B (zh) 2019-01-31 2022-08-30 奥特斯(中国)有限公司 一种部件承载件以及制造部件承载件的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040014287A (ko) * 2002-08-06 2004-02-14 마츠시타 덴끼 산교 가부시키가이샤 회로 기판 제조 방법 및 통신 기기
JP2005039233A (ja) * 2003-06-27 2005-02-10 Tdk Corp ビアホールを有する基板およびその製造方法
JP2006210524A (ja) 2005-01-26 2006-08-10 Matsushita Electric Ind Co Ltd 多層回路基板及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
CN100403543C (zh) * 2001-12-04 2008-07-16 信越半导体株式会社 贴合晶片及贴合晶片的制造方法
JP2005159074A (ja) * 2003-11-27 2005-06-16 Matsushita Electric Works Ltd 内層側に凸出部のあるビアホール接続用の電極
JP4189588B2 (ja) * 2004-01-14 2008-12-03 ソニーケミカル＆インフォメーションデバイス株式会社 多層配線基板の製造方法
JP4470499B2 (ja) * 2004-01-21 2010-06-02 凸版印刷株式会社 多層配線基板の製造方法及び多層配線基板
DE102004031708B4 (de) * 2004-06-30 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
JP2006049804A (ja) * 2004-07-07 2006-02-16 Shinko Electric Ind Co Ltd 配線基板の製造方法
US7312487B2 (en) * 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
JP2006066658A (ja) * 2004-08-27 2006-03-09 Kyocera Corp 回路基板の製造方法
JP4564343B2 (ja) * 2004-11-24 2010-10-20 大日本印刷株式会社 導電材充填スルーホール基板の製造方法
US7298009B2 (en) * 2005-02-01 2007-11-20 Infineon Technologies Ag Semiconductor method and device with mixed orientation substrate
JP5001542B2 (ja) * 2005-03-17 2012-08-15 日立電線株式会社 電子装置用基板およびその製造方法、ならびに電子装置の製造方法
JP2007129180A (ja) * 2005-10-03 2007-05-24 Cmk Corp プリント配線板、多層プリント配線板及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040014287A (ko) * 2002-08-06 2004-02-14 마츠시타 덴끼 산교 가부시키가이샤 회로 기판 제조 방법 및 통신 기기
JP2005039233A (ja) * 2003-06-27 2005-02-10 Tdk Corp ビアホールを有する基板およびその製造方法
JP2006210524A (ja) 2005-01-26 2006-08-10 Matsushita Electric Ind Co Ltd 多層回路基板及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010038559A1 (ja) * 2008-09-30 2010-04-08 イビデン株式会社 プリント配線板の製造方法及びプリント配線板
CN102124826A (zh) * 2008-09-30 2011-07-13 揖斐电株式会社 印刷电路板的制造方法及印刷电路板
KR101199807B1 (ko) * 2008-09-30 2012-11-09 이비덴 가부시키가이샤 프린트 배선판의 제조 방법 및 프린트 배선판
US8365402B2 (en) 2008-09-30 2013-02-05 Ibiden Co., Ltd. Method for manufacturing printed wiring board
JP5223926B2 (ja) * 2008-09-30 2013-06-26 イビデン株式会社 プリント配線板の製造方法
CN102124826B (zh) * 2008-09-30 2013-08-14 揖斐电株式会社 印刷电路板的制造方法及印刷电路板
US8772648B2 (en) 2008-09-30 2014-07-08 Ibiden Co., Ltd. Method for manufacturing printed wiring board and printed wiring board
KR101086828B1 (ko) * 2009-11-30 2011-11-25 엘지이노텍 주식회사 매립형 인쇄회로기판, 다층 인쇄회로기판 및 이들의 제조방법
US9265161B2 (en) 2009-11-30 2016-02-16 Lg Innotek Co., Ltd. Method of manufacturing an embedded printed circuit board

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