KR100849821B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 배선에서의 힐락(Hillock) 오류를 방지하기 위한 반도체 장치의 제조 방법에 관한 것이다. 본 발명은 기판 또는 하부 막질 위에 배선층을 형성한 후 패터닝을 실시하고, 패터닝된 상기 배선층 위에 전면적으로 제 1 산화막을 형성한다. 그리고, 상기 제 1 산화막을 전면 식각하여 식각된 막질이 상기 배선층의 측벽을 커버하도록 한 후에 전면적으로 저유전율의 제 2 산화막을 증착하는 공정을 갖게 된다.
따라서, 본 발명에 의하면, 고온 또는 고전류의 구동조건에서도 도전막 패턴간의 전류 누설이 발생되지 않아서 설계된 반도체 장치의 특성을 얻을 수 있는 효과가 있다.
힐락, 배선, 산화막, 화학기상증착, 전면식각, 반도체

Description

반도체 장치의 제조 방법{Method for fabricating semiconductor devices}
도 1a 내지 도 1c는 종래의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 20 : 반도체 기판 12, 22 : 금속하부막
14, 24 : 금속배선층 16, 26 : 금속상부막
18, 28, 30, 32, 34 : 산화막
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 높은 전류가 흐르는 배선의 측벽의 힐락 오류에 의해 누설전류가 발생되는 것을 방지하도록 하는 반도체 장치의 제조 방법에 관한 것이다.
고집적 반도체 장치를 제조하는 기술이 발달함에 따라 배선 사이를 채우는 산화막으로 저유전율(Low-K)막을 채용하고 있는데, 그 미세구조가 포러스(Porous) 하기 때문에 강도가 매우 약하다. 따라서, 고온에서 높은 전류가 흐르는 경우 배선층에 보이드(Void)와 함께 배선물질의 측면을 통해 산화막을 뚫고 나가는 힐락(Hillock) 오류가 발생되는 문제가 있다.
이러한 예로서 도 1a 내지 도 1c에 도시된 종래의 반도체 장치의 제조 방법의 예를 들 수 있다.
도 1a를 참조하면, 반도체 기판(10) 상에 그의 하부에는 티타늄(Ti) 또는 티타늄 나이트라이드(TiN) 등의 하부막(12)이 형성되고, 상부에는 티타늄 나이트라이드 등의 상부막(16)이 형성된 금속배선층(14) 패턴을 형성한다. 여기서, 금속배선층(14) 패턴은 알루미늄(Al) 또는 구리(Cu) 재질의 패턴일 수 있다. 또한, 상부막(16)은 이후 형성되는 패턴과 금속배선층(14) 패턴과의 단락(Short)을 방지한다. 그런 다음, 하부막(12), 금속배선층(14) 패턴 및 상부막(16)을 패터닝(Patterning) 하여 기판(10)의 표면이 노출되도록 식각하여 홀(Hole)을 형성한다.
그리고, 도 1b 및 도 1c를 참조하면, 그 위에 절연막(18)을 증착하여 각 금속배선층(14) 패턴간의 절연이 이루어지도록 하며, 그 후 평탄화 공정을 수행하여 절연막(18)을 평탄화한 후에 후속공정을 실시하게 된다.
그런데, 이와 같이 형성된 배선들에 고온에서 높은 전류가 흐를 때 각 배선의 측면(A 및 B)을 통해 산화막을 뚫고 나가는 힐락이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 어떤 구동조건에서도 도전막 패턴간의 전류 누설이 발생되지 않도록 하기 위한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 도전막 패턴의 측벽에 강도가 높은 절연막을 형성함으로써 힐락 발생을 억제하도록 하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 장치의 제조 방법은, 기판 또는 하부 막질 위에 배선층을 형성한 후 패터닝을 실시하는 단계와, 패터닝된 상기 배선층 위에 제 1 산화막을 전면적으로 형성하는 단계와, 상기 제 1 산화막을 전면 식각하여 식각된 막질이 상기 배선층의 측벽을 커버하도록 하는 단계, 그리고, 전면적으로 저유전율의 제 2 산화막을 증착하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 산화막은, 스핀 코팅 또는 화학기상증착 중 어느 하나의 방법에 의해 형성되며, 상기 제 2 산화막보다 강도가 더 크게 형성되는 것이 바람직하다.
이하, 본 발명의 실시예에 대한 설명은 첨부된 도면을 참조하여 더욱 상세하게 설명한다. 아래에 기재된 본 발명의 실시예는 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것에 불과한 것으로, 본 발명의 권리범위가 여기에 한정되는 것으로 이해되어서는 안될 것이다. 아래의 실시예로부터 다양한 변형, 변경 및 수정이 가능함은 이 분야의 통상의 지식을 가진 자에게 있어서 명백한 것이다.
도 2a를 참조하면, 종래와 같이 반도체 기판(20) 상에 하부막(22)이 형성되고, 그 위에는 금속배선층(24)을 형성한 후 상부에는 상부막(26)을 형성한다. 그런 다음, 하부막(22), 금속배선층(24) 및 상부막(26)을 패터닝 하여 기판(20)의 표면이 노출되도록 식각에 의해 홀이 형성되어 있는 것을 볼 수 있다.
그 후 도 2b를 참조하면, 홀이 형성되어 있는 기판에 전면적으로 절연막(28)이 증착된다. 상기 절연막(28)은 화학기상증착에 의해 형성되며, 그 재질은 산화막이 될 수 있다. 또한 상기 산화막은 화학기상증착에 의한 방법 외에 스핀 코팅(Spin Coating)에 의해서도 형성될 수 있다.
이와 같이 형성된 절연막(28)은 전면 식각(Blanket Etch or Etch Back)에 의해 전체적으로 식각되는데, 상기 금속배선층(24)이 형성된 패턴의 측면에는 일정 두께의 절연막이 형성될 정도로 식각을 진행한다. 즉, 도 2c와 같은 패턴이 형성되도록 식각공정을 진행하는 것이다.
그리고, 그 위에 또 다른 절연막(32)을 증착하게 되는데, 도 2d를 참조하면, 절연막(30)이 형성된 부분을 포함하는 전면에 걸쳐서 절연막(32)이 증착된다. 상기 절연막(32)은 유전율이 3.5 이하인 저유전율의 산화막이 될 수 있다.
여기서, 절연막(30)과 절연막(32)은 강도면에서 차이가 있는데, 저유전율의 절연막(32)에 비해 절연막(30)이 더 큰 강도를 갖게 형성된다. 이로써 유전율 손실을 최소로 하면서 저유전율의 막질을 사용하면서도 배선 신뢰성을 확보할 수 있게 되는 것이다.
마지막으로, 상기 절연막(32) 위에 또 다른 절연막(34)을 증착하여 필요에 따라 패터닝하여 후속공정에 연계하여 사용되도록 한다.
이상과 같이 본 발명에 의한 실시예에 의하면, 도전층의 측면에 강도가 큰 산화막을 형성함으로써 이후 공급되는 전류의 누설이 발생되지 않게 되는 이점이 있다.
따라서, 본 발명에 의하면, 고온 또는 고전류의 구동조건에서도 도전막 패턴간의 전류 누설이 발생되지 않아서 설계된 반도체 장치의 특성을 얻을 수 있는 효과가 있다.
그리고, 도전막 패턴의 측벽에 강도가 높은 절연막을 형성함으로써 유전율이 높은 절연막으로의 힐락 발생이 예방되는 효과가 있다.

Claims (3)

  1. 기판 또는 하부 막질 위에 배선층을 형성한 후 패터닝을 실시하는 단계;
    패터닝된 상기 배선층 위에 제 1 산화막을 전면적으로 형성하는 단계;
    상기 제 1 산화막을 전면 식각하여 식각된 막질이 상기 배선층의 측벽을 커버하도록 하는 단계; 및
    전면적으로 저유전율의 제 2 산화막을 증착하는 단계를 포함하고,
    상기 제 1 산화막은 상기 제 2 산화막보다 강도가 더 크게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 산화막은,
    스핀 코팅 또는 화학기상증착 중 어느 하나에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
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