KR100849208B1 - 링 오실레이터를 구비하는 테스트 회로 및 테스트 방법 - Google Patents

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Abstract

링 오실레이터를 구비하는 테스트 회로 및 테스트 방법이 개시된다. 상기 테스트 회로는 웨이퍼 상에 구현된 칩의 디자인 룰 패턴에 기초하여 발생 된 발진 신호를 카운터를 통하여 카운팅하고 카운팅에 의해서 발생 된 N(N은 자연수)비트 신호를 시리얼라이즈하고 시리얼라이즈된 신호를 출력하여 상기 디자인 룰 패턴에 기초한 발진 주파수를 정확하게 측정할 수 있고 테스트 회로의 패드(pad) 개수를 줄여 웨이퍼의 수율을 높일 수 있다.
링 오실레이터, 테스트

Description

링 오실레이터를 구비하는 테스트 회로 및 테스트 방법{Test circuit having ring oscillator and method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 웨이퍼상에 구현된 칩을 나타내는 도면이다.
도 2은 본 발명의 실시예에 따른 테스트 회로의 기능 블록도이다.
도 3는 도 2에 도시된 테스트 회로를 구체적으로 도시하는 회로도이다.
도 4a와 도 4b는 패턴에 접속된 도 2에 도시된 테스트 회로의 링 오실레이터의 회로도와 회로 패턴이다.
도 5는 도 2에 도시된 테스트 회로의 동작을 나타내는 타이밍도이다.
도 6은 본 발명의 실시예에 따른 테스트 방법을 나타내는 흐름도이다.
본 발명은 테스트 회로에 관한 것으로, 보다 상세하게는 적어도 하나의 링 오실레이터를 이용하여 반도체 장치의 불량을 검출할 수 있는 테스트 회로 및 방법에 관한 것이다.
반도체 제조 공정은 최초 웨이퍼 제작에서부터 최종완제품까지 크게 4가지 공정으로 구분될 수 있다.
즉, 상기 반도체 제조 공정은 실리콘 원석에서 웨이퍼를 제작하는 웨이퍼 제조 공정, 제조된 웨이퍼를 이용하여 웨이퍼 표면에 집적회로를 형성하는 웨이퍼 가공 공정, 가공된 웨이퍼로 칩(chip)을 제작하는 패키지(package)조립 공정 및 상기 패키지를 모듈(module)에 부착하여 완성된 제품으로 제작하는 모듈조립공정으로 나눌 수 있다.
특히 패키지 조립공정은 웨이퍼에 설계된 칩의 동작 주파수, 전류-전압 관계 등의 특성을 테스트하고 테스트 결과에 따라 칩을 분류하고 절단하여 칩을 패키징(packaging)하는 과정으로 상기 패키지 조립공정은 칩의 초기 불량을 감지하여 선별하고 불량 원인을 찾아 생산 효율 증대 및 생산 비용을 절감시킨다.
도 1은 종래의 웨이퍼 상에 구현된 칩을 나타내는 도면이다. 도 1을 참조하면, 패키지 조립공정에서 웨이퍼(5)는 다수의 스크라이브 라인(scribe line, S1 내지 S5)에 따라 절단되며, 그 결과 칩(C1)이 패키징 된다.
일반적으로 웨이퍼(5)가 절단되기 전 상기 웨이퍼(5) 상의 고속 동작하는 칩(C1)을 테스트하기 위해 링 오실레이터를 구비하는 테스트 회로가 이용된다.
상기 테스트 회로는 스크라이브 라인 영역(T1)에 배치되고, 상기 테스트 회로에 구현된 링 오실레이터는 상기 칩(C1)을 구성하는 디자인 룰의 패턴(예컨대, 컨택(contact), 액티브 저항, 메탈 라인, 또는 폴리 저항)에 접속된 경우 발진신호를 발생한다.
예컨대, 상기 링 오실레이터는 다수의 인버터들로 이루어진 딜레이 체인(delay chain)으로 구현되며, 상기 다수의 인버터들 중에서 인접하는 두개의 인버터들은 패턴을 통하여 서로 직렬로 접속된다.
즉, 인접하는 두 개의 인버터들 중의 어느 하나의 출력단자와 인접하는 두개의 인버터들 중에서 다른 하나의 입력단자 사이에 상기 패턴이 접속된다.
상기 출력단자와 상기 입력단자는 프로브(probe)의 기능을 수행한다. 따라서, 링 오실레이터는 발진신호를 발생한다.
따라서 패턴별로 발생 된 발진 신호에 기초한 발진 주파수를 측정 또는 계산하여 상기 발진 주파수가 소정의 기준주파수 범위 내인지 판단하여 칩(C1)의 불량 여부가 판단된다.
그러나, 칩(C1) 사이즈(size)가 작아지고 동작 주파수가 고속화됨에 따라 발진 주파수가 커지는 경우(예컨대, 기가헤르쯔(Ghz) 이상), 상기 발진 주파수의 측정이 어려워지므로 고가의 측정장비가 필요하게 되는 문제점이 발생 될 수 있다.
또한, 상기 측정장비는 발진 주파수를 측정하기 위한 패드(pad)의 개수가 증가하여 웨이퍼(5)의 면적 대비 테스트 회로가 차지하는 스크라이브 라인 영역(T1)이 커져서 생산되는 칩(C1)의 수량이 적어 수율(yield)이 감소 될 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 반도체 장치의 패턴에 기초한 발진 주파수를 정확하게 측정하는 테스트 회로 및 방법에 관한 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 테스트 회로의 패드의 수를 줄여 웨이퍼의 스크라이브 라인(scribe line)에 배치될 수 있는 테스트 회로 및 방법에 관한 것이다.
상기 기술적 과제를 달성하기 위한 테스트 회로는 웨이퍼 상에 구현된 칩의 디자인 룰 패턴에 기초하여 발진 신호를 발생하는 발진부; 및 상기 발진 신호를 카운팅하고 카운팅에 의해서 발생 된 N(N은 자연수)비트 신호를 시리얼라이즈하고 시리얼라이즈된 신호를 출력하는 출력부를 구비하며, 상기 웨이퍼의 스크라이브 라인에 배치된다 .
상기 발진부는 적어도 하나의 링 오실레이터를 구비하는 오실레이터부; 및 입력신호에 기초하여 상기 적어도 하나의 링 오실레이터 중에서 어느 하나를 선택하기 위한 선택신호를 발생하는 선택부를 구비하며, 상기 발진 신호는 상기 적어도 하나의 링 오실레이터 중에서 상기 선택신호에 의해서 선택된 링 오실레이터에 의해서 출력된 신호이다.
상기 선택부는 클락 신호에 응답하여 입력단자로 입력되는 상기 입력신호를 순차적으로 래치하고, 적어도 하나의 출력 신호를 발생하는 쉬프트 레지스터; 및 상기 적어도 하나의 출력 신호에 기초하여 상기 선택신호를 발생하는 선택신호 발생부를 구비한다.
상기 출력부는 상기 발진신호를 카운팅하는 카운터; 및 상기 카운터에서 발생 된 상기 N비트 신호를 시리얼라이즈하여 출력하는 시리얼라이저를 구비한다.
상기 시리얼라이저는 쉬프트 레지스터로 구현된다.
상기 디자인 룰 패턴은 컨택(contact), 액티브 저항, 메탈 라인, 또는 폴리 저항 중에서 어느 하나이다.
상기 기술적 과제를 달성하기 위한 반도체 장치의 테스트 방법은 웨이퍼 상에 구현된 칩의 디자인 룰 패턴에 기초하여 오실레이터가 발진 신호를 발생하는 단계; 및 상기 발진 신호를 카운팅하고 카운팅에 의해서 발생 된 N(N은 자연수)비트 신호를 시리얼라이즈하고 시리얼라이즈된 신호를 출력하는 단계를 구비한다.
상기 반도체 장치의 테스트 방법은, 상기 시리얼라이즈된 신호에 기초하여 상기 오실레이터의 발진 주파수를 계산하는 단계; 및 계산 된 발진 주파수와 상기 디자인 룰 패턴의 기준 주파수와 비교하고 비교결과에 기초하여 상기 웨이퍼 상에 구현된 칩의 불량 여부를 판단하는 단계를 더 구비한다.
상기 발진 신호를 발생하는 단계는 입력신호에 기초하여 오실레이터부에 구현된 적어도 하나의 링 오실레이터 중에서 어느 하나를 선택하는 선택신호를 발생하는 단계를 구비한다.
상기 선택신호를 발생하는 단계는 클락 신호에 응답하여 입력단자로 입력되는 상기 입력신호를 순차적으로 래치하고, 적어도 하나의 출력 신호를 발생하는 단계; 및 상기 적어도 하나의 출력 신호에 기초하여 상기 선택신호를 발생하는 단계를 구비한다.
상기 시리얼라이즈된 신호를 출력하는 단계는 상기 발진신호를 카운팅하는 단계; 및 상기 카운팅 결과 발생 된 상기 N비트 신호를 시리얼라이즈하여 출력하는 단계를 구비한다.
상기 시리얼라이즈된 신호를 출력하는 단계는 쉬프트 레지스터에 의해서 수 행된다.
상기 디자인 룰 패턴은 컨택(contact), 액티브 저항, 메탈 라인, 또는 폴리 저항 중에서 어느 하나이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 테스트 회로의 기능 블록도이고 도 3은 도 2에 도시된 테스트 회로를 구체적으로 도시하는 회로도이다. 도 4a와 도 4b는 패턴에 접속된 도 2에 도시된 테스트 회로의 링 오실레이터의 회로도와 회로 패턴이다.
도 2 내지 도 4b를 참조하면, 테스트 회로(10)는 선택부(20), 오실레이터부(30), 카운터(40), 및 시리얼라이저(50)를 구비한다.
상기 선택부(20)와 오실레이터부(30)를 구비하는 발진부는 웨이퍼 상에 구현된 칩의 디자인 룰 패턴에 기초하여 발진 신호를 발생한다.
상기 카운터(40)와 시리얼라이저(50)를 구비하는 출력부는 상기 발진 신호를 카운팅하고 카운팅에 의해서 발생 된 N(N은 자연수)비트 신호를 시리얼라이즈하고 시리얼라이즈된 신호를 출력한다.
상기 선택부(20)는 상기 오실레이터부(30)에 구현된 적어도 하나의 링 오실레이터(R1 내지 Rn) 중에서 어느 하나를 선택하는 선택신호를 발생한다.
상기 선택부(20)는 쉬프트 레지스터(22) 및 선택신호 발생부(24)를 구비한다.
상기 쉬프트 레지스터(22)는 적어도 하나의 플립플롭(F1 내지 Fn)으로 구현되며, 클락 신호(CLK)에 응답하여 입력단자(Din)로 입력되는 입력신호를 순차적으로 래치하고, 적어도 하나의 출력 신호를 발생한다.
상기 선택신호 발생부(24)는 상기 쉬프트 레지스터(22)에서 발생 된 적어도 하나의 출력 신호에 기초하여 적어도 하나의 링 오실레이터(R1 내지 Rn) 중에서 어느 하나를 선택하는 선택신호를 발생한다.
상기 선택신호 발생부(24)는 적어도 하나의 NAND 게이트(N1 내지 Nn)와 적어도 하나의 인버터(I1 내지 In)을 구비하나 다수의 AND 게이트로 구현될 수도 있다.
상기 적어도 하나의 NAND 게이트(N1 내지 Nn) 각각은 대응되는 제2 쉬프트 레지스터부(22)의 출력신호와 제1 제어신호(Start)를 수신하여 이들을 부정 곱 논리 연산하고 그 연산 결과를 출력한다.
상기 적어도 하나의 인버터(I1 내지 In) 각각은 대응되는 NAND 게이트(N1 내지 Nn)의 출력신호를 수신하고 반전시켜 선택신호를 출력한다.
상기 선택신호는 오실레이터부(30)에 구현된 적어도 하나의 링 오실레이터(R1 내지 Rn) 중에서 어느 하나를 인에이블시키기 위한 신호이다.
따라서 본 발명에 의하면, 상기 선택신호는 한 개의 입력단자(Din)를 통하여 입력된 입력신호에 기초하여 발생되므로 종래의 테스트 회로와 달리 많은 패드수가 필요하지않다. 따라서, 사이즈가 작은 테스트 회로를 구현할 수 있다.
상기 선택신호 발생부(24)는 오실레이터부(30)의 출력단과 상기 선택신호 발생부(24)의 입력단 사이에 접속된 인버터(I21)를 통해서 반전된 턴온/ 오프되는 스위치(N21)를 더 구비할 수 있다.
상기 스위치(N21)가 MOS트랜지스터로 구현되는 경우, 인버터(I21)의 출력신호(/Start)는 상기 MOS트랜지스터의 게이트로 입력된다.
상기 스위치(N21)에 위해서 상기 오실레이터부(30)의 출력단의 잔류전하는 빠르게 방전되므로, 카운터(40)의 응답속도가 빨라 질 수 있다.
상기 오실레이터부(30)는 적어도 하나의 링 오실레이터((R1 내지 Rn)를 구비하며, 상기 선택신호에 의해서 상기 적어도 하나의 링 오실레이터((R1 내지 Rn) 중에서 어느 하나의 링 오실레이터(예컨대, R1)이 인에이블되면, 디자인 룰 패턴에 접속된 상기 링 오실레이터(R1)는 발진신호를 발생한다.
예컨대, 상기 링 오실레이터(R1)는 짝수개의 인버터(I11 내지 I1n), NAND 게이트(N3), 및 버퍼(B1)를 구비하고, 상기 짝수개의 인버터들(I11 내지 I1n) 및 NAND 게이트(N3) 각각의 사이(예컨대, P10)에는 프로브(probe) 단자들을 통하여 대응되는 디자인 룰 패턴(미도시)이 접속되므로 전류 경로(path)가 형성된다.
따라서 상기 디자인 룰 패턴에 접속된 링 오실레이터(R1)는 발진신호를 발생한다.
상기 링 오실레이터(R1)는 버퍼(B1)를 더 구비하여, 상기 발진신호를 버퍼링 할 수도 있다.
도 4a의 액티브 저항(R3)이 링 오실레이터(R1)의 프로브 단자들을 통하여 상 기 짝수개의 인버터들(I11 내지 I1n) 및 NAND 게이트(N3) 각각의 사이(P10)에 접속되는 경우 전류 경로가 형성되므로, 상기 링 오실레이터(R1)는 발진신호를 발생할 수 있다.
도 4b의 메탈 라인(M3)이 링 오실레이터(R1)의 프로브 단자들을 통하여 상기 짝수개의 인버터들(I11 내지 I1n) 및 NAND 게이트(N3) 각각의 사이(P10)에 접속되는 경우 전류 경로가 형성되므로, 상기 링 오실레이터(R1)는 발진신호를 발생할 수 있다.
상기 카운터(40)는 상기 링 오실레이터(R1)에서 발생 된 발진신호를 카운팅한다. 예컨대, 상기 카운터(40)는 상기 발진신호의 논리레벨이 천이되는 횟수를 카운팅하여 카운팅 결과에 상응하는 N(N은 자연수) 비트 신호를 발생한다.
상기 시리얼라이저(50)는 상기 카운터(40)에서 발생 된 상기 N비트 신호를 시리얼라이즈하여 출력단자(Dout)로 시리얼라이즈된 신호를 출력한다.
상기 시리얼라이저(50)는 다수의 레지스터들(E1 내지 En)로 구현된 쉬프트 레지스터로 구현되어 클락신호(CLK)에 기초하여 병렬로 입력된 상기 N비트 신호를 시리얼라이즈하여 출력단자(Dout)로 시리얼라이즈된 신호를 출력할 수 있다.
따라서 본 발명에 의하면, 링 오실레이터(R1)는 디자인 룰 패턴에 기초한 발진신호가 빨라지더라도 상기 카운터(40)를 통해서 발진신호를 정확하게 카운팅할 수 있어, 별도의 고가의 장비가 필요없게 되며, 한 개의 출력단자(Dout)로 신호가 출력되므로 테스트 회로(10)의 사이즈가 작아질 수 있는 효과가 있다.
도 5는 도 2에 도시된 테스트 회로의 동작을 나타내는 타이밍도이다. 도 2 내지 도 5를 참조하면, 측정자 혹은 측정장치(미도시)는 링 오실레이터 선택 구간(S)에서 링 오실레이터(예컨대, R1)를 선택하기 위하여 클럭(CLK)의 첫 번째 상승 에지에 입력단자(Din)를 통하여 입력신호를 입력한다.
상기 클럭(CLK)의 첫 번째 상승 에지에 입력신호가 입력되면, 쉬프트레지스터(22)는 레벨 쉬프팅을 통하여 제1 플립플롭(F1)은 제1논리상태(예컨대, 하이레벨)의 신호를 출력하고 선택신호 발생부(24)는 제1 링오실레이터(R1)을 인에이블시키는 선택신호를 출력한다.
"Reset" 신호는 제1논리상태(예컨대, 하이레벨)가 되어 상기 카운터(40)를 초기화시킨다.
상기 링 오실레이터(R1)가 선택되면, 발진신호 카운팅 구간(T)에서 "Start"신호가 제1논리상태(예컨대, 하이레벨)로 천이되어 상기 링 오실레이터(R1)는 발진 신호를 출력한다.
시리얼라이즈 구간(R)에서는 카운팅된 N비트 데이터가 클락신호(CLK)에 기초하여 시리얼라이즈되어 출력단자(Dout)로 출력된다.
도 6은 본 발명의 실시예에 따른 테스트 방법을 나타내는 흐름도이다. 도 2 내지 도 3과 도 5 내지 6을 참조하면, 선택부(20)는 입력신호에 기초하여 오실레이터부(30)에 구현된 적어도 하나의 링 오실레이터(R1 내지 Rn) 중에서 어느 하나를 선택하는 선택 신호 를 발생한다(S10).
카운터(40)는 상기 선택신호에 의해서 선택된 링 오실레이터(예컨대, R1)에서 출력된 발진 신호를 카운팅한다(S20).
시리얼라이즈(50)는 카운팅에 의해서 발생 된 N비트 신호를 시리얼라이즈하고 시리얼라이즈된 신호를 출력한다(S30).
측정자 또는 측정장치(미도시)는 상기 시리얼라이즈된 신호에 기초하여 디자인 룰 패턴의 발진 주파수 계산한다(S40).
상기 발진 주파수는 상기 카운터(40)에 의한 카운팅 결과를 발진신호 카운팅 구간(T)의 시간(즉, "Start" 신호가 제1논리상태(예컨대, 하이레벨)인 시간)으로 나눈 결과와 상응한다.
측정자 또는 측정장치는 상기 발진 주파수가 디자인 룰 패턴의 기준 주파수의 오차 범위 내인지 판단한다(S50).
상기 기준 주파수는 웨이퍼 상에 구현된 칩이 이상 없이 동작하게 되는 기준값으로서 상기 "S50" 판단 결과 상기 디자인 룰 패턴에 기초한 발진주파수가 기준 주파수의 오차 범위 내이면, 칩은 양품(Good)으로 판정된다.
그러나, 상기 "S50" 판단 결과 상기 디자인 룰 패턴에 기초한 발진주파수가 기준 주파수의 오차 범위 밖이면, 칩은 불량(Fail)으로 판정된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 테스트 회로 및 테스트 방법은 카운터를 이용해 웨이퍼 상에 구현된 칩의 디자인 룰 패턴에 기초한 발진 주파수를 정확하게 측정할 수 있다.
또한, 본 발명에 따른 테스트 회로 및 테스트 방법은 테스트 회로의 패드(pad) 개수를 줄여 웨이퍼의 스크라이브 라인(scribe line)에 배치되어 웨이퍼의 수율을 높일 수 있는 효과가 있다.

Claims (13)

  1. 웨이퍼 상에 구현된 칩의 디자인 룰 패턴에 기초하여 발진 신호를 발생하는 발진부; 및
    상기 발진 신호를 카운팅하고, 카운팅에 의해 발생된 N(N은 자연수)비트 신호를 시리얼라이즈하고, 시리얼라이즈된 신호를 출력하는 출력부를 구비하는 테스트 회로로서,
    상기 테스트 회로는 상기 웨이퍼의 스크라이브 라인에 배치되는 테스트 회로.
  2. 제1항에 있어서, 상기 발진부는,
    적어도 하나의 링 오실레이터를 구비하는 오실레이터부; 및
    입력신호에 기초하여 상기 적어도 하나의 링 오실레이터 중에서 어느 하나를 선택하기 위한 선택신호를 발생하는 선택부를 구비하며, 상기 발진 신호는 상기 적어도 하나의 링 오실레이터 중에서 상기 선택신호에 의해서 선택된 링 오실레이터에 의해서 출력된 신호인 테스트 회로.
  3. 제2항에 있어서, 상기 선택부는,
    클락 신호에 응답하여 입력단자로 입력되는 상기 입력신호를 순차적으로 래치하고, 적어도 하나의 출력 신호를 발생하는 쉬프트 레지스터; 및
    상기 적어도 하나의 출력 신호에 기초하여 상기 선택신호를 발생하는 선택신호 발생부를 구비하는 테스트 회로.
  4. 제1항에 있어서, 상기 출력부는,
    상기 발진신호를 카운팅하는 카운터; 및
    상기 카운터에서 발생 된 상기 N비트 신호를 시리얼라이즈하여 출력하는 시리얼라이저를 구비하는 테스트 회로.
  5. 제1항에 있어서, 상기 시리얼라이저는,
    쉬프트 레지스터로 구현되는 테스트 회로.
  6. 제1항에 있어서, 상기 디자인 룰 패턴은,
    컨택(contact), 액티브 저항, 메탈 라인, 또는 폴리저항 중에서 어느 하나인 테스트 회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
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